KR101900391B1 - Sr 래치를 이용한 셀프 리셋 레벨 시프터 - Google Patents

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Abstract

본 발명은 SR 래치를 이용한 셀프 리셋 레벨 시프터에 관한 것으로서, 전류 미러를 이용한 레벨 시프터와, 레벨 변환에 대응하여 레벨 시프터를 리셋시키는 SR 래치를 포함하며, 입력신호 또는 반전된 입력신호와 함께 레벨 시프터의 출력신호를 피드백하여 SR 래치에 입력하고, SR 래치의 출력신호와 반전된 입력신호 또는 입력신호의 연산을 통해 펄스파를 생성시키고, 펄스파를 이용하여 레벨 시프터의 동작을 제어한다. 본 발명에 따르면, SR 래치를 이용하여 레벨 시프터를 리셋시켜 누설 전류를 방지함으로써, 저전압에서의 전력 전력효율을 증가시킬 수 있다.

Description

SR 래치를 이용한 셀프 리셋 레벨 시프터{Self reset level shifter using SR latch}
본 발명은 레벨 시프터에 관한 것으로, 더욱 상세하게는 SR 래치를 이용하여 레벨 시프터를 리셋시켜 누설 전류를 제거하는 SR 래치를 이용한 셀프 리셋 레벨 시프터에 관한 것이다.
레벨 시프터(Level shifter)는 낮은 전압()에서 높은 전압()으로, 또는 높은 전압에서 낮은 전압으로 레벨을 변환시키는 장치이다.
그러면, 여기서 기존 레벨 시프터에 대해 간략하게 살펴보기로 한다.
도 1은 래치형 레벨 시프터의 회로도이다.
도 1을 참조하면, 래치형 레벨 시프터는, PMOS인 M1과 M2, NMOS인 M3과 M4가 교차 결합형 래치(Cross-coupled Latch) 구조로 연결되어 있다. 이러한 구조에서는 전류가 누설되지 않는다.
그러나, 레벨 변환(Transition) 영역에서 입력 신호(IN)가 저전압일 경우, NMOS와 PMOS에서 흐르는 전류량이 서로 달라지게 된다. 따라서 PMOS와 NMOS에 흐르는 전류량을 일치시키기 위해서 PMOS의 크기를 작게, NMOS의 크기를 크게 설계해야 한다. 그런데, 이 문턱전압 이하로 더욱 낮아지면 NMOS인 M3과 M4는 매우 약하게 턴온(Turn on)되게 되고, PMOS인 M1과 M2는 매우 강하게 턴온되게 된다. 따라서, PMOS와 NMOS에 흐르는 두 전류량을 일치시키기 위해 PMOS의 크기를 매우 작게, NMOS의 크기를 매우 크게 조절하여야 하므로 설계 면적이 더욱 커지게 된다.
이러한 래치형 레벨 시프터는 소면적을 요구하고 있는 최근 디스플레이 구동회로 등에 적용하기에는 부적절하다할 수 있다.
이러한 문제를 해결하기 위해, 전류 미러를 이용한 레벨 시프터가 제안된 바 있다.
도 2는 전류 미러를 이용한 레벨 시프터의 회로도이다.
도 2를 참조하면, 전류 미러를 이용한 레벨 시프터는, 예를 들어 입력 신호(IN)가 하이레벨일 경우, PMOS인 M1과 NMOS인 M3가 턴온 상태가 유지되므로, 지속적으로 누설 전류가 흐르게 되어 전력효율을 감소시키는 단점이 있다.
대한민국 공개특허공보 제2006-0051266호(공개일 2006.05.19.), “신호의 전압 진폭을 변환하는 레벨 변환 회로”
따라서, 본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 이루어진 것으로서, 본 발명의 목적은 레벨 시프터에 SR 래치를 추가하여 레벨 변환에 대응하여 레벨 시프터를 리셋시킴으로써 전류의 흐름을 차단할 수 있도록 하는 SR 래치를 이용한 셀프 리셋 레벨 시프터를 제공하는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 SR 래치를 이용한 셀프 리셋 레벨 시프터는, 전류 미러를 이용한 레벨 시프터; 및 레벨 변환에 대응하여 레벨 시프터를 리셋시키는 SR 래치를 포함하며, 입력신호 또는 반전된 입력신호와 함께 상기 레벨 시프터의 출력신호를 피드백하여 상기 SR 래치에 입력하고, 상기 SR 래치의 출력신호와 반전된 입력신호 또는 입력신호의 연산을 통해 펄스파를 생성시키고, 상기 펄스파를 이용하여 상기 레벨 시프터의 동작을 제어하는 것을 특징으로 한다.
또한, 본 발명의 SR 래치를 이용한 셀프 리셋 레벨 시프터는, 입력단자 S(Set) 및 R(Reset) 각각에 입력신호(IN)와 제1 레벨 시프터의 출력신호(Set)가 입력되는 제1 SR 래치; 입력단자 S 및 R 각각에 인버터를 통해 반전된 입력신호(IN_b)와 제2 레벨 시프터의 출력신호(Reset)가 입력되는 제2 SR 래치; 상기 제1 SR 래치의 출력신호(SR_L)와 인버터를 통해 반전된 입력신호(IN_b)가 입력되는 제1 AND 소자; 상기 제2 SR 래치의 출력신호(SR_H)와 입력신호(IN)가 입력되는 제2 AND 소자; 상기 제1 AND 소자의 출력신호(LS_L)가 입력되는 제1 레벨 시프터; 상기 제2 AND 소자의 출력신호(LS_H)가 입력되는 제2 레벨 시프터; 및 입력단자 S 및 R 각각에 상기 제1 레벨 시프터의 출력신호(Set)와 상기 제2 레벨 시프터의 출력신호(Reset)가 입력되는 제3 SR 래치를 포함하는 것을 특징으로 한다.
이 때, 레벨 시프터는, 소스 단자에 전원 전위 VDDH가 입력되고, 베이스 단자와 드레인 단자가 접속되는 P 채널 MOS 트랜지스터(M1); 소스 단자에 전원 전위 VDDH가 입력되고, 베이스 단자는 M1의 베이스 단자와 접속되며, 드레인 단자는 출력 단자(OUT)에 접속되는 P 채널 MOS 트랜지스터(M2); 입력 단자(IN)가 베이스 단자에 접속되고, 드레인 단자가 M1의 드레인 단자 및 베이스 단자에 접속되며, 소스 단자는 접지되는 N 채널 MOS 트랜지스터(M3); 및 입력 단자(IN)에 접속된 인버터가 베이스 단자에 접속되고, 드레인 단자가 M2의 드레인 단자 및 출력 단자(OUT)에 접속되며, 소스 단자는 접지되는 N 채널 MOS 트랜지스터(M4)를 포함한다.
또한, SR 래치는, Set 신호와 제2 NOR 소자의 출력신호가 입력되는 제1 NOR 소자; 및 Reset 신호와 제1 NOR 소자의 출력신호가 입력되는 제2 NOR 소자를 포함한다.
상술한 바와 같이, 본 발명에 의한 SR 래치를 이용한 셀프 리셋 레벨 시프터에 따르면, SR 래치를 이용하여 레벨 시프터를 리셋시켜 누설 전류를 방지함으로써, 저전압에서의 전력 전력효율을 증가시킬 수 있다.
도 1은 래치형 레벨 시프터의 회로도이다.
도 2는 전류 미러를 이용한 레벨 시프터의 회로도이다.
도 3은 본 발명의 일 실시예에 의한 SR 래치를 이용한 셀프 리셋 레벨 시프터의 회로도이다.
도 4는 본 발명의 일 실시예에 의한 SR 래치의 회로도이다.
도 5는 본 발명의 일 실시예에 의한 SR 래치를 이용한 셀프 리셋 레벨 시프터의 동작파형도이다.
이하에서는 본 발명의 바람직한 실시예 및 첨부하는 도면을 참조하여 본 발명을 상세히 설명하되, 도면의 동일한 참조부호는 동일한 구성요소를 지칭함을 전제하여 설명하기로 한다.
상기한 바와 같이, 래치형 레벨 시프터는 문턱전압 이하의 저전압에서 NMOS는 약하게 턴온되고 PMOS는 강하게 턴온되므로 NMOS의 면적이 매우 커야한다. 이러한 NMOS의 면적이 매우 큰 단점을 극복하기 위해 M1과 M2에 전류 미러를 사용한다. 그러나 이 또한 입력이 하이레벨일 경우 M1과 M3가 계속 턴온 상태를 유지하므로, 누설 전류에 따른 전력효율이 감소하는 단점이 있다.
이에 본 발명에서는 문턱전압 이하에서 동작하는 SR 래치를 이용한 셀프 리셋 레벨 시프터를 제안하고자 한다. 즉, 본 발명에서 제안한 레벨 시프터는 인가되는 신호를 펄스파로 만들어 누설 전류를 방지하고자 한다. 따라서 저전압에서의 전력효율을 증가시킬 수 있다.
도 3은 본 발명의 일 실시예에 의한 SR 래치를 이용한 셀프 리셋 레벨 시프터의 회로도이다.
도 3을 참조하면, 본 발명의 셀프 리셋 레벨 시프터는, 전류 미러를 이용한 레벨 시프터와, 레벨 변환에 대응하여 레벨 시프터를 리셋시키는 SR 래치를 포함한다.
구체적으로, 본 발명의 셀프 리셋 레벨 시프터는, 입력단자 S(Set) 및 R(Reset) 각각에 입력신호(IN)와 제1 레벨 시프터(6)의 출력신호(Set)가 입력되는 제1 SR 래치(1)와, 입력단자 S 및 R 각각에 인버터(2)를 통해 반전된 입력신호(IN_b)와 제2 레벨 시프터(7)의 출력신호(Reset)가 입력되는 제2 SR 래치(3)와, 제1 SR 래치(1)의 출력신호(SR_L)와 인버터(2)를 통해 반전된 입력신호(IN_b)가 입력되는 제1 AND 소자(4)와, 제2 SR 래치(3)의 출력신호(SR_H)와 입력신호(IN)가 입력되는 제2 AND 소자(4)와, 제1 AND 소자(4)의 출력신호(LS_L)가 입력되는 제1 레벨 시프터(6)와, 제2 AND 소자(4)의 출력신호(LS_H)가 입력되는 제2 레벨 시프터(7)와, 입력단자 S 및 R 각각에 제1 레벨 시프터(6)의 출력신호(Set)와 제2 레벨 시프터(7)의 출력신호(Reset)가 입력되는 제3 SR 래치(8)를 포함한다.
여기서, 레벨 시프터는, 도 2에 도시된 바와 같이, 전류 미러를 이용한 레벨 시프터로서, 입력 단자(IN), 출력 단자(OUT), P 채널 MOS 트랜지스터(M1, M2), N 채널 MOS 트랜지스터(M3, M4) 및 인버터를 포함한다.
P 채널 MOS 트랜지스터(M1)는, 소스 단자에 전원 전위 VDDH가 입력되고, 베이스 단자와 드레인 단자가 접속된다. P 채널 MOS 트랜지스터(M2)는, 소스 단자에 전원 전위 VDDH가 입력되고, 베이스 단자는 M1의 베이스 단자와 접속되며, 드레인 단자는 출력 단자(OUT)에 접속된다. P 채널 MOS 트랜지스터(M1, M2)는, 커런트 미러 회로를 구성하고, P 채널 MOS 트랜지스터(M1)에 전류가 흐르면, P 채널 MOS 트랜지스터(M1, M2)의 소자 치수에 따른 크기의 전류가 P 채널 MOS 트랜지스터(M2)에 흐른다. 한편, N 채널 MOS 트랜지스터(M3)는, 입력 단자(IN)가 베이스 단자에 접속되고, 드레인 단자가 M1의 드레인 단자 및 베이스 단자에 접속되며, 소스 단자는 접지된다. N 채널 MOS 트랜지스터(M4)는, 입력 단자(IN)에 접속된 인버터가 베이스 단자에 접속되고, 드레인 단자가 M2의 드레인 단자 및 출력 단자(OUT)에 접속되며, 소스 단자는 접지된다.
이와 같이 구성된 본 발명의 셀프 리셋 레벨 시프터는, 입력신호(반전된 입력신호)와 레벨 시프터의 출력신호를 피드백하여 SR 래치에 입력하고, SR 래치의 출력신호와 교차된 입력신호(반전된 입력신호)의 연산을 통해 펄스파를 생성시키고, 이 펄스파를 이용하여 레벨 시프터의 동작을 제어함으로써 누설 전류를 방지한다. 즉, 하이레벨에서 로우레벨로 변환될 때, 펄스파가 없을 경우에는 도 2의 M4가 턴온되고, M3가 턴오프되어 누설 전류가 방지되고, 로우레벨에서 하이레벨로 변환될 때, 펄스파가 없을 경우에는 도 2의 M3가 턴온되고, M4가 턴오프되어 누설 전류가 방지된다.
도 4는 본 발명의 일 실시예에 의한 SR 래치의 회로도이다.
도 4를 참조하면, SR 래치는, Set 신호와 제2 NOR 소자(12)의 출력신호가 입력되는 제1 NOR 소자(11)와, Reset 신호와 제1 NOR 소자(11)의 출력신호가 입력되는 제2 NOR 소자(12)를 포함한다.
이와 같이 구성된 SR 래치는, S 및 R 각각에 “0”과 “0”이 입력된 경우에는 현재 상태를 유지하고, “0”과 “1”이 입력된 경우에는 Reset 신호(0)를 출력하고, “1”과 “0”이 입력된 경우에는 Set 신호(1)를 출력한다.
그러면, 여기서 상기와 같이 구성된 SR 래치를 이용한 셀프 리셋 레벨 시프터의 동작에 대해 설명하기로 한다.
도 5는 본 발명의 일 실시예에 의한 SR 래치를 이용한 셀프 리셋 레벨 시프터의 동작파형도이다.
도 5를 참조하면, 입력신호(IN)가 하이레벨(1)에서 로우레벨(0)로 변환되면, 인버터 출력신호(IN_b)는 1이 된다. 한편, 제1 AND 소자(4)의 출력신호(LS_L(Level Shifter Low))는 초기 값이 1인 제1 SR 래치(1)의 출력신호(SR_L(SR 래치 Low))와 인버터 출력신호(IN_b)의 AND 연산을 통해 1이 된다. 이 값으로 제1 레벨 시프터(6)가 작동하여 제1 레벨 시프터(6)의 출력신호(Set)는 1이 되고, 제3 SR 래치(8)의 출력신호(OUT)는 1이 된다. 또한 Set 신호는 피드백되어 제1 SR 래치(1)의 출력신호(SR_L)의 값을 0으로 만든다. 이에 따라 제1 AND 소자(4)의 출력신호(LS_L)은 0이 되어 펄스파가 생성된다. 따라서 제1 AND 소자(4)의 출력신호(LS_L)가 0으로 변함에 따라 작동하던 제1 레벨 시프터(6)는 동작하지 않게 된다. 즉, 펄스가 없을 때는 도 2의 M4가 턴온되고, M3는 턴오프되어 전류가 흐르지 않으므로, 누설 전류를 방지할 수 있다.
한편, 입력신호(IN)가 로우레벨(0)에서 하이레벨(1)로 변환되면, 인버터 출력신호(IN_b)는 0이 된다. 한편, 제2 AND 소자(5)의 출력신호(LS_H(Level Shifter High))는 초기 값이 1인 제2 SR 래치(3)의 출력신호(SR_H(SR 래치 High))와 인버터 출력신호(IN_b)의 AND 연산을 통해 1이 된다. 입력신호(IN)가 1이므로, 제2 레벨 시프터(7)가 동작하여 Reset은 1이 된다. 따라서 제3 SR 래치(8)의 출력신호(OUT)는 0이 된다. 또한 Reset 신호는 피드백되어 제2 SR 래치(3)의 출력신호(SR_H)의 값을 0로 만들고 AND 연산으로 인해 제2 AND 소자(5)의 출력신호(LS_H)의 값을 0로 만들어 펄스파가 생성된다. 입력이 1에서 0으로 변할 경우와 마찬가지로, 이 펄스파로 인해 제2 레벨 시프터(7)의 동작이 제한되어 누설 전류가 방지된다.
제시된 실시예들에 대한 설명은 임의의 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 이용하거나 또는 실시할 수 있도록 제공된다. 이러한 실시예들에 대한 다양한 변형들은 본 발명의 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이며, 여기에 정의된 일반적인 원리들은 본 발명의 범위를 벗어남이 없이 다른 실시예들에 적용될 수 있다. 그리하여, 본 발명은 여기에 제시된 실시예들로 한정되는 것이 아니라, 여기에 제시된 원리들 및 신규한 특징들과 일관되는 최광의의 범위에서 해석되어야 할 것이다.
1, 2, 7 : SR 래치
5, 6 : 레벨 시프터

Claims (4)

  1. 삭제
  2. 입력단자 S(Set) 및 R(Reset) 각각에 입력신호(IN)와 제1 레벨 시프터의 출력신호(Set)가 입력되는 제1 SR 래치;
    입력단자 S 및 R 각각에 인버터를 통해 반전된 입력신호(IN_b)와 제2 레벨 시프터의 출력신호(Reset)가 입력되는 제2 SR 래치;
    상기 제1 SR 래치의 출력신호(SR_L)와 인버터를 통해 반전된 입력신호(IN_b)가 입력되는 제1 AND 소자;
    상기 제2 SR 래치의 출력신호(SR_H)와 입력신호(IN)가 입력되는 제2 AND 소자;
    상기 제1 AND 소자의 출력신호(LS_L)가 입력되는 제1 레벨 시프터;
    상기 제2 AND 소자의 출력신호(LS_H)가 입력되는 제2 레벨 시프터; 및
    입력단자 S 및 R 각각에 상기 제1 레벨 시프터의 출력신호(Set)와 상기 제2 레벨 시프터의 출력신호(Reset)가 입력되는 제3 SR 래치를 포함하는 SR 래치를 이용한 셀프 리셋 레벨 시프터.
  3. 제2항에 있어서,
    레벨 시프터는,
    소스 단자에 전원 전위 VDDH가 입력되고, 베이스 단자와 드레인 단자가 접속되는 P 채널 MOS 트랜지스터(M1);
    소스 단자에 전원 전위 VDDH가 입력되고, 베이스 단자는 M1의 베이스 단자와 접속되며, 드레인 단자는 출력 단자(OUT)에 접속되는 P 채널 MOS 트랜지스터(M2);
    입력 단자(IN)가 베이스 단자에 접속되고, 드레인 단자가 M1의 드레인 단자 및 베이스 단자에 접속되며, 소스 단자는 접지되는 N 채널 MOS 트랜지스터(M3); 및
    입력 단자(IN)에 접속된 인버터가 베이스 단자에 접속되고, 드레인 단자가 M2의 드레인 단자 및 출력 단자(OUT)에 접속되며, 소스 단자는 접지되는 N 채널 MOS 트랜지스터(M4)를 포함하는 SR 래치를 이용한 셀프 리셋 레벨 시프터.
  4. 제2항에 있어서,
    SR 래치는,
    Set 신호와 제2 NOR 소자의 출력신호가 입력되는 제1 NOR 소자; 및
    Reset 신호와 제1 NOR 소자의 출력신호가 입력되는 제2 NOR 소자를 포함하는 SR 래치를 이용한 셀프 리셋 레벨 시프터.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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US20140253201A1 (en) * 2013-03-06 2014-09-11 Qualcomm Incorporated Pulse generation in dual supply systems

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7283116B2 (en) 2003-08-25 2007-10-16 Industrial Technolgy Research Institute Scan driver and scan driving system with low input voltage, and their level shift voltage circuit
US20140253201A1 (en) * 2013-03-06 2014-09-11 Qualcomm Incorporated Pulse generation in dual supply systems

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