KR101286241B1 - 최대 전압 선택회로 - Google Patents

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Abstract

본 발명은 최대 전압 선택회로를 공개한다. 본 발명의 최대 전압 선택회로는 제1 입력 전압을 인가받는 제1 입력 노드와 최대 전압을 출력하는 출력 노드 사이에 연결되고 게이트 단자가 제1 노드에 연결되는 제1 게이트 트랜지스터, 제2 입력 전압을 인가받는 제2 입력 노드와 상기 출력 노드 사이에 연결되고 게이트 단자가 제2 노드에 연결되는 제2 게이트 트랜지스터, 및 상기 제1 입력 전압에 비례하는 전압을 상기 제2 노드로, 상기 제2 입력 전압에 비례하는 전압을 상기 제1 노드로 각각 인가하는 제1 및 제2 저항 소자를 구비하는 출력부, 및 상기 제1 및 제2 입력 전압을 비교하여 비교 신호를 생성하고, 제어 신호와 상기 비교 신호에 이용하여 제1 및 제2 선택 신호를 생성하며, 상기 제1 및 제2 선택 신호에 응답하여 상기 제1 및 제2 노드 사이에 전압차를 발생하고 증폭하는 선택부를 구비하고, 상기 출력부는 상기 제1 및 제2 노드 사이의 전압차에 응답하여 상기 제1 및 제2 입력 전압 중 높은 전압 레벨을 갖는 입력 전압을 상기 제1 또는 제2 게이트 트랜지스터를 통해 상기 출력 노드로 출력하는 것을 특징으로 한다. 따라서 크기가 큰 게이트 트랜지스터의 개수를 줄여 최대 전압 선택회로의 크기를 줄인다.

Description

최대 전압 선택회로{Maximum voltage source selector}
본 발명은 최대 전압 선택회로에 관한 것으로서, 특히 최대 전압을 출력하는 게이트 트랜지스터의 개수를 줄여 크기를 줄일 수 있는 최대 전압 선택회로에 관한 것이다.
반도체 장치에서는 복수개의 입력 전압 중의 하나를 선택해서 출력하는 전압 선택회로가 필요로 되는 경우가 있다. 전압 선택회로 중에서 최대 전압 선택회로는 반도체 장치의 안정적인 동작을 위하여 복수개의 전원 전압 중 높은 전압을 갖는 전원 전압을 선택하는 회로이다. 최대 전압 선택회로는 예를 들어 DC-DC 컨버터와 같은 승압회로의 전원 공급 게이트를 안정적으로 구동하기 위하여 사용하거나, 반도체 장치가 휴대용 전자 장치의 회로인 경우, 외부에서 인가되는 전원 전압과 배터리에서 인가되는 전원 전압 중에서 높은 전압 레벨을 갖는 전원 전압을 선택하여 반도체 장치로 공급하여 반도체 장치가 안정적으로 동작할 수 있도록 한다.
도1 은 종래의 최대 전압 선택회로를 나타내는 도면이다.
도1 의 최대 전압 선택회로는 제1 입력 전압(Vbat)과 제2 입력 전압(Vout)을 인가받고, 제1 및 제2 입력 전압(Vbat, Vout) 중 높은 전압 레벨을 갖는 전원 전압 을 최대 전압(Vmax)으로 선택하여 출력한다. 최대 전압 선택회로(100)는 반도체 장치가 인에이블 상태이든 디스에이블 상태이든 상관없이 최대 전압을 선택하여 출력하지만, 반도체 장치의 상태에 따라 구분되어 동작한다.
도1 에서 게이트 트랜지스터(MP1 ~ MP4)는 반도체 장치의 상태에 따라 활성화되어 최대 전압(Vmax)을 출력하는 PMOS 트랜지스터이다. 게이트 트랜지스터(MP1, MP2)는 반도체 장치가 디스에이블 상태일 때 최대 전압(Vmax)을 출력하고, 게이트 트랜지스터(MP3, MP4)는 반도체 장치가 인에이블 상태일 때 최대 전압(Vmax)을 출력한다. 그리고 출력 커패시턴스 트랜지스터(MP7)는 게이트 트랜지스터(MP1 ~ MP4)를 통해 출력되는 최대 전압(Vmax)을 안정화시키는 전원 커패시터의 역할을 수행하는 PMOS 트랜지스터로서 게이트 단자가 접지 전압(Vss)에 연결되어 항상 턴 온 상태이다.
PMOS 트랜지스터(PM5, MP6)는 전류 미러(current mirror)의 구성을 가지고 제1 노드(nod1)와 제2 노드(nod2)로 흐르는 전류량을 조절한다.
제3 노드(nod3)와 제4 내지 제6 노드(nod4 ~ nod6)사이에 각각 연결되는 저항(R1 ~ R3)은 반도체 장치가 디스에이블 상태일 때 게이트 트랜지스터(MP3, MP4)를 제어하기 위하여 구비되며, 큰 저항값을 갖는다. 그리고 제3 노드(nod3)와 NMOS 트랜지스터(MN4 ~ MN6)사이에 연결되는 인버터(IV2 ~ IV4)는 반도체 장치가 인에이블 상태일 때 게이트 트랜지스터(MP3, MP4)를 제어하기 위해 구비된다. NMOS 트랜지스터(MN4 ~ MN6)는 반도체 장치가 디스에이블 상태일 때 인버터(IV2 ~ IV4)를 비활성화하기 위하여 구비된다.
전압(Vb)은 인에이블 신호(EN)가 하이 레벨이 될 때, 즉 반도체 장치가 인에이블 되면 같이 인가되는 바이어스 전압이다. 바이어스 전압(Vb)에 응답하여 턴 온 되는 NMOS 트랜지스터(MN1, MN8)는 PMOS 트랜지스터(MP5, MP6)로 구성되는 전류 미러를 활성화하기 위한 트랜지스터이다. NMOS 트랜지스터(MN2)와 인버터(IV6)는 인에이블 신호(EN)가 하이 레벨인 경우에 최대 전압 선택회로(100)에 히스테리시스 특성을 부가하기 위한 트랜지스터와 인버터이다. 그리고 NMOS 트랜지스터(MN7)는 인에이블 신호(EN)가 로우 레벨인 경우에 최대 전압 선택회로(100)에 히스테리시스 특성을 부가하기 위한 트랜지스터이다.
도1 을 참고로 하여 종래의 최대 전압 선택회로의 동작을 설명하면, 먼저 반도체 장치가 디스에이블 상태인 경우에 인에이블 신호(EN)는 로우 레벨로 인가된다. 로우 레벨의 인에이블 신호(EN)에 응답하여 NMOS 트랜지스터(NM4 ~ NM6)는 턴 오프가 된다. NMOS 트랜지스터(NM4 ~ NM6)가 턴 오프 되면, 인버터(IV2 ~ IV4)는 접지 전압(Vss)을 인가받지 못하게 되어 비활성화 된다. 인버터(IV1)는 로우 레벨의 인에이블 신호(EN)를 반전하여 하이 레벨의 신호를 출력하고, NMOS 트랜지스터(MN7)는 인버터(IV1)에서 출력되는 하이 레벨의 신호에 응답하여 턴 온 되어 노드(nod2)를 로우 레벨로 만든다. 한편 바이어스 전압(Vb)은 인에이블 신호(EN)가 하이 레벨인 경우에 인가되므로, NMOS 트랜지스터(MN1, MN8)는 턴 오프 상태이며, 인버터(IV6) 또한 바이어스 전압(Vb)이 인가되지 않으므로 비활성화 상태이다.
인버터(IV5)는 노드(nod2)의 전압 레벨을 반전하여 하이 레벨의 신호를 출력하지만 인버터(IV2 ~ IV4)가 비활성화 상태이므로 게이트 트랜지스터(MP3, MP4)를 제어하지 못한다. 그러나 저항(R1 ~ R3)은 출력 노드(ndo)로부터 최대 전압(Vmax)을 인가받으므로, 노드(nod4 ~ nod6)는 모두 하이 레벨을 갖게 된다. 노드(nod4, nod5)가 하이 레벨로 설정되므로 게이트 트랜지스터(MP3, MP4)는 턴 오프 된다. 따라서 인에이블 신호(EN)가 로우 레벨로 인가되는 경우 게이트 트랜지스터(MP3, MP4)는 최대 전압(Vmax)을 출력하지 않는다.
인에이블 신호(EN)가 로우 레벨이고, 제1 입력 전압(Vbat)이 제2 입력 전압(Vout)보다 크면, 게이트 트랜지스터(MP1)는 제2 입력 전압(Vout)에 응답하여 턴 온 되고, 게이트 트랜지스터(MP2)는 제1 입력 전압(Vbat)에 응답하여 턴 오프 된다. 따라서 제1 입력 전압(Vbat)이 게이트 트랜지스터(MP1)를 통해 출력 노드(ndo)에 인가된다. 반면에 제2 입력 전압(Vout)이 제1 입력 전압(Vbat)보다 크면, 게이트 트랜지스터(MP1)는 제2 입력 전압(Vout)에 응답하여 턴 오프 되고, 게이트 트랜지스터(MP2)는 제1 입력 전압(Vbat)에 응답하여 턴 온 된다. 따라서 제2 입력 전압(Vout)이 게이트 트랜지스터(MP2)를 통해 출력 노드(ndo)에 인가된다. 결과적으로 높은 전압 레벨을 갖는 전원 전압이 출력 노드(ndo)를 통해 최대 전압(Vmax)로서 출력된다.
그리고 반도체 장치가 인에이블 상태인 경우에 인에이블 신호(EN)는 하이 레벨로 인가된다. NMOS 트랜지스터(MN7)는 인에이블 신호(EN)를 반전한 인버터(IV1)의 출력 신호에 응답하여 턴 오프 된다. 그리고 바이어스 전압(Vb)은 인에이블 신호(EN)와 함께 인가되므로, MNOS 트랜지스터(MN1, MN8)는 턴 온 된다.
제1 입력 전압(Vbat)이 제2 입력 전압(Vout)보다 크면, PMOS 트랜지스 터(MP5)를 통해 흐르는 전류가 PMOS 트랜지스터(MP6)를 통해 흐르는 전류보다 커지게 되고, 노드(nod2)의 전압 레벨은 하강한다. 인버터(IV5)는 제2 노드(nod2)의 전압 레벨을 반전하여 하이 레벨의 신호를 출력하고, 인버터(IV4)는 로우 레벨의 신호를, 인버터(IV3)는 하이 레벨의 신호를, 그리고 인버터(IV2)는 로우 레벨의 신호를 각각 출력한다. 이때 저항(R1 ~ R3)은 큰 저항값을 가지고 있기 때문에, 노드(nod4 ~ nod6)의 신호 레벨에 영향을 끼치지 않는다. 인버터(IV6)는 노드(nod5)에 인가되는 인버터(IV3)의 출력을 반전하여 로우 레벨의 신호를 출력하고, NMOS 트랜지스터(MN2)는 턴 오프 된다. 게이트 트랜지스터(MP3)는 노드(nod4)의 전압 레벨에 응답하여 턴 온 되고, 게이트 트랜지스터(MP4)는 노드(nod5)의 전압 레벨에 응답하여 턴 오프 된다. 따라서 출력 노드(ndo)에는 게이트 트랜지스터(MP1, MP3)를 통해 제1 입력 전압(Vbat)이 인가되고, 최대 전압(Vmax)은 제1 입력 전압(Vbat)이 된다.
반면에 제2 입력 전압(Vbat)이 제1 입력 전압(Vout)보다 크면, PMOS 트랜지스터(MP6)를 통해 흐르는 전류가 PMOS 트랜지스터(MP5)를 통해 흐르는 전류보다 커지게 되고, 노드(nod2)의 전압 레벨은 상승한다. 인버터(IV5)는 제2 노드(nod2)의 전압 레벨을 반전하여 로우 레벨의 신호를 출력한다. NMOS 트랜지스터(MN4 ~ MN6)가 인에이블 신호(EN)에 응답하여 턴 온 되어 있으므로, 활성화 된 인버터(IV2 ~ IV4)는 각각 이전 인버터(IV3 ~ IV5)의 출력을 반전하여 출력한다. 인버터(IV6)는 노드(nod5)의 전압 레벨이 로우 레벨이므로, 하이 레벨의 신호를 NMOS 트랜지스터(MN2)로 출력하고, NMOS 트랜지스터(MN2)는 턴 온 된다. NMOS 트랜지스터(MN2)가 턴 온 되어 더 많은 전류가 PMOS 트랜지스터(MP5)를 통해 흐르게 되고, 전류 미러 구성이므로 PMOS 트랜지스터(MP6)에도 더 많은 전류가 흐르게 되어 노드(nod2)의 전압 레벨이 더 상승하게 된다. 즉 NMOS 트랜지스터(MN2)와 인버터(IV3 ~ IV6), 그리고 PMOS 트랜지스터(MP5, MP6)는 래칭(latching) 동작을 수행한다. 게이트 트랜지스터(MP3)는 노드(nod4)의 전압 레벨에 응답하여 턴 오프 되고, 게이트 트랜지스터(MP4)는 노드(nod5)의 전압 레벨에 응답하여 턴 온 된다. 따라서 출력 노드(ndo)에는 게이트 트랜지스터(MP2, MP4)를 통해 제2 입력 전압(Vout)이 인가되고, 최대 전압(Vmax)은 제2 입력 전압(Vout)이 된다.
도1 의 최대 전압 선택회로(100)에서 반도체 장치가 디스에이블 상태이고 제1 입력 전압(Vbat)과 제2 입력 전압(Vout)의 전압 레벨 차가 작은 경우에, 게이트 트랜지스터(MP1, MP2)는 게이트 트랜지스터(MP1, MP2)의 소스 단자와 게이트 단자 사이에 인가되는 전압 차가 작기 때문에 출력 노드(ndo)로 전류를 원활히 공급하기 위해서는 게이트 트랜지스터(MP1, MP2)의 크기가 충분히 커야만 한다. 그리고 반도체 장치가 인에이블 상태인 경우에 게이트 트랜지스터(MP3, MP4)의 소스 단자와 게이트 단자 사이에 인가되는 전압차가 크므로, 게이트 트랜지스터(MP3, MP4)를 줄일 수 있다. 그러나 반도체 장치가 인에이블 상태이므로 반도체 장치에서 필요로 하는 전류가 많아지게 되므로 게이트 트랜지스터(MP3, MP4)는 충분한 전류를 공급할 수 있도록 사이즈가 커져야 한다. 결과적으로 도1 의 최대 전압 선택회로(100)는 반도체 장치가 인에이블 상태인지 디스에이블 상태인지에 따라 다른 경로를 통해 최대 전압(Vmax)을 선택하여 출력하므로, 매우 큰 크기의 게이트 트랜지스터가 4개가 필 요하다. 도1 의 최대 전압 선택회로(100)를 실제로 구현하는 경우 4개의 게이트 트랜지스터(MP1 ~ MP4)가 최대 전압 선택회로 면적의 대부분을 차지한다. 따라서 최대 전압 선택회로(100)의 크기를 줄이기가 매우 어려운 문제가 있었다.
본 발명의 목적은 게이트 트랜지스터가 반도체 장치의 상태에 무관하게 최대 전압을 출력하므로, 최대 전압을 출력하는 게이트 트랜지스터의 개수를 줄여 크기를 줄일 수 있는 최대 전압 선택회로를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 최대 전압 선택회로는 제1 입력 전압을 인가받는 제1 입력 노드와 최대 전압을 출력하는 출력 노드 사이에 연결되고 게이트 단자가 제1 노드에 연결되는 제1 게이트 트랜지스터, 제2 입력 전압을 인가받는 제2 입력 노드와 상기 출력 노드 사이에 연결되고 게이트 단자가 제2 노드에 연결되는 제2 게이트 트랜지스터, 및 상기 제1 입력 전압에 비례하는 전압을 상기 제2 노드로, 상기 제2 입력 전압에 비례하는 전압을 상기 제1 노드로 각각 인가하는 제1 및 제2 저항 소자를 구비하는 출력부, 및 상기 제1 및 제2 입력 전압을 비교하여 비교 신호를 생성하고, 제어 신호와 상기 비교 신호에 이용하여 제1 및 제2 선택 신호를 생성하며, 상기 제1 및 제2 선택 신호에 응답하여 상기 제1 및 제2 노드 사이에 전압차를 발생하고 증폭하는 선택부를 구비하고, 상기 출력부는 상기 제1 및 제2 노드 사이의 전압차에 응답하여 상기 제1 및 제2 입력 전압 중 높은 전압 레벨을 갖는 입력 전압을 상기 제1 또는 제2 게이트 트랜지스터를 통해 상기 출력 노드로 출력하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 제1 및 제2 게이트 트랜지스터는 각각 상기 출력 노드로 전류를 원활히 공급할 수 있도록 크기가 큰 제1 및 제2 PMOS 트랜지스터인 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 제1 및 제2 저항 소자는 각각 상기 제1 입력 노드와 상기 제2 노드 사이에 연결되고, 게이트 단자가 접지 전압에 연결되는 제3 PMOS 트랜지스터, 및 상기 제2 입력 노드와 상기 제1 노드 사이에 연결되고, 게이트 단자가 상기 접지 전압에 연결되는 제4 PMOS 트랜지스터인 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 제1 및 제2 저항 소자는 채널의 폭은 좁고, 길이가 길게 형성되어 큰 저항값을 갖는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 선택부는 상기 제1 및 제2 입력 전압에 응답하여 상기 비교 신호를 생성하고, 상기 비교 신호 및 상기 제어 신호에 응답하여 상기 제1 및 제2 선택 신호를 출력하는 비교부, 및 상기 제1 및 제2 선택 신호에 응답하여 상기 제1 및 제2 노드의 전압차를 발생하고 증폭하여 상기 제1 및 제2 게이트 트랜지스터를 제어하는 증폭부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 비교부는 상기 제1 및 제2 입력 노드로부터 상기 제1 및 제2 입력 전압을 인가받아 비교하여 비교 신호를 출력하는 비교기, 상기 비교 신호를 반전하는 인버터, 상기 제어 신호와 상기 비교 신호를 반 전 논리합하여 상기 제1 선택 신호를 출력하는 제1 반전 논리합 게이트, 및 상기 인버터의 출력 신호와 상기 비교 신호를 반전 논리합하여 상기 제2 선택 신호를 출력하는 제2 반전 논리합 게이트를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 증폭부는 상기 제2 노드와 상기 접지 전압 사이에 연결되고, 게이트 단자로 상기 제1 선택 신호를 인가받는 제1 NMOS 트랜지스터, 상기 제1 노드와 상기 접지 전압 사이에 연결되고, 게이트 단자로 상기 제2 선택 신호를 인가받는 제2 NMOS 트랜지스터, 상기 제1 입력 노드와 상기 제2 노드 사이에 연결되고, 게이트 단자가 상기 제1 노드에 연결되는 제5 PMOS 트랜지스터, 및 상기 제2 입력 노드와 상기 제1 노드 사이에 연결되고, 게이트 단자가 상기 제2 노드에 연결되는 제6 PMOS 트랜지스터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 출력부는 상기 출력 노드에 소스 단자와 드레인 단자가 연결되고, 상기 접지 전압을 게이트로 인가받아 상기 출력 노드를 안정화시키는 전원 커패시터의 역할을 하는 제7 PMOS 트랜지스터를 추가로 더 구비하는 것을 특징으로 한다.
따라서, 본 발명의 최대 전압 선택회로는 반도체 장치의 상태에 무관하게 최대 전압을 출력하는 게이트 트랜지스터를 구비하므로, 크기가 큰 게이트 트랜지스터의 개수를 줄여 최대 전압 선택회로의 크기를 줄인다.
이하, 첨부한 도면을 참고로 하여 최대 전압 선택회로를 설명하면 다음과 같 다.
도2 는 본 발명에 따른 최대 전압 선택회로를 나타내는 도면이다.
도2 의 최대 전압 선택회로(200)는 반도체 장치가 인에이블 상태이든 디스에이블 상태이든 무관하게 최대 전압(Vmax)을 출력하는 출력부(210)와 반도체 장치가 인에이블 상태일 때 최대 전압(Vmax)을 선택하는 선택부(220)로 구성된다.
출력부(210)에서 게이트 트랜지스터(P1, P2)는 최대 전압(Vmax)을 출력 노드(no)로 출력하는 PMOS 트랜지스터이며, 출력 노드(no)로 전류를 원활히 공급할 수 있도록 크기가 큰 트랜지스터이다. 게이트 트랜지스터(P1)는 제1 입력 노드(ni1)와 출력 노드(no)사이에 연결되고 게이트 단자는 제1 노드(nd1)와 연결된다. 게이트 트랜지스터(P2)는 제2 입력 노드(ni2)와 출력 노드(no)사이에 연결되고 게이트 단자는 제2 노드(nd2)와 연결된다. 도2 의 게이트 트랜지스터(P1, P2)는 도1 의 게이트 트랜지스터(MP1, MP2)와는 달리 반도체 장치가 인에이블 상태이든 디스에이블 상태이든 무관하게 최대 전압(Vmax)을 출력 노드(no)로 출력한다.
저항 트랜지스터(P3, P4)는 채널 폭은 좁고 채널 길이가 길게 형성되는 PMOS 트랜지스터로서 큰 저항값을 갖는 저항과 같은 역할을 한다. 저항 트랜지스터(P3)는 제1 입력 노드(ni1)와 제2 노드(nd2)사이에 연결되고, 게이트 단자는 접지 전압(Vss)에 연결되어 항시 온 상태를 유지한다. 마찬가지로 저항 트랜지스터(P4)는 제2 입력 노드(ni2)와 제1 노드(nd1)사이에 연결되고, 게이트 단자는 접지 전압(Vss)에 연결되어 항시 온 상태를 유지한다. 반도체 장치가 디스에이블 상태일 때, 저항 트랜지스터(P3)는 제1 입력 전압(Vbat)을 게이트 트랜지스터(P2)의 게이 트 단자로 인가하고, 저항 트랜지스터(P4)는 제2 입력 전압(Vout)을 게이트 트랜지스터(P1)의 게이트 단자로 인가한다.
출력 커패시턴스 트랜지스터(P7)는 도1 의 출력 커패시턴스 트랜지스터(MP7)와 마찬가지로 게이트 트랜지스터(P1, P2)를 통해 출력되는 최대 전압(Vmax)을 안정화시키는 전원 커패시터의 역할을 수행하는 PMOS 트랜지스터로서 게이트 단자가 접지 전압(Vss)에 연결되어 항상 턴 온 상태이다.
선택부(220)는 비교부와 증폭부로 구분할 수 있다. 비교부는 제1 및 제2 입력 전압(Vbat, Vout)을 비교하여 비교 신호(cps)를 출력하는 비교기(CMP)와 반전 인에이블 신호(ENB)와 비교 신호(cps)를 반전 논리합하여 제1 선택 신호(s1)를 출력하는 제1 반전 논리합 게이트(NOR1), 비교 신호(cps)를 반전하여 출력하는 인버터(INV) 및 인버터(INV)의 출력신호와 반전 인에이블 신호(ENB)를 반전 논리합하여 제2 선택 신호(s2)를 출력하는 제2 반전 논리합 게이트(NOR2)를 구비한다.
비교기는 제1 입력 노드(ni1)를 통해 인가되는 제1 입력 전압(Vbat)과 제2 입력 노드(ni2)를 통해 인가되는 제2 입력 전압(Vout)을 비교하여, 제1 입력 전압(Vbat)이 제2 입력 전압(Vout)보다 전압 레벨이 높으면 하이 레벨의 비교 신호(cps)를 출력하고, 제1 입력 전압(Vbat)이 제2 입력 전압(Vout)보다 전압 레벨이 낮으면 로우 레벨의 비교 신호(cps)를 출력한다.
증폭부는 2개의 PMOS 트랜지스터(P5, P6) 및 2개의 NMOS 트랜지스터(N1, N2)를 구비한다. NMOS 트랜지스터(N1)는 제2 노드(nd2)와 접지 전압(Vss)사이에 연결되고, 게이트 단자는 제1 선택 신호(s1)를 인가받는다. NMOS 트랜지스터(N2)는 제1 노드(nd1)와 접지 전압(Vss)사이에 연결되고, 게이트 단자는 제2 선택 신호(s2)를 인가받는다. 즉 NMOS 트랜지스터(N1, N2)는 제1 및 제2 선택 신호(s1, s2)에 응답하여 제1 및 제2 노드(nd1, nd2)사이에 전압 차를 발생한다.
PMOS 트랜지스터(P5)는 제1 입력 노드(ni1)와 제2 노드(nd2)사이에 연결되고, 게이트 단자는 제1 노드(nd1)에 연결된다. PMOS 트랜지스터(P6)는 제2 입력 노드(ni2)와 제1 노드(nd1)사이에 연결되고, 게이트 단자는 제2 노드(nd2)에 연결된다. PMOS 트랜지스터(P5, P6)는 제1 및 제2 노드(nd1, nd2)의 전압차를 증폭한다.
이하, 도2 를 참조하여 본 발명의 최대 전압 선택회로의 동작을 설명한다.
먼저 반도체 장치가 디스에이블 상태이고, 제1 입력 전압(Vbat)이 제2 입력 전압(Vout)보다 전압 레벨이 높은 경우를 설명한다. 반도체 장치가 디스에이블 상태이므로 반전 인에이블 신호(ENB)는 하이 레벨로 인가된다. 반전 인에이블 신호(ENB)가 하이 레벨이므로, 비교부의 제1 및 제2 반전 논리합 게이트(NOR1, NOR2)는 비교 신호(cps)의 레벨에 상관없이 로우 레벨의 선택 신호(s1, s2)를 출력한다. NMOS 트랜지스터(N1, N2)는 로우 레벨의 제1 및 제2 선택 신호(s1, s2)에 응답하여 턴 오프 된다.
한편, 저항 트랜지스터(P3, P4)는 게이트 단자가 접지 전압(Vss)에 연결되어 항상 턴 온 되어 있다. 저항 트랜지스터(P3, P4)가 큰 저항 값을 갖는 저항과 같은 동작하고, 제1 입력 전압(Vbat)이 제2 입력 전압(Vout)보다 전압 레벨이 높으므로, 제1 노드(nd1)의 전압 레벨이 제2 노드(nd2)의 전압 레벨보다 낮아진다. 따라서 게이트 트랜지스터(P1)와 PMOS 트랜지스터(P5)는 턴 온 되고, 게이트 트랜지스터(P2) 와 PMOS 트랜지스터(P6)는 턴 오프 된다. 따라서 제1 입력 전압(Vbat)이 최대 전압(Vmax)로서 게이트 트랜지스터(P1)를 통하여 출력 노드(no)로 출력된다.
이때 PMOS 트랜지스터(P5)가 턴 온 되어 있으나, NMOS 트랜지스터(N1, N2)가 턴 오프 되어 있으므로 최대 전압(Vmax)을 선택하는 동작에는 영향을 주지 않는다.
반도체 장치가 디스에이블 상태이고, 제1 입력 전압(Vbat)이 제2 입력 전압(Vout)보다 전압 레벨이 낮은 경우에 반전 인에이블 신호(ENB)는 하이 레벨이다. 따라서 NMOS 트랜지스터(N1, N2)는 로우 레벨의 제1 및 제2 선택 신호(s1, s2)에 응답하여 턴 오프 된다.
그리고 제1 입력 전압(Vbat)이 제2 입력 전압(Vout)보다 전압 레벨이 낮으므로, 저항 트랜지스터(P3)를 통해 제2 노드(nd2)에 인가되는 전압 레벨이 저항 트랜지스터(P4)를 통해 제1 노드(nd1)에 인가되는 전압 레벨보다 낮아진다. 따라서 게이트 트랜지스터(P2)와 PMOS 트랜지스터(P6)는 턴 온 되고, 게이트 트랜지스터(P1)와 PMOS 트랜지스터(P5)는 턴 오프 된다. 결과적으로 제2 입력 전압(Vout)이 최대 전압(Vmax)로서 게이트 트랜지스터(P2)를 통해 출력 노드(no)로 출력된다.
반도체 장치가 인에이블 상태이고, 제1 입력 전압(Vbat)이 제2 입력 전압(Vout)보다 전압 레벨이 높은 경우에 반전 인에이블 신호(ENB)는 로우 레벨로 인가된다. 그리고 제1 입력 전압(Vbat)이 제2 입력 전압(Vout)보다 전압 레벨이 높으므로 비교기(CMP)는 하이 레벨의 비교 신호(cps)를 출력한다. 제1 반전 논리합 게이트(NOR1)는 로우 레벨의 반전 인에이블 신호(ENB)와 하이 레벨의 비교 신호(cps)에 응답하여 로우 레벨의 선택 신호(s1)를 NMOS 트랜지스터(N1)로 출력한다. 제2 반전 논리합 게이트(NOR2)는 로우 레벨의 반전 인에이블 신호(ENB)와 인버터에 의해 반전된 로우 레벨의 비교 신호(cps)에 응답하여 하이 레벨의 선택 신호(s2)를 NMOS 트랜지스터(N2)로 출력한다.
NMOS 트랜지스터(N1)는 제1 선택 신호(s1)에 응답하여 턴 오프 되고, NMOS 트랜지스터(N2)는 제2 신호(s2)에 응답하여 턴 온 된다. NMOS 트랜지스터(N2)가 턴 온 되므로 제1 노드(nd1)의 전압 레벨이 하강하고, 게이트 트랜지스터(P1)와 PMOS 트랜지스터(P5)는 제1 노드(nd1)의 전압 레벨에 응답하여 턴 온 된다. 반면에 NMOS 트랜지스터(N1)가 턴 오프 되어 있으므로, 제2 노드(nd2)의 전압 레벨은 하강하지 않는다. 따라서 게이트 트랜지스터(P2)와 PMOS 트랜지스터(P6)는 턴 오프 된다. 여기서 게이트 트랜지스터(P1)의 게이트 단자와 소스 단자 사이에는 제1 입력 전압(Vbat)만큼의 전압 차가 있으므로, 게이트 트랜지스터(P1)는 매우 낮은 온 저항을 갖는다.
이때 저항 트랜지스터(P3, P4)는 게이트 단자가 접지 전압(Vss)에 연결되어 항상 온 되어 있지만, 상기한 바와 같이 저항 트랜지스터(P3, P4)는 큰 저항값을 갖는 저항과 같은 역할을 하고 있으므로, 제1 및 제2 노드(nd1, nd2)의 전압 레벨에 미치는 영향은 크지 않다. 또한 제2 입력 전압(Vout)이 저항 트랜지스터(P4)와 제1 노드(nd1) 및 NMOS 트랜지스터(N2)를 통해 접지 전압(Vss)로 인가되는 전류 경로가 형성되지만, 저항 트랜지스터(P4)가 저항값이 매우 큰 저항의 역할을 하기 때문에 흐르는 전류는 많지 않다.
반도체 장치가 인에이블 상태이고, 제1 입력 전압(Vbat)이 제2 입력 전 압(Vout)보다 전압 레벨이 낮은 경우에 반전 인에이블 신호(ENB)는 로우 레벨로 인가된다. 그리고 제1 입력 전압(Vbat)이 제2 입력 전압(Vout)보다 전압 레벨이 낮으므로 비교기(CMP)는 로우 레벨의 비교 신호(cps)를 출력한다. 제1 반전 논리합 게이트(NOR1)는 로우 레벨의 반전 인에이블 신호(ENB)와 로우 레벨의 비교 신호(cps)에 응답하여 하이 레벨의 선택 신호(s1)를 NMOS 트랜지스터(N1)로 출력한다. 제2 반전 논리합 게이트(NOR2)는 로우 레벨의 반전 인에이블 신호(ENB)와 인버터에 의해 반전된 하이 레벨의 비교 신호(cps)에 응답하여 로우 레벨의 선택 신호(s2)를 NMOS 트랜지스터(N2)로 출력한다.
NMOS 트랜지스터(N1)는 제1 선택 신호(s1)에 응답하여 턴 온 되고, NMOS 트랜지스터(N2)는 제2 선택 신호(s2)에 응답하여 턴 오프 된다. NMOS 트랜지스터(N1)가 턴 온 되므로 제2 노드(nd2)의 전압 레벨이 하강하고, 게이트 트랜지스터(P2)와 PMOS 트랜지스터(P6)는 제2 노드(nd2)의 전압 레벨에 응답하여 턴 온 된다. 반면에 NMOS 트랜지스터(N2)가 턴 오프 되어 있으므로, 제1 노드(nd1)의 전압 레벨은 하강하지 않는다. 따라서 게이트 트랜지스터(P1)와 PMOS 트랜지스터(P5)는 턴 오프 된다. 여기서 게이트 트랜지스터(P2)의 게이트 단자와 소스 단자 사이에는 제2 입력 전압(Vout)만큼의 전압 차가 있으므로, 게이트 트랜지스터(P2)는 매우 낮은 온 저항을 갖는다.
그리고 제1 입력 전압(Vbat)이 저항 트랜지스터(P3)와 제2 노드(nd2) 및 NMOS 트랜지스터(N1)를 통해 접지 전압(Vss)로 인가되는 전류 경로가 형성되지만, 저항 트랜지스터(P3)가 저항값이 매우 큰 저항의 역할을 하기 때문에 흐르는 전류 는 많지 않다.
결과적으로 도2 의 최대 전압 선택회로(200)는 도1 의 최대 전압 선택회로(100)와 달리 반도체 장치가 인에이블 상태이든 디스에이블 상태이든 상관없이 2개의 게이트 트랜지스터(P1, P2)를 통하여 최대 전압(Vmax)을 출력한다. 그리고 반도체 장치가 인에이블 상태일 때는 게이트 트랜지스터(P1, P2)의 게이트 단자와 소스 단자 사이의 전압 차를 크게 하여 온 저항을 낮춘다. 따라서 반도체 장치에서 많은 전류를 필요로 하는 경우에도 충분한 전류를 흐를 수 있도록 한다.
도1 의 최대 전압 선택회로(100)는 크기가 큰 4개의 게이트 트랜지스터(MP1 ~ MP4)를 구비하여 최대 전압 선택회로(100)의 크기가 컸다. 그러나 본 발명의 최대 전압 선택회로(200)는 2개의 게이트 트랜지스터(P1, P2)만을 구비하므로 종래의 최대 전압 선택회로(100)에 비하여 크기를 크게 줄일 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도1 은 종래의 최대 전압 선택회로를 나타내는 도면이다.
도2 는 본 발명에 따른 최대 전압 선택회로를 나타내는 도면이다.

Claims (8)

  1. 제1 입력 전압을 인가받는 제1 입력 노드와 최대 전압을 출력하는 출력 노드 사이에 연결되고 게이트 단자가 제1 노드에 연결되는 제1 게이트 트랜지스터, 제2 입력 전압을 인가받는 제2 입력 노드와 상기 출력 노드 사이에 연결되고 게이트 단자가 제2 노드에 연결되는 제2 게이트 트랜지스터, 및 상기 제1 입력 전압에 비례하는 전압을 상기 제2 노드로, 상기 제2 입력 전압에 비례하는 전압을 상기 제1 노드로 각각 인가하는 제1 및 제2 저항 소자를 구비하는 출력부; 및
    상기 제1 및 제2 입력 전압을 비교하여 비교 신호를 생성하고, 제어 신호와 상기 비교 신호에 이용하여 제1 및 제2 선택 신호를 생성하며, 상기 제1 및 제2 선택 신호에 응답하여 상기 제1 및 제2 노드 사이에 전압차를 발생하고 증폭하는 선택부를 구비하고,
    상기 출력부는 상기 제1 및 제2 노드 사이의 전압차에 응답하여 상기 제1 및 제2 입력 전압 중 높은 전압 레벨을 갖는 입력 전압을 상기 제1 또는 제2 게이트 트랜지스터를 통해 상기 출력 노드로 출력하는 것을 특징으로 하는 최대 전압 선택회로.
  2. 제1 항에 있어서, 상기 제1 및 제2 게이트 트랜지스터는 각각
    상기 출력 노드로 전류를 원활히 공급할 수 있는 제1 및 제2 PMOS 트랜지스터인 것을 특징으로 하는 최대 전압 선택 회로.
  3. 제1 항에 있어서, 상기 제1 및 제2 저항 소자는 각각
    상기 제1 입력 노드와 상기 제2 노드 사이에 연결되고, 게이트 단자가 접지 전압에 연결되는 제3 PMOS 트랜지스터; 및
    상기 제2 입력 노드와 상기 제1 노드 사이에 연결되고, 게이트 단자가 상기 접지 전압에 연결되는 제4 PMOS 트랜지스터인 것을 특징으로 하는 최대 전압 선택 회로.
  4. 제3 항에 있어서, 상기 제1 및 제2 저항 소자는
    채널의 폭은 좁고, 길이가 길게 형성되어 큰 저항값을 갖는 것을 특징으로 하는 최대 전압 선택 회로.
  5. 제3 항에 있어서, 상기 선택부는
    상기 제1 및 제2 입력 전압에 응답하여 상기 비교 신호를 생성하고, 상기 비교 신호 및 상기 제어 신호에 응답하여 상기 제1 및 제2 선택 신호를 출력하는 비교부; 및
    상기 제1 및 제2 선택 신호에 응답하여 상기 제1 및 제2 노드의 전압차를 발생하고 증폭하여 상기 제1 및 제2 게이트 트랜지스터를 제어하는 증폭부를 구비하는 것을 특징으로 하는 최대 전압 선택회로.
  6. 제5 항에 있어서, 상기 비교부는
    상기 제1 및 제2 입력 노드로부터 상기 제1 및 제2 입력 전압을 인가받아 비교하여 비교 신호를 출력하는 비교기;
    상기 비교 신호를 반전하는 인버터;
    상기 제어 신호와 상기 비교 신호를 반전 논리합하여 상기 제1 선택 신호를 출력하는 제1 반전 논리합 게이트; 및
    상기 인버터의 출력 신호와 상기 비교 신호를 반전 논리합하여 상기 제2 선택 신호를 출력하는 제2 반전 논리합 게이트를 구비하는 것을 특징으로 하는 최대 전압 선택회로.
  7. 제6 항에 있어서, 상기 증폭부는
    상기 제2 노드와 상기 접지 전압 사이에 연결되고, 게이트 단자로 상기 제1 선택 신호를 인가받는 제1 NMOS 트랜지스터;
    상기 제1 노드와 상기 접지 전압 사이에 연결되고, 게이트 단자로 상기 제2 선택 신호를 인가받는 제2 NMOS 트랜지스터;
    상기 제1 입력 노드와 상기 제2 노드 사이에 연결되고, 게이트 단자가 상기 제1 노드에 연결되는 제5 PMOS 트랜지스터; 및
    상기 제2 입력 노드와 상기 제1 노드 사이에 연결되고, 게이트 단자가 상기 제2 노드에 연결되는 제6 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 최대 전압 선택회로.
  8. 제7 항에 있어서, 상기 출력부는
    상기 출력 노드에 소스 단자와 드레인 단자가 연결되고, 상기 접지 전압을 게이트로 인가받아 상기 출력 노드를 안정화시키는 전원 커패시터의 역할을 하는 제7 PMOS 트랜지스터를 추가로 더 구비하는 것을 특징으로 하는 최대 전압 선택 회로.
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