JP4181695B2 - レギュレータ回路 - Google Patents
レギュレータ回路 Download PDFInfo
- Publication number
- JP4181695B2 JP4181695B2 JP19535499A JP19535499A JP4181695B2 JP 4181695 B2 JP4181695 B2 JP 4181695B2 JP 19535499 A JP19535499 A JP 19535499A JP 19535499 A JP19535499 A JP 19535499A JP 4181695 B2 JP4181695 B2 JP 4181695B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- voltage
- circuit
- output
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Continuous-Control Power Sources That Use Transistors (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、一定レベルにレギュレートされた電圧を出力するレギュレータ回路において、特に電源投入時や電源電圧急変時の出力電圧に対する影響を回避する技術に関するものである。
【０００２】
【従来の技術】
図３は従来のレギュレータ回路を示す図である。１は一定電圧を発生させるためのバイアス回路であり、カレントミラーを構成するＰＭＯＳトランジスタＭＰ１，ＭＰ２、同様にカレントミラーを構成するＮＭＯＳトランジスタＭＮ１，ＭＮ２、および抵抗Ｒ１からなる定電流回路を利用した定電圧回路と、ＰＭＯＳトランジスタＭＰ３（基準電流供給用トランジスタ），ＮＭＯＳトランジスタＭＮ３（基準側トランジスタ）からなる出力部とから構成されている。各トランジスタは全てエンハンスメント型である。
【０００３】
ここでは、トランジスタＭＰ２，ＭＮ２のドレイン（ノードＡ）に定電圧が出力することにより、トランジスタＭＮ３のドレイン（ノードＢ）に定電圧が出力する。
【０００４】
２は出力電圧と基準電圧を比較する誤差増幅器であり、カレントミラーを構成するＰＭＯＳトランジスタＭＰ４，ＭＰ５による能動負荷と、差動接続のＮＭＯＳトランジスタＭＮ４，ＭＮ５と、前記トランジスタＭＮ３とカレントミラー接続されたＮＭＯＳトランジスタＭＮ６とから構成されている。このうち、トランジスタＭＮ４は基準電圧を発生させるデプレッション型であり、他のトランジスタはエンハンスメント型である。
【０００５】
この誤差増幅器２は、前記バイアス回路１で発生したバイアス電圧がトランジスタＭＮ６のゲートに印加することにより動作電流が流れて動作し、デプレッション形のトランジスタＭＮ４できまる基準電圧とトランジスタＭＮ５のゲート電圧の差に相当する電圧がトランジスタＭＰ４，ＭＮ４のドレイン（ノードＣ）から出力する。
【０００６】
３はノードＣの電圧に応じて出力端子５に出力電圧を出力する出力回路であり、ＰＭＯＳトランジスタＭＰ６から構成されている。
【０００７】
４は出力端子５の出力電圧を検出する出力検出回路であり、直列接続された抵抗Ｒ２，Ｒ３から構成されている。そして、ここで検出された電圧がトランジスタＭＮ５のゲートに入力している。
【０００８】
以上のように構成されるレギュレータ回路では、電源電圧ＶＤＤが定常状態では、ノードＡに一定電圧が得られることにより、ノードＢの電圧が一定となり、専ら出力電圧と基準電圧の差がなくなる方向に誤差増幅器２が動作して、出力端子５の電圧が一定値に制御される。すなわち、出力電圧が上昇しようとするときは、ノードＣの電位が上昇してトランジスタＭＰ６の内部抵抗が増大し出力電圧が低くなる方向に制御され、逆に出力電圧が低下しようとするときは、ノードＣの電位が下降して出力電圧が高くなる方向に制御される。
【０００９】
【発明が解決しようとする課題】
ところが、電源電圧ＶＤＤが立ち上がるとき、或いはその電源電圧ＶＤＤが急激に変動するとき、ノードＡの電圧が急激に変化するので、その影響がノードＢに現れ更にノードＣに表れて、誤差増幅器２がこれを解消するように動作するのであるが、トランジスタＭＮ６の電流値が小さいとノードＣの電圧変化も小さく、そのノードＣの電圧が電源電圧ＶＤＤにまで上昇せずトランジスタＭＰ６に過剰な電流が流れて、図４に示すように、出力端子５の電圧にオーバーシュート、アンダーシュートが現れ、その出力端子５の後段に接続されている回路に悪影響を及ぼす恐れがある。
【００１０】
そこで、このような問題を解消するために、出力端子５と接地電位ＶＳＳとの間に比較的大きな容量のキャパシタを接続してその電圧変化を吸収したり、或いはトランジスタＭＮ６のチャネル幅を大きくしてそのドレイン電流を大きくし、その動作速度を速くさせることが行われている。
【００１１】
しかし、出力端子５に大きなキャパシタを接続することは実装面積の増大につながって好ましくなく、またトランジスタＭＮ６のドレイン電流を増大することは定常動作時の消費電流の増大につながるので同様に好ましくない。
【００１２】
本発明の目的は、キャパシタを使用することなく、また消費電流の増大も伴うことなく、電源投入時や電源変動時の出力電圧のオーバーシュート、アンダーシュートの低減を図ったレギュレータ回路を提供することである。
【００１３】
【課題を解決するための手段】
上記課題を解決するための第１の発明は、基準電圧と出力電圧を比較する誤差増幅器と、該誤差増幅器の動作電流を決める電圧を発生するバイアス回路と、前記誤差増幅器の誤差信号により制御されて出力電圧を出力端子に出力する出力回路と、該出力端子に表れる出力電圧を検出して前記誤差増幅器に帰還する出力検出回路と、電源電圧の立ち上がりを検出して一定期間前記バイアス回路の出力電圧を前記定常状態時よりも高い電圧に設定する制御回路とを具備し、定常状態時に一定の電圧を前記出力端子に出力するレギュレータ回路において、前記バイアス回路が、前記誤差増幅器の動作電流を決めるエンハンスメント型のトランジスタとカレントミラー接続されたエンハンスメント型の基準側トランジスタと、該基準側トランジスタに電流を供給するエンハンスメント型の基準電流供給用トランジスタと、前記基準電流供給用トランジスタのゲートに一定電圧を供給する定電圧回路とを具備し、前記制御回路が、一方の電源に一端を接続したキャパシタと、該キャパシタの他端と他方の電源の間に接続したデプレッション型のトランジスタと、前記基準電流供給用トランジスタのゲートと前記他方の電源との間に接続され且つゲートが前記キャパシタと前記デプレッション型のトランジスタとの共通接続点に接続されたエンハンスメント型の短絡用トランジスタとを具備し、電源電圧の立ち上がり時に前記キャパシタに流れる電流により前記短絡用トランジスタを導通させて前記基準電流供給用トランジスタから定常時より大きな基準電流を供給させ、定常時に前記キャパシタに充電されている電荷により前記短絡用トランジスタをカットオフさせるようにして構成した。
【００１４】
第２の発明は、第１の発明において、前記デプレッション型のトランジスタを抵抗に置換して構成した。
【００１６】
【発明の実施の形態】
図１は本発明のひとつの実施形態のレギュレータ回路を示す図である。１はバイアス回路、２は誤差増幅器、３は出力回路、４は出力検出回路、５は出力端子であり、これらは図３に示したものと同じである。６は制御回路であり、バイアス回路１のノードＡの電圧を電源電圧の立ち上がり時に一時的に制御する。
【００１７】
この制御回路６は、電源ＶＤＤラインに一端を接続したキャパシタＣ１、そのキャパシタＣ１の他端と電源ＶＳＳラインの間に接続したデプレッション型のＮＭＯＳトランジスタＭＮ７、ノードＡとＶＳＳ電源ラインとの間に接続したエンハンスメント型のＮＭＯＳトランジスタＭＮ８（短絡用トランジスタ）とから構成され、そのトランジスタＭＮ８のゲート（ノードＤ）がトランジスタＭＮ７のドレインに接続されている。
【００１８】
次に、動作を説明する（図２参照）。このレギュレータ回路では、電源投入時に、キャパシタＣ１の両端の電圧がほぼ同じとなって、ノードＤの電圧が電源電圧ＶＤＤに引き上げられ、このためトランジスタＭＮ８が深くオンしてノードＡの電圧がＶＳＳにまで大きく低下する。このため、トランジスタＭＰ３が大きく導通してノードＢの電圧が大きく上昇する。よって、トランジスタＭＮ６を流れる電流が大きくなって、誤差増幅器２の動作速度が一時的に高速化される。
【００１９】
したがって、誤差増幅器２の動作速度が遅いことに起因していたオーバーシュートやアンダーシュートが発生しなくなり、出力端子５の後段に接続された回路に対する悪影響を防止することができる。
【００２０】
そして、キャパシタＣ１の充電が進んでノードＤの電圧がトランジスタＭＮ８のしきい値Ｖｔｈ以下に低下すると、そのトランジスタＭＮ８がカットオフして制御回路６全体がレギュレータ回路から切り離される。このときは電源電圧ＶＤＤが定常状態になったときであり、トランジスタＭＰ１，ＭＰ２，ＭＮ１，ＭＮ２から成る定電圧回路で発生している定電圧がノードＡに表れ、通常動作が行われる。
【００２１】
この後、電源電圧ＶＤＤが急変するときは、まずその電圧が低下するときキャパシタＣ１の電荷が放電され、次にその電圧ＶＤＤが上昇するとき前記と同様な動作により誤差増幅器２の動作電流が大きくなるので、前記同様にオーバーシュートやアンダーシュートは発生しない。
【００２２】
なお、図１の回路において、制御回路６のトランジスタＭＮ７は、抵抗に置換しても同様に動作する。また、以上において、各トランジスタの極性はこれを全部反対にしても同様に制御する。
【００２３】
【発明の効果】
以上から本発明によれば、電源電圧の投入時や急変時であっても、出力電圧のオーバーシュートやアンダーシュートが防止でき、このとき大きな値のキャパシタを使用する必要はなく、また定常時の消費電流が特別大きくなることもないという利点がある。
【図面の簡単な説明】
【図１】 本発明の実施形態のレギュレータ回路の回路図である。
【図２】 図１の回路の動作説明用のタイミングチャートである。
【図３】 従来のレギュレータ回路の回路図である。
【図４】 図３の回路の動作説明用のタイミングチャートである。
【符号の説明】
１：バイアス回路、２：誤差増幅器、３：出力回路、４：出力検出回路、５：出力端子、６：制御回路。
【発明の属する技術分野】
本発明は、一定レベルにレギュレートされた電圧を出力するレギュレータ回路において、特に電源投入時や電源電圧急変時の出力電圧に対する影響を回避する技術に関するものである。
【０００２】
【従来の技術】
図３は従来のレギュレータ回路を示す図である。１は一定電圧を発生させるためのバイアス回路であり、カレントミラーを構成するＰＭＯＳトランジスタＭＰ１，ＭＰ２、同様にカレントミラーを構成するＮＭＯＳトランジスタＭＮ１，ＭＮ２、および抵抗Ｒ１からなる定電流回路を利用した定電圧回路と、ＰＭＯＳトランジスタＭＰ３（基準電流供給用トランジスタ），ＮＭＯＳトランジスタＭＮ３（基準側トランジスタ）からなる出力部とから構成されている。各トランジスタは全てエンハンスメント型である。
【０００３】
ここでは、トランジスタＭＰ２，ＭＮ２のドレイン（ノードＡ）に定電圧が出力することにより、トランジスタＭＮ３のドレイン（ノードＢ）に定電圧が出力する。
【０００４】
２は出力電圧と基準電圧を比較する誤差増幅器であり、カレントミラーを構成するＰＭＯＳトランジスタＭＰ４，ＭＰ５による能動負荷と、差動接続のＮＭＯＳトランジスタＭＮ４，ＭＮ５と、前記トランジスタＭＮ３とカレントミラー接続されたＮＭＯＳトランジスタＭＮ６とから構成されている。このうち、トランジスタＭＮ４は基準電圧を発生させるデプレッション型であり、他のトランジスタはエンハンスメント型である。
【０００５】
この誤差増幅器２は、前記バイアス回路１で発生したバイアス電圧がトランジスタＭＮ６のゲートに印加することにより動作電流が流れて動作し、デプレッション形のトランジスタＭＮ４できまる基準電圧とトランジスタＭＮ５のゲート電圧の差に相当する電圧がトランジスタＭＰ４，ＭＮ４のドレイン（ノードＣ）から出力する。
【０００６】
３はノードＣの電圧に応じて出力端子５に出力電圧を出力する出力回路であり、ＰＭＯＳトランジスタＭＰ６から構成されている。
【０００７】
４は出力端子５の出力電圧を検出する出力検出回路であり、直列接続された抵抗Ｒ２，Ｒ３から構成されている。そして、ここで検出された電圧がトランジスタＭＮ５のゲートに入力している。
【０００８】
以上のように構成されるレギュレータ回路では、電源電圧ＶＤＤが定常状態では、ノードＡに一定電圧が得られることにより、ノードＢの電圧が一定となり、専ら出力電圧と基準電圧の差がなくなる方向に誤差増幅器２が動作して、出力端子５の電圧が一定値に制御される。すなわち、出力電圧が上昇しようとするときは、ノードＣの電位が上昇してトランジスタＭＰ６の内部抵抗が増大し出力電圧が低くなる方向に制御され、逆に出力電圧が低下しようとするときは、ノードＣの電位が下降して出力電圧が高くなる方向に制御される。
【０００９】
【発明が解決しようとする課題】
ところが、電源電圧ＶＤＤが立ち上がるとき、或いはその電源電圧ＶＤＤが急激に変動するとき、ノードＡの電圧が急激に変化するので、その影響がノードＢに現れ更にノードＣに表れて、誤差増幅器２がこれを解消するように動作するのであるが、トランジスタＭＮ６の電流値が小さいとノードＣの電圧変化も小さく、そのノードＣの電圧が電源電圧ＶＤＤにまで上昇せずトランジスタＭＰ６に過剰な電流が流れて、図４に示すように、出力端子５の電圧にオーバーシュート、アンダーシュートが現れ、その出力端子５の後段に接続されている回路に悪影響を及ぼす恐れがある。
【００１０】
そこで、このような問題を解消するために、出力端子５と接地電位ＶＳＳとの間に比較的大きな容量のキャパシタを接続してその電圧変化を吸収したり、或いはトランジスタＭＮ６のチャネル幅を大きくしてそのドレイン電流を大きくし、その動作速度を速くさせることが行われている。
【００１１】
しかし、出力端子５に大きなキャパシタを接続することは実装面積の増大につながって好ましくなく、またトランジスタＭＮ６のドレイン電流を増大することは定常動作時の消費電流の増大につながるので同様に好ましくない。
【００１２】
本発明の目的は、キャパシタを使用することなく、また消費電流の増大も伴うことなく、電源投入時や電源変動時の出力電圧のオーバーシュート、アンダーシュートの低減を図ったレギュレータ回路を提供することである。
【００１３】
【課題を解決するための手段】
上記課題を解決するための第１の発明は、基準電圧と出力電圧を比較する誤差増幅器と、該誤差増幅器の動作電流を決める電圧を発生するバイアス回路と、前記誤差増幅器の誤差信号により制御されて出力電圧を出力端子に出力する出力回路と、該出力端子に表れる出力電圧を検出して前記誤差増幅器に帰還する出力検出回路と、電源電圧の立ち上がりを検出して一定期間前記バイアス回路の出力電圧を前記定常状態時よりも高い電圧に設定する制御回路とを具備し、定常状態時に一定の電圧を前記出力端子に出力するレギュレータ回路において、前記バイアス回路が、前記誤差増幅器の動作電流を決めるエンハンスメント型のトランジスタとカレントミラー接続されたエンハンスメント型の基準側トランジスタと、該基準側トランジスタに電流を供給するエンハンスメント型の基準電流供給用トランジスタと、前記基準電流供給用トランジスタのゲートに一定電圧を供給する定電圧回路とを具備し、前記制御回路が、一方の電源に一端を接続したキャパシタと、該キャパシタの他端と他方の電源の間に接続したデプレッション型のトランジスタと、前記基準電流供給用トランジスタのゲートと前記他方の電源との間に接続され且つゲートが前記キャパシタと前記デプレッション型のトランジスタとの共通接続点に接続されたエンハンスメント型の短絡用トランジスタとを具備し、電源電圧の立ち上がり時に前記キャパシタに流れる電流により前記短絡用トランジスタを導通させて前記基準電流供給用トランジスタから定常時より大きな基準電流を供給させ、定常時に前記キャパシタに充電されている電荷により前記短絡用トランジスタをカットオフさせるようにして構成した。
【００１４】
第２の発明は、第１の発明において、前記デプレッション型のトランジスタを抵抗に置換して構成した。
【００１６】
【発明の実施の形態】
図１は本発明のひとつの実施形態のレギュレータ回路を示す図である。１はバイアス回路、２は誤差増幅器、３は出力回路、４は出力検出回路、５は出力端子であり、これらは図３に示したものと同じである。６は制御回路であり、バイアス回路１のノードＡの電圧を電源電圧の立ち上がり時に一時的に制御する。
【００１７】
この制御回路６は、電源ＶＤＤラインに一端を接続したキャパシタＣ１、そのキャパシタＣ１の他端と電源ＶＳＳラインの間に接続したデプレッション型のＮＭＯＳトランジスタＭＮ７、ノードＡとＶＳＳ電源ラインとの間に接続したエンハンスメント型のＮＭＯＳトランジスタＭＮ８（短絡用トランジスタ）とから構成され、そのトランジスタＭＮ８のゲート（ノードＤ）がトランジスタＭＮ７のドレインに接続されている。
【００１８】
次に、動作を説明する（図２参照）。このレギュレータ回路では、電源投入時に、キャパシタＣ１の両端の電圧がほぼ同じとなって、ノードＤの電圧が電源電圧ＶＤＤに引き上げられ、このためトランジスタＭＮ８が深くオンしてノードＡの電圧がＶＳＳにまで大きく低下する。このため、トランジスタＭＰ３が大きく導通してノードＢの電圧が大きく上昇する。よって、トランジスタＭＮ６を流れる電流が大きくなって、誤差増幅器２の動作速度が一時的に高速化される。
【００１９】
したがって、誤差増幅器２の動作速度が遅いことに起因していたオーバーシュートやアンダーシュートが発生しなくなり、出力端子５の後段に接続された回路に対する悪影響を防止することができる。
【００２０】
そして、キャパシタＣ１の充電が進んでノードＤの電圧がトランジスタＭＮ８のしきい値Ｖｔｈ以下に低下すると、そのトランジスタＭＮ８がカットオフして制御回路６全体がレギュレータ回路から切り離される。このときは電源電圧ＶＤＤが定常状態になったときであり、トランジスタＭＰ１，ＭＰ２，ＭＮ１，ＭＮ２から成る定電圧回路で発生している定電圧がノードＡに表れ、通常動作が行われる。
【００２１】
この後、電源電圧ＶＤＤが急変するときは、まずその電圧が低下するときキャパシタＣ１の電荷が放電され、次にその電圧ＶＤＤが上昇するとき前記と同様な動作により誤差増幅器２の動作電流が大きくなるので、前記同様にオーバーシュートやアンダーシュートは発生しない。
【００２２】
なお、図１の回路において、制御回路６のトランジスタＭＮ７は、抵抗に置換しても同様に動作する。また、以上において、各トランジスタの極性はこれを全部反対にしても同様に制御する。
【００２３】
【発明の効果】
以上から本発明によれば、電源電圧の投入時や急変時であっても、出力電圧のオーバーシュートやアンダーシュートが防止でき、このとき大きな値のキャパシタを使用する必要はなく、また定常時の消費電流が特別大きくなることもないという利点がある。
【図面の簡単な説明】
【図１】 本発明の実施形態のレギュレータ回路の回路図である。
【図２】 図１の回路の動作説明用のタイミングチャートである。
【図３】 従来のレギュレータ回路の回路図である。
【図４】 図３の回路の動作説明用のタイミングチャートである。
【符号の説明】
１：バイアス回路、２：誤差増幅器、３：出力回路、４：出力検出回路、５：出力端子、６：制御回路。
Claims (2)
- 基準電圧と出力電圧を比較する誤差増幅器と、該誤差増幅器の動作電流を決める電圧を発生するバイアス回路と、前記誤差増幅器の誤差信号により制御されて出力電圧を出力端子に出力する出力回路と、該出力端子に表れる出力電圧を検出して前記誤差増幅器に帰還する出力検出回路と、電源電圧の立ち上がりを検出して一定期間前記バイアス回路の出力電圧を前記定常状態時よりも高い電圧に設定する制御回路とを具備し、定常状態時に一定の電圧を前記出力端子に出力するレギュレータ回路において、
前記バイアス回路が、前記誤差増幅器の動作電流を決めるエンハンスメント型のトランジスタとカレントミラー接続されたエンハンスメント型の基準側トランジスタと、該基準側トランジスタに電流を供給するエンハンスメント型の基準電流供給用トランジスタと、前記基準電流供給用トランジスタのゲートに一定電圧を供給する定電圧回路とを具備し、
前記制御回路が、一方の電源に一端を接続したキャパシタと、該キャパシタの他端と他方の電源の間に接続したデプレッション型のトランジスタと、前記基準電流供給用トランジスタのゲートと前記他方の電源との間に接続され且つゲートが前記キャパシタと前記デプレッション型のトランジスタとの共通接続点に接続されたエンハンスメント型の短絡用トランジスタとを具備し、
電源電圧の立ち上がり時に前記キャパシタに流れる電流により前記短絡用トランジスタを導通させて前記基準電流供給用トランジスタから定常時より大きな基準電流を供給させ、定常時に前記キャパシタに充電されている電荷により前記短絡用トランジスタをカットオフさせるようにしたことを特徴とするレギュレータ回路。 - 前記デプレッション型のトランジスタを抵抗に置換したことを特徴とする請求項１に記載のレギュレータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19535499A JP4181695B2 (ja) | 1999-07-09 | 1999-07-09 | レギュレータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19535499A JP4181695B2 (ja) | 1999-07-09 | 1999-07-09 | レギュレータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001022455A JP2001022455A (ja) | 2001-01-26 |
| JP4181695B2 true JP4181695B2 (ja) | 2008-11-19 |
Family
ID=16339786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19535499A Expired - Fee Related JP4181695B2 (ja) | 1999-07-09 | 1999-07-09 | レギュレータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4181695B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8575906B2 (en) | 2010-07-13 | 2013-11-05 | Ricoh Company, Ltd. | Constant voltage regulator |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4744945B2 (ja) * | 2004-07-27 | 2011-08-10 | ローム株式会社 | レギュレータ回路 |
| JP2006331059A (ja) * | 2005-05-26 | 2006-12-07 | Ricoh Co Ltd | ボルテージレギュレータ |
| JP4810943B2 (ja) * | 2005-09-21 | 2011-11-09 | 富士電機株式会社 | 過電流検出回路及び電圧比較回路 |
| JP2007226627A (ja) * | 2006-02-24 | 2007-09-06 | Seiko Instruments Inc | ボルテージレギュレータ |
| JP5078866B2 (ja) * | 2008-12-24 | 2012-11-21 | セイコーインスツル株式会社 | ボルテージレギュレータ |
| JP2012203673A (ja) * | 2011-03-25 | 2012-10-22 | Seiko Instruments Inc | ボルテージレギュレータ |
| JP5715525B2 (ja) * | 2011-08-05 | 2015-05-07 | セイコーインスツル株式会社 | ボルテージレギュレータ |
| JP6130112B2 (ja) | 2012-09-07 | 2017-05-17 | エスアイアイ・セミコンダクタ株式会社 | ボルテージレギュレータ |
| JP6292859B2 (ja) | 2013-12-17 | 2018-03-14 | エイブリック株式会社 | ボルテージレギュレータ |
| JP6457887B2 (ja) | 2015-05-21 | 2019-01-23 | エイブリック株式会社 | ボルテージレギュレータ |
-
1999
- 1999-07-09 JP JP19535499A patent/JP4181695B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8575906B2 (en) | 2010-07-13 | 2013-11-05 | Ricoh Company, Ltd. | Constant voltage regulator |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001022455A (ja) | 2001-01-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7199566B2 (en) | Voltage regulator | |
| JP3539940B2 (ja) | 電圧レギュレータ | |
| US5739712A (en) | Power amplifying circuit having an over-current protective function | |
| KR100957062B1 (ko) | 정전압 회로 | |
| US4868483A (en) | Power voltage regulator circuit | |
| JP2008015925A (ja) | 基準電圧発生回路 | |
| JP4181695B2 (ja) | レギュレータ回路 | |
| KR100818105B1 (ko) | 내부 전압 발생 회로 | |
| KR101286241B1 (ko) | 최대 전압 선택회로 | |
| JPH08272467A (ja) | 基板電位発生回路 | |
| US6281713B1 (en) | Current sense amplifiers having equalization circuits therin that inhibit signal oscillations during active modes | |
| JPH04184179A (ja) | 半導体集積回路 | |
| US6359459B1 (en) | Integrated circuits including voltage-controllable power supply systems that can be used for low supply voltage margin testing and related methods | |
| JP2005250664A (ja) | 電圧レギュレータ | |
| KR100266901B1 (ko) | 내부 전원 전압 발생 회로 및 그것을 이용한 반도체 메모리 장치 | |
| JP2000242344A (ja) | 電圧変動補正回路 | |
| JP2003114727A (ja) | 電源回路 | |
| JP3389291B2 (ja) | 高速電流感知増幅器 | |
| KR20010029249A (ko) | 반도체 메모리 장치의 감지 증폭기 회로 | |
| KR100232890B1 (ko) | 기준전압 발생기 | |
| JP3076097B2 (ja) | 基準電位発生回路 | |
| KR100633598B1 (ko) | 하프 전원 전압 발생 회로 | |
| JP2001267899A (ja) | 負荷駆動回路 | |
| KR940002932Y1 (ko) | 1/2 Vcc 전압발생기 | |
| KR100307526B1 (ko) | 첨두전류제한회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050704 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080404 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080415 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080610 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080805 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080901 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110905 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140905 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |