JP3539940B2 - 電圧レギュレータ - Google Patents
電圧レギュレータ Download PDFInfo
- Publication number
- JP3539940B2 JP3539940B2 JP2001229374A JP2001229374A JP3539940B2 JP 3539940 B2 JP3539940 B2 JP 3539940B2 JP 2001229374 A JP2001229374 A JP 2001229374A JP 2001229374 A JP2001229374 A JP 2001229374A JP 3539940 B2 JP3539940 B2 JP 3539940B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- circuit
- current
- constant current
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/618—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series and in parallel with the load as final control devices
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/262—Current mirrors using field-effect transistors only
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Nonlinear Science (AREA)
- Power Engineering (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、ＩＣカード等に用いられる電圧レギュレータに関するものである。
【０００２】
【従来の技術】
図２は、ＩＣカードの一例を示すシステム構成図である。
このＩＣカードは、個人情報等のデータを記憶するためのＥＥＰＲＯＭ（電気的に消去可能な不揮発性メモリ）１と、データ処理を行うためのＣＰＵ（中央処理装置）やＲＡＭ，ＲＯＭ等のメモリを備えた内部ロジック部２を有している。更に、このＩＣカードは、外部から与えられる電源電圧ＶＤＤを調整して、内部ロジック部２に一定の電圧ＶREG を供給するための電圧レギュレータ３と、この電圧ＶREG の基準となる基準電圧ＶＲや定電流制御信号ＣＳを生成するバンドギャップ４を有している。
【０００３】
図３（ａ），（ｂ）は、ＩＣカードに用いられている従来の電圧レギュレータの構成図であり、それぞれシリーズ型及びシャント型と呼ばれるものである。
【０００４】
図３（ａ）の電圧レギュレータは、−入力端子に基準電圧ＶＲが与えられる差動型の増幅回路Ａを有している。増幅回路Ａの出力側はＰ型ＭＯＳトランジスタＭ１のゲートに接続されている。トランジスタＭ１のソースには電源電圧ＶＤＤが与えられ、ドレインは出力ノードＮ１に接続されている。出力ノードＮ１と接地電位ＧＮＤの間には、抵抗Ｒ１，Ｒ２による分圧回路が接続され、この分圧回路で生成された比較電圧ＶＣが、増幅回路Ａの＋入力端子に与えられるようになっている。
【０００５】
また、増幅回路Ａには、内部で一定の電流を発生するための定電流制御信号ＣＳが与えられると共に、出力ノードＮ１の信号が位相補償用のコンデンサＣ１を介して与えられるようになっている。更に、出力ノードＮ１と接地電位ＧＮＤ間には、電圧平滑用のコンデンサＣ２が接続されている。
【０００６】
この電圧レギュレータでは、出力ノードＮ１の電圧ＶREG が、抵抗Ｒ１，Ｒ２で分圧されて比較電圧ＶＣ（＝ＶREG ×Ｒ２／（Ｒ１＋Ｒ２））として増幅回路Ａの＋入力端子に与えられ、−入力端子に与えられる基準電圧ＶＲとの差の電圧が増幅されて出力される。
【０００７】
従って、比較電圧ＶＣが基準電圧ＶＲよりも高ければ、増幅回路Ａの出力電圧ＶＯは高くなり、トランジスタＭ１の内部抵抗（ソース・ドレイン間抵抗）が増加し、出力ノードＮ１の電圧ＶREG が低下する。逆に、比較電圧ＶＣが基準電圧ＶＲよりも低ければ、増幅回路Ａの出力電圧ＶＯは低くなり、トランジスタＭ１の内部抵抗が減少して、出力ノードＮ１の電圧ＶREG は上昇する。
【０００８】
このような、フィードバック動作により、比較電圧ＶＣと基準電圧ＶＲが一致する状態で、出力ノードＮ１の電圧ＶREG が安定する。従って、ＶREG ＝ＶＲ×（１＋Ｒ１／Ｒ２）となる。なお、フィードバック動作による出力ノードＮ１の電圧変動は、コンデンサＣ１を介して増幅回路Ａに帰還され、発振状態となることが防止される。また、出力ノードＮ１に接続される負荷の微小な電流変動は、コンデンサＣ２によって吸収され、この出力ノードＮ１の電圧ＶREG はほぼ一定に保持される。
【０００９】
図３（ｂ）の電圧レギュレータは、図３（ａ）中のトランジスタＭ１に代えて、電源電圧ＶＤＤから出力ノードＮ１に一定の電流を供給する定電流回路Ｂを設けると共に、この出力ノードＮ１と接地電位ＧＮＤとの間に、増幅回路Ａの出力電圧ＶＯで制御されるＮ型のＭＯＳトランジスタＭ２を設けたものである。
【００１０】
この電圧レギュレータでは、定電流回路Ｂによって、電源電圧ＶＤＤから出力ノードＮ１に常に一定の電流が供給される。ここで、出力ノードＮ１に接続される負荷に流れる電流が減少すると、出力ノードＮ１の電圧ＶREG は上昇する。これにより、増幅回路Ａの出力電圧ＶＯが上昇してトランジスタＭ２の内部抵抗が減少し、このトランジスタＭ２に流れる電流が増加する。逆に、負荷に流れる電流が増加すると、出力ノードＮ１の電圧ＶREG が低下する。これにより、増幅回路Ａの出力電圧ＶＯが低下してトランジスタＭ２の内部抵抗が増加し、このトランジスタＭ２に流れる電流が減少する。このような、フィードバック動作により、出力ノードＮ１に接続される負荷に流れる電流と、トランジスタＭ２に流れる電流の和が常に一定となるように制御され、出力ノードＮ１の電圧ＶREG が安定する。
【特許文献１】
特開平３−８２３６３号公報
【特許文献２】
特開２０００−６６７４２号公報
【００１１】
【発明が解決しようとする課題】
しかしながら、従来の電圧レギュレータでは、次のような課題があった。
例えば、入力側の電源電圧ＶＤＤが５Ｖ、出力ノードＮ１の電圧ＶREG が３Ｖで、負荷電流が０〜１０ｍＡで変動する場合、図３（ａ）のシリーズ型の電圧レギュレータでは、電源電圧ＶＤＤから負荷電流に対応して０〜１０ｍＡの電流が供給される。従って、直列に挿入されるトランジスタＭ１での電圧降下（２Ｖ）と負荷電流の積が損失となり、消費電力の観点からは問題は無い。
【００１２】
しかし、電源電圧ＶＤＤから供給される電流が、負荷電流に対応しているため、供給される電流の変化を外部からモニタすることにより、ＩＣカードの内部ロジック部の動作を解析することが可能になってしまうという問題があった。
【００１３】
特に、ＤＰＡ／ＳＰＡ（Differential Power Analysis ／Simple Power Analysis)等の進んだ解析技術を使用した場合、セキュリティ上守られるべき秘密データが、電源電流波形から解読されてしまうという問題が発生するおそれがある。
【００１４】
一方、図３（ｂ）のシャント型の電圧レギュレータでは、定電流回路Ｂによって、電源電圧ＶＤＤから常に一定の電流が流れるため、電源電流波形のモニタによって内部の状態が解読されるおそれはない。しかし、このために実際の負荷電流に関係なく、常に１０ｍＡを越える電流を供給する必要があり、消費電力の観点で問題があった。
【００１５】
本発明は、前記従来技術が持っていた課題を解決し、消費電力の増加が少なく、かつ負荷回路の動作解析が困難な電圧レギュレータを提供するものである。
【００１６】
【課題を解決するための手段】
前記課題を解決するために、本発明の内の第１の発明は、電圧レギュレータにおいて、電源電圧が与えられる入力ノードと負荷が接続される出力ノードの間に設けられ、該出力ノードに一定電流を供給する定電流回路と、前記定電流回路に対して並列に設けられ、前記負荷の電流が前記一定電流より多いときにその不足分の電流を供給する第１のトランジスタと、前記出力ノードと共通電位の間に設けられ、前記負荷の電流が前記一定電流より少ないときにその余剰分の電流を該共通電位に流す第２のトランジスタと、前記出力ノードの出力電圧が一定の電圧となるように前記第１及び第２のトランジスタの導通状態を制御する制御手段とを備えている。
【００１７】
第２の発明は、第１の発明における制御手段を、出力電圧を分圧して第１の分圧電圧及び該第１の分圧電圧より低い第２の分圧電圧を生成する分圧回路と、第１の分圧電圧と基準電圧との差の電圧を増幅して第１のトランジスタを制御する第１の増幅回路と、第２の分圧電圧と基準電圧との差の電圧を増幅して第２のトランジスタを制御する第２の増幅回路とで構成している。
【００１８】
第１及び第２の発明によれば、以上のように電圧レギュレータを構成したので、次のような作用が行われる。
【００１９】
負荷の電流が定電流回路から供給される一定電流より多いときには、制御手段で制御される第１のトランジスタから不足分の電流が供給され、出力ノードの電圧は一定の電圧となるように制御される。一方、負荷の電流が定電流回路から供給される一定電流より少ないときには、制御手段で制御される第２のトランジスタによってから余剰分の電流が共通電位に流され、出力ノードの電圧は一定の電圧となるように制御される。
【００２０】
第３の発明は、第１または第２の発明の電圧レギュレータにおいて、制御信号が与えられたときに定電流回路と第２のトランジスタに流れる電流を停止させるスイッチ手段を設けている。
【００２１】
第３の発明によれば、次のような作用が行われる。
制御信号が与えられると、スイッチ手段によって定電流回路と第２のトランジスタに流れる電流が停止させられる。これにより、負荷の電流はすべて第１のトランジスタから供給され、出力ノードの電圧が一定の電圧となるように制御される。
【００２２】
第４の発明は、第２の発明の電圧レギュレータにおいて、制御信号が与えられたときに定電流回路と第２のトランジスタに流れる電流を停止させるスイッチ手段を設けている。更に、第２の増幅回路を、制御信号が与えられたときに増幅動作を停止するように構成している。
【００２３】
第４の発明によれば、次のような作用が行われる。
制御信号が与えられると、スイッチ手段によって定電流回路と第２のトランジスタに流れる電流が停止させられ、第２の増幅回路の増幅動作は停止させられる。そして、負荷の電流はすべて第１のトランジスタから供給され、出力ノードの電圧が一定の電圧となるように制御される。
【００２４】
第５の発明は、第２の発明の電圧レギュレータにおいて、待機信号または制御信号が与えられたときに定電流回路と第２のトランジスタに流れる電流を停止させるスイッチ手段を設けている。更に、第１の増幅回路を、待機信号が与えられたときに低消費電流モードとなり、第２の増幅回路を、待機信号または制御信号が与えられたときに増幅動作を停止するように構成している。
【００２５】
第５の発明によれば、次のような作用が行われる。
制御信号が与えられると、スイッチ手段によって定電流回路と第２のトランジスタに流れる電流が停止させられ、第２の増幅回路の増幅動作は停止させられる。そして、負荷の電流はすべて第１のトランジスタから供給され、出力ノードの電圧が一定の電圧となるように制御される。また、待機信号が与えられると、定電流回路と第２のトランジスタに流れる電流が停止させられ、第２の増幅回路の増幅動作は停止させられる。そして、負荷の電流は低消費電流モードで制御される第１のトランジスタから供給される。
【００２９】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態を示す電圧レギュレータの構成図である。
この電圧レギュレータは、−入力端子に基準電圧ＶＲが与えられ、＋入力端子に比較電圧ＶＣが与えられる差動型の増幅回路１０１，１０２を有している。増幅回路１０１，１０２はいずれも同じ構成で、その出力側は、それぞれＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）３１とＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）３２のゲートに接続されている。ＰＭＯＳ３１のソースには電源電圧ＶＤＤが与えられ、ドレインは出力ノードＮＯに接続されている。ＮＭＯＳ３２のドレインは出力ノードＮＯに接続され、ソースが接地電位ＧＮＤに接続されている。
【００３０】
また、増幅回路１０１，１０２には、内部で一定の電流を発生するための定電流制御信号ＣＳが与えられている。更に、増幅回路１０１，１０２には、発振状態とならずに安定した動作が行われるように、出力ノードＮＯからそれぞれ位相補償用のコンデンサ３３，３４を介して、位相補償信号ＰＳが与えられるようになっている。
【００３１】
電源電圧ＶＤＤと出力ノードＮＯの間には、例えば平均負荷電流の１／２程度の一定電流を流すように設定された定電流回路４０が接続されている。また、出力ノードＮＯと接地電位ＧＮＤの間には、電圧平滑用のコンデンサ３５が接続されている。
【００３２】
更に、出力ノードＮＯと接地電位ＧＮＤの間には、抵抗３６，３７による分圧回路が接続され、この分圧回路で生成された比較電圧ＶＣが、増幅回路１０１，１０２の＋入力端子に与えられるようになっている。そして、出力ノードＮＯから、図示しない負荷回路に対して、所望の一定電圧に調整された電圧ＶREG が出力されるようになっている。
【００３３】
図４（ａ），（ｂ）は、図１中の増幅回路と定電流回路の一例を示す回路図である。
この増幅回路は、図４（ａ）に示すように、差動入力部を構成するＰＭＯＳ１１，１２を有しており、これらのＰＭＯＳ１１，１２のゲートに、それぞれ基準電圧ＶＲと比較電圧ＶＣが与えられるようになっている。ＰＭＯＳ１１，１２のソースは、共通接続されてＰＭＯＳ１３を介して電源電圧ＶＤＤに接続されている。ＰＭＯＳ１３のゲートには定電流制御信号ＣＳが与えられ、このＰＭＯＳ１３を介して一定の電流が、ＰＭＯＳ１１，１２に供給されるようになっている。ＰＭＯＳ１１，１２のドレインは、それぞれ順方向にダイオード接続されたＮＭＯＳ１４，１５を介して接地電位ＧＮＤに接続されている。
【００３４】
更に、この増幅回路は、定電流制御信号ＣＳに基づいて一定の電流を流すように構成されたＰＭＯＳ１６を有しており、このＰＭＯＳ１６のソースが電源電圧ＶＤＤに、ドレインがノードＮ１１に接続されている。ノードＮ１１には、ＮＭＯＳ１７のドレインとゲートが接続され、このＮＭＯＳ１７のソースがＮＭＯＳ１８のドレインとゲートに接続されている。そして、ＮＭＯＳ１８のソースは、接地電位ＧＮＤに接続されている。
【００３５】
ノードＮ１１には、ＮＭＯＳ１９のゲートが接続され、このＮＭＯＳ１９のソースは、ＮＭＯＳ２０を介して接地電位ＧＮＤに接続されている。また、ＮＭＯＳ２０のゲートは、ＮＭＯＳ１４のゲートと共にこのＮＭＯＳ１４のドレインに接続され、ここに位相補償信号ＰＳが与えられるようになっている。ＮＭＯＳ１９のドレインは、ＰＭＯＳ２１のドレインとゲートに接続され、このＰＭＯＳ２１のソースが電源電圧ＶＤＤに接続されている。
【００３６】
更に、ノードＮ１１には、ＮＭＯＳ２２のゲートが接続され、このＮＭＯＳ２２のソースは、ＮＭＯＳ２３を介して接地電位ＧＮＤに接続されている。また、ＮＭＯＳ２３のゲートは、ＮＭＯＳ１５のゲートと共にこのＮＭＯＳ１５のドレインに接続されている。ＮＭＯＳ２２のドレインは、ＰＭＯＳ２４のドレインに接続され、このＰＭＯＳ２４のソースとゲートが、それぞれ電源電圧ＶＤＤとＰＭＯＳ２１のドレインに接続されている。
【００３７】
このような増幅回路では、差動入力部のＰＭＯＳ１１，１２に入力される基準電圧ＶＲと比較電圧ＶＣの差の電圧が増幅され、ＮＭＯＳ２２とＰＭＯＳ２４のドレインの接続点から出力電圧ＶＯが出力されるようになっている。
【００３８】
一方、定電流回路は、図３（ｂ）に示すように、定電流制御信号ＣＳに基づいて一定の電流を流すように構成されたＰＭＯＳ４１を有しており、このＰＭＯＳ４１のソースが電源電圧ＶＤＤに、ドレインがＮＭＯＳ４２のドレインとゲートに接続されている。ＮＭＯＳ４２のソースは接地電位ＧＮＤに接続されている。
【００３９】
また、ＮＭＯＳ４２のドレインには、このＮＭＯＳ４２に対して電流ミラー回路を構成するＮＭＯＳ４３のゲートが接続されている。ＮＭＯＳ４３のソースは接地電位ＧＮＤに接続され、ドレインはＰＭＯＳ４４のドレインとゲートに接続されている。ＰＭＯＳ４４のソースは電源電圧ＶＤＤに接続されている。
【００４０】
更に、ＰＭＯＳ４４のドレインには、このＰＭＯＳ４４に対して電流ミラー回路を構成するＰＭＯＳ４５のゲートが接続されている。ＰＭＯＳ４５のソースは電源電圧ＶＤＤに接続され、ドレインは電圧レギュレータの出力ノードＮＯに接続されるようになっている。
【００４１】
このような定電流回路では、各トランジスタのゲート幅とゲート長のディメンジョンを所定の比率になるように構成することにより、所望の一定電流を出力ノードＮＯに供給するようになっている。例えば、定電流制御信号ＣＳに基づいてＰＭＯＳ４１及びＮＭＯＳ４２に５０μＡの電流が流れると、このＮＭＯＳ４２に流れる電流に比例してＮＭＯＳ４３には５００μＡの電流が流れる。これにより、ＰＭＯＳ４４にも５００μＡの電流が流れ、このＰＭＯＳ４４に流れる電流に比例して、ＮＭＯＳ４５には５ｍＡの電流が流れる。そして、出力ノードＮＯに５ｍＡの一定電流が供給される。
【００４２】
次に、図１の動作を説明する。
まず、出力ノードＮＯに、例えば所要の電圧ＶREG が３Ｖで、負荷電流が０〜１０ｍＡの範囲で変化する図示しない負荷回路が接続される。
【００４３】
そして、外部から、例えば５Ｖの電源電圧ＶＤＤが供給され、安定した基準電圧ＶＲと定電流制御信号ＣＳが与えられると、定電流回路４０を介して例えば５ｍＡの一定電流が出力ノードＮＯに供給される。
【００４４】
これと同時に、増幅回路１０１の出力電圧ＶＯ１によって、定電流回路４０に並列に接続された電流源であるＰＭＯＳ３１のゲートが制御される。また、増幅回路１０２の出力電圧ＶＯ２によって、負荷回路に並列に接続されたＮＭＯＳ３２のゲートが制御される。
【００４５】
増幅回路１０１，１０２の入力側には、出力ノードＮＯの電圧が抵抗３６，３７で分圧され、比較電圧ＶＣとして与えられると共に、この出力ノードＮＯが所要の電圧ＶREG となるように設定された基準電圧ＶＲが与えられている。
【００４６】
これにより、出力ノードＮＯが電圧ＶREG となった状態で、増幅回路１０１の出力電圧ＶＯ１と、増幅回路１０２の出力電圧ＶＯ２が安定し、安定した一定の電圧ＶREG が出力される。
【００４７】
例えば、負荷電流が１０ｍＡの場合、定電流回路４０を介して５ｍＡが供給され、ＰＭＯＳ３１を介して不足分の５ｍＡが供給される。そして、ＮＭＯＳ３２はオフ状態となる。
【００４８】
また、負荷電流が１ｍＡの場合、ＰＭＯＳ３１はオフ状態となり、定電流回路４０から出力ノードＮＯに供給された５ｍＡの内、１ｍＡが負荷回路に供給され、余剰分の４ｍＡはＮＭＯＳ３２を介して接地電位ＧＮＤに流れる。
【００４９】
以上のように、この第１の実施形態の電圧レギュレータは、定電流回路４０に並列にＰＭＯＳ３１を設けると共に、負荷回路に並列にＮＭＯＳ３２を設け、出力ノードＮＯが電圧ＶREG となるように、これらのＰＭＯＳ３１とＮＭＯＳ３２を制御するように構成している。
【００５０】
これにより、負荷回路に流れる負荷電流が定電流回路４０の能力を越えない限り、電源電圧ＶＤＤから供給される電流が一定値となるので、電源電流波形のモニタによる負荷回路の内部状態の解析が不可能になる。
【００５１】
また、負荷電流が定電流回路４０の能力を越えたときには、その不足分だけをＰＭＯＳ３１から供給するので、電源電圧ＶＤＤから供給される電流の変動は少なく、負荷回路の内部状態の解析は非常に困難である。
【００５２】
従って、定電流回路４０の電流を適切な値に設定することにより、消費電力をほとんど増加させず、かつ負荷回路の動作解析が困難な電圧レギュレータが得られる。
【００５３】
（第２の実施形態）
図５は、本発明の第２の実施形態を示す電圧レギュレータの構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００５４】
この電圧レギュレータは、図１中の出力ノードＮＯと接地電位ＧＮＤ間に直列接続された抵抗３６，３７の間に、抵抗３８を挿入したものである。この抵抗３６，３８の値の合計は、図１中の抵抗３６の値と同じ値に設定されている。抵抗３６，３８の接続箇所の比較電圧ＶＣ１を増幅回路１０１の＋入力端子に与え、抵抗３８，３７の接続箇所の比較電圧ＶＣ２を増幅回路１０２の＋入力端子に与えるように構成している。
【００５５】
抵抗３８の値は、増幅回路１０１，１０２のオフセットのばらつき電圧以上の電位差を、これらの増幅回路１０１，１０２の＋入力端子に与えることができるような値に設定されている。なお、抵抗３６，３８，３７の抵抗比は、出力ノードＮＯの電圧ＶREG に対し、比較電圧ＶＣ２が基準電圧ＶＲのレベルと等しくなるような分圧比が設定される。即ち、抵抗３６，３８，３７の値をそれぞれＲ36，Ｒ38，Ｒ37とすると、次式のようになる。
ＶＲ＝ＶREG ×Ｒ37／（（Ｒ36＋Ｒ38）＋Ｒ37）
【００５６】
また、増幅回路１０２の駆動能力は、増幅回路１０２よりも大きく設定されている。その他の構成は、図１と同様である。
【００５７】
次に動作を説明する。
まず、電源電圧ＤＶＶが供給され、基準電圧ＶＲ、定電流制御信号ＣＳ、定電流回路４０が安定すると、増幅回路１０１の出力電圧ＶＯ１は、比較電圧ＶＣ１が基準電圧ＶＲと同レベルになるように、電流源であるＰＭＯＳ３１のゲートを制御しようとする。また、増幅回路１０２の出力電圧ＶＯ２は、比較電圧ＶＣ２が基準電圧ＶＲと同レベルになるように、ＮＭＯＳ３２のゲートを制御する。
【００５８】
この時、増幅回路１０１は、増幅回路１０２よりも駆動能力があるため、比較電圧ＶＣ２が基準電圧ＶＲと同レベルになる。そして、抵抗３８を設けたことにより、比較電圧ＶＣ１は基準電圧ＶＲに対して若干高いレベルになる。従って、電圧ＶREG は、増幅回路１０２及びＮＭＯＳ３２によって一定の電圧になり、内部電圧として内部に供給されるようになる。
【００５９】
比較電圧ＶＣ１は、基準電圧ＶＲよりも高いため、増幅回路１０１の出力電圧ＶＯ１は“Ｈ”レベルであり、電流源であるＰＭＯＳ３１は“ＯＦＦ”状態である。即ち、通常では、内部への電流供給は定電流回路４０のみから行われることになる。
【００６０】
内部回路の電流消費が定電流回路４０の供給能力を越えると、電圧ＶREG は徐々に下がり、そのうちに比較電圧ＶＣ１は基準電圧ＶＲに近付く。比較電圧ＶＣ１が基準電圧ＶＲを下回ると、増幅回路１０１の出力電圧ＶＯ１は低下し、電流源であるＰＭＯＳ３１を“ＯＮ”にさせ、比較電圧ＶＣ１を上げようとする。即ち、内部回路の電流消費が定電流回路４０の供給能力を越えた場合は、２つの増幅回路１０１，１０２、ＰＭＯＳ３１及びＮＭＯＳ３２によって、出力ノードＮＯの電圧ＶREG が制御される。
【００６１】
以上のように、この第２の実施形態の電圧レギュレータは、増幅回路１０１に与える比較電圧ＶＣ１を、増幅回路１０２に与える比較電圧ＶＣ２よりも高くなるように設定している。これにより、ＰＭＯＳ３１よりもＮＭＯＳ３２の制御が優先され、内部回路への電流供給は定電流回路４０から供給される。従って、定電流回路４０の供給能力を越えた時にのみ、ＰＭＯＳ３１から電流が供給されるので、内部電流消費のモニタが困難になり、更にセキュリティ対策の効果が大きくなるという利点がある。
【００６２】
（第３の実施形態）
図６は、本発明の第３の実施形態を示す電圧レギュレータの構成図であり、図５中の要素と共通の要素には共通の符号が付されている。
【００６３】
この電圧レギュレータは、図５中の増幅回路１０２に代えて、制御信号Ｓ１によって動作が制御される増幅回路１０Ａを設けている。また、定電流回路４０に直列に、制御信号Ｓ１によってオン／オフ制御されるスイッチ用のＰＭＯＳ５１を設けると共に、増幅回路１０Ａの出力側と接地電位ＧＮＤの間に、この制御信号Ｓ１によってオン／オフ制御されるスイッチ用のＮＭＯＳ５２を設けている。その他の構成は、図５と同様である。
【００６４】
図７は、図６中の増幅回路１０Ａの一例を示す回路図であり、図４（ａ）中の要素と共通の要素には共通の符号が付されている。
この増幅回路１０Ａは、図４（ａ）の増幅回路に、ＮＭＯＳ２５、ＰＭＯＳ２６，２７、及びインバータ２８を追加したものである。
【００６５】
ＮＭＯＳ２５は、ノードＮ１１と接地電位ＧＮＤの間に接続され、制御信号Ｓ１によってゲートが制御されるようになっている。ＰＭＯＳ２６は、ＰＭＯＳ１１，１２のソースとＰＭＯＳ１３のドレインの間に挿入され、制御信号Ｓ１によってゲートが制御されるようになっている。また、ＰＭＯＳ２７は、ＰＭＯＳ２４のゲートとソースの間に接続され、制御信号Ｓ１をインバータ２８で反転した信号によってゲートが制御されるようになっている。
【００６６】
次に動作を説明する。
制御信号Ｓ１がレベル“Ｌ”のとき、ＰＭＯＳ５１はオン、ＮＭＯＳ５２はオフとなる。また、増幅回路１０Ａでは、ＮＭＯＳ２５とＰＭＯＳ２７がオフとなり、ＰＭＯＳ２６はオンとなる。従って、制御信号Ｓ１が“Ｌ”のときの図６の電圧レギュレータの動作は、図５の電圧レギュレータと同じである。
【００６７】
一方、制御信号Ｓ１がレベル“Ｈ”のとき、ＰＭＯＳ５１はオフ、ＮＭＯＳ５２はオンとなる。これにより、定電流回路４０が切り離されると共に、増幅回路１０Ａの出力側が“Ｌ”に固定されてＮＭＯＳ３２がオフとなる。また、増幅回路１０Ａでは、ＮＭＯＳ２５とＰＭＯＳ２７がオンとなり、ＰＭＯＳ２６はオフとなり、この増幅回路１０Ａ内のほとんどの電流経路がカットオフされる。
【００６８】
従って、制御信号Ｓ１が“Ｈ”のとき、この電源レギュレータは、図３（ａ）の従来のシリーズ型の電源レギュレータと同様の構成となる。
【００６９】
以上のように、この第３の実施形態の電源レギュレータは、制御信号Ｓ１に応じて、定電流回路４０を切り離すためのＰＭＯＳ５１と、出力ノードＮＯに並列に接続されたＮＭＯＳ３２をオフ状態にするためのＮＭＯＳ５２を有すると共に、この制御信号Ｓ１によってほとんどの動作が停止される増幅回路１０Ａを有している。このため、第２の実施形態と同様の利点に加えて、セキュリティ上問題とならない動作状態の場合には、制御信号Ｓ１を“Ｈ”に設定することにより、シリーズ型の電源レギュレータを構成することが可能になり、更に消費電力を削減することができるという利点がある。
【００７０】
（第４の実施形態）
図８は、本発明の第４の実施形態を示す電圧レギュレータの構成図であり、図６中の要素と共通の要素には共通の符号が付されている。
【００７１】
この電圧レギュレータは、図６中の増幅回路１０１に代えて、待機信号ＳＡによって動作が制御される増幅回路１０Ｂを設けている。また、待機信号ＳＡと制御信号ＳＢの論理和を取るための論理和ゲート（以下、「ＯＲ」という）５３を設け、このＯＲ５３の出力信号によって増幅回路１０Ａ、ＰＭＯＳ５１及びＮＭＯＳ５２を制御するようにしている。その他の構成は、図６と同様である。
【００７２】
図９は、図８中の増幅回路１０Ｂの一例を示す回路図であり、図４（ａ）中の要素と共通の要素には共通の符号が付されている。
【００７３】
この増幅回路１０Ｂは、図４（ａ）の増幅回路に、直列接続されたＰＭＯＳ２９ａ，２９ｂを追加すると共に、ＰＭＯＳ１３に代えて電流容量の少ないＰＭＯＳ１３ａを設けたものである。ＰＭＯＳ１３ａのゲート幅は、増幅回路１０ＢによってＰＭＯＳ３１を駆動できる最小の寸法に設定され、このＰＭＯＳ１３ａとＰＭＯＳ２９ａのゲート幅の合計が、ＭＯＳ１３のゲート幅に等しくなるように構成されている。
【００７４】
ＰＭＯＳ２９ａのソースは電源電圧ＶＤＤに接続され、ドレインはＰＭＯＳ２９ｂのソースに接続されている。更に、ＰＭＯＳ２９ｂのドレインは、ＰＭＯＳ１３ａのドレインに接続されている。そして、ＰＭＯＳ２９ａ，２９ｂのゲートには、定電流制御信号ＣＳと制御信号ＳＡがそれぞれ与えられるようになっている。その他の構成は、図４（ａ）と同様である。
【００７５】
次に動作を説明する。
待機信号ＳＡと制御信号ＳＢが共に“Ｌ”のとき、ＰＭＯＳ５１はオン、ＮＭＯＳ５２はオフとなる。また、増幅回路１０Ａでは、ＮＭＯＳ２５とＰＭＯＳ２７がオフとなり、ＰＭＯＳ２６はオンとなる。更に、増幅回路１０Ｂでは、ＰＭＯＳ２９ｂがオンとなり、２つのＰＭＯＳ１３ａ，２９ａが並列に接続される。従って、待機信号ＡＳと制御信号ＳＢが“Ｌ”のときの図８の電圧レギュレータの動作は、図５の電圧レギュレータと同じである。
【００７６】
待機信号ＳＡが“Ｌ”で、制御信号ＳＢが“Ｈ”のとき、ＰＭＯＳ５１はオフとなり、ＮＭＯＳ５２はオンとなる。これにより、定電流回路４０が切り離されると共に、増幅回路１０Ａの出力側が“Ｌ”に固定されてＮＭＯＳ３２がオフとなる。また、増幅回路１０Ａでは、ＮＭＯＳ２５とＰＭＯＳ２７がオンとなり、ＰＭＯＳ２６はオフとなり、この増幅回路１０Ａ内のほとんどの電流経路がカットオフされる。更に、増幅回路１０Ｂでは、ＰＭＯＳ２９ｂがオンとなり、２つのＰＭＯＳ１３ａ，２９ａが並列に接続される。従って、待機信号が“Ｌ”で制御信号ＳＢが“Ｈ”のとき、この電源レギュレータは、図３（ａ）の従来のシリーズ型の電源レギュレータと同様の構成となる。
【００７７】
待機信号ＳＡが“Ｈ”のときは、制御信号ＳＢのレベルに関係なく、ＰＭＯＳ５１はオフ、ＮＭＯＳ５２はオンとなる。これにより、定電流回路４０が切り離されると共に、増幅回路１０Ａの出力側が“Ｌ”に固定されてＮＭＯＳ３２がオフとなる。また、増幅回路１０Ａでは、ＮＭＯＳ２５とＰＭＯＳ２７がオンとなり、ＰＭＯＳ２６はオフとなり、この増幅回路１０Ａ内のほとんどの電流経路がカットオフされる。一方、増幅回路１０Ｂでは、ＰＭＯＳ２９ｂがオフとなり、ＰＭＯＳ１３ｂが切り離される、これにより、増幅回路１０ＢのＰＭＯＳ３１に対する駆動能力が低下すると共に、この増幅回路１０Ｂの消費電力が低減する。従って、制御信号ＳＡが“Ｌ”のとき、この電源レギュレータは、低消費電力モードのシリーズ型の構成となる。
【００７８】
以上のように、この第４の実施形態の電源レギュレータは、待機信号ＳＡに応じて、低消費電力モードとなるように構成された増幅回路１０Ｂを有している。これにより、待機信号ＳＡと制御信号ＳＢにより、第３の実施形態と同様のセキュリティを必要とする動作と、セキュリティを必要としない動作に加えて、例えば待機時に低消費電力モードの動作を行うことができるという利点がある。
【００７９】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ） ＰＭＯＳ３１とＮＭＯＳ３２に代えて、バイポーラトランジスタを使用しても良い。
【００８０】
（ｂ） 増幅回路１０や定電流回路４０等の構成は、図示したものに限定されず、同様の動作が可能なものであれば、どのような回路構成のものでも適用可能である。
【００８１】
（ｃ） 位相補償用のコンデンサ３３，３４の接続箇所は、図示した箇所に限定されず、位相補償によって増幅回路が発振状態となることを防止することができれば良い。
【００８２】
（ｄ） 図６及び図８中のＮＭＯＳ５２に代えて、出力ノードＮＯとＮＭＯＳ３２の間にＰＭＯＳを設け、このＰＭＯＳをＰＭＯＳ５１と同じように制御信号Ｓ１でオン／オフ制御するようにしても良い。
【００８３】
（ｅ） 図８中のＯＲ５３を省略し、待機信号ＳＡで増幅回路１０Ａ，１０Ｂを制御するようにしても良い。その場合、待機信号ＳＡによって、セキュリティを必要とする動作と、低消費電力動作の２つの動作モードの切り替えができる。
【００８４】
【発明の効果】
以上詳細に説明したように、第１の発明によれば、一定電流を供給する定電流回路と、これに並列に設けられた第１のトランジスタと、出力ノードと共通電位の間に設けられた第２のトランジスタを有している。これにより、負荷の電流が一定電流を越えたときに第１のトランジスタから不足分の電流が供給される。従って、消費電力の増加を抑え、かつ負荷電流のモニタによる負荷回路の動作解析が困難となる。
【００８５】
第２の発明によれば、第１の分圧電圧と基準電圧を比較して第１のトランジスタを制御する第１の増幅回路と、この第１の分圧電圧よりも低い第２の分圧電圧と基準電圧を比較して第２のトランジスタを制御する第２の増幅回路を有している。これにより、第１のトランジスタが先に制御されるので、第１と第２のトランジスタを通して電源電圧から共通電位に流れる貫通電流を防止することができる。
【００８６】
第３の発明によれば、制御信号に従って定電流回路と第２のトランジスタに流れる電流を停止させるスイッチ手段を設けている。これにより、セキュリティを必要としない適用において、無駄な消費電流を無くすことができる。
【００８７】
第４の発明によれば、制御信号に従って定電流回路と第２のトランジスタに流れる電流を停止させるスイッチ手段を設けると共に、この制御信号によって第２の増幅回路の増幅動作を停止するようにしている。これにより、セキュリティを必要としない適用において、更に、消費電力を低減することができる。
【００８８】
第５の発明によれば、待機信号または制御信号に従って定電流回路と第２のトランジスタに流れる電流を停止させるスイッチ手段を設けると共に、第２の増幅回路の動作を停止するように構成している。また、待機信号が与えられたときには、第１の増幅回路を低消費電流モードとするように構成している。これにより、セキュリティを必要としない適用において消費電力を低減することができると共に、待機時には低消費電流モードによって更に消費電力の削減が可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す電圧レギュレータの構成図である。
【図２】ＩＣカードの一例を示すシステム構成図である。
【図３】従来の電圧レギュレータの構成図である。
【図４】図１中の増幅回路と定電流回路の一例を示す回路図である。
【図５】本発明の第２の実施形態を示す電圧レギュレータの構成図である。
【図６】本発明の第３の実施形態を示す電圧レギュレータの構成図である。
【図７】図６中の増幅回路１０Ａの一例を示す回路図である。
【図８】本発明の第４の実施形態を示す電圧レギュレータの構成図である。
【図９】図８中の増幅回路１０Ｂの一例を示す回路図である。
【符号の説明】
１０，１０Ａ，１０Ｂ 増幅回路
３１，５１ ＰＭＯＳ
３２，５２ ＮＭＯＳ
３３〜３５ コンデンサ
３６〜３８ 抵抗
４０ 定電流回路
５３ ＯＲ
【発明の属する技術分野】
本発明は、ＩＣカード等に用いられる電圧レギュレータに関するものである。
【０００２】
【従来の技術】
図２は、ＩＣカードの一例を示すシステム構成図である。
このＩＣカードは、個人情報等のデータを記憶するためのＥＥＰＲＯＭ（電気的に消去可能な不揮発性メモリ）１と、データ処理を行うためのＣＰＵ（中央処理装置）やＲＡＭ，ＲＯＭ等のメモリを備えた内部ロジック部２を有している。更に、このＩＣカードは、外部から与えられる電源電圧ＶＤＤを調整して、内部ロジック部２に一定の電圧ＶREG を供給するための電圧レギュレータ３と、この電圧ＶREG の基準となる基準電圧ＶＲや定電流制御信号ＣＳを生成するバンドギャップ４を有している。
【０００３】
図３（ａ），（ｂ）は、ＩＣカードに用いられている従来の電圧レギュレータの構成図であり、それぞれシリーズ型及びシャント型と呼ばれるものである。
【０００４】
図３（ａ）の電圧レギュレータは、−入力端子に基準電圧ＶＲが与えられる差動型の増幅回路Ａを有している。増幅回路Ａの出力側はＰ型ＭＯＳトランジスタＭ１のゲートに接続されている。トランジスタＭ１のソースには電源電圧ＶＤＤが与えられ、ドレインは出力ノードＮ１に接続されている。出力ノードＮ１と接地電位ＧＮＤの間には、抵抗Ｒ１，Ｒ２による分圧回路が接続され、この分圧回路で生成された比較電圧ＶＣが、増幅回路Ａの＋入力端子に与えられるようになっている。
【０００５】
また、増幅回路Ａには、内部で一定の電流を発生するための定電流制御信号ＣＳが与えられると共に、出力ノードＮ１の信号が位相補償用のコンデンサＣ１を介して与えられるようになっている。更に、出力ノードＮ１と接地電位ＧＮＤ間には、電圧平滑用のコンデンサＣ２が接続されている。
【０００６】
この電圧レギュレータでは、出力ノードＮ１の電圧ＶREG が、抵抗Ｒ１，Ｒ２で分圧されて比較電圧ＶＣ（＝ＶREG ×Ｒ２／（Ｒ１＋Ｒ２））として増幅回路Ａの＋入力端子に与えられ、−入力端子に与えられる基準電圧ＶＲとの差の電圧が増幅されて出力される。
【０００７】
従って、比較電圧ＶＣが基準電圧ＶＲよりも高ければ、増幅回路Ａの出力電圧ＶＯは高くなり、トランジスタＭ１の内部抵抗（ソース・ドレイン間抵抗）が増加し、出力ノードＮ１の電圧ＶREG が低下する。逆に、比較電圧ＶＣが基準電圧ＶＲよりも低ければ、増幅回路Ａの出力電圧ＶＯは低くなり、トランジスタＭ１の内部抵抗が減少して、出力ノードＮ１の電圧ＶREG は上昇する。
【０００８】
このような、フィードバック動作により、比較電圧ＶＣと基準電圧ＶＲが一致する状態で、出力ノードＮ１の電圧ＶREG が安定する。従って、ＶREG ＝ＶＲ×（１＋Ｒ１／Ｒ２）となる。なお、フィードバック動作による出力ノードＮ１の電圧変動は、コンデンサＣ１を介して増幅回路Ａに帰還され、発振状態となることが防止される。また、出力ノードＮ１に接続される負荷の微小な電流変動は、コンデンサＣ２によって吸収され、この出力ノードＮ１の電圧ＶREG はほぼ一定に保持される。
【０００９】
図３（ｂ）の電圧レギュレータは、図３（ａ）中のトランジスタＭ１に代えて、電源電圧ＶＤＤから出力ノードＮ１に一定の電流を供給する定電流回路Ｂを設けると共に、この出力ノードＮ１と接地電位ＧＮＤとの間に、増幅回路Ａの出力電圧ＶＯで制御されるＮ型のＭＯＳトランジスタＭ２を設けたものである。
【００１０】
この電圧レギュレータでは、定電流回路Ｂによって、電源電圧ＶＤＤから出力ノードＮ１に常に一定の電流が供給される。ここで、出力ノードＮ１に接続される負荷に流れる電流が減少すると、出力ノードＮ１の電圧ＶREG は上昇する。これにより、増幅回路Ａの出力電圧ＶＯが上昇してトランジスタＭ２の内部抵抗が減少し、このトランジスタＭ２に流れる電流が増加する。逆に、負荷に流れる電流が増加すると、出力ノードＮ１の電圧ＶREG が低下する。これにより、増幅回路Ａの出力電圧ＶＯが低下してトランジスタＭ２の内部抵抗が増加し、このトランジスタＭ２に流れる電流が減少する。このような、フィードバック動作により、出力ノードＮ１に接続される負荷に流れる電流と、トランジスタＭ２に流れる電流の和が常に一定となるように制御され、出力ノードＮ１の電圧ＶREG が安定する。
【特許文献１】
特開平３−８２３６３号公報
【特許文献２】
特開２０００−６６７４２号公報
【００１１】
【発明が解決しようとする課題】
しかしながら、従来の電圧レギュレータでは、次のような課題があった。
例えば、入力側の電源電圧ＶＤＤが５Ｖ、出力ノードＮ１の電圧ＶREG が３Ｖで、負荷電流が０〜１０ｍＡで変動する場合、図３（ａ）のシリーズ型の電圧レギュレータでは、電源電圧ＶＤＤから負荷電流に対応して０〜１０ｍＡの電流が供給される。従って、直列に挿入されるトランジスタＭ１での電圧降下（２Ｖ）と負荷電流の積が損失となり、消費電力の観点からは問題は無い。
【００１２】
しかし、電源電圧ＶＤＤから供給される電流が、負荷電流に対応しているため、供給される電流の変化を外部からモニタすることにより、ＩＣカードの内部ロジック部の動作を解析することが可能になってしまうという問題があった。
【００１３】
特に、ＤＰＡ／ＳＰＡ（Differential Power Analysis ／Simple Power Analysis)等の進んだ解析技術を使用した場合、セキュリティ上守られるべき秘密データが、電源電流波形から解読されてしまうという問題が発生するおそれがある。
【００１４】
一方、図３（ｂ）のシャント型の電圧レギュレータでは、定電流回路Ｂによって、電源電圧ＶＤＤから常に一定の電流が流れるため、電源電流波形のモニタによって内部の状態が解読されるおそれはない。しかし、このために実際の負荷電流に関係なく、常に１０ｍＡを越える電流を供給する必要があり、消費電力の観点で問題があった。
【００１５】
本発明は、前記従来技術が持っていた課題を解決し、消費電力の増加が少なく、かつ負荷回路の動作解析が困難な電圧レギュレータを提供するものである。
【００１６】
【課題を解決するための手段】
前記課題を解決するために、本発明の内の第１の発明は、電圧レギュレータにおいて、電源電圧が与えられる入力ノードと負荷が接続される出力ノードの間に設けられ、該出力ノードに一定電流を供給する定電流回路と、前記定電流回路に対して並列に設けられ、前記負荷の電流が前記一定電流より多いときにその不足分の電流を供給する第１のトランジスタと、前記出力ノードと共通電位の間に設けられ、前記負荷の電流が前記一定電流より少ないときにその余剰分の電流を該共通電位に流す第２のトランジスタと、前記出力ノードの出力電圧が一定の電圧となるように前記第１及び第２のトランジスタの導通状態を制御する制御手段とを備えている。
【００１７】
第２の発明は、第１の発明における制御手段を、出力電圧を分圧して第１の分圧電圧及び該第１の分圧電圧より低い第２の分圧電圧を生成する分圧回路と、第１の分圧電圧と基準電圧との差の電圧を増幅して第１のトランジスタを制御する第１の増幅回路と、第２の分圧電圧と基準電圧との差の電圧を増幅して第２のトランジスタを制御する第２の増幅回路とで構成している。
【００１８】
第１及び第２の発明によれば、以上のように電圧レギュレータを構成したので、次のような作用が行われる。
【００１９】
負荷の電流が定電流回路から供給される一定電流より多いときには、制御手段で制御される第１のトランジスタから不足分の電流が供給され、出力ノードの電圧は一定の電圧となるように制御される。一方、負荷の電流が定電流回路から供給される一定電流より少ないときには、制御手段で制御される第２のトランジスタによってから余剰分の電流が共通電位に流され、出力ノードの電圧は一定の電圧となるように制御される。
【００２０】
第３の発明は、第１または第２の発明の電圧レギュレータにおいて、制御信号が与えられたときに定電流回路と第２のトランジスタに流れる電流を停止させるスイッチ手段を設けている。
【００２１】
第３の発明によれば、次のような作用が行われる。
制御信号が与えられると、スイッチ手段によって定電流回路と第２のトランジスタに流れる電流が停止させられる。これにより、負荷の電流はすべて第１のトランジスタから供給され、出力ノードの電圧が一定の電圧となるように制御される。
【００２２】
第４の発明は、第２の発明の電圧レギュレータにおいて、制御信号が与えられたときに定電流回路と第２のトランジスタに流れる電流を停止させるスイッチ手段を設けている。更に、第２の増幅回路を、制御信号が与えられたときに増幅動作を停止するように構成している。
【００２３】
第４の発明によれば、次のような作用が行われる。
制御信号が与えられると、スイッチ手段によって定電流回路と第２のトランジスタに流れる電流が停止させられ、第２の増幅回路の増幅動作は停止させられる。そして、負荷の電流はすべて第１のトランジスタから供給され、出力ノードの電圧が一定の電圧となるように制御される。
【００２４】
第５の発明は、第２の発明の電圧レギュレータにおいて、待機信号または制御信号が与えられたときに定電流回路と第２のトランジスタに流れる電流を停止させるスイッチ手段を設けている。更に、第１の増幅回路を、待機信号が与えられたときに低消費電流モードとなり、第２の増幅回路を、待機信号または制御信号が与えられたときに増幅動作を停止するように構成している。
【００２５】
第５の発明によれば、次のような作用が行われる。
制御信号が与えられると、スイッチ手段によって定電流回路と第２のトランジスタに流れる電流が停止させられ、第２の増幅回路の増幅動作は停止させられる。そして、負荷の電流はすべて第１のトランジスタから供給され、出力ノードの電圧が一定の電圧となるように制御される。また、待機信号が与えられると、定電流回路と第２のトランジスタに流れる電流が停止させられ、第２の増幅回路の増幅動作は停止させられる。そして、負荷の電流は低消費電流モードで制御される第１のトランジスタから供給される。
【００２９】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態を示す電圧レギュレータの構成図である。
この電圧レギュレータは、−入力端子に基準電圧ＶＲが与えられ、＋入力端子に比較電圧ＶＣが与えられる差動型の増幅回路１０１，１０２を有している。増幅回路１０１，１０２はいずれも同じ構成で、その出力側は、それぞれＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）３１とＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）３２のゲートに接続されている。ＰＭＯＳ３１のソースには電源電圧ＶＤＤが与えられ、ドレインは出力ノードＮＯに接続されている。ＮＭＯＳ３２のドレインは出力ノードＮＯに接続され、ソースが接地電位ＧＮＤに接続されている。
【００３０】
また、増幅回路１０１，１０２には、内部で一定の電流を発生するための定電流制御信号ＣＳが与えられている。更に、増幅回路１０１，１０２には、発振状態とならずに安定した動作が行われるように、出力ノードＮＯからそれぞれ位相補償用のコンデンサ３３，３４を介して、位相補償信号ＰＳが与えられるようになっている。
【００３１】
電源電圧ＶＤＤと出力ノードＮＯの間には、例えば平均負荷電流の１／２程度の一定電流を流すように設定された定電流回路４０が接続されている。また、出力ノードＮＯと接地電位ＧＮＤの間には、電圧平滑用のコンデンサ３５が接続されている。
【００３２】
更に、出力ノードＮＯと接地電位ＧＮＤの間には、抵抗３６，３７による分圧回路が接続され、この分圧回路で生成された比較電圧ＶＣが、増幅回路１０１，１０２の＋入力端子に与えられるようになっている。そして、出力ノードＮＯから、図示しない負荷回路に対して、所望の一定電圧に調整された電圧ＶREG が出力されるようになっている。
【００３３】
図４（ａ），（ｂ）は、図１中の増幅回路と定電流回路の一例を示す回路図である。
この増幅回路は、図４（ａ）に示すように、差動入力部を構成するＰＭＯＳ１１，１２を有しており、これらのＰＭＯＳ１１，１２のゲートに、それぞれ基準電圧ＶＲと比較電圧ＶＣが与えられるようになっている。ＰＭＯＳ１１，１２のソースは、共通接続されてＰＭＯＳ１３を介して電源電圧ＶＤＤに接続されている。ＰＭＯＳ１３のゲートには定電流制御信号ＣＳが与えられ、このＰＭＯＳ１３を介して一定の電流が、ＰＭＯＳ１１，１２に供給されるようになっている。ＰＭＯＳ１１，１２のドレインは、それぞれ順方向にダイオード接続されたＮＭＯＳ１４，１５を介して接地電位ＧＮＤに接続されている。
【００３４】
更に、この増幅回路は、定電流制御信号ＣＳに基づいて一定の電流を流すように構成されたＰＭＯＳ１６を有しており、このＰＭＯＳ１６のソースが電源電圧ＶＤＤに、ドレインがノードＮ１１に接続されている。ノードＮ１１には、ＮＭＯＳ１７のドレインとゲートが接続され、このＮＭＯＳ１７のソースがＮＭＯＳ１８のドレインとゲートに接続されている。そして、ＮＭＯＳ１８のソースは、接地電位ＧＮＤに接続されている。
【００３５】
ノードＮ１１には、ＮＭＯＳ１９のゲートが接続され、このＮＭＯＳ１９のソースは、ＮＭＯＳ２０を介して接地電位ＧＮＤに接続されている。また、ＮＭＯＳ２０のゲートは、ＮＭＯＳ１４のゲートと共にこのＮＭＯＳ１４のドレインに接続され、ここに位相補償信号ＰＳが与えられるようになっている。ＮＭＯＳ１９のドレインは、ＰＭＯＳ２１のドレインとゲートに接続され、このＰＭＯＳ２１のソースが電源電圧ＶＤＤに接続されている。
【００３６】
更に、ノードＮ１１には、ＮＭＯＳ２２のゲートが接続され、このＮＭＯＳ２２のソースは、ＮＭＯＳ２３を介して接地電位ＧＮＤに接続されている。また、ＮＭＯＳ２３のゲートは、ＮＭＯＳ１５のゲートと共にこのＮＭＯＳ１５のドレインに接続されている。ＮＭＯＳ２２のドレインは、ＰＭＯＳ２４のドレインに接続され、このＰＭＯＳ２４のソースとゲートが、それぞれ電源電圧ＶＤＤとＰＭＯＳ２１のドレインに接続されている。
【００３７】
このような増幅回路では、差動入力部のＰＭＯＳ１１，１２に入力される基準電圧ＶＲと比較電圧ＶＣの差の電圧が増幅され、ＮＭＯＳ２２とＰＭＯＳ２４のドレインの接続点から出力電圧ＶＯが出力されるようになっている。
【００３８】
一方、定電流回路は、図３（ｂ）に示すように、定電流制御信号ＣＳに基づいて一定の電流を流すように構成されたＰＭＯＳ４１を有しており、このＰＭＯＳ４１のソースが電源電圧ＶＤＤに、ドレインがＮＭＯＳ４２のドレインとゲートに接続されている。ＮＭＯＳ４２のソースは接地電位ＧＮＤに接続されている。
【００３９】
また、ＮＭＯＳ４２のドレインには、このＮＭＯＳ４２に対して電流ミラー回路を構成するＮＭＯＳ４３のゲートが接続されている。ＮＭＯＳ４３のソースは接地電位ＧＮＤに接続され、ドレインはＰＭＯＳ４４のドレインとゲートに接続されている。ＰＭＯＳ４４のソースは電源電圧ＶＤＤに接続されている。
【００４０】
更に、ＰＭＯＳ４４のドレインには、このＰＭＯＳ４４に対して電流ミラー回路を構成するＰＭＯＳ４５のゲートが接続されている。ＰＭＯＳ４５のソースは電源電圧ＶＤＤに接続され、ドレインは電圧レギュレータの出力ノードＮＯに接続されるようになっている。
【００４１】
このような定電流回路では、各トランジスタのゲート幅とゲート長のディメンジョンを所定の比率になるように構成することにより、所望の一定電流を出力ノードＮＯに供給するようになっている。例えば、定電流制御信号ＣＳに基づいてＰＭＯＳ４１及びＮＭＯＳ４２に５０μＡの電流が流れると、このＮＭＯＳ４２に流れる電流に比例してＮＭＯＳ４３には５００μＡの電流が流れる。これにより、ＰＭＯＳ４４にも５００μＡの電流が流れ、このＰＭＯＳ４４に流れる電流に比例して、ＮＭＯＳ４５には５ｍＡの電流が流れる。そして、出力ノードＮＯに５ｍＡの一定電流が供給される。
【００４２】
次に、図１の動作を説明する。
まず、出力ノードＮＯに、例えば所要の電圧ＶREG が３Ｖで、負荷電流が０〜１０ｍＡの範囲で変化する図示しない負荷回路が接続される。
【００４３】
そして、外部から、例えば５Ｖの電源電圧ＶＤＤが供給され、安定した基準電圧ＶＲと定電流制御信号ＣＳが与えられると、定電流回路４０を介して例えば５ｍＡの一定電流が出力ノードＮＯに供給される。
【００４４】
これと同時に、増幅回路１０１の出力電圧ＶＯ１によって、定電流回路４０に並列に接続された電流源であるＰＭＯＳ３１のゲートが制御される。また、増幅回路１０２の出力電圧ＶＯ２によって、負荷回路に並列に接続されたＮＭＯＳ３２のゲートが制御される。
【００４５】
増幅回路１０１，１０２の入力側には、出力ノードＮＯの電圧が抵抗３６，３７で分圧され、比較電圧ＶＣとして与えられると共に、この出力ノードＮＯが所要の電圧ＶREG となるように設定された基準電圧ＶＲが与えられている。
【００４６】
これにより、出力ノードＮＯが電圧ＶREG となった状態で、増幅回路１０１の出力電圧ＶＯ１と、増幅回路１０２の出力電圧ＶＯ２が安定し、安定した一定の電圧ＶREG が出力される。
【００４７】
例えば、負荷電流が１０ｍＡの場合、定電流回路４０を介して５ｍＡが供給され、ＰＭＯＳ３１を介して不足分の５ｍＡが供給される。そして、ＮＭＯＳ３２はオフ状態となる。
【００４８】
また、負荷電流が１ｍＡの場合、ＰＭＯＳ３１はオフ状態となり、定電流回路４０から出力ノードＮＯに供給された５ｍＡの内、１ｍＡが負荷回路に供給され、余剰分の４ｍＡはＮＭＯＳ３２を介して接地電位ＧＮＤに流れる。
【００４９】
以上のように、この第１の実施形態の電圧レギュレータは、定電流回路４０に並列にＰＭＯＳ３１を設けると共に、負荷回路に並列にＮＭＯＳ３２を設け、出力ノードＮＯが電圧ＶREG となるように、これらのＰＭＯＳ３１とＮＭＯＳ３２を制御するように構成している。
【００５０】
これにより、負荷回路に流れる負荷電流が定電流回路４０の能力を越えない限り、電源電圧ＶＤＤから供給される電流が一定値となるので、電源電流波形のモニタによる負荷回路の内部状態の解析が不可能になる。
【００５１】
また、負荷電流が定電流回路４０の能力を越えたときには、その不足分だけをＰＭＯＳ３１から供給するので、電源電圧ＶＤＤから供給される電流の変動は少なく、負荷回路の内部状態の解析は非常に困難である。
【００５２】
従って、定電流回路４０の電流を適切な値に設定することにより、消費電力をほとんど増加させず、かつ負荷回路の動作解析が困難な電圧レギュレータが得られる。
【００５３】
（第２の実施形態）
図５は、本発明の第２の実施形態を示す電圧レギュレータの構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００５４】
この電圧レギュレータは、図１中の出力ノードＮＯと接地電位ＧＮＤ間に直列接続された抵抗３６，３７の間に、抵抗３８を挿入したものである。この抵抗３６，３８の値の合計は、図１中の抵抗３６の値と同じ値に設定されている。抵抗３６，３８の接続箇所の比較電圧ＶＣ１を増幅回路１０１の＋入力端子に与え、抵抗３８，３７の接続箇所の比較電圧ＶＣ２を増幅回路１０２の＋入力端子に与えるように構成している。
【００５５】
抵抗３８の値は、増幅回路１０１，１０２のオフセットのばらつき電圧以上の電位差を、これらの増幅回路１０１，１０２の＋入力端子に与えることができるような値に設定されている。なお、抵抗３６，３８，３７の抵抗比は、出力ノードＮＯの電圧ＶREG に対し、比較電圧ＶＣ２が基準電圧ＶＲのレベルと等しくなるような分圧比が設定される。即ち、抵抗３６，３８，３７の値をそれぞれＲ36，Ｒ38，Ｒ37とすると、次式のようになる。
ＶＲ＝ＶREG ×Ｒ37／（（Ｒ36＋Ｒ38）＋Ｒ37）
【００５６】
また、増幅回路１０２の駆動能力は、増幅回路１０２よりも大きく設定されている。その他の構成は、図１と同様である。
【００５７】
次に動作を説明する。
まず、電源電圧ＤＶＶが供給され、基準電圧ＶＲ、定電流制御信号ＣＳ、定電流回路４０が安定すると、増幅回路１０１の出力電圧ＶＯ１は、比較電圧ＶＣ１が基準電圧ＶＲと同レベルになるように、電流源であるＰＭＯＳ３１のゲートを制御しようとする。また、増幅回路１０２の出力電圧ＶＯ２は、比較電圧ＶＣ２が基準電圧ＶＲと同レベルになるように、ＮＭＯＳ３２のゲートを制御する。
【００５８】
この時、増幅回路１０１は、増幅回路１０２よりも駆動能力があるため、比較電圧ＶＣ２が基準電圧ＶＲと同レベルになる。そして、抵抗３８を設けたことにより、比較電圧ＶＣ１は基準電圧ＶＲに対して若干高いレベルになる。従って、電圧ＶREG は、増幅回路１０２及びＮＭＯＳ３２によって一定の電圧になり、内部電圧として内部に供給されるようになる。
【００５９】
比較電圧ＶＣ１は、基準電圧ＶＲよりも高いため、増幅回路１０１の出力電圧ＶＯ１は“Ｈ”レベルであり、電流源であるＰＭＯＳ３１は“ＯＦＦ”状態である。即ち、通常では、内部への電流供給は定電流回路４０のみから行われることになる。
【００６０】
内部回路の電流消費が定電流回路４０の供給能力を越えると、電圧ＶREG は徐々に下がり、そのうちに比較電圧ＶＣ１は基準電圧ＶＲに近付く。比較電圧ＶＣ１が基準電圧ＶＲを下回ると、増幅回路１０１の出力電圧ＶＯ１は低下し、電流源であるＰＭＯＳ３１を“ＯＮ”にさせ、比較電圧ＶＣ１を上げようとする。即ち、内部回路の電流消費が定電流回路４０の供給能力を越えた場合は、２つの増幅回路１０１，１０２、ＰＭＯＳ３１及びＮＭＯＳ３２によって、出力ノードＮＯの電圧ＶREG が制御される。
【００６１】
以上のように、この第２の実施形態の電圧レギュレータは、増幅回路１０１に与える比較電圧ＶＣ１を、増幅回路１０２に与える比較電圧ＶＣ２よりも高くなるように設定している。これにより、ＰＭＯＳ３１よりもＮＭＯＳ３２の制御が優先され、内部回路への電流供給は定電流回路４０から供給される。従って、定電流回路４０の供給能力を越えた時にのみ、ＰＭＯＳ３１から電流が供給されるので、内部電流消費のモニタが困難になり、更にセキュリティ対策の効果が大きくなるという利点がある。
【００６２】
（第３の実施形態）
図６は、本発明の第３の実施形態を示す電圧レギュレータの構成図であり、図５中の要素と共通の要素には共通の符号が付されている。
【００６３】
この電圧レギュレータは、図５中の増幅回路１０２に代えて、制御信号Ｓ１によって動作が制御される増幅回路１０Ａを設けている。また、定電流回路４０に直列に、制御信号Ｓ１によってオン／オフ制御されるスイッチ用のＰＭＯＳ５１を設けると共に、増幅回路１０Ａの出力側と接地電位ＧＮＤの間に、この制御信号Ｓ１によってオン／オフ制御されるスイッチ用のＮＭＯＳ５２を設けている。その他の構成は、図５と同様である。
【００６４】
図７は、図６中の増幅回路１０Ａの一例を示す回路図であり、図４（ａ）中の要素と共通の要素には共通の符号が付されている。
この増幅回路１０Ａは、図４（ａ）の増幅回路に、ＮＭＯＳ２５、ＰＭＯＳ２６，２７、及びインバータ２８を追加したものである。
【００６５】
ＮＭＯＳ２５は、ノードＮ１１と接地電位ＧＮＤの間に接続され、制御信号Ｓ１によってゲートが制御されるようになっている。ＰＭＯＳ２６は、ＰＭＯＳ１１，１２のソースとＰＭＯＳ１３のドレインの間に挿入され、制御信号Ｓ１によってゲートが制御されるようになっている。また、ＰＭＯＳ２７は、ＰＭＯＳ２４のゲートとソースの間に接続され、制御信号Ｓ１をインバータ２８で反転した信号によってゲートが制御されるようになっている。
【００６６】
次に動作を説明する。
制御信号Ｓ１がレベル“Ｌ”のとき、ＰＭＯＳ５１はオン、ＮＭＯＳ５２はオフとなる。また、増幅回路１０Ａでは、ＮＭＯＳ２５とＰＭＯＳ２７がオフとなり、ＰＭＯＳ２６はオンとなる。従って、制御信号Ｓ１が“Ｌ”のときの図６の電圧レギュレータの動作は、図５の電圧レギュレータと同じである。
【００６７】
一方、制御信号Ｓ１がレベル“Ｈ”のとき、ＰＭＯＳ５１はオフ、ＮＭＯＳ５２はオンとなる。これにより、定電流回路４０が切り離されると共に、増幅回路１０Ａの出力側が“Ｌ”に固定されてＮＭＯＳ３２がオフとなる。また、増幅回路１０Ａでは、ＮＭＯＳ２５とＰＭＯＳ２７がオンとなり、ＰＭＯＳ２６はオフとなり、この増幅回路１０Ａ内のほとんどの電流経路がカットオフされる。
【００６８】
従って、制御信号Ｓ１が“Ｈ”のとき、この電源レギュレータは、図３（ａ）の従来のシリーズ型の電源レギュレータと同様の構成となる。
【００６９】
以上のように、この第３の実施形態の電源レギュレータは、制御信号Ｓ１に応じて、定電流回路４０を切り離すためのＰＭＯＳ５１と、出力ノードＮＯに並列に接続されたＮＭＯＳ３２をオフ状態にするためのＮＭＯＳ５２を有すると共に、この制御信号Ｓ１によってほとんどの動作が停止される増幅回路１０Ａを有している。このため、第２の実施形態と同様の利点に加えて、セキュリティ上問題とならない動作状態の場合には、制御信号Ｓ１を“Ｈ”に設定することにより、シリーズ型の電源レギュレータを構成することが可能になり、更に消費電力を削減することができるという利点がある。
【００７０】
（第４の実施形態）
図８は、本発明の第４の実施形態を示す電圧レギュレータの構成図であり、図６中の要素と共通の要素には共通の符号が付されている。
【００７１】
この電圧レギュレータは、図６中の増幅回路１０１に代えて、待機信号ＳＡによって動作が制御される増幅回路１０Ｂを設けている。また、待機信号ＳＡと制御信号ＳＢの論理和を取るための論理和ゲート（以下、「ＯＲ」という）５３を設け、このＯＲ５３の出力信号によって増幅回路１０Ａ、ＰＭＯＳ５１及びＮＭＯＳ５２を制御するようにしている。その他の構成は、図６と同様である。
【００７２】
図９は、図８中の増幅回路１０Ｂの一例を示す回路図であり、図４（ａ）中の要素と共通の要素には共通の符号が付されている。
【００７３】
この増幅回路１０Ｂは、図４（ａ）の増幅回路に、直列接続されたＰＭＯＳ２９ａ，２９ｂを追加すると共に、ＰＭＯＳ１３に代えて電流容量の少ないＰＭＯＳ１３ａを設けたものである。ＰＭＯＳ１３ａのゲート幅は、増幅回路１０ＢによってＰＭＯＳ３１を駆動できる最小の寸法に設定され、このＰＭＯＳ１３ａとＰＭＯＳ２９ａのゲート幅の合計が、ＭＯＳ１３のゲート幅に等しくなるように構成されている。
【００７４】
ＰＭＯＳ２９ａのソースは電源電圧ＶＤＤに接続され、ドレインはＰＭＯＳ２９ｂのソースに接続されている。更に、ＰＭＯＳ２９ｂのドレインは、ＰＭＯＳ１３ａのドレインに接続されている。そして、ＰＭＯＳ２９ａ，２９ｂのゲートには、定電流制御信号ＣＳと制御信号ＳＡがそれぞれ与えられるようになっている。その他の構成は、図４（ａ）と同様である。
【００７５】
次に動作を説明する。
待機信号ＳＡと制御信号ＳＢが共に“Ｌ”のとき、ＰＭＯＳ５１はオン、ＮＭＯＳ５２はオフとなる。また、増幅回路１０Ａでは、ＮＭＯＳ２５とＰＭＯＳ２７がオフとなり、ＰＭＯＳ２６はオンとなる。更に、増幅回路１０Ｂでは、ＰＭＯＳ２９ｂがオンとなり、２つのＰＭＯＳ１３ａ，２９ａが並列に接続される。従って、待機信号ＡＳと制御信号ＳＢが“Ｌ”のときの図８の電圧レギュレータの動作は、図５の電圧レギュレータと同じである。
【００７６】
待機信号ＳＡが“Ｌ”で、制御信号ＳＢが“Ｈ”のとき、ＰＭＯＳ５１はオフとなり、ＮＭＯＳ５２はオンとなる。これにより、定電流回路４０が切り離されると共に、増幅回路１０Ａの出力側が“Ｌ”に固定されてＮＭＯＳ３２がオフとなる。また、増幅回路１０Ａでは、ＮＭＯＳ２５とＰＭＯＳ２７がオンとなり、ＰＭＯＳ２６はオフとなり、この増幅回路１０Ａ内のほとんどの電流経路がカットオフされる。更に、増幅回路１０Ｂでは、ＰＭＯＳ２９ｂがオンとなり、２つのＰＭＯＳ１３ａ，２９ａが並列に接続される。従って、待機信号が“Ｌ”で制御信号ＳＢが“Ｈ”のとき、この電源レギュレータは、図３（ａ）の従来のシリーズ型の電源レギュレータと同様の構成となる。
【００７７】
待機信号ＳＡが“Ｈ”のときは、制御信号ＳＢのレベルに関係なく、ＰＭＯＳ５１はオフ、ＮＭＯＳ５２はオンとなる。これにより、定電流回路４０が切り離されると共に、増幅回路１０Ａの出力側が“Ｌ”に固定されてＮＭＯＳ３２がオフとなる。また、増幅回路１０Ａでは、ＮＭＯＳ２５とＰＭＯＳ２７がオンとなり、ＰＭＯＳ２６はオフとなり、この増幅回路１０Ａ内のほとんどの電流経路がカットオフされる。一方、増幅回路１０Ｂでは、ＰＭＯＳ２９ｂがオフとなり、ＰＭＯＳ１３ｂが切り離される、これにより、増幅回路１０ＢのＰＭＯＳ３１に対する駆動能力が低下すると共に、この増幅回路１０Ｂの消費電力が低減する。従って、制御信号ＳＡが“Ｌ”のとき、この電源レギュレータは、低消費電力モードのシリーズ型の構成となる。
【００７８】
以上のように、この第４の実施形態の電源レギュレータは、待機信号ＳＡに応じて、低消費電力モードとなるように構成された増幅回路１０Ｂを有している。これにより、待機信号ＳＡと制御信号ＳＢにより、第３の実施形態と同様のセキュリティを必要とする動作と、セキュリティを必要としない動作に加えて、例えば待機時に低消費電力モードの動作を行うことができるという利点がある。
【００７９】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ） ＰＭＯＳ３１とＮＭＯＳ３２に代えて、バイポーラトランジスタを使用しても良い。
【００８０】
（ｂ） 増幅回路１０や定電流回路４０等の構成は、図示したものに限定されず、同様の動作が可能なものであれば、どのような回路構成のものでも適用可能である。
【００８１】
（ｃ） 位相補償用のコンデンサ３３，３４の接続箇所は、図示した箇所に限定されず、位相補償によって増幅回路が発振状態となることを防止することができれば良い。
【００８２】
（ｄ） 図６及び図８中のＮＭＯＳ５２に代えて、出力ノードＮＯとＮＭＯＳ３２の間にＰＭＯＳを設け、このＰＭＯＳをＰＭＯＳ５１と同じように制御信号Ｓ１でオン／オフ制御するようにしても良い。
【００８３】
（ｅ） 図８中のＯＲ５３を省略し、待機信号ＳＡで増幅回路１０Ａ，１０Ｂを制御するようにしても良い。その場合、待機信号ＳＡによって、セキュリティを必要とする動作と、低消費電力動作の２つの動作モードの切り替えができる。
【００８４】
【発明の効果】
以上詳細に説明したように、第１の発明によれば、一定電流を供給する定電流回路と、これに並列に設けられた第１のトランジスタと、出力ノードと共通電位の間に設けられた第２のトランジスタを有している。これにより、負荷の電流が一定電流を越えたときに第１のトランジスタから不足分の電流が供給される。従って、消費電力の増加を抑え、かつ負荷電流のモニタによる負荷回路の動作解析が困難となる。
【００８５】
第２の発明によれば、第１の分圧電圧と基準電圧を比較して第１のトランジスタを制御する第１の増幅回路と、この第１の分圧電圧よりも低い第２の分圧電圧と基準電圧を比較して第２のトランジスタを制御する第２の増幅回路を有している。これにより、第１のトランジスタが先に制御されるので、第１と第２のトランジスタを通して電源電圧から共通電位に流れる貫通電流を防止することができる。
【００８６】
第３の発明によれば、制御信号に従って定電流回路と第２のトランジスタに流れる電流を停止させるスイッチ手段を設けている。これにより、セキュリティを必要としない適用において、無駄な消費電流を無くすことができる。
【００８７】
第４の発明によれば、制御信号に従って定電流回路と第２のトランジスタに流れる電流を停止させるスイッチ手段を設けると共に、この制御信号によって第２の増幅回路の増幅動作を停止するようにしている。これにより、セキュリティを必要としない適用において、更に、消費電力を低減することができる。
【００８８】
第５の発明によれば、待機信号または制御信号に従って定電流回路と第２のトランジスタに流れる電流を停止させるスイッチ手段を設けると共に、第２の増幅回路の動作を停止するように構成している。また、待機信号が与えられたときには、第１の増幅回路を低消費電流モードとするように構成している。これにより、セキュリティを必要としない適用において消費電力を低減することができると共に、待機時には低消費電流モードによって更に消費電力の削減が可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す電圧レギュレータの構成図である。
【図２】ＩＣカードの一例を示すシステム構成図である。
【図３】従来の電圧レギュレータの構成図である。
【図４】図１中の増幅回路と定電流回路の一例を示す回路図である。
【図５】本発明の第２の実施形態を示す電圧レギュレータの構成図である。
【図６】本発明の第３の実施形態を示す電圧レギュレータの構成図である。
【図７】図６中の増幅回路１０Ａの一例を示す回路図である。
【図８】本発明の第４の実施形態を示す電圧レギュレータの構成図である。
【図９】図８中の増幅回路１０Ｂの一例を示す回路図である。
【符号の説明】
１０，１０Ａ，１０Ｂ 増幅回路
３１，５１ ＰＭＯＳ
３２，５２ ＮＭＯＳ
３３〜３５ コンデンサ
３６〜３８ 抵抗
４０ 定電流回路
５３ ＯＲ
Claims (5)
- 電源電圧が与えられる入力ノードと負荷が接続される出力ノードの間に設けられ、該出力ノードに一定電流を供給する定電流回路と、
前記定電流回路に対して並列に設けられ、前記負荷の電流が前記一定電流より多いときにその不足分の電流を供給する第１のトランジスタと、
前記出力ノードと共通電位の間に設けられ、前記負荷の電流が前記一定電流より少ないときにその余剰分の電流を該共通電位に流す第２のトランジスタと、
前記出力ノードの出力電圧が一定の電圧となるように前記第１及び第２のトランジスタの導通状態を制御する制御手段とを、
備えたことを特徴とする電圧レギュレータ。 - 前記制御手段は、
前記出力電圧を分圧して第１の分圧電圧及び該第１の分圧電圧より低い第２の分圧電圧を生成する分圧回路と、
前記第１の分圧電圧と基準電圧との差の電圧を増幅して前記第１のトランジスタを制御する第１の増幅回路と、
前記第２の分圧電圧と前記基準電圧との差の電圧を増幅して前記第２のトランジスタを制御する第２の増幅回路とを、
有することを特徴とする請求項１記載の電圧レギュレータ。 - 請求項１または２記載の電圧レギュレータにおいて、制御信号が与えられたときに前記定電流回路と前記第２のトランジスタに流れる電流を停止させるスイッチ手段を設けたことを特徴とする電圧レギュレータ。
- 請求項２記載の電圧レギュレータにおいて、制御信号が与えられたときに前記定電流回路と前記第２のトランジスタに流れる電流を停止させるスイッチ手段を設け、前記第２の増幅回路は、該制御信号が与えられたときに増幅動作を停止するように構成したことを特徴とする電圧レギュレータ。
- 請求項２記載の電圧レギュレータにおいて、待機信号または制御信号が与えられたときに前記定電流回路と前記第２のトランジスタに流れる電流を停止させるスイッチ手段を設け、前記第１の増幅回路は、該待機信号が与えられたときに低消費電流モードとなり、前記第２の増幅回路は、該待機信号または制御信号が与えられたときに増幅動作を停止するように構成したことを特徴とする電圧レギュレータ。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001229374A JP3539940B2 (ja) | 2001-07-30 | 2001-07-30 | 電圧レギュレータ |
| EP05108301A EP1622067B1 (en) | 2001-07-30 | 2002-07-30 | Voltage regulator and semiconductor integrated circuit |
| US10/207,388 US6696822B2 (en) | 2001-07-30 | 2002-07-30 | Voltage regulator with a constant current circuit and additional current sourcing/sinking |
| EP02017155A EP1282072B1 (en) | 2001-07-30 | 2002-07-30 | Voltage regulator and semiconductor integrated circuit |
| DE60212771T DE60212771T2 (de) | 2001-07-30 | 2002-07-30 | Spannungsregler und integrierter Halbleiterschaltkreis |
| DE60225360T DE60225360T2 (de) | 2001-07-30 | 2002-07-30 | Spannungsregler und integrierter Halbleiterschaltkreis |
| US10/748,198 US6967470B2 (en) | 2001-07-30 | 2003-12-31 | Voltage regulator combining a series type regulator with a shunt type regulator having a constant current source |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001229374A JP3539940B2 (ja) | 2001-07-30 | 2001-07-30 | 電圧レギュレータ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004000583A Division JP3819002B2 (ja) | 2004-01-05 | 2004-01-05 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003044151A JP2003044151A (ja) | 2003-02-14 |
| JP3539940B2 true JP3539940B2 (ja) | 2004-07-07 |
Family
ID=19061730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001229374A Expired - Fee Related JP3539940B2 (ja) | 2001-07-30 | 2001-07-30 | 電圧レギュレータ |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6696822B2 (ja) |
| EP (2) | EP1622067B1 (ja) |
| JP (1) | JP3539940B2 (ja) |
| DE (2) | DE60225360T2 (ja) |
Families Citing this family (39)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3539940B2 (ja) * | 2001-07-30 | 2004-07-07 | 沖電気工業株式会社 | 電圧レギュレータ |
| JP2004062374A (ja) * | 2002-07-26 | 2004-02-26 | Seiko Instruments Inc | ボルテージ・レギュレータ |
| KR100528464B1 (ko) * | 2003-02-06 | 2005-11-15 | 삼성전자주식회사 | 스마트카드의 보안장치 |
| US7102338B2 (en) * | 2003-10-23 | 2006-09-05 | Intel Corporation | Multi-sense voltage regulator |
| JP4309891B2 (ja) * | 2004-01-30 | 2009-08-05 | 株式会社ルネサステクノロジ | 半導体集積回路装置及びそれを用いた非接触型ｉｃカード並びに携帯情報端末 |
| US7135912B2 (en) * | 2004-03-22 | 2006-11-14 | Texas Instruments Incorporated | Methods and systems for decoupling the stabilization of two loops |
| DE102004020576B4 (de) * | 2004-04-27 | 2007-03-15 | Infineon Technologies Ag | Datenverarbeitungsvorrichtung mit schaltbarer Ladungsneutralität und Verfahren zum Betreiben einer Dual-Rail-Schaltungskomponente |
| JP4390620B2 (ja) * | 2004-04-30 | 2009-12-24 | Ｎｅｃエレクトロニクス株式会社 | ボルテージレギュレータ回路 |
| CN1770611B (zh) * | 2004-11-06 | 2010-05-05 | 鸿富锦精密工业（深圳）有限公司 | 线性稳压电源电路 |
| US7274176B2 (en) * | 2004-11-29 | 2007-09-25 | Stmicroelectronics Kk | Regulator circuit having a low quiescent current and leakage current protection |
| JP4607608B2 (ja) * | 2005-02-04 | 2011-01-05 | 株式会社東芝 | 半導体集積回路 |
| US7285940B2 (en) * | 2005-09-07 | 2007-10-23 | Nxp B.V. | Voltage regulator with shunt feedback |
| KR100840035B1 (ko) * | 2006-06-20 | 2008-06-19 | 가부시끼가이샤 르네사스 테크놀로지 | 반도체 집적 회로 장치 및 그것을 이용한 비접촉형 ｉｃ카드 및 휴대 정보 단말기 |
| JP4855197B2 (ja) * | 2006-09-26 | 2012-01-18 | フリースケール セミコンダクター インコーポレイテッド | シリーズレギュレータ回路 |
| US8552698B2 (en) * | 2007-03-02 | 2013-10-08 | International Rectifier Corporation | High voltage shunt-regulator circuit with voltage-dependent resistor |
| US8174251B2 (en) * | 2007-09-13 | 2012-05-08 | Freescale Semiconductor, Inc. | Series regulator with over current protection circuit |
| JP4937078B2 (ja) * | 2007-10-22 | 2012-05-23 | 株式会社東芝 | 定電圧電源回路 |
| KR101369154B1 (ko) | 2007-12-11 | 2014-03-04 | 삼성전자주식회사 | 과전압 보호 기능을 갖는 션트 레귤레이터 및 이를 구비한반도체 장치 |
| JP5098742B2 (ja) * | 2008-03-26 | 2012-12-12 | ミツミ電機株式会社 | 定電圧電源回路 |
| JP2009258787A (ja) * | 2008-04-11 | 2009-11-05 | Toshiba Corp | 電源回路 |
| US7969127B1 (en) * | 2008-04-25 | 2011-06-28 | National Semiconductor Corporation | Start-up circuit for a shunt regulator |
| US7973518B2 (en) * | 2008-06-05 | 2011-07-05 | Intel Corporation | Low noise voltage regulator |
| US8278893B2 (en) | 2008-07-16 | 2012-10-02 | Infineon Technologies Ag | System including an offset voltage adjusted to compensate for variations in a transistor |
| US8148962B2 (en) | 2009-05-12 | 2012-04-03 | Sandisk Il Ltd. | Transient load voltage regulator |
| CN102006532B (zh) * | 2010-10-09 | 2014-07-02 | 昆腾微电子股份有限公司 | 供电设备、用于数字麦克风的处理芯片和数字麦克风 |
| US8782446B2 (en) * | 2012-01-19 | 2014-07-15 | Texas Instruments Incorporated | Security of cryptographic devices against differential power analysis |
| US9235222B2 (en) * | 2012-05-17 | 2016-01-12 | Rf Micro Devices, Inc. | Hybrid regulator with composite feedback |
| EP2857923B1 (en) * | 2013-10-07 | 2020-04-29 | Dialog Semiconductor GmbH | An apparatus and method for a voltage regulator with improved output voltage regulated loop biasing |
| WO2015100345A2 (en) * | 2013-12-23 | 2015-07-02 | Ess Technology, Inc. | Voltage regulator using both shunt and series regulation |
| US20150286232A1 (en) * | 2014-04-08 | 2015-10-08 | Fujitsu Limited | Voltage regulation circuit |
| DE102014212502B4 (de) | 2014-06-27 | 2018-01-25 | Dialog Semiconductor (Uk) Limited | Überspannungskompensation für einen Spannungsreglerausgang |
| US9513646B2 (en) * | 2014-11-26 | 2016-12-06 | Taiwan Semiconductor Manufacturing Company | Low dropout regulator |
| KR101748726B1 (ko) * | 2015-07-01 | 2017-06-19 | 엘에스산전 주식회사 | 회로차단기의 정전압 공급회로 |
| CN105159380B (zh) * | 2015-08-12 | 2017-01-18 | 西安航天动力试验技术研究所 | 一种多通道隔离恒压及恒流源 |
| US9946284B1 (en) | 2017-01-04 | 2018-04-17 | Honeywell International Inc. | Single event effects immune linear voltage regulator |
| US10234883B1 (en) * | 2017-12-18 | 2019-03-19 | Apple Inc. | Dual loop adaptive LDO voltage regulator |
| DE102020129614B3 (de) * | 2020-11-10 | 2021-11-11 | Infineon Technologies Ag | Spannungsregelschaltkreis und Verfahren zum Betreiben eines Spannungsregelschaltkreises |
| TWI782780B (zh) * | 2021-11-05 | 2022-11-01 | 美商矽成積體電路股份有限公司 | 低功率雙資料速率記憶體之電源管理電路及其管理方法 |
| CN116736925B (zh) * | 2022-12-21 | 2024-03-12 | 无锡迈尔斯通集成电路有限公司 | 零电流高精度使能电路 |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS573116A (en) * | 1980-06-06 | 1982-01-08 | Nec Corp | Converter |
| JPS60126811A (ja) | 1983-12-13 | 1985-07-06 | 株式会社エック | 可変コンデンサのステータ素子 |
| JPS60126811U (ja) * | 1984-01-31 | 1985-08-26 | 日本電気ホームエレクトロニクス株式会社 | 部分帰還型シヤントレギユレ−タ電源装置 |
| JPH0382363A (ja) * | 1989-08-23 | 1991-04-08 | Sharp Corp | 安定化電源回路 |
| US5608312A (en) * | 1995-04-17 | 1997-03-04 | Linfinity Microelectronics, Inc. | Source and sink voltage regulator for terminators |
| JPH10201088A (ja) | 1997-01-17 | 1998-07-31 | Hitachi Ltd | 定電圧電源回路および半導体集積回路並びにｉｃカード |
| EP0864956A3 (en) * | 1997-03-12 | 1999-03-31 | Texas Instruments Incorporated | Low dropout regulators |
| US5966004A (en) * | 1998-02-17 | 1999-10-12 | Motorola, Inc. | Electronic system with regulator, and method |
| FR2776410B1 (fr) * | 1998-03-20 | 2002-11-15 | Gemplus Card Int | Dispositifs pour masquer les operations effectuees dans une carte a microprocesseur |
| JP2000047740A (ja) | 1998-07-29 | 2000-02-18 | Mitsubishi Electric Corp | 電圧補助回路および半導体集積回路装置 |
| JP3315934B2 (ja) * | 1998-08-21 | 2002-08-19 | 東光株式会社 | 直列制御型レギュレータ |
| DE19907575A1 (de) * | 1999-02-23 | 2000-08-24 | Philips Corp Intellectual Pty | Schaltungsanordnung zum Liefern eines Speisestromes |
| JP2000348152A (ja) * | 1999-06-09 | 2000-12-15 | Hitachi Ltd | 非接触ｉｃカード |
| JP3781924B2 (ja) | 1999-08-30 | 2006-06-07 | ローム株式会社 | 電源回路 |
| JP2001134331A (ja) | 1999-11-01 | 2001-05-18 | Seiko Epson Corp | 半導体集積回路及びそれを用いた装置 |
| US6766455B1 (en) * | 1999-12-09 | 2004-07-20 | Pitney Bowes Inc. | System and method for preventing differential power analysis attacks (DPA) on a cryptographic device |
| US6201375B1 (en) * | 2000-04-28 | 2001-03-13 | Burr-Brown Corporation | Overvoltage sensing and correction circuitry and method for low dropout voltage regulator |
| DE10025834B4 (de) * | 2000-05-25 | 2005-07-14 | Hilti Ag | Einrichtung zur Erzeugung einer rauscharmen geregelten Hochspannung aus einer Niedervolt-Versorgungsquelle |
| JP3990100B2 (ja) | 2000-09-26 | 2007-10-10 | 株式会社東芝 | 非接触情報記録媒体 |
| US6333623B1 (en) * | 2000-10-30 | 2001-12-25 | Texas Instruments Incorporated | Complementary follower output stage circuitry and method for low dropout voltage regulator |
| JP3539940B2 (ja) * | 2001-07-30 | 2004-07-07 | 沖電気工業株式会社 | 電圧レギュレータ |
| US6548991B1 (en) * | 2002-01-19 | 2003-04-15 | National Semiconductor Corporation | Adaptive voltage scaling power supply for use in a digital processing component and method of operating the same |
| US6650093B1 (en) * | 2002-06-03 | 2003-11-18 | Texas Instruments Incorporated | Auxiliary boundary regulator that provides enhanced transient response |
-
2001
- 2001-07-30 JP JP2001229374A patent/JP3539940B2/ja not_active Expired - Fee Related
-
2002
- 2002-07-30 DE DE60225360T patent/DE60225360T2/de not_active Expired - Lifetime
- 2002-07-30 EP EP05108301A patent/EP1622067B1/en not_active Expired - Fee Related
- 2002-07-30 US US10/207,388 patent/US6696822B2/en not_active Expired - Lifetime
- 2002-07-30 EP EP02017155A patent/EP1282072B1/en not_active Expired - Fee Related
- 2002-07-30 DE DE60212771T patent/DE60212771T2/de not_active Expired - Lifetime
-
2003
- 2003-12-31 US US10/748,198 patent/US6967470B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003044151A (ja) | 2003-02-14 |
| US6696822B2 (en) | 2004-02-24 |
| EP1622067A1 (en) | 2006-02-01 |
| EP1282072B1 (en) | 2006-06-28 |
| US6967470B2 (en) | 2005-11-22 |
| DE60225360T2 (de) | 2009-03-12 |
| DE60225360D1 (de) | 2008-04-10 |
| US20030030417A1 (en) | 2003-02-13 |
| DE60212771T2 (de) | 2007-06-28 |
| EP1282072A1 (en) | 2003-02-05 |
| US20040150382A1 (en) | 2004-08-05 |
| EP1622067B1 (en) | 2008-02-27 |
| DE60212771D1 (de) | 2006-08-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3539940B2 (ja) | 電圧レギュレータ | |
| US7385378B2 (en) | Constant-voltage circuit, semiconductor device using the same, and constant-voltage outputting method providing a predetermined output voltage | |
| KR101255996B1 (ko) | 전압 레귤레이터 | |
| US8446215B2 (en) | Constant voltage circuit | |
| JP3825300B2 (ja) | 内部降圧回路 | |
| US7932707B2 (en) | Voltage regulator with improved transient response | |
| JP4859754B2 (ja) | 基準電圧発生回路及び基準電圧発生回路を使用した定電圧回路 | |
| EP3051378B1 (en) | Low dropout regulator circuit and method for controlling a voltage of a low dropout regulator circuit | |
| JPH0738056A (ja) | 半導体集積回路装置とその電源供給方法 | |
| JP3335183B2 (ja) | バッファ回路 | |
| JP4445780B2 (ja) | 電圧レギュレータ | |
| US6437638B1 (en) | Linear two quadrant voltage regulator | |
| JP4181695B2 (ja) | レギュレータ回路 | |
| JP3819002B2 (ja) | 半導体装置 | |
| US20020175663A1 (en) | Reference voltage generator tolerant to temperature variations | |
| US7196505B2 (en) | Device and method for low-power fast-response voltage regulator with improved power supply range | |
| CN113258878B (zh) | 振荡器 | |
| KR100307526B1 (ko) | 첨두전류제한회로 | |
| CN111650988A (zh) | 一种稳压器 | |
| KR20030054216A (ko) | 반도체기억소자의 이중 중간 전압 발생기 | |
| KR20000045330A (ko) | 반도체 기억소자의 선충전전압 발생회로 | |
| JP2001356828A (ja) | 基準電圧発生回路 | |
| KR20020006768A (ko) | 기준 전압 시프터 | |
| JP2000193690A (ja) | 電位レベル判定回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040105 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040323 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040323 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080402 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090402 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090402 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100402 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100402 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110402 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120402 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130402 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140402 Year of fee payment: 10 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |