JP4937078B2 - 定電圧電源回路 - Google Patents

Description

この発明は、一定の電圧を出力するように構成された定電圧電源回路に関する。

定電圧電源回路として、ＣＭＯＳ回路により構成されたシリーズリニアレギュレータと呼ばれる回路が知られている（例えば、特許文献１参照）。このシリーズリニアレギュレータは、内部に基準電圧を発生する基準電圧発生回路、基準電圧と出力電圧を比較するコンパレータ、及びコンパレータにより駆動されるｐＭＯＳトランジスタを備えている。ｐＭＯＳトランジスタは、入力電圧Ｖｉｎ（例えば電源電圧ＶＤＤ）を入力する入力端子と、この入力電圧Ｖｉｎを降圧・安定化させた出力電圧ＶＯＵＴを出力する出力端子との間に接続される。

出力側負荷が増大して出力電圧ＶＯＵＴが低下した場合、コンパレータの非反転入力端子の入力電圧が低下してコンパレータの出力電圧は低下する。これによりｐＭＯＳトランジスタのゲート電圧を低下させてｐＭＯＳトランジスタのオン抵抗を減少させ、出力端子に供給する電流を増やして出力電圧ＶＯＵＴを安定化させる。

一方、出力側負荷が減少して出力電圧ＶＯＵＴが上昇した場合、コンパレータの非反転入力端子の入力電圧が上昇し、コンパレータの出力電位は上昇する。これによりｐＭＯＳトランジスタのゲート電圧を上昇させてｐ型ＭＯＳトランジスタのオン抵抗を増大させ、出力端子に供給する電流を減らして出力電圧ＶＯＵＴを安定化させる。

出力トランジスタは大電流（最大で数百ｍＡ程度）が流れる場合においても小さな電圧低下(最大でも１００ｍＶ以下)に抑える必要があるため、ゲート幅の大きなトランジスタが使われる。このため、ゲート容量が大きくなる傾向にある。コンパレータをこのゲート容量を駆動可能なように設計することは可能であるが、それでも急激に出力電流が変化する場合においては、駆動遅れによる出力電圧変動が発生する虞がある。このため、コンパレータ等の回路構成を複雑にしその回路面積を増大させることなく出力変動を少なくしたボルテージレギュレータが望まれている。
特開平２００７−２１９８５６号公報

本発明は、簡易な構成により、回路面積の増大を招くことなく出力電圧変動を極力小さくすることのできる定電圧電源回路を提供するものである。

本発明の一態様に係る定電圧電源回路は、入力端子と出力端子との間に第１電流経路を形成するように接続されると共に第１制御端子に第１制御信号を入力されて前記第１電流経路に流れる電流を制御する第１出力トランジスタと、前記出力端子と接地端子との間に第２電流経路を形成するように接続されると共に第２制御端子に第２制御信号を入力されて前記第２電流経路に流れる電流を制御する第２出力トランジスタと、前記出力端子から出力される出力電圧が所定値以下となった場合に前記第１制御信号を出力して前記第１出力トランジスタのオン抵抗を低下させる第１コンパレータと、前記出力電圧が所定値以上となった場合に前記第２制御信号を出力して前記第２出力トランジスタを導通させて前記出力電圧を低下させる第２コンパレータと、前記第１出力トランジスタの前記第１制御端子の所定電位への充電を加速する加速回路と、前記第２制御信号の変化に基づき前記加速回路の動作を禁止する禁止回路とを備えたことを特徴とする。

この発明によれば、簡易な構成により、回路面積の増大を招くことなく、出力電圧変動を極力小さくすることのできる定電圧電源回路を提供することができる。

次に、本発明の実施の形態を、図面を参照して詳細に説明する。

［第１の実施の形態］
まず、本発明の第１の実施の形態に係る定電圧電源回路について、図面を参照して説明する。図１は、定電圧電源回路としてのシリーズレギュレータ１０の回路構成を示している回路図である。図２は、このシリーズレギュレータ１０の使用形態の一例を示している。

このシリーズレギュレータ１０は、入力端子１から入力電圧ＶＩＮ（例えば電源電圧ＶＤＤ）を与えられ、これを降圧・安定化させた一定の出力電圧ＶＯＵＴを出力端子２から出力する機能を有する回路である。また、このシリーズレギュレータ１０は、回路の動作の開始を指示するチップイネーブル信号を入力するためのチップイネーブル端子３と、接地電位ＶＳＳを与えられる接地端子４を備えている。

一例として、このシリーズレギュレータ１０は、図２に示すように、電源回路２０から出力された電源電圧ＶＤＤを入力電圧として、出力電圧ＶＯＵＴを、例えばＣＰＵ３１を含む半導体集積回路３０に出力するものとして利用され得る。半導体集積回路３０における負荷電流は、例えば半導体集積回路３０が動作中か、それとも待機中であるか等によって変化する。このような場合であっても、出力電圧ＶＯＵＴの変動をできるだけ小さくするよう、シリーズレギュレータ１０は構成されている。本実施の形態では、シリーズレギュレータ１０は、出力電圧ＶＯＵＴの安定化のため、負荷電流の変動を検知したＣＰＵ３１から入力信号Ｗａｋｅｕｐを受信する。

図１に戻って、シリーズレギュレータ１０の構成の詳細を説明する。このシリーズレギュレータ１０は、ｐ型ＭＯＳトランジスタ１１Ａ、ｎ型ＭＯＳトランジスタ１１Ｂ、オペアンプ１２Ａ、１２Ｂ、分割抵抗１３、基準電圧発生回路１４、インバータチェーン回路１５、及び放電回路１７を備えている。なお、シリーズレギュレータ１０は、それ単体からなるディスクリート回路として構成されていてもよいし、半導体集積回路に含まれる一部の回路として構成されていてもよい。

ｐ型ＭＯＳトランジスタ１１Ａは、入力端子１と出力端子２との間に接続された出力トランジスタであり、そのゲートにはオペアンプ１２Ａの出力端子が接続されている。後述するように、このｐ型ＭＯＳトランジスタ１１Ａは、出力端子２からの出力電圧ＶＯＵＴの変化に応じてゲートに入力されるゲート電圧を制御される。これにより出力電圧ＶＯＵＴが一定の値に制御される。

ｎ型ＭＯＳトランジスタ１１Ｂは、出力端子２と接地端子４との間に接続された出力トランジスタであり、そのゲートにはオペアンプ１２Ｂの出力端子が接続されている。後述するように、このｎ型ＭＯＳトランジスタ１１Ｂは、出力電圧ＶＯＵＴの変化に応じてゲートに入力されるゲート電圧を制御される。これにより、出力電圧ＶＯＵＴが一定の値に制御される。

より具体的に説明すると、オペアンプ１２Ａは、出力電圧ＶＯＵＴを分割抵抗１３にて所定の抵抗分割比で分割した電圧Ｖｍｔｒと、基準電圧発生回路１４で発生させた基準電圧Ｖｒｅｆとを比較増幅してゲート信号Ｖｇａを出力するコンパレータである。すなわち、オペアンプ１２Ａは、出力電圧ＶＯＵＴが所定値以下に小さくなった場合に、ゲート信号Ｖｇａを変化させて、ｐ型ＭＯＳトランジスタ１１Ａのオン抵抗を小さくする制御を実行する。これにより、ｐ型ＭＯＳトランジスタ１１Ａのドレイン電圧すなわち出力電圧ＶＯＵＴが一定の値に制御される。

オペアンプ１２Ｂは、オペアンプ１２Ａと同様に、電圧Ｖｍｔｒと、基準電圧発生回路１４で発生させた基準電圧Ｖｒｅｆとを比較増幅してゲート信号Ｖｇｂを出力する。すなわち、オペアンプ１２Ｂは、出力電圧ＶＯＵＴが所定値以上に大きくなった場合に、ゲート信号Ｖｇｂを変化させて、ｎ型ＭＯＳトランジスタ１１Ｂを導通させ、出力電圧ＶＯＵＴを低下させる制御を実行する。このオペアンプ１２Ｂも、オペアンプ１２Ａと同様に、出力電圧ＶＯＵＴを一定の値に制御する機能を有する。

基準電圧発生回路１４は、入力電圧である電源電圧ＶＤＤと接地電位ＶＳＳとを供給されて動作する、所謂バンドギャップリファレンス回路から構成される。バンドギャップリファレンス回路は、電圧変動が少なく、且つ温度変化の少ない安定した、例えば、１．２Ｖの基準電圧Ｖｒｅｆを発生する。

インバータチェーン回路１５は、チップイネーブル端子３から入力されたチップイネーブル信号ＣＥの入力を受けてオペアンプ１２Ａ、１２Ｂを活性化させる信号を出力するものである。

放電回路１７は、半導体集積回路３０における出力電流の変化がＣＰＵ３１により検知された場合に、前述の入力信号Ｗａｋｅｕｐの入力を受け、ｐ型ＭＯＳトランジスタ１１Ａのゲート端子の電圧を接地電位ＧＮＤまで放電するのを加速させる機能を有する。出力電圧ＶＯＵＴが低下した場合には、オペアンプ１２Ａも、ｐ型ＭＯＳトランジスタ１１Ａのゲート端子の電圧を低下させて出力電圧ＶＯＵＴを一定に保つよう作用するが、ｐ型ＭＯＳトランジスタ１１Ａのゲート容量が大きい場合、オペアンプ１２Ａのみではこのゲート容量を放電するのには一般的に不十分である。放電回路１７は、この場合において、ｐ型ＭＯＳトランジスタ１１Ａのゲート容量の寄生容量に蓄積された電荷を迅速に放電することを補助して、出力電圧ＶＯＵＴの安定化させることができる。

より具体的に、放電回路１７は、ｎ型ＭＯＳトランジスタ２１、２２及びインバータ２４から構成される。ｎ型ＭＯＳトランジスタ２１及び２２は、ｐ型ＭＯＳトランジスタ１１Ａのゲート端子と接地電位ＧＮＤとの間に直列接続されている。ｎ型ＭＯＳトランジスタ２１は、そのゲートに前述の入力信号Ｗａｋｅｕｐを入力されている。ここで、入力信号Ｗａｋｅｕｐは、通常は”Ｌ”であり、例えば３０ｎＳ程度の短い期間だけ”Ｈ”に立ち上がる１パルスの信号である。

ｎ型ＭＯＳトランジスタ２２は、前述のゲート信号Ｖｇｂを、インバータ２４を介してゲートに入力されている。これにより、ｎ型ＭＯＳトランジスタ２２は、入力信号Ｗａｋｅｕｐの状態にかかわらず、放電回路１７による放電を禁止する機能を有する。換言すれば、ｎ型ＭＯＳトランジスタ２１は、ｐ型ＭＯＳトランジスタ１１Ａのゲートへの所定電位への充電を加速する加速回路として機能し、ｎ型ＭＯＳトランジスタ２２は、その加速回路であるｎ型ＭＯＳトランジスタ２１の動作を禁止する禁止回路として機能する。

次に、このシリーズレギュレータ１０の放電回路１７の動作を説明する。

例えばＣＰＵ３１にて負荷電流の増加が検知されて、３０ｎＳ程度の短い期間入力信号Ｗａｋｅｕｐが”Ｌ”から”Ｈ”に立ち上がると、ｎ型ＭＯＳトランジスタ２１がターンオンして、これによりｐ型ＭＯＳトランジスタ１１Ａのゲートの寄生容量に蓄積された電荷は放電される。入力信号Ｗａｋｅｕｐが”Ｈ”から”Ｌ”に立ち下がると、ｎ型ＭＯＳトランジスタ２１はターンオフし、ｐ型ＭＯＳトランジスタ１１Ａのゲートの放電は停止される。その後、オペアンプ１２Ａが出力電圧ＶＯＵＴの減少を検知してｐ型ＭＯＳトランジスタ１１Ａをターンオンしてそのオン抵抗を低下させると、出力電圧ＶＯＵＴは増加する。このとき、ｐ型ＭＯＳトランジスタ１１Ａのゲートは既に放電され大電流を流す準備が整っているので、すみやかに定常状態へと移行できる。

図３に、第１の実施の形態のシリーズレギュレータ１０における動作、及び従来のシリーズレギュレータ（図１から放電回路１７を取り除いたもの）の動作のシミュレーション波形（出力電流ＩＯＵＴ、出力電圧ＶＯＵＴ、入力信号Ｗａｋｅｕｐ）を示す。図３の中で、時刻ｔ１〜ｔ５は従来のシリーズレギュレータの動作を示す波形であり、時刻ｔ５以降は、本実施の形態のシリーズレギュレータ１０の動作を示す波形である。

従来のシリーズレギュレータにおいて、時刻ｔ１に出力電流ＩＯＵＴが０から１００ｍＡに立ち上がると（波形Ａ）、出力電圧ＶＯＵＴには、符号Ｆ１で示すように一時的ではあるが大きなドロップが生じた。同様に、時刻ｔ３に出力電流ＩＯＵＴが０から２００ｍＡに立ち上がると（波形Ｂ）、出力電圧ＶＯＵＴには、符号Ｆ２で示すように一時的ではあるが更に大きなドロップが生じた。なお、波形Ｆ１、Ｆ２のようなドロップの後は、ｐ型ＭＯＳトランジスタ１１Ａの作用により、出力電圧ＶＯＵＴは上昇し、その後、ｎ型ＭＯＳトランジスタ１１Ｂの作用により、元の値に収束する。

これに対し、本実施の形態のシリーズレギュレータ１０においては、たとえば時刻ｔ５で出力電流ＩＯＵＴが０から１００ｍＡへ増加したこと（波形Ｃ）がＣＰＵ３１によって検知され、入力信号Ｗａｋｅｕｐ（波形Ｅ１）を出力される。この入力信号Ｗａｋｅｕｐにより、ｐ型ＭＯＳトランジスタ１１Ａのゲートは放電され、その結果、符号Ｆ３で示すように、出力電圧ＶＯＵＴのドロップは、Ｆ１に比べ小さくなっている。出力電流ＩＯＵＴの変化が０から２００ｍＡと大きかった場合（波形Ｅ２、波形Ｄ）も、ドロップ幅はＦ３の場合より大きいが、Ｆ１、Ｆ２の場合よりも小さくなっている。

なお、出力電流ＩＯＵＴの増加は無かったにも拘わらず何らかの理由により入力信号Ｗａｋｅｕｐが立ち上がった場合（波形Ｅ３）でも、出力電圧ＶＯＵＴに大きな変化はなかった。これは、入力信号Ｗａｋｅｕｐが３０ｎＳ程度の短い時間立ち上がるのみであるので、ｐ型ＭＯＳトランジスタ１１Ａはゲートの寄生容量の蓄積電荷が放電されるのみで実質的にターンオンしない為と考えられる。

図４は、本実施の形態の効果を示す。図４は、出力電流ＩＯＵＴの変化に対する入力信号Ｗａｋｅｕｐの出力遅延時間と、縦軸を出力電圧ＶＯＵＴのドロップ幅との関係を示すグラフである。

図４のグラフ中、曲線４１〜４４は、放電回路１７が無い従来のシリーズレギュレータ（入力信号Ｗａｋｅｕｐも出力されない）場合である。そのうち、曲線４１は、出力電流ＩＯＵＴが０から２００ｍＡに増加した場合であり、曲線４２は出力電流ＩＯＵＴが０から１００ｍＡに増加した場合であり、曲線４３は、出力電流ＩＯＵＴが１ｍＡ（あらかじめ意図的に流される）から２００ｍＡに増加した場合であり、曲線４４は出力電流ＩＯＵＴが１ｍＡから１００ｍＡに増加した場合である。いずれの場合にも、出力電圧ＶＯＵＴのドロップ幅は８０ｍＶ以上であり、最新の半導体集積回路において一般的に許容可能な６０ｍＶよりも大きい。

一方、本実施の形態のように、放電回路１７を設け、出力電流の増加が検知された場合に入力信号Ｗａｋｅｕｐを出力する場合には、曲線４５、４６のように、出力電圧ＶＯＵＴのドロップ幅を小さくすることができる。そして、入力信号Ｗａｋｅｕｐの遅延時間が小さくなればなるほど、ドロップ幅を小さくすることができる。このグラフによれば、遅延時間を１２ｎＳ以内とすることにより、出力電圧ＶＯＵＴのドロップ幅を６０ｍＶ以内に抑えることができる。

［第２の実施の形態］
次に、本発明の第２の実施の形態を図５を参照して説明する。図５は、本発明の実施の形態に係るシリーズレギュレータ１０のうち、放電回路１７付近の主要部の構成のみを示している。その他の部分は第１の実施の形態（図１）と同様であるので、以下ではその詳細な説明は省略する。

この実施の形態では、ＣＰＵ３１が出力する入力信号Ｗａｋｅｕｐ´は、３０ｎＳ程度の短いパルス幅を有するパルス信号ではなく、出力電流ＩＯＵＴの減少が検知されたときに”Ｌ”から”Ｈ”に立ち上がり、その後”Ｈ”を維持する信号である。

出力側負荷である半導体集積回路３０内のＣＰＵ３１において入力信号Ｗａｋｅｕｐ´のパルス幅まで制御する余裕が無い場合もある。このような場合、図５に示すようなパルス発生回路５０を設けることで、ＣＰＵ３１の負荷を軽減すると共に、より正確にパルス幅を制御することが可能になる。

このパルス発生回路５０は一例として、図５に示すように、インバータチェーン回路５１、ＮＡＮＤゲート５２及びインバータ５３を備えている。インバータチェーン回路５１は、前述の入力信号Ｗａｋｅｕｐ´を所定時間遅延させるため、複数のインバータを縦続接続してなる。

ＮＡＮＤゲート５２は、入力信号Ｗａｋｅｕｐ´と、インバータチェーン回路５１の出力信号との論理積の否定値としての信号を出力する。インバータ５３は、ＮＡＮＤゲート５２の出力信号を入力され、その出力信号の反転信号である入力信号Ｗａｋｅｕｐをｎ型ＭＯＳトランジスタ２１のゲートに供給する。この入力信号Ｗａｋｅｕｐのパルス幅は、インバータチェーン回路５１におけるインバータの縦続接続数によって変えることができる。

［第３の実施の形態］
次に、本発明の第３の実施の形態を図６を参照して説明する。図６は、本発明の第３の実施の形態に係るシリーズレギュレータ１０のうち、放電回路１７付近の主要部の構成のみを示している。その他の部分は第１の実施の形態（図１）と同様であるので、以下ではその詳細な説明は省略する。

この実施の形態では、第２の実施の形態と同様、入力信号Ｗａｋｅｕｐ´は、３０ｎＳ程度の短いパルス幅を有するパルス信号ではなく、出力電流ＩＯＵＴの減少が検知されたときに”Ｌ”から”Ｈ”に立ち上がり、その後”Ｈ”を維持する信号である。このような入力信号Ｗａｋｅｕｐ´から、パルス幅３０ｎＳ程度の入力信号Ｗａｋｅｕｐを生成するため、カウンタ回路６０が設けられている。
カウンタ回路６０は、この入力信号Ｗａｋｅｕｐ´と、例えば周期５ｎＳ程度のクロック信号ＣＬＫを入力されている。そしてカウンタ回路６０は、入力信号Ｗａｋｅｕｐ´が”Ｌ”から”Ｈ”となった後、出力信号である入力信号Ｗａｋｅｕｐを”Ｌ”から”Ｈ”とし、所定のクロック信号ＣＬＫのクロック数をカウントした後、入力信号Ｗａｋｅｕｐを再び”Ｌ”に戻す。これにより、入力信号Ｗａｋｅｕｐのパルス幅を任意の幅に制御することができる。

［第４の実施の形態］
次に、本発明の第４の実施の形態を図７を参照して説明する。図７は、本発明の実施の形態に係るシリーズレギュレータ１０のうち、放電回路１７付近の主要部の構成のみを示している。その他の部分は第１の実施の形態（図１）と同様であるので、以下ではその詳細な説明は省略する。

この実施の形態では、第２の実施の形態と同様、入力信号Ｗａｋｅｕｐ´は、３０ｎＳ程度の短いパルス幅を有するパルス信号ではなく、出力電流ＩＯＵＴの減少が検知されたときに”Ｌ”から”Ｈ”に立ち上がり、その後”Ｈ”を維持する信号である。この実施の形態では、図６に示すように、ｎ型ＭＯＳトランジスタ２２及びインバータ回路２４を省略し、代わりに、インバータチェーン回路２５、ＮＡＮＤゲート２６Ａ、ＮＡＮＤゲート２６Ｂ、ＳＲフリップフロップ回路２７、ＡＮＤゲート２８を備えている。インバータチェーン回路２５及びＮＡＮＤゲート２６Ｂは、上記の入力信号Ｗａｋｅｕｐ´を入力信号として、短時間”Ｈ”に立ち上がるパルス信号Ｗａｋｅｕｐ２を出力する。

この負論理のパルス信号Ｗａｋｅｕｐ２が立ち下がると、ＳＲフリップフリップ回路２７の出力信号は”Ｈ”にセットされる。ＡＮＤゲート２８は、この出力信号”Ｈ”と、入力信号Ｗａｋｅｕｐ’がいずれも”Ｈ”であれば、入力信号Ｗａｋｅｕｐを”Ｈ”として出力する。

一方、ＮＡＮＤゲート２６Ａは、入力信号Ｗａｋｅｕｐ´と、オペアンプ１２Ｂの出力信号を入力信号とし、その出力信号をＳＲフリップフロップ回路のリセット端子に出力するように構成されている。

この実施の形態では、ＮＡＮＤゲート２６Ａ、ＳＲフリップフロップ回路２７、及びＡＮＤゲート２８により、加速回路を構成するｎ型ＭＯＳトランジスタ２１の動作を禁止する禁止回路が構成されている。すなわち、入力信号Ｗａｋｅｕｐ´が”Ｌ”から”Ｈ”に立ち上がると、入力信号Ｗａｋｅｕｐ２が短い期間立ちあがり、ＳＲフリップフロップ回路２７をセットする。ＡＮＤゲート２８は、”Ｈ”に立ち上がった入力信号Ｗａｋｅｕｐ´と、ＳＲフリップフロップ回路２７の出力信号との論理積となる入力信号Ｗａｋｅｕｐ＝”Ｈ”を出力し、ｎ型ＭＯＳトランジスタ２１をターンオンして、ｐ型ＭＯＳトランジスタ１１Ａのゲートの放電を加速させる。

一方、入力信号Ｗａｋｅｕｐ´＝”Ｈ”の状況下において、何らかの理由により出力電流ＩＯＵＴが増加し、出力電圧ＶＯＵＴが所定値以上に上昇したことがオペアンプ１２Ｂによって検出され、ゲート信号Ｖｇｂが”Ｈ”にされると、ＮＡＮＤゲート２６Ａの出力信号は”Ｌ”となり、これによりＳＲフリップフロップ回路２７はリセットされ、その出力信号は”Ｌ”となる。これにより、入力信号Ｗａｋｅｕｐは”Ｌ”となり、ｎ型ＭＯＳトランジスタ２１はターンオフされる。すなわち、加速回路を構成するｎ型ＭＯＳトランジスタ２１の動作が禁止される。

なお、この実施の形態では、入力信号Ｗａｋｅｕｐ´の”Ｌ”から”Ｈ”への立ち上がり時のみＮＡＮＤゲート２６Ｂからパルス信号である入力信号Ｗａｋｅｕｐ２を出力し、入力信号Ｗａｋｅｕｐ´の”Ｈ”から”Ｌ”への立ち下がり時にはパルス信号は出力しない。このようにしているのは、ＮＡＮＤゲート２６ＡからいつＳＲフリップフロップ回路２７をリセットする信号が出力されるか判らないので、ＳＲフリップフロップ回路２７の入力が禁止ステート（ＬＬ）となるのを防ぐ必要があるためである。

また、ＡＮＤゲート２８は設けられているのは、以下の理由のためである。すなわち、ＳＲフリップフロップ回路２７が、電源投入時に”Ｈ”にセットされるか”Ｌ”にセットされるかわからず、万一出力信号が”Ｈ”となった場合に、ｎ型ＭＯＳトランジスタ２１が無闇にターンオンされることになってしまうため、これを防止する必要があるためである。これによれば、電源投入時においてＳＲフリップフロップ回路２７のリセット動作を行う必要がなくなり、初期設定動作が簡便になる。

この実施の形態では、入力信号Ｗａｋｅｕｐ´が”Ｌ”から”Ｈ”になったことをＳＲフリップフロップ回路２７で記憶し、その後、一旦減少した出力電圧ＶＯＵＴが元の値以上となって所定値を超えてしまった場合には、このＳＲフリップフロップ回路２７がリセットされ、ｎ型ＭＯＳトランジスタ２１はターンオフされる。このため、出力電圧ＶＯＵＴをより一層安定化させることが可能となっている。

なお、この実施の形態において、図８に示すように、ＳＲフリップフロップ回路２７の出力信号を、３端子入力としたＮＡＮＤゲート２６Ａにフィードバックさせるようにしてもよい。図７の構成の場合、入力信号Ｗａｋｅｕｐ´が”Ｈ”の状態の場合、ＮＡＮＤゲート２６Ａにはリーク電流が流れることになるが、この図８の構成の場合、ＳＲフリップフロップ回路２７のリセット後はリーク電流が流れない。従って、図７に比べても消費電力を低減することが可能である。

［変形例他］
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、上記実施の形態では、オペアンプ１２Ａと１２Ｂで同一の基準電圧発生回路１４で発生させた同一の基準電圧Ｖｒｅｆを用いていたが、分割抵抗等を用いて、異なる基準電圧を用いるようにすることも可能である。

また、オペアンプ１２Ａと１２Ｂとでそれぞれ異なる基準電圧発生回路を用意することも可能である。

また、上記の実施の形態では、禁止回路として、ｎ型ＭＯＳトランジスタ２１と直列接続されたｎ型ＭＯＳトランジスタ２２を採用したが、本発明はこれに限定されるものではなく、要は、加速回路を構成するトランジスタ等の動作を不可能にするものであればよい。たとえば、図９に示すように、インバータ３１、ＮＯＲゲート３２により禁止回路を構成することも可能である。この図６において、前記の実施の形態と同一の構成要素に対しては同一の符号を付し、以下ではその詳細な説明は省略する。

このインバータ３１は、出力電流ＩＯＵＴの減少が検知されたときに”Ｌ”から”Ｈ”に立ち上がりその後”Ｈ”を維持する入力信号Ｗａｋｅｕｐ´を入力信号して、その反転信号を出力する。一方、ＮＯＲゲート３２は、インバータ３１の出力信号と、前述のオペアンプ１２Ｂの出力信号とを供給されている。この構成により、オペアンプ１２Ｂが出力電圧ＶＯＵＴの上昇を検知して”Ｈ”を出力している場合には、たとえ信号Ｗａｋｅｕｐ´が”Ｈ”であっても、ｎ型ＭＯＳトランジスタ２１はターンオンしない。すなわち、インバータ７１とＮＯＲゲート７２は、加速回路の動作を禁止する禁止回路として機能している。その他、禁止回路の構成は、上述の機能を提供するものである限り、様々な形態のものが考えられる。

定電圧電源回路としてのシリーズレギュレータ１０の回路構成を示している回路図である。 このシリーズレギュレータ１０の使用形態の一例を示している。 第１の実施の形態のシリーズレギュレータ１０における動作、及び従来のシリーズレギュレータ（図１から放電回路１７を取り除いたもの）の動作のシミュレーション波形（出力電流ＩＯＵＴ、出力電圧ＶＯＵＴ、入力信号Ｗａｋｅｕｐ）を示す。 第１の実施の形態の効果を説明する。 本発明の第２の実施の形態の主要部の構成を示す回路図である。 本発明の第３の実施の形態の主要部の構成を示す回路図である。 本発明の第４の実施の形態の主要部の構成を示す回路図である。 本発明の第４の実施の形態の変形例の主要部の構成を示す回路図である。 本発明の実施の形態の変形例を示す回路図である。

符号の説明

１・・・入力端子、 ２・・・出力端子、 ３・・・チップイネーブル端子、 ４・・・接地端子、 １０・・・シリーズレギュレータ、 １１Ａ・・・ｐ型ＭＯＳトランジスタ、 １１Ｂ・・・ｎ型ＭＯＳトランジスタ、 １２Ａ、１２Ｂ・・・オペアンプ、 １３・・・分割抵抗、 １４・・・基準電圧発生回路、 １５・・・インバータ回路、 １６・・・電流制限回路、 １７・・・放電回路、 ２０・・・電源回路、 ２１、２２・・・ｎ型ＭＯＳトランジスタ、 ２４・・・インバータ、 ２５・・・インバータチェーン回路、 ２６Ａ、２６Ｂ・・・ＮＡＮＤゲート、 ２７・・・ＳＲフリップフロップ回路、 ２８・・・ＮＡＮＤゲート、
３０・・・半導体集積回路、 ３１・・・ＣＰＵ、 ５０・・・パルス発生回路、 ５１・・・インバータチェーン回路、 ５２・・・ＮＡＮＤゲート、 ５３・・・インバータ、 ６０・・・カウンタ回路、 ７１・・・インバータ、 ７２・・・ＮＯＲゲート。

Claims (5)

1. 入力端子と出力端子との間に第１電流経路を形成するように接続されると共に第１制御端子に第１制御信号を入力されて前記第１電流経路に流れる電流を制御する第１出力トランジスタと、
   前記出力端子と接地端子との間に第２電流経路を形成するように接続されると共に第２制御端子に第２制御信号を入力されて前記第２電流経路に流れる電流を制御する第２出力トランジスタと、
   前記出力端子から出力される出力電圧が所定値以下となった場合に前記第１制御信号を出力して前記第１出力トランジスタのオン抵抗を低下させる第１コンパレータと、
   前記出力電圧が所定値以上となった場合に前記第２制御信号を出力して前記第２出力トランジスタを導通させて前記出力電圧を低下させる第２コンパレータと、
   前記第１出力トランジスタの前記第１制御端子の所定電位への充電を加速する加速回路と
   前記第２制御信号の変化に基づき前記加速回路の動作を禁止する禁止回路と
   を備えたことを特徴とする定電圧電源回路。
2. 前記加速回路及び前記禁止回路は、
   前記第１出力トランジスタのゲートと前記所定電位を供給する端子との間に直列接続された第１トランジスタと第２トランジスタとにより構成される
   ことを特徴とする請求項１記載の定電圧電源回路。
3. 前記加速回路は、前記出力端子における出力電流の増加が予測される場合において外部から出力される指令信号に基づいて動作を開始することを特徴とする請求項１記載の定電圧電源回路。
4. 前記指令信号は、前記出力端子に接続される出力側負荷における出力電流の変化が検知された場合にその論理が切り替わるようにされた請求項３記載の定電圧電源回路。
5. 前記指令信号が第１論理から第２論理に立ち上がった場合に第１状態にセットされる一方前記第２制御信号が変化した場合に第２状態にセットされるフリップフロップ回路を備え、
   前記フリップフロップ回路が前記第１状態にあるときに前記加速回路を動作可能とし、前記フリップフロップ回路が前記第２状態にあるときに前記加速回路の動作を禁止するように構成された
   ことを特徴とする請求項３記載の定電圧電源回路。

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