JP2953887B2 - ボルテージレギュレータ - Google Patents
ボルテージレギュレータInfo
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- JP2953887B2 JP2953887B2 JP30941992A JP30941992A JP2953887B2 JP 2953887 B2 JP2953887 B2 JP 2953887B2 JP 30941992 A JP30941992 A JP 30941992A JP 30941992 A JP30941992 A JP 30941992A JP 2953887 B2 JP2953887 B2 JP 2953887B2
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- JP
- Japan
- Prior art keywords
- transistor
- input terminal
- terminal
- voltage
- power supply
- Prior art date
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- Expired - Lifetime
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- Continuous-Control Power Sources That Use Transistors (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はオフリーク電流による出
力電圧の変動を抑えたボルテージレギュレータに関す
る。
力電圧の変動を抑えたボルテージレギュレータに関す
る。
【０００２】
【従来の技術】従来のボルテージレギュレータは、図３
に示すように、オペアンプＯＰ３と、Ｐチャネルトラン
ジスタＱ３と、抵抗Ｒ４，Ｒ５とで構成されている。即
ち、オペアンプＯＰ３の出力端をＰチャネルトランジス
タＱ３のゲートに接続し、そのソースを電源端子１に接
続し、ドレインを出力端子４及び抵抗Ｒ４，Ｒ５を介し
て電源端子２に接続する。また、オペアンプＯＰ３の反
転入力端には入力端子３を接続し、非反転入力端には抵
抗Ｒ４，Ｒ５の分圧電圧を入力させている。この構成に
よれば、電源端子１に電源を加え、電源端子２を接地し
たとき、入力端子３に入力される電圧ＶＩと、出力端子
４から出力される電圧ＶＯと、抵抗Ｒ４，Ｒ５の抵抗値
の関係は次のようになる。 ＶＯ＝ＶＩ（Ｒ４／Ｒ５＋１） つまり、出力電圧ＶＯは入力電圧ＶＩと抵抗Ｒ４，Ｒ５
の比で決められる。
に示すように、オペアンプＯＰ３と、Ｐチャネルトラン
ジスタＱ３と、抵抗Ｒ４，Ｒ５とで構成されている。即
ち、オペアンプＯＰ３の出力端をＰチャネルトランジス
タＱ３のゲートに接続し、そのソースを電源端子１に接
続し、ドレインを出力端子４及び抵抗Ｒ４，Ｒ５を介し
て電源端子２に接続する。また、オペアンプＯＰ３の反
転入力端には入力端子３を接続し、非反転入力端には抵
抗Ｒ４，Ｒ５の分圧電圧を入力させている。この構成に
よれば、電源端子１に電源を加え、電源端子２を接地し
たとき、入力端子３に入力される電圧ＶＩと、出力端子
４から出力される電圧ＶＯと、抵抗Ｒ４，Ｒ５の抵抗値
の関係は次のようになる。 ＶＯ＝ＶＩ（Ｒ４／Ｒ５＋１） つまり、出力電圧ＶＯは入力電圧ＶＩと抵抗Ｒ４，Ｒ５
の比で決められる。
【０００３】
【発明が解決しようとする課題】上述した従来のボルテ
ージレギュレータは、電源電圧を通常よりも低い電圧で
使用したい場合（例えば２Ｖ以下）、Ｐチャネルトラン
ジスタＱ３のしきい値電圧ＶＴを低く設定する必要があ
る。また、出力端子４が無負荷の状態では電源電圧が低
いため、ＰチャネルトランジスタＱ３のゲート・ソース
間電圧をＶＴ以下にバイアスし、出力端子４に負荷電流
が流れたときに、ＰチャネルトランジスタＱ３のゲート
・ソース間電圧を大きく取れるようにする必要がある。
そのため、オペアンプＯＰ３の出力は、略電源近くでバ
イアスさせなければならい。
ージレギュレータは、電源電圧を通常よりも低い電圧で
使用したい場合（例えば２Ｖ以下）、Ｐチャネルトラン
ジスタＱ３のしきい値電圧ＶＴを低く設定する必要があ
る。また、出力端子４が無負荷の状態では電源電圧が低
いため、ＰチャネルトランジスタＱ３のゲート・ソース
間電圧をＶＴ以下にバイアスし、出力端子４に負荷電流
が流れたときに、ＰチャネルトランジスタＱ３のゲート
・ソース間電圧を大きく取れるようにする必要がある。
そのため、オペアンプＯＰ３の出力は、略電源近くでバ
イアスさせなければならい。
【０００４】一般的にＭＯＳトランジスタのオフリーク
電流はＶＴが低くなれば増大し、更に温度に対して指数
関数的に増大するという性質をもっている。そのため、
出力端子４が無負荷で温度が高いとき、オペアンプＯＰ
３の出力ゲインがないのでＰチャネルトランジスタＱ３
のオフリーク電流が抵抗Ｒ４，Ｒ５に流れて出力電圧Ｖ
Ｏが高くなるという問題がある。つまり、安定したボル
テージレギュレータとして使用できなくなる。本発明の
目的は、トランジスタのオフリーク電流が増大した場合
でも、出力電圧の変動を抑制することが可能なボルテー
ジレギュレータを提供することにある。
電流はＶＴが低くなれば増大し、更に温度に対して指数
関数的に増大するという性質をもっている。そのため、
出力端子４が無負荷で温度が高いとき、オペアンプＯＰ
３の出力ゲインがないのでＰチャネルトランジスタＱ３
のオフリーク電流が抵抗Ｒ４，Ｒ５に流れて出力電圧Ｖ
Ｏが高くなるという問題がある。つまり、安定したボル
テージレギュレータとして使用できなくなる。本発明の
目的は、トランジスタのオフリーク電流が増大した場合
でも、出力電圧の変動を抑制することが可能なボルテー
ジレギュレータを提供することにある。
【０００５】
【課題を解決するための手段】本発明は、第１電源と第
２電源との間に一導電チャネル型の第１のトランジスタ
のソース・ドレインと第１乃至第３の抵抗を直列に接続
し、前記第１のトランジスタと第１の抵抗との接続点に
出力端子を接続し、反転入力端を入力端子に、非反転入
力端を前記第１と第２の抵抗の接続点にそれぞれ接続し
た第１のオペアンプの出力端を前記第１のトランジスタ
のゲートに接続し、前記第１乃至第３の抵抗と並列に逆
導電チャネル型の第２のトランジスタのソース・ドレイ
ンを接続し、反転入力端を前記入力端子に、非反転入力
端を前記第２の抵抗と第３の抵抗の接続点にそれぞれ接
続した第２のオペアンプの出力端を前記第２のトランジ
スタのゲートに接続する。
２電源との間に一導電チャネル型の第１のトランジスタ
のソース・ドレインと第１乃至第３の抵抗を直列に接続
し、前記第１のトランジスタと第１の抵抗との接続点に
出力端子を接続し、反転入力端を入力端子に、非反転入
力端を前記第１と第２の抵抗の接続点にそれぞれ接続し
た第１のオペアンプの出力端を前記第１のトランジスタ
のゲートに接続し、前記第１乃至第３の抵抗と並列に逆
導電チャネル型の第２のトランジスタのソース・ドレイ
ンを接続し、反転入力端を前記入力端子に、非反転入力
端を前記第２の抵抗と第３の抵抗の接続点にそれぞれ接
続した第２のオペアンプの出力端を前記第２のトランジ
スタのゲートに接続する。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例の回路図である。図１のよ
うに、オペアンプＯＰ１，ＯＰ２と、Ｐチャネルトラン
ジスタＱ１と、ＮチャネルトランジスタＱ２と、抵抗Ｒ
１，Ｒ２，Ｒ３で構成されている。即ち、オペアンプＯ
Ｐ１の出力端をＰチャネルトランジスタＱ１のゲートに
接続し、そのソースを電源端子１に接続し、ドレインを
出力端子４及び抵抗Ｒ１，Ｒ２，Ｒ３を介して電源端子
２に接続する。また、オペアンプＯＰ１の反転入力端に
は入力端子３を接続し、非反転入力端には抵抗Ｒ１，Ｒ
２の接続点の分圧電圧を入力させている。一方、オペア
ンプＯＰ２の出力端をＮチャネルトランジスタＱ２のゲ
ートに接続し、そのソースを出力端子４に接続し、ドレ
インを電源端子２に接続する。また、オペアンプＯＰ２
の反転入力端は入力端子３を接続し、非反転入力端には
抵抗Ｒ２，Ｒ３の接続点の分圧電圧を入力させている。
る。図１は本発明の一実施例の回路図である。図１のよ
うに、オペアンプＯＰ１，ＯＰ２と、Ｐチャネルトラン
ジスタＱ１と、ＮチャネルトランジスタＱ２と、抵抗Ｒ
１，Ｒ２，Ｒ３で構成されている。即ち、オペアンプＯ
Ｐ１の出力端をＰチャネルトランジスタＱ１のゲートに
接続し、そのソースを電源端子１に接続し、ドレインを
出力端子４及び抵抗Ｒ１，Ｒ２，Ｒ３を介して電源端子
２に接続する。また、オペアンプＯＰ１の反転入力端に
は入力端子３を接続し、非反転入力端には抵抗Ｒ１，Ｒ
２の接続点の分圧電圧を入力させている。一方、オペア
ンプＯＰ２の出力端をＮチャネルトランジスタＱ２のゲ
ートに接続し、そのソースを出力端子４に接続し、ドレ
インを電源端子２に接続する。また、オペアンプＯＰ２
の反転入力端は入力端子３を接続し、非反転入力端には
抵抗Ｒ２，Ｒ３の接続点の分圧電圧を入力させている。
【０００７】この構成において、電源端子１に電源を加
え、電源端子２を接地したとき、入力電圧ＶＩと出力電
圧ＶＯとＲ１，Ｒ２，Ｒ３の関係は次のようになる。 ＶＯ＝ＶＩ（Ｒ１／（Ｒ２＋Ｒ３）＋１） 定常状態ではＰチャネルトランジスタＱ１のアイドリン
グ電流は抵抗Ｒ１，Ｒ２，Ｒ３のみに流れ、Ｎチャネル
トランジスタＱ２には流れないように設定しておく。こ
のＮチャネルトランジスタＱ２に電流を流れないように
するためには、入力電圧ＶＩとオペアンプＯＰ２の非反
転入力との間にオフセットを持たせて実現させている。
つまり、ＰチャネルトランジスタＱ１のアイドリング電
流をＩＢ、抵抗Ｒ２の両端電圧差をＶＡとすると、 ＶＡ＝ＩＢ・Ｒ２ となり、ＶＡ（略数十ｍＶ）を発生させることで、入力
電圧ＶＩとのオフセットを作り、Ｎチャネルトランジス
タＱ２をカットオフさせている。
え、電源端子２を接地したとき、入力電圧ＶＩと出力電
圧ＶＯとＲ１，Ｒ２，Ｒ３の関係は次のようになる。 ＶＯ＝ＶＩ（Ｒ１／（Ｒ２＋Ｒ３）＋１） 定常状態ではＰチャネルトランジスタＱ１のアイドリン
グ電流は抵抗Ｒ１，Ｒ２，Ｒ３のみに流れ、Ｎチャネル
トランジスタＱ２には流れないように設定しておく。こ
のＮチャネルトランジスタＱ２に電流を流れないように
するためには、入力電圧ＶＩとオペアンプＯＰ２の非反
転入力との間にオフセットを持たせて実現させている。
つまり、ＰチャネルトランジスタＱ１のアイドリング電
流をＩＢ、抵抗Ｒ２の両端電圧差をＶＡとすると、 ＶＡ＝ＩＢ・Ｒ２ となり、ＶＡ（略数十ｍＶ）を発生させることで、入力
電圧ＶＩとのオフセットを作り、Ｎチャネルトランジス
タＱ２をカットオフさせている。
【０００８】そこで、出力端子４が無負荷状態で高温に
なった場合を考える。ＰチャネルトランジスタＱ１のし
いき値電圧ＶＴは低く、更にＰチャネルトランジスタＱ
１のゲート・ソース間電圧をＶＴ以下にバイアスし、オ
ペアンプＯＰ１の出力ゲインがないためにＰチャネルト
ランジスタＱ１のオフリーク電流は指数関数的に増え、
その電流が抵抗Ｒ１，Ｒ２，Ｒ３に流れ込み、出力端子
４からの出力電圧ＶＯを高くさせる。しかし、オペアン
プＯＰ２の非反転入力がΔＶＡだけ高くなると、オペア
ンプＯＰ２がハイゲインとなり、Ｎチャネルトランジス
タＱ２が導通し、ＰチャネルトランジスタＱ１のオフリ
ーク電流をＮチャネルトランジスタＱ２で吸収させ、出
力電圧ＶＯの上昇を抑えるのである。
なった場合を考える。ＰチャネルトランジスタＱ１のし
いき値電圧ＶＴは低く、更にＰチャネルトランジスタＱ
１のゲート・ソース間電圧をＶＴ以下にバイアスし、オ
ペアンプＯＰ１の出力ゲインがないためにＰチャネルト
ランジスタＱ１のオフリーク電流は指数関数的に増え、
その電流が抵抗Ｒ１，Ｒ２，Ｒ３に流れ込み、出力端子
４からの出力電圧ＶＯを高くさせる。しかし、オペアン
プＯＰ２の非反転入力がΔＶＡだけ高くなると、オペア
ンプＯＰ２がハイゲインとなり、Ｎチャネルトランジス
タＱ２が導通し、ＰチャネルトランジスタＱ１のオフリ
ーク電流をＮチャネルトランジスタＱ２で吸収させ、出
力電圧ＶＯの上昇を抑えるのである。
【０００９】抵抗Ｒ１，Ｒ２，Ｒ３に流れ込むオフリー
ク電流をＩOFF 、オフリーク電流による出力電圧の上昇
分をΔＶＯとすると、 ＶＯ＝ＩOFF （Ｒ１＋Ｒ２＋Ｒ３） で表せることができる。オフリーク電流により出力電圧
ＶＯは上昇するものの、抵抗Ｒ２を小さくすることで、
ΔＶＯを小さく抑えることができる。
ク電流をＩOFF 、オフリーク電流による出力電圧の上昇
分をΔＶＯとすると、 ＶＯ＝ＩOFF （Ｒ１＋Ｒ２＋Ｒ３） で表せることができる。オフリーク電流により出力電圧
ＶＯは上昇するものの、抵抗Ｒ２を小さくすることで、
ΔＶＯを小さく抑えることができる。
【００１０】図２は本発明の第２実施例であり、Ｐチャ
ネルトランジスタＱ１をＮチャネルトランジスタＱ１′
に、又ＮチャネルトランジスタＱ２をＰチャネルトラン
ジスタＱ２′にそれぞれ置き換え、かつ電源の接続を逆
にしたものである。この構成においても、図１に示した
ものと全く同じ理由により出力電圧の変動ΔＶＯを抑制
することができる。
ネルトランジスタＱ１をＮチャネルトランジスタＱ１′
に、又ＮチャネルトランジスタＱ２をＰチャネルトラン
ジスタＱ２′にそれぞれ置き換え、かつ電源の接続を逆
にしたものである。この構成においても、図１に示した
ものと全く同じ理由により出力電圧の変動ΔＶＯを抑制
することができる。
【００１１】
【発明の効果】以上説明したように本発明は、第１のト
ランジスタと第１のオペアンプで構成されるボルテージ
レギュレータに、出力電圧の上昇に伴って非反転入力が
増大される第２のオペアンプと、この第２のオペアンプ
の出力増大によって導通される第２のトランジスタを設
け、この導通によって第１のトランジスタのオフリーク
電流を吸収させるので、第１のトランジスタのオフリー
ク電流が指数関数的に増えても、出力電圧の変動を抑
え、安定したボルテージレギュレータが得られるという
効果がある。
ランジスタと第１のオペアンプで構成されるボルテージ
レギュレータに、出力電圧の上昇に伴って非反転入力が
増大される第２のオペアンプと、この第２のオペアンプ
の出力増大によって導通される第２のトランジスタを設
け、この導通によって第１のトランジスタのオフリーク
電流を吸収させるので、第１のトランジスタのオフリー
ク電流が指数関数的に増えても、出力電圧の変動を抑
え、安定したボルテージレギュレータが得られるという
効果がある。
【図１】本発明の第１実施例の回路図である。
【図２】本発明の第２実施例の回路図である。
【図３】従来の一例の回路図である。
Ｑ１，Ｑ１′ 第１のトランジスタ Ｑ２，Ｑ２′ 第２のトランジスタ １ 第１電源 ２ 第２電源 ３ 入力端子 ４ 出力端子 ＯＰ１ 第１のオペアンプ ＯＰ２ 第２のオペアンプ Ｒ１〜Ｒ３ 抵抗
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G05F 1/618 310 G05F 1/56 310
Claims (1)
- 【請求項１】 第１電源と第２電源との間に一導電チャ
ネル型の第１のトランジスタのソース・ドレインと第１
乃至第３の抵抗を直列に接続し、前記第１のトランジス
タと第１の抵抗との接続点に出力端子を接続し、反転入
力端を入力端子に、非反転入力端を前記第１と第２の抵
抗の接続点にそれぞれ接続した第１のオペアンプの出力
端を前記第１のトランジスタのゲートに接続し、前記第
１乃至第３の抵抗と並列に逆導電チャネル型の第２のト
ランジスタのソース・ドレインを接続し、反転入力端を
前記入力端子に、非反転入力端を前記第２の抵抗と第３
の抵抗の接続点にそれぞれ接続した第２のオペアンプの
出力端を前記第２のトランジスタのゲートに接続したこ
とを特徴とするボルテージレギュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30941992A JP2953887B2 (ja) | 1992-10-24 | 1992-10-24 | ボルテージレギュレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30941992A JP2953887B2 (ja) | 1992-10-24 | 1992-10-24 | ボルテージレギュレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06138961A JPH06138961A (ja) | 1994-05-20 |
| JP2953887B2 true JP2953887B2 (ja) | 1999-09-27 |
Family
ID=17992781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30941992A Expired - Lifetime JP2953887B2 (ja) | 1992-10-24 | 1992-10-24 | ボルテージレギュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2953887B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4848689B2 (ja) * | 2005-07-11 | 2011-12-28 | セイコーエプソン株式会社 | 半導体集積回路 |
| DE102005040072B9 (de) * | 2005-08-24 | 2012-02-09 | Infineon Technologies Ag | Vorrichtung zum verpolungssicheren Versorgen einer elektronischen Komponente mit einer Zwischenspannung aus einer Versorgungsspannung |
| JP4626480B2 (ja) * | 2005-10-21 | 2011-02-09 | 株式会社デンソー | 電源回路 |
| JP4836599B2 (ja) * | 2006-02-16 | 2011-12-14 | 株式会社リコー | ボルテージレギュレータ |
| JP4937078B2 (ja) * | 2007-10-22 | 2012-05-23 | 株式会社東芝 | 定電圧電源回路 |
| JP5421133B2 (ja) * | 2009-02-10 | 2014-02-19 | セイコーインスツル株式会社 | ボルテージレギュレータ |
| KR101141456B1 (ko) * | 2010-12-07 | 2012-05-04 | 삼성전기주식회사 | 전압 레벨 시프터 |
| JP6363386B2 (ja) * | 2014-04-25 | 2018-07-25 | ラピスセミコンダクタ株式会社 | レギュレータ及び半導体装置 |
| JP6700550B2 (ja) | 2016-01-08 | 2020-05-27 | ミツミ電機株式会社 | レギュレータ |
-
1992
- 1992-10-24 JP JP30941992A patent/JP2953887B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06138961A (ja) | 1994-05-20 |
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