JP6363386B2

JP6363386B2 - レギュレータ及び半導体装置

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Publication number: JP6363386B2
Application number: JP2014091783A
Authority: JP
Inventors: 鉄男大森
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2014-04-25
Filing date: 2014-04-25
Publication date: 2018-07-25
Anticipated expiration: 2034-04-25
Also published as: JP2015210662A

Description

本発明は、レギュレータ及び半導体装置に関する。

レギュレータは、差動増幅器の出力電圧によって制御される出力用トランジスタを備えている（例えば、特許文献１参照）。レギュレータでは、出力用トランジスタの製造工程のばらつき、及び温度や湿度等の環境条件によりオフリークが発生する。オフリークとは、出力用トランジスタがオフ状態の場合に出力用トランジスタから電流が漏れ出てしまう現象を指す。出力用トランジスタがオフ状態になる場合の一例としては、差動増幅器の出力端子に接続されたバイパスコンデンサが満充電状態に達した場合、及びレギュレータが負荷状態から無負荷状態に遷移した場合が挙げられる。

負荷状態とは、レギュレータの出力端子に電気的に接続された負荷（レギュレータが電流を供給する供給先である負荷（上記のバイパスコンデンサを除く））に対してレギュレータから電流が供給されて負荷が作動している状態を指す。無負荷状態とは、負荷状態の逆の状態、すなわち、レギュレータの出力端子に接続されている負荷がレギュレータから電気的に切り離された状態を指す。

出力用トランジスタがオフ状態の場合に出力用トランジスタから漏れ出る電流は、一般的にオフリーク電流と称されており、オフリーク電流は、レギュレータの出力電圧に対して影響を及ぼす。

図１２には、レギュレータの出力電圧に対するオフリーク電流の影響を軽減する技術が採用されたレギュレータ１００が示されている。レギュレータ１００は、基準電圧回路１０２、差動増幅器１０４、出力用トランジスタＰ０、分圧器１０８、及び出力端子１１０を備えている。

出力端子１１０は、コンデンサ１３０及び負荷１３２に接続されている。コンデンサ１３０は、所謂バイパスコンデンサである。コンデンサ１３０の一端は出力端子１１０に接続されており、コンデンサ１３０の他端には接地電圧ＧＮＤが入力されている。負荷１３２の一端は出力端子１１０に接続されており、負荷１３２の他端には接地電圧ＧＮＤが入力されている。

基準電圧回路１０２には、電源電圧ＶＤＤ及び接地電圧ＧＮＤが入力されており、基準電圧回路１０２は、電源電圧ＶＤＤ及び接地電圧ＧＮＤに基づいて基準電圧Ｖ_ｒｅｆを生成して出力する。

差動増幅器１０４の非反転入力端子には基準電圧回路１０２が接続されており、基準電圧回路１０２から基準電圧Ｖ_ｒｅｆが入力される。

出力用トランジスタＰ０はＰ型電界効果トランジスタ（以下、「Ｐ型トランジスタ」と称する）である。出力用トランジスタＰ０のゲートには差動増幅器１０４の出力端子が接続され、出力用トランジスタＰ０のソースには電源電圧ＶＤＤが入力される。また、出力用トランジスタＰ０のドレインには出力端子１１０が接続されている。

分圧器１０８は、直列に接続された抵抗Ｒ１，Ｒ２を含む。抵抗Ｒ１の一端は出力用トランジスタＰ０のドレインに接続され、抵抗Ｒ１の他端は抵抗Ｒ２の一端に接続されている。抵抗Ｒ２の他端には接地電圧ＧＮＤが入力されている。

抵抗Ｒ１と抵抗Ｒ２との接続点は差動増幅器１０４の反転入力端子に接続されており、分圧器１０８により分圧されて得られた分圧電圧である帰還電圧Ｖ_ｆｂは差動増幅器１０４の反転入力端子に入力される。

差動増幅器１０４は、バーチャルショートを成立させるように基準電圧Ｖ_ｒｅｆと帰還電圧Ｖ_ｆｂとを比較し、比較結果に応じた電圧を生成して出力することで出力用トランジスタＰ０を制御する。すなわち、差動増幅器１０４は、出力用トランジスタＰ０のゲートに出力する電圧を、帰還電圧Ｖ_ｆｂが基準電圧Ｖ_ｒｅｆよりも小さい場合に現時点よりも小さくし、帰還電圧Ｖ_ｆｂが基準電圧Ｖ_ｒｅｆよりも大きい場合に現時点よりも大きくする。

ここで、電源電圧ＶＤＤを徐々に引き上げると、やがてコンデンサ１３０が満充電状態になり、出力端子１１０により出力される出力電圧Ｖ_ｏｕｔは予め定められた電圧（以下、説明の便宜上、「レギュレーション電圧」と称する）に維持される。このとき、出力用トランジスタＰ０のソースとドレインとの間の電流経路（以下、ソースとドレインとの間の電流経路を「電流路」と称する）が差動増幅器１０４の出力電圧によって絞り込まれる。出力用トランジスタＰ０の電流路が絞り込まれると、やがて出力用トランジスタＰ０がオフ状態になるが、出力用トランジスタＰ０にオフリーク電流Ｉ_ｏｆｆが流れる。出力電圧Ｖ_ｏｕｔをレギュレーション電圧に維持するためには、オフリーク電流Ｉ_ｏｆｆと分圧器１０８に流れる電流（以下、「アイドル電流」と称する）Ｉ_ｉｄｌｅとの間に“Ｉ_ｏｆｆ＜Ｉ_ｉｄｌｅ”という大小関係が成立している必要がある。

しかし、例えば、数ナノアンペアから数十ナノアンペアのアイドル電流Ｉ_ｉｄｌｅが要求される場合、“Ｉ_ｏｆｆ＜Ｉ_ｉｄｌｅ”という大小関係を成立させることは困難である。

そこで、“Ｉ_ｏｆｆ＜Ｉ_ｉｄｌｅ”という大小関係を成立させるために、レギュレータ１００は、オフリーク補正回路１１２を備えている。オフリーク補正回路１１２は、Ｐ型トランジスタ１１４，１１６、Ｎ型電界効果トランジスタ（以下、「Ｎ型トランジスタ」と称する）１１８，１２０，１２２、インバータ１２４、及び定電流源１２６を備えている。

Ｐ型トランジスタ１１４のソースには電源電圧ＶＤＤが入力されている。Ｐ型トランジスタ１１４のゲートには差動増幅器１０４の出力端子が接続されており、Ｐ型トランジスタ１１４のドレインには、一端に接地電圧ＧＮＤが入力されている定電流源１２６の他端が接続されている。また、Ｐ型トランジスタ１１４のドレインは、インバータ１２４の入力端子に接続されている。インバータ１２４の出力端子はＰ型トランジスタ１１８のゲートに接続されている。

Ｐ型トランジスタ１１６のゲート及びソースには電源電圧ＶＤＤが入力されており、Ｐ型トランジスタ１１６のドレインにはＮ型トランジスタ１１８のドレインが接続されている。

Ｎ型トランジスタ１２０のゲート及びドレインにはＮ型トランジスタ１１８のソースが接続されており、Ｎ型トランジスタ１２０のソースには接地電圧ＧＮＤが入力されている。

Ｎ型トランジスタ１２２は分圧器１０８に並列に接続されている。すなわち、Ｎ型トランジスタ１２２のゲートには出力用トランジスタＰ０のドレインが接続されており、Ｎ型トランジスタ１２２のソースには接地電圧ＧＮＤが入力されている。

このように構成されたオフリーク補正回路１１２では、レギュレータ１００が負荷状態から無負荷状態に遷移し、“Ｉ_ｏｆｆ＜Ｉ_ｉｄｌｅ”という大小関係が成立しない場合、Ｐ型トランジスタ１１４がオフされる。Ｐ型トランジスタ１１４がオフされることでＮ型トランジスタ１１８がインバータ１２４によりオンされる。Ｎ型トランジスタ１１８がオンされると、Ｎ型トランジスタ１２２の電流路が拡げられ、オフリーク電流Ｉ_ｏｆｆと同程度の電流がＮ型トランジスタ１２２に引き込まれる。これにより、オフリーク電流Ｉ_ｏｆｆが減少し、出力端子１１０の電圧の上昇が抑制される。

特開平１０−３０１６４２号公報

しかしながら、オフリーク補正回路１１２では、差動増幅器１０４により出力される電圧の変化が複数の素子を介してＮ型トランジスタ１２２のゲートに伝達される。その上、Ｎ型トランジスタ１２２のゲートに入力される電圧がＰ型トランジスタ１１６及びＮ型トランジスタ１１８により律されている。そのため、レギュレータ１００では、出力用トランジスタＰ０のオフリーク電流をＮ型トランジスタ１２２に即時的に引き込むことが困難であり、出力用トランジスタＰ０のオフリーク電流が出力電圧Ｖ_ｏｕｔに対して影響を及ぼしてしまう。

なお、レギュレータ１００では、定電流回路をインバータでオン／オフさせるだけであり、製造工程のばらつき、温度、電源電圧等によるオフリーク電流量に関係無く一定の電流が流れるので、少しでもオフリーク電流で出力が持ち上がると全てのパラメータを加味した最大オフリーク電流に見合ったアイドル電流を流す必要がある。

本発明は上記問題点を解決するために成されたものであり、レギュレータの出力電圧に対する出力用トランジスタのオフリーク電流の影響を軽減することができるレギュレータ及び半導体装置を提供することを目的とする。

上記目的を達成するために、請求項１に記載のレギュレータは、基準電圧が一方の入力端子に入力され、出力用トランジスタの制御端子が出力端子に接続され、前記出力用トランジスタに直列に接続された分圧器により分圧されて得られた帰還電圧が他方の入力端子に入力される差動増幅器であって、前記帰還電圧に応じて定まる出力電流を生成するカレントミラー回路を有する差動増幅器と、前記カレントミラー回路で生成された出力電流による電圧が、前記出力端子により出力された出力電圧の変化に対応して変化する対応出力電圧として入力されるゲート、駆動用電圧が入力されるソース、並びに前記対応出力電圧が前記ゲートに入力され、前記対応出力電圧及び前記駆動用電圧に応じて定まる制御用電圧を出力するドレインを有し、前記ゲートに入力された前記対応出力電圧が前記ゲートの閾値電圧以下になったことで所定電流量以上のオフリーク電流を検知し、検知結果に応じた電圧を前記制御用電圧とした電圧出力トランジスタと、前記分圧器と並列に接続されており、前記電圧出力トランジスタから入力された前記制御用電圧により制御される制御用トランジスタと、を含む。

上記目的を達成するために、請求項６に記載のレギュレータは、第１基準電圧が一方の入力端子に入力され、出力用トランジスタの制御端子が出力端子に接続され、前記出力用トランジスタに直列に接続された分圧器により分圧されて得られた帰還電圧が他方の入力端子に入力される第１差動増幅器と、第２基準電圧が一方の入力端子に入力され、前記帰還電圧に対応する対応帰還電圧として前記分圧器により分圧されて得られた対応帰還電圧が他方の入力端子に入力される第２差動増幅器であって、前記対応帰還電圧に応じて定まる出力電流を生成するカレントミラー回路を有する第２差動増幅器と、前記カレントミラー回路で生成された出力電流による電圧が、前記第２差動増幅器から前記第１差動増幅器の出力電圧の変化に対応して変化する対応出力電圧として入力されるゲート、駆動用電圧が入力されるソース、並びに前記対応出力電圧が前記ゲートに入力され、前記対応出力電圧及び前記駆動用電圧に応じて定まる制御用電圧を出力するドレインを有し、前記ゲートに入力された前記対応出力電圧が前記ゲートの閾値電圧以下になったことで所定電流量以上のオフリーク電流を検知し、検知結果に応じた電圧を前記制御用電圧とした電圧出力トランジスタと、前記分圧器と並列に接続されており、前記電圧出力トランジスタから入力された前記制御用電圧により制御される制御用トランジスタと、を含む。

上記目的を達成するために、請求項１２に記載の半導体装置は、請求項１から請求項１１の何れか１項に記載のレギュレータと、前記レギュレータの出力端子に接続された負荷と、を含む。

本発明によれば、レギュレータの出力電圧に対する出力用トランジスタのオフリーク電流の影響を軽減することができる、という効果が得られる。

第１実施形態に係る半導体装置の要部構成の一例を示す概略構成図である。第１実施形態に係る半導体装置に含まれるレギュレータに入力される電源電圧、レギュレータの出力電圧、及び差動増幅器の出力電圧の相関の一例を示すグラフである。第１〜第４実施形態に係る半導体装置に含まれるレギュレータが負荷状態から無負荷状態に遷移した場合の負荷電流の変化の一例を示すグラフである。第２実施形態に係る半導体装置の要部構成の一例を示す概略構成図である。第２実施形態に係る半導体装置に含まれるレギュレータに入力される電源電圧、レギュレータの出力電圧、及び差動増幅器の出力電圧の相関の一例を示すグラフである。第２実施形態に係る半導体装置に含まれるレギュレータの各ノードの電圧（所定電流量以上のオフリーク電流が検知されない場合の電圧）の変化の一例を示すグラフである。第２実施形態に係る半導体装置に含まれるレギュレータの各ノードの電圧（所定電流量以上のオフリーク電流が検知された場合の電圧）の変化の一例を示すグラフである。従来のレギュレータ（例えば、図１２に示すレギュレータ）に入力される電源電圧、従来のレギュレータの出力電圧、及び従来の差動増幅器の出力電圧の相関の一例を示すグラフである。第２実施形態に係る半導体装置に含まれるレギュレータの差動増幅器の出力電圧（負荷状態から無負荷状態に遷移した場合のレギュレータの差動増幅器の出力電圧）の変化の一例を示すグラフである。第３実施形態に係る半導体装置の要部構成の一例を示す概略構成図である。第４実施形態に係る半導体装置の要部構成の一例を示す概略構成図である。従来技術に係るレギュレータの要部構成の一例を示す概略構成図である。

［第１実施形態］
以下、図面を参照して、本発明を実施するための形態例について詳細に説明する。なお、本第１実施形態では、図１２に示すレギュレータ１００の構成部材と同一の構成部材については同一の符号を付して、その説明を省略する。

一例として図１に示す半導体装置１０は、レギュレータ１２、コンデンサ１３０、及び負荷１３２を含む。レギュレータ１２は、図１２に示すレギュレータ１００に比べ、基準電圧回路１０２に代えて定電圧源１４を有する点、及び差動増幅器１１２に代えて差動増幅器１６を有する点が異なる。また、レギュレータ１２は、図１２に示すレギュレータ１００に比べ、定電圧生成回路１８及びオフリーク軽減回路２０を有する点が異なる。

定電圧生成回路１８は、定電流源２４及びＮ型トランジスタＮ３を備えている。定電流源２４の一端には電源電圧ＶＤＤが入力されており、定電流源２４の他端にはＮ型トランジスタＮ３のドレインが接続されている。Ｎ型トランジスタＮ３のゲートにはＮ型トランジスタＮ３のドレイン及びＮ型トランジスタＮ０のゲートが接続されており、Ｎ型トランジスタＮ３のソースには接地電圧ＧＮＤが入力されている。従って、定電流源２４により生成された定電流Ｉ_ｂによる定電圧Ｖ_ｂがＮ型トランジスタＮ３のドレイン、Ｎ型トランジスタＮ３のゲート、及びＮ型トランジスタＮ０に入力される。

本発明に係る差動増幅器及び第１差動増幅器の一例である差動増幅器１６は、カレントミラー回路２２、Ｎ型トランジスタＮ０，Ｎ１，Ｎ２を備えている。

カレントミラー回路２２は、Ｐ型トランジスタＰ１，Ｐ２を有しており、Ｐ型トランジスタＰ１，Ｐ２の各ソースには本発明に係る駆動用電圧の一例である電源電圧ＶＤＤが入力されている。

本発明に係る電流生成トランジスタの一例であるＰ型トランジスタＰ１のドレインにはＮ型トランジスタＮ１のドレインが接続されており、Ｐ型トランジスタＰ１のゲートには、Ｐ型トランジスタＰ１のドレイン及びＰ型トランジスタＰ２のゲートが接続されている。Ｐ型トランジスタＰ２のドレインには、出力用トランジスタＰ０のゲート及びＮ型トランジスタＮ２のドレインが接続されている。

Ｎ型トランジスタＮ２のソースにはＮ型トランジスタＮ０のドレインに接続されており、Ｎ型トランジスタＮ０のソースには接地電圧ＧＮＤが入力されている。Ｎ型トランジスタＮ２のゲートには定電圧源１４の正極端子が接続されており、定電圧源１４の負極端子には接地電圧ＧＮＤ（本発明に係る駆動用電圧よりも低い電圧の一例）が入力されている。定電圧源１４で生成された基準電圧Ｖ_ｒｅｆ（本発明に係る基準電圧及び第１基準電圧の一例）は差動増幅器１６の非反転入力端子に相当するＮ型トランジスタＮ２のゲートに入力される。

Ｎ型トランジスタＮ１のソースにはＮ型トランジスタＮ０のドレインが接続されている。Ｎ型トランジスタＮ１のゲートは、差動増幅器１６の反転入力端子に相当しており、Ｎ型トランジスタＮ１のゲートには帰還電圧Ｖ_ｆｂが入力される。これにより、カレントミラー回路２２は、Ｎ型トランジスタＮ１のゲートに入力された帰還電圧Ｖ_ｆｂに応じて定まる出力電流を生成する。

Ｐ型トランジスタＰ２のドレインは、差動増幅器１６の出力端子に相当しており、カレントミラー回路２２で生成された出力電流による出力電圧Ｖ_ｐｇを出力する。出力電圧Ｖ_ｐｇは、出力用トランジスタＰ０のゲート及びＮ型トランジスタＮ２のドレインに入力される。

オフリーク軽減回路２０は、本発明に係る検知出力部及び電圧出力トランジスタの一例であるＰ型トランジスタＰ４を備えている。また、オフリーク軽減回路２０は、Ｎ型トランジスタＮ５、及び本発明に係る制御用トランジスタの一例であるＮ型トランジスタＮ６を備えている。

Ｐ型トランジスタＰ４のソースには電源電圧ＶＤＤが入力されており、Ｐ型トランジスタＰ４のゲートにはＰ型トランジスタＰ１のドレインが接続されている。また、Ｐ型トランジスタＰ４のドレインにはＮ型トランジスタＮ５のドレインが接続されている。更に、Ｎ型トランジスタＮ５のドレインにはＮ型トランジスタＮ５のゲートが接続されており、Ｎ型トランジスタＮ５のソースには接地電圧ＧＮＤが入力されている。

Ｐ型トランジスタＰ４は、出力電圧Ｖ_ｐｇの変化に対応して変化する対応出力電圧として差動増幅器１６から直接入力される対応出力電圧Ｖ_ｐｇ＋から出力用トランジスタＰ０における所定電流量以上のオフリーク電流を検知する。そして、検知結果に応じた制御用電圧Ｖ_ｎｇ１を出力する。すなわち、Ｐ型トランジスタＰ４は、カレントミラー回路２２で生成されて出力された出力電流による電圧が対応出力電圧Ｖ_ｐｇ＋としてＰ型トランジスタＰ４のゲートに直接入力されることにより制御用電圧Ｖ_ｎｇ１を生成して出力する。

制御用電圧Ｖ_ｎｇ１は、Ｐ型トランジスタＰ１とＰ型トランジスタＰ４とのサイズ比に基づいて定まる電圧である。すなわち、このサイズ比は、出力用トランジスタＰ０に所定電流量以上のオフリーク電流Ｉ_ｏｆｆが流れた場合にＮ型トランジスタＮ６の電流路が拡げられる（Ｎ型トランジスタＮ６がオンされる）のに要する制御用電圧Ｖ_ｎｇ１となるように予め定められている。なお、第１〜第４実施形態において、所定電流量とは、例えば、アイドル電流Ｉ_ｉｄｌｅとオフリーク電流Ｉ_ｏｆｆとの間に“Ｉ_ｉｄｌｅ＜Ｉ_ｏｆｆ”との大小関係が成立しない場合のオフリーク電流Ｉ_ｏｆｆの電流量を指す。

Ｎ型トランジスタＮ６は、分圧器１０８と並列に接続されている。すなわち、Ｎ型トランジスタＮ６のソースには接地電圧ＧＮＤが入力されており、Ｎ型トランジスタＮ６のドレインには出力端子１１０が接続されている。また、Ｎ型トランジスタＮ６のゲートにはＰ型トランジスタＰ４のドレイン及びＮ型トランジスタＮ５のゲートが接続されている。従って、Ｎ型トランジスタＮ６は、Ｐ型トランジスタＰ４から直接入力された制御用電圧Ｖ_ｎｇ１により制御される。

次に本第１実施形態に係るレギュレータ１２の動作について説明する。

一例として図２に示すように、出力電圧Ｖ_ｏｕｔは、電源電圧ＶＤＤを徐々に大きくするに従って大きくなり、レギュレーション電圧（図２に示す例では、１．５ボルト）に達すると、コンデンサ１３０は満充電状態になる。

ここで、“Ｉ_ｏｆｆ＜Ｉ_ｉｄｌｅ”との大小関係が成立していない場合、差動増幅器１６は、出力電圧Ｖ_ｐｇを引き上げると共に対応出力電圧Ｖ_ｐｇ＋をＰ型トランジスタＰ４のゲートの閾値電圧以下の電圧に引き下げる。

これにより、Ｐ型トランジスタＰ０の電流路は絞られ、Ｐ型トランジスタＰ４の電流路は拡げられる（Ｐ型トランジスタＰ４がオンされる）。Ｐ型トランジスタＰ４の電流路が拡げられると、制御用電圧Ｖ_ｎｇ１は引き上げられてＮ型トランジスタＮ６の電流路が拡げられる（Ｎ型トランジスタＮ６がオンされる）。Ｎ型トランジスタＮ６がオンされると、オフリーク電流Ｉ_ｏｆｆに含まれる排除すべき過剰な電流（以下、過剰電流と称する）Ｉ_ｏｖｅｒがＮ型トランジスタＮ６に流れる。すなわち、レギュレータ１２では、“Ｉ_ｏｆｆ＜Ｉ_ｉｄｌｅ”との大小関係が成立していない場合、過剰電流Ｉ_ｏｖｅｒは、抵抗Ｒ１，Ｒ２による経路とＮ型トランジスタＮ６による経路との２経路を介して排除される。そのため、レギュレータ１２は、オフリーク軽減回路２０を有しない場合に比べ、過剰電流Ｉ_ｏｖｅｒを迅速に排除することができる。なお、以下では、説明の便宜上、抵抗Ｒ１，Ｒ２による経路を「抵抗経路」と称し、Ｎ型トランジスタＮ６による経路を「トランジスタ経路」と称する。

このように過剰電流Ｉ_ｏｖｅｒが抵抗経路及びトランジスタ経路の２経路を介して排除されることで、出力電圧Ｖ_ｏｕｔが過剰電流Ｉ_ｏｖｅｒによって電源電圧ＶＤＤに引き上げられることが抑制される。そして、基準電圧Ｖ_ｒｅｆと帰還電圧Ｖ_ｆｂとの間で所謂バーチャルショートである“Ｖ_ｒｅｆ＝Ｖ_ｆｂ”との等号関係が成立し、オフリーク電流Ｉ_ｏｆｆとアイドル電流Ｉ_ｉｄｌｅとの間に“Ｉ_ｏｆｆ＜Ｉ_ｉｄｌｅ”との大小関係が成立する。

差動増幅器１６は、バーチャルショートを維持し、かつ、“Ｉ_ｏｆｆ＜Ｉ_ｉｄｌｅ”との大小関係を維持するように、出力電圧Ｖ_ｐｇを調整すると共にＰ型トランジスタＰ４のゲート電圧である対応出力電圧Ｖ_ｐｇ＋を調整する。制御用電圧Ｖ_ｎｇ１の調整は、対応出力電圧Ｖ_ｐｇ＋が調整されることにより行われ、これに伴って、過剰電流Ｉ_ｏｖｅｒも即時的に排除され、出力電圧Ｖ_ｏｕｔがレギュレーション電圧に維持される。すなわち、レギュレータ１２の正常なレギュレーション状態が維持され、負荷１３２に対して安定した負荷電流Ｉ_ｌｏａｄが供給される。

ここで、レギュレータ１２が負荷状態から無負荷状態に遷移し、負荷電流Ｉ_ｌｏａｄが、一例として図３に示すように１０ミリアンペアから０ミリアンペアに急激に降下すると、出力電圧Ｖ_ｏｕｔが急激に上昇する。出力電圧Ｖ_ｏｕｔが上昇すると、過剰電荷がコンデンサ１３０に供給されるが、このとき、Ｐ型トランジスタＰ４は出力用トランジスタＰ０における所定電流量以上のオフリーク電流Ｉ_ｏｆｆを検知する。すなわち、対応出力電圧Ｖ_ｐｇ＋がＰ型トランジスタＰ４のゲートの閾値電圧以下に引き下げられる。

対応出力電圧Ｖ_ｐｇ＋がＰ型トランジスタＰ４のゲートの閾値電圧以下の電圧に引き下げられると、制御用電圧Ｖ_ｎｇ１は引き上げられてＮ型トランジスタＮ６がオンされ、Ｎ型トランジスタＮ６に過剰電流Ｉ_ｏｖｅｒが流れる。すなわち、レギュレータ１２では、負荷状態から無負荷状態に遷移した場合であっても、コンデンサ１３０の過剰電荷が抵抗経路及びトランジスタ経路の２経路を介してレギュレータ１２の外部に放出される。そのため、レギュレータ１２は、オフリーク軽減回路２０を有しない場合に比べ、負荷状態から無負荷状態に遷移したことに伴って急激に上昇した出力電圧Ｖ_ｏｕｔをレギュレーション電圧に迅速に復帰させることができる。

以上説明したように、本第１実施形態に係る半導体装置１０では、Ｐ型トランジスタＰ４により対応出力電圧Ｖ_ｐｇ＋から所定電流量以上のオフリーク電流が検知され、検知結果に応じて制御用電圧Ｖ_ｎｇ１が出力される。そして、分圧器１０８と並列に接続されたＮ型トランジスタＮ６は、Ｐ型トランジスタＰ４から直接入力された制御用電圧Ｖ_ｎｇ１により制御される。これにより、半導体装置１０は、Ｐ型トランジスタＰ４及びＮ型トランジスタＮ６を有しない場合に比べ、レギュレータ１２の出力電圧Ｖ_ｏｕｔに対する出力用トランジスタＰ０のオフリーク電流Ｉ_ｏｆｆの影響を軽減することができる。

すなわち、本第１実施形態に係る半導体装置１０は、図１２に示す従来のレギュレータ１００に比べ、オフリーク電流Ｉ_ｏｆｆによる出力電圧Ｖ_ｏｕｔの持ち上がり（ＤＣ特性）の抑制、及び負荷電流の変動によるオーバーシュートに対するセットリング時間の改善（ＡＣ特性／過渡特性）を実現することができる。一般的に、オーバーシュートは、何れのレギュレータでも起こる得る現象であり、セットリング時間は、アイドル電流Ｉ_ｉｄｌｅが小さい程、長くなるが、本第１実施形態に係る半導体装置１０によれば、アイドル電流Ｉ_ｉｄｌｅの大小に拘わらず、セットリング時間を改善することができる。

なお、図１２に示す従来のレギュレータ１００では、定電流回路をインバータでオン／オフさせるだけであり、製造工程のばらつき、温度、電源電圧等によるオフリーク電流量に関係無く一定の電流が流れるので、少しでもオフリーク電流で出力が持ち上がると全てのパラメータを加味した最大オフリーク電流に見合ったアイドル電流を流す必要がある。これに対し、本第１実施形態に係る半導体装置１０では、その時々の状態のオフリーク電流で必要なアイドル電流しか流れないので、図１２に示す従来のレギュレータ１００のような不要な回路電流の増加はない。

また、本第１実施形態に係る半導体装置１０では、カレントミラー回路２２で生成された出力電流による電圧が対応出力電圧Ｖ_ｐｇ＋としてＰ型トランジスタＰ４のゲートに直接入力される。これにより、制御用電圧Ｖ_ｎｇ１がＰ型トランジスタＰ４により生成されて出力される。従って、半導体装置１０は、カレントミラー回路２２からＰ型トランジスタＰ４に対応出力電圧Ｖ_ｐｇ＋が直接入力されることにより制御用電圧Ｖ_ｎｇ１が生成されて出力される構成を有しない場合に比べ、制御用電圧Ｖ_ｎｇ１を迅速に生成して出力することができる。

また、本第１実施形態に係る半導体装置１０では、制御用電圧Ｖ_ｎｇ１をＰ型トランジスタＰ１とＰ型トランジスタＰ４とのサイズ比に基づいて定まる電圧としている。従って、半導体装置１０は、制御用電圧Ｖ_ｎｇ１をＰ型トランジスタＰ１とＰ型トランジスタＰ４とのサイズ比に基づいて定まる電圧としない場合に比べ、簡易な構成で制御用電圧Ｖ_ｎｇ１を生成することができる。

なお、上記第１実施形態では、Ｐ型トランジスタＰ１のドレインから取り出された電圧が対応出力電圧Ｖ_ｐｇ＋としてＰ型トランジスタＰ４のゲートに入力される場合を例示したが、本発明はこれに限定されるものではない。例えば、対応出力電圧Ｖ_ｐｇ＋に代えて、Ｎ型トランジスタＮ１のソースから取り出された電圧がＰ型トランジスタＰ４のゲートに入力されるようにしてもよい。すなわち、カレントミラー回路２２で生成されて出力された出力電流による電圧であれば対応出力電圧Ｖ_ｐｇ＋に代替する電圧として用いることができる。

また、上記第１実施形態では、出力用トランジスタＰ０に流れた所定電流量のオフリーク電流Ｉ_ｏｆｆがＰ型トランジスタＰ４によって検知される場合を例示したが、本発明はこれに限定されるものではない。出力用トランジスタＰ０に流れた所定電流量のオフリーク電流Ｉ_ｏｆｆがＮ型トランジスタによって検知されるようにしてもよい。この場合、Ｎ型トランジスタのゲートに対して対応出力電圧Ｖ_ｐｇ＋と逆極性の電圧が入力されるようにすればよい。

また、上記第１実施形態では、オフリーク軽減回路２０がＮ型トランジスタＮ５を含んでいるが、本発明はこれに限定されるものではなく、Ｎ型トランジスタＮ５に代えて抵抗を用いるようにしてもよい。

［第２実施形態］
上記第１実施形態では、出力電圧Ｖ_ｐｇを出力用トランジスタＰ０のゲート電圧として用いる場合を例示したが、本第２実施形態では、一例として図４に示す出力電圧Ｖ_ｐｇ１を出力用トランジスタＰ０のゲート電圧として用いる場合について説明する。なお、本第２実施形態では、上記第１実施形態で説明した構成部材と同一の構成部材については同一の符号を付して、その説明を省略する。

一例として図４に示すように、半導体装置３０は、上記第１実施形態で説明した半導体装置１０に比べ、レギュレータ１２に代えてレギュレータ３２を有する点が異なる。レギュレータ３２は、レギュレータ１２に比べ、差動増幅器１６に代えて差動増幅器３６を有する点が異なる。差動増幅器３６は、差動増幅器１６に比べ、カレントミラー回路２２に代えてカレントミラー回路４２を有する点、及びプリバッファ４４を有する点が異なる。

カレントミラー回路４２は、カレントミラー回路２２に比べ、Ｐ型トランジスタＰ１のゲートがＰ型トランジスタＰ１のドレインに接続されていない点、及びＰ型トランジスタＰ２のゲートがＰ型トランジスタＰ２のドレインに接続されている点が異なる。カレントミラー回路４２は、カレントミラー回路２２に比べ、Ｐ型トランジスタＰ２のドレインが出力用トランジスタＰ０のゲートに接続されていない点が異なる。

プリバッファ４４は、直列に接続されたＰ型トランジスタＰ３及びＮ型トランジスタＮ４を備えている。Ｎ型トランジスタＮ４のソースには接地電圧ＧＮＤが入力されている。Ｎ型トランジスタＮ４のゲートにはＮ型トランジスタＮ０のゲートが接続されており、定電圧生成回路１８で生成された定電圧Ｖ_ｂが入力される。

Ｐ型トランジスタＰ３のドレインにはＮ型トランジスタＮ４のドレインが接続されており、Ｐ型トランジスタＰ３のソースには電源電圧ＶＤＤが入力されている。Ｐ型トランジスタＰ３のゲートにはＰ型トランジスタＰ１のドレインが接続されており、Ｐ型トランジスタＰ１のドレインからゲート電圧Ｖ_ｐｇ０が入力される。

また、Ｐ型トランジスタＰ３のドレインには出力用トランジスタＰ０のゲートが接続されている。Ｐ型トランジスタＰ３のドレインは、差動増幅器３６の出力端子に相当しており、差動増幅器３６の出力電圧Ｖ_ｐｇ１を出力する。よって、出力用トランジスタＰ０のゲートには出力電圧Ｖ_ｐｇ１が入力される。

次に本第２実施形態に係るレギュレータ３２の動作について説明する。

一例として図５に示すように、負荷電流Ｉ_ｌｏａｄを増加させるように電源電圧ＶＤＤを徐々に引き上げると、これに伴って、一例として図６に示すように、ゲート電圧Ｖ_ｐｇ０及び帰還電圧Ｖ_ｆｂも引き上げられる。電源電圧ＶＤＤがレギュレーション電圧（図５に示す例では、１．５ボルト）に到達すると、コンデンサ１３０は満充電状態になる。

電源電圧ＶＤＤがレギュレーション電圧に到達すると、対応出力電圧Ｖ_ｐｇ＋が引き下げられる。対応出力電圧Ｖ_ｐｇ＋が引き下げられると、これに対応して、出力電圧Ｖ_ｐｇ１が引き上げられる。ここで、差動増幅器３６でバーチャルショート（Ｖ_ｒｅｆ＝Ｖ_ｆｂ）が成立し、かつ“Ｉ_ｏｆｆ＜Ｉ_ｉｄｌｅ”との大小関係が成立する場合、対応出力電圧Ｖ_ｐｇ＋はＰ型トランジスタＰ４のゲートの閾値電圧以下の電圧に引き下げられず、オフリーク軽減回路２０は作動しない。

これに対し、“Ｉ_ｏｆｆ＜Ｉ_ｉｄｌｅ”との大小関係が成立しない場合、対応出力電圧Ｖ_ｐｇ＋は、一例として図７に示すように、Ｐ型トランジスタＰ４のゲートの閾値電圧以下の電圧に引き下げられる。その一方で、出力電圧Ｖ_ｐｇ１は、図６に示す出力電圧Ｖ_ｐｇ１よりも、大きく引き上げられるため、Ｎ型トランジスタＰ０の電流路は、図６に示す出力電圧Ｖ_ｐｇ１が出力用トランジスタＰ０のゲートに入力される場合に比べ、絞られる。

ここで、対応出力電圧Ｖ_ｐｇ＋がＰ型トランジスタＰ４のゲートの閾値電圧以下の電圧に引き下げられると、オフリーク軽減回路２０が作動する。すなわち、Ｐ型トランジスタＰ４の電流路が拡げられ（Ｐ型トランジスタＰ４がオンされ）、Ｎ型トランジスタＮ６に過剰電流Ｉ_ｏｖｅｒが流れる。

また、レギュレータ３２が負荷状態から無負荷状態に遷移し、負荷電流Ｉ_ｌｏａｄが、一例として図３に示すように１０ミリアンペアから０ミリアンペアに急激に降下すると、出力電圧Ｖ_ｏｕｔが急激に上昇する。これに対応して、一例として図７及び図９に示すように、出力電圧Ｖ_ｐｇ１は、出力用トランジスタＰ０における所定電流量以上のオフリーク電流Ｉ_ｏｆｆがＰ型トランジスタＰ４によって検知される電圧として予め定められた検知電圧まで引き上げられる。出力電圧Ｖ_ｐｇ１が予め定められた検知電圧まで引き上げられると、これに対応してＰ型トランジスタＰ４によって所定電流量以上のオフリーク電流Ｉ_ｏｆｆが検知される。

なお、第１及び第２実施形態において、Ｐ型トランジスタＰ４によって所定電流量以上のオフリーク電流Ｉ_ｏｆｆが検知された状態とは、対応出力電圧Ｖ_ｐｇ＋がＰ型トランジスタＰ４のゲートの閾値電圧以下の電圧に引き下げられた状態を指す。これは、所定電流量以上のオフリーク電流Ｉ_ｏｆｆは、入力された対応出力電圧Ｖ_ｐｇ＋からＰ型トランジスタＰ４によって検知されることを意味する。

Ｐ型トランジスタＰ４によって所定電流量以上のオフリーク電流が検知されると、制御用電圧Ｖ_ｎｇ１は引き上げられてＮ型トランジスタＮ６の電流路が拡げられ（Ｎ型トランジスタＮ６がオンされ）、Ｎ型トランジスタＮ６に過剰電流Ｉ_ｏｖｅｒが流れる。そのため、従来のレギュレータでは、一例として図８に示すように、出力電圧Ｖ_ｏｕｔは、電源電圧ＶＤＤを大きくするに従って直流的（ＤＣ的）に大きくなり、電源電圧ＶＤＤがレギュレーション電圧に達すると出力電圧Ｖ_ｐｇもＤＣ的に大きくなる（出力電圧Ｖ_ｏｕｔとほぼ同じ電圧になることもある）のに対し、本第２実施形態に係るレギュレータ３２では、一例として図２に示すように、電源電圧ＶＤＤがレギュレーション電圧に達した以降は、出力電圧Ｖ_ｐｇ１はＤＣ的に大きくなるが、出力電圧Ｖ_ｏｕｔは、一定に保持される。

また、本第２実施形態に係る半導体装置３０は、プリバッファ４４を有しているので、プリバッファ４４を有しない場合に比べ、出力用トランジスタＰ０の電流路の絞り込みを幅広い範囲で行うことができる。

［第３実施形態］
上記第２実施形態では、プリバッファ４４が出力電圧Ｖ_ｐｇ１を生成して出力する場合を例示したが、本第３実施形態では、一例として図１０に示すプリバッファ５４が出力電圧Ｖ_ｐｇ１を生成して出力する場合について説明する。なお、本第３実施形態では、上記第２実施形態で説明した構成部材と同一の構成部材については同一の符号を付して、その説明を省略する。

一例として図１０に示すように、半導体装置５０は、上記第２実施形態で説明した半導体装置３０に比べ、レギュレータ３２に代えてレギュレータ５２を有する点が異なる。また、レギュレータ５２は、レギュレータ３２に比べ、差動増幅器３６に代えて差動増幅器５３を有する点が異なる。差動増幅器５３は、差動増幅器３６に比べ、カレントミラー回路４２に代えてＰ型トランジスタＰ５，Ｐ６を有する点、及びプリバッファ４４に代えてプリバッファ５４を有する点が異なる。プリバッファ５４は、プリバッファ４４に比べ、カレントミラー回路５６を有する点、及びＰ型トランジスタＰ７を有する点が異なる。

Ｐ型トランジスタＰ５のソースには電源電圧ＶＤＤが入力されている。Ｐ型トランジスタＰ５のドレインにはＰ型トランジスタＰ５のゲート及びＮ型トランジスタＮ２のドレインが接続されている。Ｐ型トランジスタＰ６のソースには電源電圧ＶＤＤが入力されている。Ｐ型トランジスタＰ６のドレインにはＰ型トランジスタＰ６のゲート及びＮ型トランジスタＮ１のドレインが接続されている。

カレントミラー回路５６は、Ｎ型トランジスタＮ１４，Ｎ１５を備えている。Ｎ型トランジスタＮ１４のドレインにはＰ型トランジスタＰ３のドレインが接続されており、Ｎ型トランジスタＮ１４のソースには接地電圧ＧＮＤが入力されている。Ｎ型トランジスタＮ１５のソースには接地電圧ＧＮＤが入力されている。Ｎ型トランジスタＮ１５のドレインにはＮ型トランジスタＮ１５のゲート、Ｐ型トランジスタＰ７のドレイン、及びＮ型トランジスタＮ１４のゲートが接続されている。

Ｐ型トランジスタＰ３のゲートにはＰ型トランジスタＰ６のドレインが接続されており、Ｐ型トランジスタＰ６のドレインからＰ型トランジスタＰ３のゲートにゲート電圧Ｖ_ｐｇｙが入力される。よって、Ｐ型トランジスタＰ３から出力用トランジスタＰ０に入力される出力電圧Ｖ_ｐｇ１は、Ｐ型トランジスタＰ３のゲートに入力されるゲート電圧Ｖ_ｐｇｙに応じて制御される。

Ｐ型トランジスタＰ７のソースには電源電圧ＶＤＤが入力されている。Ｐ型トランジスタＰ７のゲートにはＰ型トランジスタＰ５のドレインが接続されており、Ｐ型トランジスタＰ５のドレインからＰ型トランジスタＰ７のゲートにゲート電圧Ｖ_ｐｇｘが入力される。Ｐ型トランジスタＰ７のドレインにはＰ型トランジスタＰ４のゲートが接続されており、Ｐ型トランジスタＰ７のドレインからＰ型トランジスタＰ４のゲートに上記第１及び第２実施形態で説明した対応出力電圧Ｖ_ｐｇ＋に相当する対応出力電圧Ｖ_ｐｇｘ０が入力される。対応出力電圧Ｖ_ｐｇｘ０は、Ｐ型トランジスタＰ７のゲートに入力されるゲート電圧Ｖ_ｐｇｘに応じて制御される。

次に第３実施形態に係るレギュレータ５２の動作を説明する。

電源電圧ＶＤＤがレギュレーション電圧に到達すると、ゲート電圧Ｖ_ｐｇｙが引き下げられる。ゲート電圧Ｖ_ｐｇｙが引き下げられると、これに対応して出力電圧Ｖ_ｐｇ１が引き上げられる。ここで、差動増幅器５３でバーチャルショート（Ｖ_ｒｅｆ＝Ｖ_ｆｂ）が成立し、かつ“Ｉ_ｏｆｆ＜Ｉ_ｉｄｌｅ”との大小関係が成立する場合、対応出力電圧Ｖ_ｐｇｘ０はＰ型トランジスタＰ４のゲートの閾値電圧以下の電圧に引き下げられず、オフリーク軽減回路２０は作動しない。

これに対し、“Ｉ_ｏｆｆ＜Ｉ_ｉｄｌｅ”との大小関係が成立しない場合、対応出力電圧Ｖ_ｐｇｘ０はＰ型トランジスタＰ４のゲートの閾値電圧以下の電圧に引き下げられる。その一方で、出力電圧Ｖ_ｐｇ１は、大きく引き上げられるため、Ｎ型トランジスタＰ０の電流路は絞られる。

対応出力電圧Ｖ_ｐｇｘ０がＰ型トランジスタＰ４のゲートの閾値電圧以下の電圧に引き下げられると、オフリーク軽減回路２０が作動する。これにより、レギュレータ５２では、上記第２実施形態で説明した効果と同様の効果が得られる。

また、レギュレータ５２が負荷状態から無負荷状態に遷移し、負荷電流Ｉ_ｌｏａｄが急激に降下すると、出力電圧Ｖ_ｏｕｔも上昇する。出力電圧Ｖ_ｏｕｔの上昇に対応して、出力電圧Ｖ_ｐｇ１は、出力用トランジスタＰ０における所定電流量以上のオフリーク電流Ｉ_ｏｆｆがＰ型トランジスタＰ４によって検知される電圧として予め定められた検知電圧まで引き上げられる。出力電圧Ｖ_ｐｇ１が予め定められた検知電圧まで引き上げられると、これに対応してＰ型トランジスタＰ４によって所定電流量以上のオフリーク電流Ｉ_ｏｆｆが検知される。

なお、本第３実施形態において、Ｐ型トランジスタＰ４によって所定電流量以上のオフリーク電流Ｉ_ｏｆｆが検知された状態とは、対応出力電圧Ｖ_ｐｇｘ０がＰ型トランジスタＰ４のゲートの閾値電圧以下の電圧に引き下げられた状態を指す。これは、所定電流量以上のオフリーク電流Ｉ_ｏｆｆが、入力された対応出力電圧Ｖ_ｐｇｘ０からＰ型トランジスタＰ４によって検知されることを意味する。

Ｐ型トランジスタＰ４によって所定電流量以上のオフリーク電流Ｉ_ｏｆｆが検知されると、制御用電圧Ｖ_ｎｇ１は引き上げられてＮ型トランジスタＮ６の電流路が拡げられ（Ｎ型トランジスタＮ６がオンされ）、Ｎ型トランジスタＮ６に過剰電流Ｉ_ｏｖｅｒが流れる。これにより、レギュレータ５２では、上記第２実施形態で説明した効果と同様の効果が得られる。

また、本第３実施形態に係る半導体装置５０は、プリバッファ５４を有しているので、プリバッファ５４を有しない場合に比べ、出力用トランジスタＰ０の電流路及びＰ型トランジスタＰ４の電流路の各々の絞り込みを幅広い範囲で行うことができる。

［第４実施形態］
上記第１実施形態では、Ｐ型トランジスタＰ４により所定電流量以上のオフリーク電流Ｉ_ｏｆｆが検知される場合を例示したが、本第４実施形態では、検知出力部６６（図１１参照）により所定電流量以上のオフリーク電流Ｉ_ｏｆｆが検知される場合について説明する。なお、本第４実施形態では、上記各実施形態で説明した構成部材と同一の構成部材については同一の符号を付して、その説明を省略する。

一例として図１１に示すように、半導体装置６０は、上記第１実施形態で説明した半導体装置１０に比べ、レギュレータ１２に代えてレギュレータ６２を有する点が異なる。また、半導体装置６０は、半導体装置１０に比べ、制御部６３を有する点が異なる。

レギュレータ６２は、レギュレータ１２に比べ、オフリーク軽減回路２０に代えてオフリーク軽減回路６５を有する点が異なる。また、レギュレータ６２は、レギュレータ１２に比べ、検知出力部６６を有する点が異なる。更に、レギュレータ６２は、レギュレータ１２に比べ、分圧器１０８に代えて選択接続部６４を有する点が異なる。

選択接続部６４は、抵抗Ｒ１，Ｒ２を含めて直列に接続されたＮ個（図１１に示す例では、３個以上）の抵抗を有する。選択接続部６４は、制御部６３から入力された切替信号に従って後述のＮ型トランジスタＮ１０のゲートを抵抗Ｒ１〜Ｒｎの何れかの抵抗の端部に選択的に接続することでヒステリシスを設定する。

検知出力部６６は、差動増幅器６８を備えている。また、検知出力部６６は、オフリーク軽減回路６５の一部であるＰ型トランジスタＰ８及びＮ型トランジスタＮ８を備えている。

差動増幅器６８は、カレントミラー回路７０、及びＮ型トランジスタＮ９，Ｎ１０，Ｎ１１を備えている。

カレントミラー回路７０は、Ｐ型トランジスタＰ９，Ｐ１０を有しており、Ｐ型トランジスタＰ９，Ｐ１０の各ソースには電源電圧ＶＤＤが入力されている。

本発明に係る電流生成トランジスタの一例であるＰ型トランジスタＰ１０のゲートには、Ｐ型トランジスタＰ１０のドレイン及びＰ型トランジスタＰ９のゲートが接続されている。

Ｐ型トランジスタＰ１０のドレインには、Ｎ型トランジスタＮ１０のドレイン及びＰ型トランジスタＰ８のゲートに接続されている。Ｐ型トランジスタＰ１０のドレインは、差動増幅器６８の出力端子に相当しており、対応出力電圧Ｖ_ｐｇ＋の増減に対応して増減する対応出力電圧Ｖ_ｐｇ２を出力する。

Ｎ型トランジスタＮ９のソースには接地電圧ＧＮＤが入力されており、Ｎ型トランジスタＮ９のゲートには定電圧Ｖ_ｂが入力される。

Ｎ型トランジスタＮ１０，Ｎ１１の各ソースにはＮ型トランジスタＮ９のドレインが接続されており、Ｎ型トランジスタＮ１１のゲートには本発明に係る第２基準電圧の一例である基準電圧Ｖ_ｒｅｆが入力される。

Ｎ型トランジスタＮ１０のゲートには、選択接続部６４に含まれる抵抗Ｒ１〜Ｒｎの何れかの抵抗の端部が接続されている。従って、Ｎ型トランジスタＮ１０のゲートには、帰還電圧Ｖ_ｆｂの増減に対応して増減する電圧として選択接続部６４によって取り出された対応帰還電圧Ｖ_ｆｂ＋がゲート電圧として入力される。ここで、対応帰還電圧Ｖ_ｆｂ＋とは、選択接続部６４で設定されたヒステリシス及び帰還電圧Ｖ_ｆｂにより定まる電圧（選択接続部６４で設定されたヒステリシスを超えた電圧）を指す。カレントミラー回路７０は、Ｎ型トランジスタＮ１０のゲートに入力された対応帰還電圧Ｖ_ｆｂ＋に応じて定まる出力電流を生成する。なお、Ｎ型トランジスタＮ１０のゲートの接続先は、制御部６３から選択接続部６４に入力された切替信号に応じて切り替えられ、これに応じて対応帰還電圧Ｖ_ｆｂ＋が調整される。

オフリーク軽減回路６５は、本発明に係る電圧出力トランジスタの一例であるＰ型トランジスタＰ８を備えている。また、オフリーク軽減回路６５は、Ｎ型トランジスタＮ８、及び本発明に係る制御用トランジスタの一例であるＮ型トランジスタＮ６を備えている。

Ｐ型トランジスタＰ８のソースには電源電圧ＶＤＤが入力されている。また、Ｐ型トランジスタＰ８のドレインにはＮ型トランジスタＮ８のドレインが接続されている。更に、Ｎ型トランジスタＮ８のドレインにはＮ型トランジスタＮ８のゲートが接続されており、Ｎ型トランジスタＮ８のソースには接地電圧ＧＮＤが入力されている。

Ｐ型トランジスタＰ８は、出力電圧Ｖ_ｐｇの変化に対応して変化する対応出力電圧として差動増幅器６８から直接入力される対応出力電圧Ｖ_ｐｇ２から出力用トランジスタＰ０における所定電流量以上のオフリーク電流を検知する。そして、検知結果に応じた制御用電圧Ｖ_ｎｇ２を出力する。すなわち、Ｐ型トランジスタＰ８は、カレントミラー回路７０で生成されて出力された出力電流による電圧が対応出力電圧Ｖ_ｐｇ２としてＰ型トランジスタＰ８のゲートに直接入力されることにより制御用電圧Ｖ_ｎｇ２を生成して出力する。

Ｎ型トランジスタＮ６のゲートにはＰ型トランジスタＰ８のドレイン及びＮ型トランジスタＮ８のゲートが接続されている。従って、Ｎ型トランジスタＮ６は、Ｐ型トランジスタＰ８から直接入力された制御用電圧Ｖ_ｎｇ２により制御される。

次に第４実施形態に係るレギュレータ６２の動作を説明する。

電源電圧ＶＤＤがレギュレーション電圧に到達すると、出力電圧Ｖ_ｐｇが引き上げられる。ここで、差動増幅器１６でバーチャルショート（Ｖ_ｒｅｆ＝Ｖ_ｆｂ）が成立し、かつ、“Ｉ_ｏｆｆ＜Ｉ_ｉｄｌｅ”との大小関係が成立すると、これに対応して、差動増幅器６８でもバーチャルショート（Ｖ_ｒｅｆ＝Ｖ_ｆｂ＋）が成立する。この場合、対応出力電圧Ｖ_ｐｇ２はＰ型トランジスタＰ８のゲートの閾値電圧以下の電圧に引き下げられず、オフリーク軽減回路６５は作動しない。

これに対し、“Ｉ_ｏｆｆ＜Ｉ_ｉｄｌｅ”との大小関係が成立しない場合、Ｐ型トランジスタＰ４のゲート電圧である対応出力電圧Ｖ_ｐｇ＋は閾値電圧以下の電圧に引き下げられる。その一方で、出力電圧Ｖ_ｐｇは、大きく引き上げられるため、Ｎ型トランジスタＰ０の電流路は絞られる。

対応出力電圧Ｖ_ｐｇ＋がＰ型トランジスタＰ４のゲートの閾値電圧以下の電圧に引き下げられると、これに対応してＰ型トランジスタＰ８のゲート電圧Ｖ_ｐｇ２もＰ型トランジスタＰ８のゲートの閾値電圧以下の電圧に引き下げられ、オフリーク軽減回路６５が作動する。これにより、レギュレータ６２では、上記第１実施形態で説明した効果と同様の効果が得られる。

また、レギュレータ６２が負荷状態から無負荷状態に遷移し、負荷電流Ｉ_ｌｏａｄが急激に降下すると、出力電圧Ｖ_ｏｕｔが急激に上昇する。出力電圧Ｖ_ｏｕｔが上昇すると、これに対応して出力電圧Ｖ_ｐｇが、出力用トランジスタＰ０における所定電流量以上のオフリーク電流Ｉ_ｏｆｆがＰ型トランジスタＰ８によって検知される電圧として予め定められた検知電圧まで引き上げられる。出力電圧Ｖ_ｐｇが予め定められた検知電圧まで引き上げられると、これに対応して対応出力電圧Ｖ_ｐｇ＋がＰ型トランジスタＰ４のゲートの閾値電圧以下の電圧に引き下げられる。対応出力電圧Ｖ_ｐｇ＋がＰ型トランジスタＰ４のゲートの閾値電圧以下の電圧に引き下げられると、これに対応してＰ型トランジスタＰ８によって所定電流量以上のオフリーク電流Ｉ_ｏｆｆが検知される。

なお、本第４実施形態において、Ｐ型トランジスタＰ８によって所定電流量以上のオフリーク電流Ｉ_ｏｆｆが検知された状態とは、対応出力電圧Ｖ_ｐｇ２がＰ型トランジスタＰ８のゲートの閾値電圧以下の電圧に引き下げられた状態を指す。これは、所定電流量以上のオフリーク電流Ｉ_ｏｆｆは、入力された対応出力電圧Ｖ_ｐｇ２からＰ型トランジスタＰ８によって検知されることを意味する。

Ｐ型トランジスタＰ８によって所定電流量以上のオフリーク電流Ｉ_ｏｆｆが検知されると、制御用電圧Ｖ_ｎｇ２は引き上げられてＮ型トランジスタＮ６の電流路が拡げられ（Ｎ型トランジスタＮ６がオンされ）、Ｎ型トランジスタＮ６に過剰電流Ｉ_ｏｖｅｒが流れる。これにより、レギュレータ６２では、上記第１実施形態で説明した効果と同様の効果が得られる。

また、本第４実施形態に係る半導体装置６０は、検知出力部６６を有しているので、検知出力部６６を有しない場合に比べ、Ｎ型トランジスタＮ６に対する制御を迅速に行うことができる。

また、本第４実施形態に係る半導体装置６０では、選択接続部６４によってＮ型トランジスタＮ１０のゲートの接続先が切り替えられることで設定されたヒステリシスを超えた電圧が対応帰還電圧Ｖ_ｆｂ＋としてＮ型トランジスタＮ１０のゲートに入力される。従って、半導体装置６０は、選択接続部６４を有しない場合に比べ、ノイズによるＮ型トランジスタＮ１０の誤作動を抑制することができる。

なお、上記第４実施形態では、図１に示す差動増幅器１６に相当する差動増幅器６８を例示したが、本発明はこれに限定されるものではない。例えば、差動増幅器６８に代えて、図４に示す差動増幅器３６又は図１０に示す差動増幅器５３等のプリバッファを有する差動増幅器を適用してもよい。この場合、プリバッファからＰ型トランジスタＰ８のゲートに対応出力電圧Ｖ_ｐｇ２が直接入力されるようにプリバッファの出力端子をＰ型トランジスタＰ８のゲートに直接接続することで、上記第４実施形態と同様の効果が期待できる。

また、上記各実施形態では、レギュレータ１２，３２，５２，６２の各々に含まれるトランジスタとして電界効果トランジスタを例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、レギュレータ１２，３２，５２，６２の各々に含まれるトランジスタは、絶縁ゲートバイポーラトランジスタやパワーバイポーラトランジスタ等の他の種類のトランジスタであってもよい。

１０，３０，５０，６０半導体装置
１２，３２，５２，６２，レギュレータ
１６，３６，５３，１６，６８差動増幅器
２２，４２，５６，７０カレントミラー回路
４４，５４プリバッファ
６４選択接続部
６６検知出力部
１０８分圧器
１３２負荷
Ｐ０出力用トランジスタ
Ｐ１〜Ｐ１０Ｐ型トランジスタ
Ｎ０〜Ｎ１１Ｎ型トランジスタ

Claims

基準電圧が一方の入力端子に入力され、出力用トランジスタの制御端子が出力端子に接続され、前記出力用トランジスタに直列に接続された分圧器により分圧されて得られた帰還電圧が他方の入力端子に入力される差動増幅器であって、前記帰還電圧に応じて定まる出力電流を生成するカレントミラー回路を有する差動増幅器と、
前記カレントミラー回路で生成された出力電流による電圧が、前記出力端子により出力された出力電圧の変化に対応して変化する対応出力電圧として入力されるゲート、駆動用電圧が入力されるソース、並びに前記対応出力電圧が前記ゲートに入力され、前記対応出力電圧及び前記駆動用電圧に応じて定まる制御用電圧を出力するドレインを有し、前記ゲートに入力された前記対応出力電圧が前記ゲートの閾値電圧以下になったことで所定電流量以上のオフリーク電流を検知し、検知結果に応じた電圧を前記制御用電圧とした電圧出力トランジスタと、
前記分圧器と並列に接続されており、前記電圧出力トランジスタから入力された前記制御用電圧により制御される制御用トランジスタと、
を含むレギュレータ。
前記電圧出力トランジスタは、Ｐ型電界効果トランジスタである請求項１に記載のレギュレータ。
前記カレントミラー回路は、前記出力電流を生成する電流生成トランジスタを有し、
前記制御用電圧は、前記電圧出力トランジスタと前記電流生成トランジスタとのサイズ比に基づいて定まる電圧である請求項１又は請求項２に記載のレギュレータ。
前記出力用トランジスタは、前記出力端子が接続されるゲート、前記分圧器に接続されるドレイン、及び駆動用電圧が入力されるソースを有するＰ型電界効果トランジスタであり、
前記制御用トランジスタは、前記駆動用電圧よりも低い電圧が入力されるソース、前記出力用トランジスタのドレインに接続されるドレイン、及び前記電圧出力トランジスタから前記制御用電圧が入力されるゲートを有するＮ型電界効果トランジスタである請求項１から請求項３の何れか１項に記載のレギュレータ。
前記差動増幅器は、前記出力電圧を生成して出力すると共に前記対応出力電圧を生成して前記電圧出力トランジスタに出力するプリバッファを有する請求項１から請求項４の何れか１項に記載のレギュレータ。
第１基準電圧が一方の入力端子に入力され、出力用トランジスタの制御端子が出力端子に接続され、前記出力用トランジスタに直列に接続された分圧器により分圧されて得られた帰還電圧が他方の入力端子に入力される第１差動増幅器と、
第２基準電圧が一方の入力端子に入力され、前記帰還電圧に対応する対応帰還電圧として前記分圧器により分圧されて得られた対応帰還電圧が他方の入力端子に入力される第２差動増幅器であって、前記対応帰還電圧に応じて定まる出力電流を生成するカレントミラー回路を有する第２差動増幅器と、
前記カレントミラー回路で生成された出力電流による電圧が、前記第２差動増幅器から前記第１差動増幅器の出力電圧の変化に対応して変化する対応出力電圧として入力されるゲート、駆動用電圧が入力されるソース、並びに前記対応出力電圧が前記ゲートに入力され、前記対応出力電圧及び前記駆動用電圧に応じて定まる制御用電圧を出力するドレインを有し、前記ゲートに入力された前記対応出力電圧が前記ゲートの閾値電圧以下になったことで所定電流量以上のオフリーク電流を検知し、検知結果に応じた電圧を前記制御用電圧とした電圧出力トランジスタと、
前記分圧器と並列に接続されており、前記電圧出力トランジスタから入力された前記制御用電圧により制御される制御用トランジスタと、
を含むレギュレータ。
前記電圧出力トランジスタは、Ｐ型電界効果トランジスタである請求項６に記載のレギュレータ。
前記カレントミラー回路は、前記出力電流を生成する電流生成トランジスタを有し、
前記制御用電圧は、前記電圧出力トランジスタと前記電流生成トランジスタとのサイズ比に基づいて定まる電圧である請求項６又は請求項７に記載のレギュレータ。
前記出力用トランジスタは、前記第１差動増幅器の出力端子が接続されるゲート、前記分圧器に接続されるドレイン、及び駆動用電圧が入力されるソースを有するＰ型電界効果トランジスタであり、
前記制御用トランジスタは、前記駆動用電圧よりも低い電圧が入力されたソース、前記出力用トランジスタのドレインに接続されるドレイン、及び前記電圧出力トランジスタから前記制御用電圧が入力されるゲートを有するＮ型電界効果トランジスタである請求項６から請求項８の何れか１項に記載のレギュレータ。
前記第２差動増幅器は、前記対応出力電圧を生成して前記電圧出力トランジスタに出力するプリバッファを有する請求項６から請求項９の何れか１項に記載のレギュレータ。
前記分圧器は、設定されたヒステリシス及び前記帰還電圧により定まる電圧を前記対応帰還電圧として前記第２差動増幅器の前記他方の入力端子に出力する請求項６から請求項１０の何れか１項に記載のレギュレータ。
請求項１から請求項１１の何れか１項に記載のレギュレータと、
前記レギュレータの出力端子に接続された負荷と、
を含む半導体装置。