レギュレータは、差動増幅器の出力電圧によって制御される出力用トランジスタを備えている(例えば、特許文献1参照)。レギュレータでは、出力用トランジスタの製造工程のばらつき、及び温度や湿度等の環境条件によりオフリークが発生する。オフリークとは、出力用トランジスタがオフ状態の場合に出力用トランジスタから電流が漏れ出てしまう現象を指す。出力用トランジスタがオフ状態になる場合の一例としては、差動増幅器の出力端子に接続されたバイパスコンデンサが満充電状態に達した場合、及びレギュレータが負荷状態から無負荷状態に遷移した場合が挙げられる。
負荷状態とは、レギュレータの出力端子に電気的に接続された負荷(レギュレータが電流を供給する供給先である負荷(上記のバイパスコンデンサを除く))に対してレギュレータから電流が供給されて負荷が作動している状態を指す。無負荷状態とは、負荷状態の逆の状態、すなわち、レギュレータの出力端子に接続されている負荷がレギュレータから電気的に切り離された状態を指す。
出力用トランジスタがオフ状態の場合に出力用トランジスタから漏れ出る電流は、一般的にオフリーク電流と称されており、オフリーク電流は、レギュレータの出力電圧に対して影響を及ぼす。
図12には、レギュレータの出力電圧に対するオフリーク電流の影響を軽減する技術が採用されたレギュレータ100が示されている。レギュレータ100は、基準電圧回路102、差動増幅器104、出力用トランジスタP0、分圧器108、及び出力端子110を備えている。
出力端子110は、コンデンサ130及び負荷132に接続されている。コンデンサ130は、所謂バイパスコンデンサである。コンデンサ130の一端は出力端子110に接続されており、コンデンサ130の他端には接地電圧GNDが入力されている。負荷132の一端は出力端子110に接続されており、負荷132の他端には接地電圧GNDが入力されている。
基準電圧回路102には、電源電圧VDD及び接地電圧GNDが入力されており、基準電圧回路102は、電源電圧VDD及び接地電圧GNDに基づいて基準電圧Vrefを生成して出力する。
差動増幅器104の非反転入力端子には基準電圧回路102が接続されており、基準電圧回路102から基準電圧Vrefが入力される。
出力用トランジスタP0はP型電界効果トランジスタ(以下、「P型トランジスタ」と称する)である。出力用トランジスタP0のゲートには差動増幅器104の出力端子が接続され、出力用トランジスタP0のソースには電源電圧VDDが入力される。また、出力用トランジスタP0のドレインには出力端子110が接続されている。
分圧器108は、直列に接続された抵抗R1,R2を含む。抵抗R1の一端は出力用トランジスタP0のドレインに接続され、抵抗R1の他端は抵抗R2の一端に接続されている。抵抗R2の他端には接地電圧GNDが入力されている。
抵抗R1と抵抗R2との接続点は差動増幅器104の反転入力端子に接続されており、分圧器108により分圧されて得られた分圧電圧である帰還電圧Vfbは差動増幅器104の反転入力端子に入力される。
差動増幅器104は、バーチャルショートを成立させるように基準電圧Vrefと帰還電圧Vfbとを比較し、比較結果に応じた電圧を生成して出力することで出力用トランジスタP0を制御する。すなわち、差動増幅器104は、出力用トランジスタP0のゲートに出力する電圧を、帰還電圧Vfbが基準電圧Vrefよりも小さい場合に現時点よりも小さくし、帰還電圧Vfbが基準電圧Vrefよりも大きい場合に現時点よりも大きくする。
ここで、電源電圧VDDを徐々に引き上げると、やがてコンデンサ130が満充電状態になり、出力端子110により出力される出力電圧Voutは予め定められた電圧(以下、説明の便宜上、「レギュレーション電圧」と称する)に維持される。このとき、出力用トランジスタP0のソースとドレインとの間の電流経路(以下、ソースとドレインとの間の電流経路を「電流路」と称する)が差動増幅器104の出力電圧によって絞り込まれる。出力用トランジスタP0の電流路が絞り込まれると、やがて出力用トランジスタP0がオフ状態になるが、出力用トランジスタP0にオフリーク電流Ioffが流れる。出力電圧Voutをレギュレーション電圧に維持するためには、オフリーク電流Ioffと分圧器108に流れる電流(以下、「アイドル電流」と称する)Iidleとの間に“Ioff<Iidle”という大小関係が成立している必要がある。
しかし、例えば、数ナノアンペアから数十ナノアンペアのアイドル電流Iidleが要求される場合、“Ioff<Iidle”という大小関係を成立させることは困難である。
そこで、“Ioff<Iidle”という大小関係を成立させるために、レギュレータ100は、オフリーク補正回路112を備えている。オフリーク補正回路112は、P型トランジスタ114,116、N型電界効果トランジスタ(以下、「N型トランジスタ」と称する)118,120,122、インバータ124、及び定電流源126を備えている。
P型トランジスタ114のソースには電源電圧VDDが入力されている。P型トランジスタ114のゲートには差動増幅器104の出力端子が接続されており、P型トランジスタ114のドレインには、一端に接地電圧GNDが入力されている定電流源126の他端が接続されている。また、P型トランジスタ114のドレインは、インバータ124の入力端子に接続されている。インバータ124の出力端子はP型トランジスタ118のゲートに接続されている。
P型トランジスタ116のゲート及びソースには電源電圧VDDが入力されており、P型トランジスタ116のドレインにはN型トランジスタ118のドレインが接続されている。
N型トランジスタ120のゲート及びドレインにはN型トランジスタ118のソースが接続されており、N型トランジスタ120のソースには接地電圧GNDが入力されている。
N型トランジスタ122は分圧器108に並列に接続されている。すなわち、N型トランジスタ122のゲートには出力用トランジスタP0のドレインが接続されており、N型トランジスタ122のソースには接地電圧GNDが入力されている。
このように構成されたオフリーク補正回路112では、レギュレータ100が負荷状態から無負荷状態に遷移し、“Ioff<Iidle”という大小関係が成立しない場合、P型トランジスタ114がオフされる。P型トランジスタ114がオフされることでN型トランジスタ118がインバータ124によりオンされる。N型トランジスタ118がオンされると、N型トランジスタ122の電流路が拡げられ、オフリーク電流Ioffと同程度の電流がN型トランジスタ122に引き込まれる。これにより、オフリーク電流Ioffが減少し、出力端子110の電圧の上昇が抑制される。
[第1実施形態]
以下、図面を参照して、本発明を実施するための形態例について詳細に説明する。なお、本第1実施形態では、図12に示すレギュレータ100の構成部材と同一の構成部材については同一の符号を付して、その説明を省略する。
一例として図1に示す半導体装置10は、レギュレータ12、コンデンサ130、及び負荷132を含む。レギュレータ12は、図12に示すレギュレータ100に比べ、基準電圧回路102に代えて定電圧源14を有する点、及び差動増幅器112に代えて差動増幅器16を有する点が異なる。また、レギュレータ12は、図12に示すレギュレータ100に比べ、定電圧生成回路18及びオフリーク軽減回路20を有する点が異なる。
定電圧生成回路18は、定電流源24及びN型トランジスタN3を備えている。定電流源24の一端には電源電圧VDDが入力されており、定電流源24の他端にはN型トランジスタN3のドレインが接続されている。N型トランジスタN3のゲートにはN型トランジスタN3のドレイン及びN型トランジスタN0のゲートが接続されており、N型トランジスタN3のソースには接地電圧GNDが入力されている。従って、定電流源24により生成された定電流Ibによる定電圧VbがN型トランジスタN3のドレイン、N型トランジスタN3のゲート、及びN型トランジスタN0に入力される。
本発明に係る差動増幅器及び第1差動増幅器の一例である差動増幅器16は、カレントミラー回路22、N型トランジスタN0,N1,N2を備えている。
カレントミラー回路22は、P型トランジスタP1,P2を有しており、P型トランジスタP1,P2の各ソースには本発明に係る駆動用電圧の一例である電源電圧VDDが入力されている。
本発明に係る電流生成トランジスタの一例であるP型トランジスタP1のドレインにはN型トランジスタN1のドレインが接続されており、P型トランジスタP1のゲートには、P型トランジスタP1のドレイン及びP型トランジスタP2のゲートが接続されている。P型トランジスタP2のドレインには、出力用トランジスタP0のゲート及びN型トランジスタN2のドレインが接続されている。
N型トランジスタN2のソースにはN型トランジスタN0のドレインに接続されており、N型トランジスタN0のソースには接地電圧GNDが入力されている。N型トランジスタN2のゲートには定電圧源14の正極端子が接続されており、定電圧源14の負極端子には接地電圧GND(本発明に係る駆動用電圧よりも低い電圧の一例)が入力されている。定電圧源14で生成された基準電圧Vref(本発明に係る基準電圧及び第1基準電圧の一例)は差動増幅器16の非反転入力端子に相当するN型トランジスタN2のゲートに入力される。
N型トランジスタN1のソースにはN型トランジスタN0のドレインが接続されている。N型トランジスタN1のゲートは、差動増幅器16の反転入力端子に相当しており、N型トランジスタN1のゲートには帰還電圧Vfbが入力される。これにより、カレントミラー回路22は、N型トランジスタN1のゲートに入力された帰還電圧Vfbに応じて定まる出力電流を生成する。
P型トランジスタP2のドレインは、差動増幅器16の出力端子に相当しており、カレントミラー回路22で生成された出力電流による出力電圧Vpgを出力する。出力電圧Vpgは、出力用トランジスタP0のゲート及びN型トランジスタN2のドレインに入力される。
オフリーク軽減回路20は、本発明に係る検知出力部及び電圧出力トランジスタの一例であるP型トランジスタP4を備えている。また、オフリーク軽減回路20は、N型トランジスタN5、及び本発明に係る制御用トランジスタの一例であるN型トランジスタN6を備えている。
P型トランジスタP4のソースには電源電圧VDDが入力されており、P型トランジスタP4のゲートにはP型トランジスタP1のドレインが接続されている。また、P型トランジスタP4のドレインにはN型トランジスタN5のドレインが接続されている。更に、N型トランジスタN5のドレインにはN型トランジスタN5のゲートが接続されており、N型トランジスタN5のソースには接地電圧GNDが入力されている。
P型トランジスタP4は、出力電圧Vpgの変化に対応して変化する対応出力電圧として差動増幅器16から直接入力される対応出力電圧Vpg+から出力用トランジスタP0における所定電流量以上のオフリーク電流を検知する。そして、検知結果に応じた制御用電圧Vng1を出力する。すなわち、P型トランジスタP4は、カレントミラー回路22で生成されて出力された出力電流による電圧が対応出力電圧Vpg+としてP型トランジスタP4のゲートに直接入力されることにより制御用電圧Vng1を生成して出力する。
制御用電圧Vng1は、P型トランジスタP1とP型トランジスタP4とのサイズ比に基づいて定まる電圧である。すなわち、このサイズ比は、出力用トランジスタP0に所定電流量以上のオフリーク電流Ioffが流れた場合にN型トランジスタN6の電流路が拡げられる(N型トランジスタN6がオンされる)のに要する制御用電圧Vng1となるように予め定められている。なお、第1〜第4実施形態において、所定電流量とは、例えば、アイドル電流Iidleとオフリーク電流Ioffとの間に“Iidle<Ioff”との大小関係が成立しない場合のオフリーク電流Ioffの電流量を指す。
N型トランジスタN6は、分圧器108と並列に接続されている。すなわち、N型トランジスタN6のソースには接地電圧GNDが入力されており、N型トランジスタN6のドレインには出力端子110が接続されている。また、N型トランジスタN6のゲートにはP型トランジスタP4のドレイン及びN型トランジスタN5のゲートが接続されている。従って、N型トランジスタN6は、P型トランジスタP4から直接入力された制御用電圧Vng1により制御される。
次に本第1実施形態に係るレギュレータ12の動作について説明する。
一例として図2に示すように、出力電圧Voutは、電源電圧VDDを徐々に大きくするに従って大きくなり、レギュレーション電圧(図2に示す例では、1.5ボルト)に達すると、コンデンサ130は満充電状態になる。
ここで、“Ioff<Iidle”との大小関係が成立していない場合、差動増幅器16は、出力電圧Vpgを引き上げると共に対応出力電圧Vpg+をP型トランジスタP4のゲートの閾値電圧以下の電圧に引き下げる。
これにより、P型トランジスタP0の電流路は絞られ、P型トランジスタP4の電流路は拡げられる(P型トランジスタP4がオンされる)。P型トランジスタP4の電流路が拡げられると、制御用電圧Vng1は引き上げられてN型トランジスタN6の電流路が拡げられる(N型トランジスタN6がオンされる)。N型トランジスタN6がオンされると、オフリーク電流Ioffに含まれる排除すべき過剰な電流(以下、過剰電流と称する)IoverがN型トランジスタN6に流れる。すなわち、レギュレータ12では、“Ioff<Iidle”との大小関係が成立していない場合、過剰電流Ioverは、抵抗R1,R2による経路とN型トランジスタN6による経路との2経路を介して排除される。そのため、レギュレータ12は、オフリーク軽減回路20を有しない場合に比べ、過剰電流Ioverを迅速に排除することができる。なお、以下では、説明の便宜上、抵抗R1,R2による経路を「抵抗経路」と称し、N型トランジスタN6による経路を「トランジスタ経路」と称する。
このように過剰電流Ioverが抵抗経路及びトランジスタ経路の2経路を介して排除されることで、出力電圧Voutが過剰電流Ioverによって電源電圧VDDに引き上げられることが抑制される。そして、基準電圧Vrefと帰還電圧Vfbとの間で所謂バーチャルショートである“Vref=Vfb”との等号関係が成立し、オフリーク電流Ioffとアイドル電流Iidleとの間に“Ioff<Iidle”との大小関係が成立する。
差動増幅器16は、バーチャルショートを維持し、かつ、“Ioff<Iidle”との大小関係を維持するように、出力電圧Vpgを調整すると共にP型トランジスタP4のゲート電圧である対応出力電圧Vpg+を調整する。制御用電圧Vng1の調整は、対応出力電圧Vpg+が調整されることにより行われ、これに伴って、過剰電流Ioverも即時的に排除され、出力電圧Voutがレギュレーション電圧に維持される。すなわち、レギュレータ12の正常なレギュレーション状態が維持され、負荷132に対して安定した負荷電流Iloadが供給される。
ここで、レギュレータ12が負荷状態から無負荷状態に遷移し、負荷電流Iloadが、一例として図3に示すように10ミリアンペアから0ミリアンペアに急激に降下すると、出力電圧Voutが急激に上昇する。出力電圧Voutが上昇すると、過剰電荷がコンデンサ130に供給されるが、このとき、P型トランジスタP4は出力用トランジスタP0における所定電流量以上のオフリーク電流Ioffを検知する。すなわち、対応出力電圧Vpg+がP型トランジスタP4のゲートの閾値電圧以下に引き下げられる。
対応出力電圧Vpg+がP型トランジスタP4のゲートの閾値電圧以下の電圧に引き下げられると、制御用電圧Vng1は引き上げられてN型トランジスタN6がオンされ、N型トランジスタN6に過剰電流Ioverが流れる。すなわち、レギュレータ12では、負荷状態から無負荷状態に遷移した場合であっても、コンデンサ130の過剰電荷が抵抗経路及びトランジスタ経路の2経路を介してレギュレータ12の外部に放出される。そのため、レギュレータ12は、オフリーク軽減回路20を有しない場合に比べ、負荷状態から無負荷状態に遷移したことに伴って急激に上昇した出力電圧Voutをレギュレーション電圧に迅速に復帰させることができる。
以上説明したように、本第1実施形態に係る半導体装置10では、P型トランジスタP4により対応出力電圧Vpg+から所定電流量以上のオフリーク電流が検知され、検知結果に応じて制御用電圧Vng1が出力される。そして、分圧器108と並列に接続されたN型トランジスタN6は、P型トランジスタP4から直接入力された制御用電圧Vng1により制御される。これにより、半導体装置10は、P型トランジスタP4及びN型トランジスタN6を有しない場合に比べ、レギュレータ12の出力電圧Voutに対する出力用トランジスタP0のオフリーク電流Ioffの影響を軽減することができる。
すなわち、本第1実施形態に係る半導体装置10は、図12に示す従来のレギュレータ100に比べ、オフリーク電流Ioffによる出力電圧Voutの持ち上がり(DC特性)の抑制、及び負荷電流の変動によるオーバーシュートに対するセットリング時間の改善(AC特性/過渡特性)を実現することができる。一般的に、オーバーシュートは、何れのレギュレータでも起こる得る現象であり、セットリング時間は、アイドル電流Iidleが小さい程、長くなるが、本第1実施形態に係る半導体装置10によれば、アイドル電流Iidleの大小に拘わらず、セットリング時間を改善することができる。
なお、図12に示す従来のレギュレータ100では、定電流回路をインバータでオン/オフさせるだけであり、製造工程のばらつき、温度、電源電圧等によるオフリーク電流量に関係無く一定の電流が流れるので、少しでもオフリーク電流で出力が持ち上がると全てのパラメータを加味した最大オフリーク電流に見合ったアイドル電流を流す必要がある。これに対し、本第1実施形態に係る半導体装置10では、その時々の状態のオフリーク電流で必要なアイドル電流しか流れないので、図12に示す従来のレギュレータ100のような不要な回路電流の増加はない。
また、本第1実施形態に係る半導体装置10では、カレントミラー回路22で生成された出力電流による電圧が対応出力電圧Vpg+としてP型トランジスタP4のゲートに直接入力される。これにより、制御用電圧Vng1がP型トランジスタP4により生成されて出力される。従って、半導体装置10は、カレントミラー回路22からP型トランジスタP4に対応出力電圧Vpg+が直接入力されることにより制御用電圧Vng1が生成されて出力される構成を有しない場合に比べ、制御用電圧Vng1を迅速に生成して出力することができる。
また、本第1実施形態に係る半導体装置10では、制御用電圧Vng1をP型トランジスタP1とP型トランジスタP4とのサイズ比に基づいて定まる電圧としている。従って、半導体装置10は、制御用電圧Vng1をP型トランジスタP1とP型トランジスタP4とのサイズ比に基づいて定まる電圧としない場合に比べ、簡易な構成で制御用電圧Vng1を生成することができる。
なお、上記第1実施形態では、P型トランジスタP1のドレインから取り出された電圧が対応出力電圧Vpg+としてP型トランジスタP4のゲートに入力される場合を例示したが、本発明はこれに限定されるものではない。例えば、対応出力電圧Vpg+に代えて、N型トランジスタN1のソースから取り出された電圧がP型トランジスタP4のゲートに入力されるようにしてもよい。すなわち、カレントミラー回路22で生成されて出力された出力電流による電圧であれば対応出力電圧Vpg+に代替する電圧として用いることができる。
また、上記第1実施形態では、出力用トランジスタP0に流れた所定電流量のオフリーク電流IoffがP型トランジスタP4によって検知される場合を例示したが、本発明はこれに限定されるものではない。出力用トランジスタP0に流れた所定電流量のオフリーク電流IoffがN型トランジスタによって検知されるようにしてもよい。この場合、N型トランジスタのゲートに対して対応出力電圧Vpg+と逆極性の電圧が入力されるようにすればよい。
また、上記第1実施形態では、オフリーク軽減回路20がN型トランジスタN5を含んでいるが、本発明はこれに限定されるものではなく、N型トランジスタN5に代えて抵抗を用いるようにしてもよい。
[第2実施形態]
上記第1実施形態では、出力電圧Vpgを出力用トランジスタP0のゲート電圧として用いる場合を例示したが、本第2実施形態では、一例として図4に示す出力電圧Vpg1を出力用トランジスタP0のゲート電圧として用いる場合について説明する。なお、本第2実施形態では、上記第1実施形態で説明した構成部材と同一の構成部材については同一の符号を付して、その説明を省略する。
一例として図4に示すように、半導体装置30は、上記第1実施形態で説明した半導体装置10に比べ、レギュレータ12に代えてレギュレータ32を有する点が異なる。レギュレータ32は、レギュレータ12に比べ、差動増幅器16に代えて差動増幅器36を有する点が異なる。差動増幅器36は、差動増幅器16に比べ、カレントミラー回路22に代えてカレントミラー回路42を有する点、及びプリバッファ44を有する点が異なる。
カレントミラー回路42は、カレントミラー回路22に比べ、P型トランジスタP1のゲートがP型トランジスタP1のドレインに接続されていない点、及びP型トランジスタP2のゲートがP型トランジスタP2のドレインに接続されている点が異なる。カレントミラー回路42は、カレントミラー回路22に比べ、P型トランジスタP2のドレインが出力用トランジスタP0のゲートに接続されていない点が異なる。
プリバッファ44は、直列に接続されたP型トランジスタP3及びN型トランジスタN4を備えている。N型トランジスタN4のソースには接地電圧GNDが入力されている。N型トランジスタN4のゲートにはN型トランジスタN0のゲートが接続されており、定電圧生成回路18で生成された定電圧Vbが入力される。
P型トランジスタP3のドレインにはN型トランジスタN4のドレインが接続されており、P型トランジスタP3のソースには電源電圧VDDが入力されている。P型トランジスタP3のゲートにはP型トランジスタP1のドレインが接続されており、P型トランジスタP1のドレインからゲート電圧Vpg0が入力される。
また、P型トランジスタP3のドレインには出力用トランジスタP0のゲートが接続されている。P型トランジスタP3のドレインは、差動増幅器36の出力端子に相当しており、差動増幅器36の出力電圧Vpg1を出力する。よって、出力用トランジスタP0のゲートには出力電圧Vpg1が入力される。
次に本第2実施形態に係るレギュレータ32の動作について説明する。
一例として図5に示すように、負荷電流Iloadを増加させるように電源電圧VDDを徐々に引き上げると、これに伴って、一例として図6に示すように、ゲート電圧Vpg0及び帰還電圧Vfbも引き上げられる。電源電圧VDDがレギュレーション電圧(図5に示す例では、1.5ボルト)に到達すると、コンデンサ130は満充電状態になる。
電源電圧VDDがレギュレーション電圧に到達すると、対応出力電圧Vpg+が引き下げられる。対応出力電圧Vpg+が引き下げられると、これに対応して、出力電圧Vpg1が引き上げられる。ここで、差動増幅器36でバーチャルショート(Vref=Vfb)が成立し、かつ“Ioff<Iidle”との大小関係が成立する場合、対応出力電圧Vpg+はP型トランジスタP4のゲートの閾値電圧以下の電圧に引き下げられず、オフリーク軽減回路20は作動しない。
これに対し、“Ioff<Iidle”との大小関係が成立しない場合、対応出力電圧Vpg+は、一例として図7に示すように、P型トランジスタP4のゲートの閾値電圧以下の電圧に引き下げられる。その一方で、出力電圧Vpg1は、図6に示す出力電圧Vpg1よりも、大きく引き上げられるため、N型トランジスタP0の電流路は、図6に示す出力電圧Vpg1が出力用トランジスタP0のゲートに入力される場合に比べ、絞られる。
ここで、対応出力電圧Vpg+がP型トランジスタP4のゲートの閾値電圧以下の電圧に引き下げられると、オフリーク軽減回路20が作動する。すなわち、P型トランジスタP4の電流路が拡げられ(P型トランジスタP4がオンされ)、N型トランジスタN6に過剰電流Ioverが流れる。
また、レギュレータ32が負荷状態から無負荷状態に遷移し、負荷電流Iloadが、一例として図3に示すように10ミリアンペアから0ミリアンペアに急激に降下すると、出力電圧Voutが急激に上昇する。これに対応して、一例として図7及び図9に示すように、出力電圧Vpg1は、出力用トランジスタP0における所定電流量以上のオフリーク電流IoffがP型トランジスタP4によって検知される電圧として予め定められた検知電圧まで引き上げられる。出力電圧Vpg1が予め定められた検知電圧まで引き上げられると、これに対応してP型トランジスタP4によって所定電流量以上のオフリーク電流Ioffが検知される。
なお、第1及び第2実施形態において、P型トランジスタP4によって所定電流量以上のオフリーク電流Ioffが検知された状態とは、対応出力電圧Vpg+がP型トランジスタP4のゲートの閾値電圧以下の電圧に引き下げられた状態を指す。これは、所定電流量以上のオフリーク電流Ioffは、入力された対応出力電圧Vpg+からP型トランジスタP4によって検知されることを意味する。
P型トランジスタP4によって所定電流量以上のオフリーク電流が検知されると、制御用電圧Vng1は引き上げられてN型トランジスタN6の電流路が拡げられ(N型トランジスタN6がオンされ)、N型トランジスタN6に過剰電流Ioverが流れる。そのため、従来のレギュレータでは、一例として図8に示すように、出力電圧Voutは、電源電圧VDDを大きくするに従って直流的(DC的)に大きくなり、電源電圧VDDがレギュレーション電圧に達すると出力電圧VpgもDC的に大きくなる(出力電圧Voutとほぼ同じ電圧になることもある)のに対し、本第2実施形態に係るレギュレータ32では、一例として図2に示すように、電源電圧VDDがレギュレーション電圧に達した以降は、出力電圧Vpg1はDC的に大きくなるが、出力電圧Voutは、一定に保持される。
また、本第2実施形態に係る半導体装置30は、プリバッファ44を有しているので、プリバッファ44を有しない場合に比べ、出力用トランジスタP0の電流路の絞り込みを幅広い範囲で行うことができる。
[第3実施形態]
上記第2実施形態では、プリバッファ44が出力電圧Vpg1を生成して出力する場合を例示したが、本第3実施形態では、一例として図10に示すプリバッファ54が出力電圧Vpg1を生成して出力する場合について説明する。なお、本第3実施形態では、上記第2実施形態で説明した構成部材と同一の構成部材については同一の符号を付して、その説明を省略する。
一例として図10に示すように、半導体装置50は、上記第2実施形態で説明した半導体装置30に比べ、レギュレータ32に代えてレギュレータ52を有する点が異なる。また、レギュレータ52は、レギュレータ32に比べ、差動増幅器36に代えて差動増幅器53を有する点が異なる。差動増幅器53は、差動増幅器36に比べ、カレントミラー回路42に代えてP型トランジスタP5,P6を有する点、及びプリバッファ44に代えてプリバッファ54を有する点が異なる。プリバッファ54は、プリバッファ44に比べ、カレントミラー回路56を有する点、及びP型トランジスタP7を有する点が異なる。
P型トランジスタP5のソースには電源電圧VDDが入力されている。P型トランジスタP5のドレインにはP型トランジスタP5のゲート及びN型トランジスタN2のドレインが接続されている。P型トランジスタP6のソースには電源電圧VDDが入力されている。P型トランジスタP6のドレインにはP型トランジスタP6のゲート及びN型トランジスタN1のドレインが接続されている。
カレントミラー回路56は、N型トランジスタN14,N15を備えている。N型トランジスタN14のドレインにはP型トランジスタP3のドレインが接続されており、N型トランジスタN14のソースには接地電圧GNDが入力されている。N型トランジスタN15のソースには接地電圧GNDが入力されている。N型トランジスタN15のドレインにはN型トランジスタN15のゲート、P型トランジスタP7のドレイン、及びN型トランジスタN14のゲートが接続されている。
P型トランジスタP3のゲートにはP型トランジスタP6のドレインが接続されており、P型トランジスタP6のドレインからP型トランジスタP3のゲートにゲート電圧Vpgyが入力される。よって、P型トランジスタP3から出力用トランジスタP0に入力される出力電圧Vpg1は、P型トランジスタP3のゲートに入力されるゲート電圧Vpgyに応じて制御される。
P型トランジスタP7のソースには電源電圧VDDが入力されている。P型トランジスタP7のゲートにはP型トランジスタP5のドレインが接続されており、P型トランジスタP5のドレインからP型トランジスタP7のゲートにゲート電圧Vpgxが入力される。P型トランジスタP7のドレインにはP型トランジスタP4のゲートが接続されており、P型トランジスタP7のドレインからP型トランジスタP4のゲートに上記第1及び第2実施形態で説明した対応出力電圧Vpg+に相当する対応出力電圧Vpgx0が入力される。対応出力電圧Vpgx0は、P型トランジスタP7のゲートに入力されるゲート電圧Vpgxに応じて制御される。
次に第3実施形態に係るレギュレータ52の動作を説明する。
電源電圧VDDがレギュレーション電圧に到達すると、ゲート電圧Vpgyが引き下げられる。ゲート電圧Vpgyが引き下げられると、これに対応して出力電圧Vpg1が引き上げられる。ここで、差動増幅器53でバーチャルショート(Vref=Vfb)が成立し、かつ“Ioff<Iidle”との大小関係が成立する場合、対応出力電圧Vpgx0はP型トランジスタP4のゲートの閾値電圧以下の電圧に引き下げられず、オフリーク軽減回路20は作動しない。
これに対し、“Ioff<Iidle”との大小関係が成立しない場合、対応出力電圧Vpgx0はP型トランジスタP4のゲートの閾値電圧以下の電圧に引き下げられる。その一方で、出力電圧Vpg1は、大きく引き上げられるため、N型トランジスタP0の電流路は絞られる。
対応出力電圧Vpgx0がP型トランジスタP4のゲートの閾値電圧以下の電圧に引き下げられると、オフリーク軽減回路20が作動する。これにより、レギュレータ52では、上記第2実施形態で説明した効果と同様の効果が得られる。
また、レギュレータ52が負荷状態から無負荷状態に遷移し、負荷電流Iloadが急激に降下すると、出力電圧Voutも上昇する。出力電圧Voutの上昇に対応して、出力電圧Vpg1は、出力用トランジスタP0における所定電流量以上のオフリーク電流IoffがP型トランジスタP4によって検知される電圧として予め定められた検知電圧まで引き上げられる。出力電圧Vpg1が予め定められた検知電圧まで引き上げられると、これに対応してP型トランジスタP4によって所定電流量以上のオフリーク電流Ioffが検知される。
なお、本第3実施形態において、P型トランジスタP4によって所定電流量以上のオフリーク電流Ioffが検知された状態とは、対応出力電圧Vpgx0がP型トランジスタP4のゲートの閾値電圧以下の電圧に引き下げられた状態を指す。これは、所定電流量以上のオフリーク電流Ioffが、入力された対応出力電圧Vpgx0からP型トランジスタP4によって検知されることを意味する。
P型トランジスタP4によって所定電流量以上のオフリーク電流Ioffが検知されると、制御用電圧Vng1は引き上げられてN型トランジスタN6の電流路が拡げられ(N型トランジスタN6がオンされ)、N型トランジスタN6に過剰電流Ioverが流れる。これにより、レギュレータ52では、上記第2実施形態で説明した効果と同様の効果が得られる。
また、本第3実施形態に係る半導体装置50は、プリバッファ54を有しているので、プリバッファ54を有しない場合に比べ、出力用トランジスタP0の電流路及びP型トランジスタP4の電流路の各々の絞り込みを幅広い範囲で行うことができる。
[第4実施形態]
上記第1実施形態では、P型トランジスタP4により所定電流量以上のオフリーク電流Ioffが検知される場合を例示したが、本第4実施形態では、検知出力部66(図11参照)により所定電流量以上のオフリーク電流Ioffが検知される場合について説明する。なお、本第4実施形態では、上記各実施形態で説明した構成部材と同一の構成部材については同一の符号を付して、その説明を省略する。
一例として図11に示すように、半導体装置60は、上記第1実施形態で説明した半導体装置10に比べ、レギュレータ12に代えてレギュレータ62を有する点が異なる。また、半導体装置60は、半導体装置10に比べ、制御部63を有する点が異なる。
レギュレータ62は、レギュレータ12に比べ、オフリーク軽減回路20に代えてオフリーク軽減回路65を有する点が異なる。また、レギュレータ62は、レギュレータ12に比べ、検知出力部66を有する点が異なる。更に、レギュレータ62は、レギュレータ12に比べ、分圧器108に代えて選択接続部64を有する点が異なる。
選択接続部64は、抵抗R1,R2を含めて直列に接続されたN個(図11に示す例では、3個以上)の抵抗を有する。選択接続部64は、制御部63から入力された切替信号に従って後述のN型トランジスタN10のゲートを抵抗R1〜Rnの何れかの抵抗の端部に選択的に接続することでヒステリシスを設定する。
検知出力部66は、差動増幅器68を備えている。また、検知出力部66は、オフリーク軽減回路65の一部であるP型トランジスタP8及びN型トランジスタN8を備えている。
差動増幅器68は、カレントミラー回路70、及びN型トランジスタN9,N10,N11を備えている。
カレントミラー回路70は、P型トランジスタP9,P10を有しており、P型トランジスタP9,P10の各ソースには電源電圧VDDが入力されている。
本発明に係る電流生成トランジスタの一例であるP型トランジスタP10のゲートには、P型トランジスタP10のドレイン及びP型トランジスタP9のゲートが接続されている。
P型トランジスタP10のドレインには、N型トランジスタN10のドレイン及びP型トランジスタP8のゲートに接続されている。P型トランジスタP10のドレインは、差動増幅器68の出力端子に相当しており、対応出力電圧Vpg+の増減に対応して増減する対応出力電圧Vpg2を出力する。
N型トランジスタN9のソースには接地電圧GNDが入力されており、N型トランジスタN9のゲートには定電圧Vbが入力される。
N型トランジスタN10,N11の各ソースにはN型トランジスタN9のドレインが接続されており、N型トランジスタN11のゲートには本発明に係る第2基準電圧の一例である基準電圧Vrefが入力される。
N型トランジスタN10のゲートには、選択接続部64に含まれる抵抗R1〜Rnの何れかの抵抗の端部が接続されている。従って、N型トランジスタN10のゲートには、帰還電圧Vfbの増減に対応して増減する電圧として選択接続部64によって取り出された対応帰還電圧Vfb+がゲート電圧として入力される。ここで、対応帰還電圧Vfb+とは、選択接続部64で設定されたヒステリシス及び帰還電圧Vfbにより定まる電圧(選択接続部64で設定されたヒステリシスを超えた電圧)を指す。カレントミラー回路70は、N型トランジスタN10のゲートに入力された対応帰還電圧Vfb+に応じて定まる出力電流を生成する。なお、N型トランジスタN10のゲートの接続先は、制御部63から選択接続部64に入力された切替信号に応じて切り替えられ、これに応じて対応帰還電圧Vfb+が調整される。
オフリーク軽減回路65は、本発明に係る電圧出力トランジスタの一例であるP型トランジスタP8を備えている。また、オフリーク軽減回路65は、N型トランジスタN8、及び本発明に係る制御用トランジスタの一例であるN型トランジスタN6を備えている。
P型トランジスタP8のソースには電源電圧VDDが入力されている。また、P型トランジスタP8のドレインにはN型トランジスタN8のドレインが接続されている。更に、N型トランジスタN8のドレインにはN型トランジスタN8のゲートが接続されており、N型トランジスタN8のソースには接地電圧GNDが入力されている。
P型トランジスタP8は、出力電圧Vpgの変化に対応して変化する対応出力電圧として差動増幅器68から直接入力される対応出力電圧Vpg2から出力用トランジスタP0における所定電流量以上のオフリーク電流を検知する。そして、検知結果に応じた制御用電圧Vng2を出力する。すなわち、P型トランジスタP8は、カレントミラー回路70で生成されて出力された出力電流による電圧が対応出力電圧Vpg2としてP型トランジスタP8のゲートに直接入力されることにより制御用電圧Vng2を生成して出力する。
N型トランジスタN6のゲートにはP型トランジスタP8のドレイン及びN型トランジスタN8のゲートが接続されている。従って、N型トランジスタN6は、P型トランジスタP8から直接入力された制御用電圧Vng2により制御される。
次に第4実施形態に係るレギュレータ62の動作を説明する。
電源電圧VDDがレギュレーション電圧に到達すると、出力電圧Vpgが引き上げられる。ここで、差動増幅器16でバーチャルショート(Vref=Vfb)が成立し、かつ、“Ioff<Iidle”との大小関係が成立すると、これに対応して、差動増幅器68でもバーチャルショート(Vref=Vfb+)が成立する。この場合、対応出力電圧Vpg2はP型トランジスタP8のゲートの閾値電圧以下の電圧に引き下げられず、オフリーク軽減回路65は作動しない。
これに対し、“Ioff<Iidle”との大小関係が成立しない場合、P型トランジスタP4のゲート電圧である対応出力電圧Vpg+は閾値電圧以下の電圧に引き下げられる。その一方で、出力電圧Vpgは、大きく引き上げられるため、N型トランジスタP0の電流路は絞られる。
対応出力電圧Vpg+がP型トランジスタP4のゲートの閾値電圧以下の電圧に引き下げられると、これに対応してP型トランジスタP8のゲート電圧Vpg2もP型トランジスタP8のゲートの閾値電圧以下の電圧に引き下げられ、オフリーク軽減回路65が作動する。これにより、レギュレータ62では、上記第1実施形態で説明した効果と同様の効果が得られる。
また、レギュレータ62が負荷状態から無負荷状態に遷移し、負荷電流Iloadが急激に降下すると、出力電圧Voutが急激に上昇する。出力電圧Voutが上昇すると、これに対応して出力電圧Vpgが、出力用トランジスタP0における所定電流量以上のオフリーク電流IoffがP型トランジスタP8によって検知される電圧として予め定められた検知電圧まで引き上げられる。出力電圧Vpgが予め定められた検知電圧まで引き上げられると、これに対応して対応出力電圧Vpg+がP型トランジスタP4のゲートの閾値電圧以下の電圧に引き下げられる。対応出力電圧Vpg+がP型トランジスタP4のゲートの閾値電圧以下の電圧に引き下げられると、これに対応してP型トランジスタP8によって所定電流量以上のオフリーク電流Ioffが検知される。
なお、本第4実施形態において、P型トランジスタP8によって所定電流量以上のオフリーク電流Ioffが検知された状態とは、対応出力電圧Vpg2がP型トランジスタP8のゲートの閾値電圧以下の電圧に引き下げられた状態を指す。これは、所定電流量以上のオフリーク電流Ioffは、入力された対応出力電圧Vpg2からP型トランジスタP8によって検知されることを意味する。
P型トランジスタP8によって所定電流量以上のオフリーク電流Ioffが検知されると、制御用電圧Vng2は引き上げられてN型トランジスタN6の電流路が拡げられ(N型トランジスタN6がオンされ)、N型トランジスタN6に過剰電流Ioverが流れる。これにより、レギュレータ62では、上記第1実施形態で説明した効果と同様の効果が得られる。
また、本第4実施形態に係る半導体装置60は、検知出力部66を有しているので、検知出力部66を有しない場合に比べ、N型トランジスタN6に対する制御を迅速に行うことができる。
また、本第4実施形態に係る半導体装置60では、選択接続部64によってN型トランジスタN10のゲートの接続先が切り替えられることで設定されたヒステリシスを超えた電圧が対応帰還電圧Vfb+としてN型トランジスタN10のゲートに入力される。従って、半導体装置60は、選択接続部64を有しない場合に比べ、ノイズによるN型トランジスタN10の誤作動を抑制することができる。
なお、上記第4実施形態では、図1に示す差動増幅器16に相当する差動増幅器68を例示したが、本発明はこれに限定されるものではない。例えば、差動増幅器68に代えて、図4に示す差動増幅器36又は図10に示す差動増幅器53等のプリバッファを有する差動増幅器を適用してもよい。この場合、プリバッファからP型トランジスタP8のゲートに対応出力電圧Vpg2が直接入力されるようにプリバッファの出力端子をP型トランジスタP8のゲートに直接接続することで、上記第4実施形態と同様の効果が期待できる。
また、上記各実施形態では、レギュレータ12,32,52,62の各々に含まれるトランジスタとして電界効果トランジスタを例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、レギュレータ12,32,52,62の各々に含まれるトランジスタは、絶縁ゲートバイポーラトランジスタやパワーバイポーラトランジスタ等の他の種類のトランジスタであってもよい。