JP6545692B2 - バッファ回路および方法 - Google Patents

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関連出願
本出願は、あらゆる目的のためにそのすべての内容が参照により本明細書に組み込まれている、2014年2月3日に出願された米国非仮出願第14/171,538号の優先権を主張する。

本開示は、電子回路および方法に関し、特に、バッファ回路および方法に関する。

種々の電子回路の適用例において、バッファ回路が広く使用されている。バッファ回路は、多くの場合に、種々の機能回路が協働して信号処理タスクを実行できるようにするために使用される。たとえば、図1Aは、バッファ回路102の適用例を示す。この例では、信号Vinが増幅器101によって増幅される。増幅器は、Vinの電圧振幅を高めるが、低い出力電流および/または限られた出力電圧範囲を有する高利得増幅器とすることができる。増幅器は、Vinの増幅されたバージョンを、本明細書において負荷回路と呼ばれる別の処理回路103に与えることが望ましい場合がある。負荷回路103は、適切に動作するために、増幅器101が生成することができる値より大きな入力電流または電圧範囲を必要とする場合がある。したがって、この例では、バッファ回路102がVinの増幅されたバージョンを受信するとともに、負荷回路103の要件を満たすだけの十分な電流を有し、かつ十分に広い電圧範囲にわたる信号を生成することができる。信号経路内で異なる機能回路が信号を処理できるようにするために、異なるバッファ回路が、たとえば、電流、電圧またはその両方を高めることができる。

バッファ回路の一例の用途は、低ドロップアウト(LDO:low drop out)レギュレータにある。低ドロップアウト(LDO)レギュレータは、非常に小さな入力-出力差動電圧で動作することができる電圧レギュレータである。図1Bは一例のLDOを示す。LDOは、パストランジスタ100と、誤差増幅器104と、バッファ回路110と、分圧器(たとえば、抵抗器R1およびR2)と、外部負荷106とを含む。抵抗器R1およびR2は、出力電圧Voutを分圧し、分圧された出力電圧Vo_divを生成する。Vo_divは誤差増幅器104の一方の入力に結合される。誤差増幅器104の第2の入力は基準電圧Vrefを受信する。誤差増幅器104は、分圧された出力電圧Vo_divを基準電圧Vrefと比較するとともに誤差信号を生成し、誤差信号は、パストランジスタ100に結合することができる。Voutが増加して、分圧された出力電圧が基準電圧を超えて増幅する場合には、誤差信号は、負荷への電流を減らすとともにVoutを下げるようにパストランジスタを駆動する。Voutが減少して、分圧された出力電圧が基準電圧未満に降下する場合には、誤差信号は、負荷への電流を増やすとともにVoutを上げるようにパストランジスタを駆動する。したがって、LDOは、負荷106の電流需要が変化しても、一定の出力電圧Voutを保持するように動作する。

多くの適用例において、たとえば、所与の範囲の電圧入力の場合に、後続の回路ステージの入力を低電圧に駆動することができる、出力範囲が広いバッファ回路を有することが望ましい。たとえば、図1Bを参照すると、パストランジスタに対する駆動強度を高めるために、誤差増幅器104とパストランジスタ100との間にバッファ回路110を用いることができる。しかしながら、バッファ回路110が限られた出力電圧範囲を有する場合には、バッファ回路の出力は、最適な性能を得るための電圧範囲にわたってパストランジスタの入力を駆動できない場合がある。特に、グランドに近いパストランジスタの入力を駆動するLDO適用例において、負荷106への大きな電流が、バッファ回路を必要とする場合がある。したがって、LDOおよび数多くの他の適用例において、出力範囲が改善された、広い出力範囲のバッファ回路および方法を有することが有利である。

本開示は、バッファ回路および方法に関連する。一実施形態では、バッファ回路が、所与の入力電圧範囲の場合にバッファ回路の出力電圧範囲を拡大する電圧シフト回路を含む。電圧シフト回路からの電流に基づいて、電圧シフト回路にわたる電圧降下が変化することができる。

一実施形態では、電圧シフト回路を備えるバッファ回路を用いて、低ドロップアウトレギュレータ(LDO)のパストランジスタを駆動し、パストランジスタの駆動を改善する。

一実施形態では、レギュレータ出力電流に基づいて、電圧シフト回路にかかる電圧を変更するために、パストランジスタの出力電流に比例する電流がバッファに結合される。

一実施形態では、回路が、制御端子と、第1の端子と、第2の端子とを有する第1のトランジスタを含み、ここで第1のトランジスタは第1のデバイスタイプである。第1のトランジスタの制御端子は入力信号を受信する。本回路はまた、制御端子と、第1の端子と、第2の端子とを有する第2のトランジスタを含み、ここで第2のトランジスタは第2のデバイスタイプである。第2のトランジスタの制御端子は第1のトランジスタの第2の端子に結合される。電圧シフト回路は、第1のトランジスタの第1の端子に結合される入力と、第2のトランジスタの第1の端子に結合される出力とを有し、電圧シフト回路の出力からの電流が増加するにつれて、電圧シフト回路の入力と電圧シフト回路の出力との間の電圧が増加する。

以下の詳細な説明および添付の図面は、本開示の性質および利点のより深い理解を提供する。

バッファ回路の一適用例を示す図である。 LDO内のバッファ回路の一適用例を示す図である。 一実施形態による、電圧シフト回路を含む一例のバッファ回路を示す図である。 一実施形態による、LDO適用例における一例のバッファ回路を示す図である。 低いLDO負荷電流の場合のバッファ回路および電圧シフタの動作原理を示す図である。 低いLDO負荷電流の場合のバッファ回路および電圧シフタの動作原理を示す図である。 高いLDO負荷電流の場合のバッファ回路および電圧シフタの動作原理を示す図である。 高いLDO負荷電流の場合のバッファ回路および電圧シフタの動作原理を示す図である。 一実施形態による、バッファ回路内の電圧シフト回路の一例を示す図である。 一実施形態による、バッファ回路内の電圧シフト回路の別の例を示す図である。 一実施形態による、一例のバッファ回路の場合のバッファ入力電圧に対するバッファ出力電圧を示すグラフである。 一実施形態による、一例のバッファ回路の場合のバッファ入力電圧に対する負荷電流を示すグラフである。 一実施形態による、LDO適用例におけるバッファ回路の別の例を示す図である。 一実施形態による、方法の簡略化された流れ図である。 一実施形態による、別の方法の簡略化された流れ図である。

本開示はバッファ回路に関する。以下の説明において、本開示の完全な理解を提供するために、説明を目的として数多くの例および具体的な詳細が記載される。しかしながら、特許請求の範囲において表されるような本開示は、これらの例における特徴の一部またはすべてを、単独で、または以下で説明する他の特徴との組合せで含むことができ、さらに、本明細書において説明される特徴および概念の変更形態および均等物を含むことができることは、当業者には明らかであろう。

本開示の特徴および利点は、改善された駆動能力を有するバッファ回路を含む。たとえば、一実施形態では、バッファ回路は、バッファの出力電圧範囲を拡大するために、電流が増加するにつれて増加する電圧シフトを含む。図2Aは、一実施形態による、電圧シフト回路を含む一例のバッファ回路を示す図である。バッファ回路は、たとえば、入力信号(ここでは、電圧信号Buffer Vin)を受信する制御端子と、バイアス電流I1に結合される第1の端子と、バイアス電流I2に結合される第2の端子とを有する第1のトランジスタM1を含むことができる。この例では、トランジスタM1はMOS(具体的にはPMOS)トランジスタであるが、他の実施形態では、他のデバイスタイプを用いることができる。第2のトランジスタQ1は、M1のドレイン端子に結合される制御端子と、バッファ回路の出力に結合される第1の端子と、基準電圧(たとえば、グランド)に結合される第2の端子とを含む。この例では、トランジスタQ1はバイポーラ(具体的にはNPN)トランジスタであるが、他の実施形態では、他のデバイスタイプを用いることができる。電圧シフト回路202(「電圧シフタ」とも呼ばれる)は、トランジスタM1の第1の端子に結合される第1の端子と、バッファ回路の出力およびトランジスタQ1の第1の端子に結合される第2の端子とを有する。電圧シフト回路の出力からの電流が増加するにつれて、電圧シフト回路202の端子にかかる電圧が増加することができる。たとえば、バッファの出力電流が増加する場合には、電圧シフト回路にわたる電圧降下が増加することができ、それにより、バッファ回路の出力が、後続のステージを駆動するために、より低い出力電圧を達成できるようになる。図2A内のバッファ回路の動作および利点のさらなる詳細は、後にさらに詳細に記載される。

図2Aのバッファ回路の有利な一適用例はLDOにある。図2Bは、一実施形態による、LDO適用例における一例のバッファ回路を示す図である。LDOは、入力電圧Vinを受信し、たとえば、調整された出力電圧“LDO Vout”を生成することができる。そのようなLDOの適用例は、ポータブルデバイスの電源管理モジュールにおける使用を含むことができる。動作時に、バッファ回路200は、入力電圧“Buffer Vin”を(たとえば、図示されない、誤差増幅器から)受信する。バッファ回路200は、LDOの出力電圧LDO Voutを調整するために、パストランジスタM_pの制御端子にバッファ出力電圧Buffer Voutを出力する。バッファ回路200において示されるように、トランジスタM1およびトランジスタQ₁は、図2Aに示されたように構成され、「スーパーソースフォロワ」と呼ばれる場合もある。バッファ回路200は、ノードG(ここでは、M1のソース)とノードBuffer Vout(ここでは、Q1のコレクタ)との間に電圧シフト回路202を含む。電圧シフト回路202は、負荷電流に基づいて、ノードBuffer Voutにおける電圧を適応的にシフトすることができ、一例の実施態様では、負荷電流は、後にさらに説明されるように、LDO出力電流を含むことができる。

本開示の実施形態は、電流に比例してバッファ内の電圧シフトを引き起こす電圧シフト回路を備えるバッファ回路を含む。電圧シフトバッファの実施形態が、本明細書では「スーパーソースフォロワ」バッファによって例示されるが、たとえば、他の種類のバッファ回路に一般化することができる。図2Bに示される例では、トランジスタM1内のACドレイン電流がQ1の電流利得(または「ベータ」)を乗算され、電流利得は、バッファ回路の相互コンダクタンス(gm)をベータ倍だけ実効的に昇圧する。Buffer Vinがローに移行するとき、M1はQ1に電流を送り込み、Q1からの電流が増加し、増加した電流によって、電圧シフト回路202にかかる電圧が増加する。電圧シフト回路202にわたる電圧降下が増加することによって、バッファの出力電圧“Buffer Vout”が、M1のドレインを同様にローに引き込むことなく、グランドに近い低い値をとることができるようになる。これは、後にさらに詳細に説明されるような、いくつかの適用例において利点を有する場合がある。

この例では、バッファ回路200は、バイアス電流I1およびI2を受け取り、バイアス電流は、一定のバイアス電流値に固定することができる。さらに、一実施形態では、バッファ回路200は、LDO負荷電流I_Dに比例するバイアス電流(たとえば、電流αI_LOADまたは電流βI_LOADまたはその両方)を受け取ることができる。したがって、本開示の実施形態は、バッファ回路の駆動能力を改善するために、LDO負荷電流に比例する電流(たとえば、「適応バイアス電流」)をバッファ内の電圧シフト回路に結合することを含む。

たとえば、図2Bは、電流ソースαI_LOAD(電流ソース)および/またはβI_LOAD(電流シンク)としてLDO負荷電流に関連付けられる適応バイアス電流を示す。バイアス電流ソースI1およびI2は、バッファ回路の動作のために必要とされる電流を与えるとともに、固定することができる。しかしながら、電流ソースαI_LOADおよび/またはβI_LOADに流れる適応バイアス電流は、トランジスタM_pに流れる負荷電流(電流I_D)に比例することができる。他の実施形態では、一定の電流成分と、出力負荷電流に関連する成分とを合成した単一の電源を使用することができる。図2Bにおける回路は、LDO出力から適応バイアス電流を生成するために使用される回路が省かれているという点で簡略化されている。LDO出力電流に関連する電流を生成する適応バイアス電流回路の種々の実施態様を理解することができる。

LDOは、負荷の要件に基づいて、高出力電流状態、低出力電流状態または中間出力電流状態において動作することができる。電圧シフト回路202にかかる電圧は、高電流状態および低電流状態において異なる。高LDO出力電流の場合、ノードBuffer Voutにおける電圧は、必要に応じて、トランジスタM_pをオンに切り替えるために十分に低くすべきである。バッファの出力はパストランジスタM_pのゲートに結合される。したがって、ノードBuffer Voutにおける電圧は、トランジスタM_pのためのゲート電圧である。したがって、ノードBuffer Voutにおいてより低い電圧を有することによって、トランジスタM_pはより強くオンに切り替わることができるようになる。トランジスタMpに流れる負荷電流が増加するにつれて、電圧シフト回路202に流れる適応バイアス電流も増加し、それにより、電圧シフト回路202にわたってより大きな電圧降下を与えてBuffer Voutを下げるとともに、トランジスタM_pにより大きな電流を流す。このようにして、電圧シフト回路202にわたる電圧降下は、ノードBuffer Voutにおける電圧をシフトダウンして、パストランジスタM_pに改善されたオーバードライブ電圧を与える。

より小さな出力電流の場合、電圧シフト回路202に流れる適応バイアス電流はより小さくなり、電圧シフト回路202は、ノードBuffer Voutにおける電圧に、より小さな電圧シフトを与える。たとえば、適応バイアス電流が低下するにつれて、電圧シフト回路202にかかる電圧が減少する。トランジスタM_pをオフに切り替えるために、トランジスタM_pのゲート-ソース間電圧は、トランジスタM_pのターンオン電圧未満に下げられるべきである。低い負荷電流では電圧シフト回路202にわたる電圧降下は小さいため、電圧シフト回路202は、ノードBuffer Voutにおいて達成することができる最も高いバッファ出力電圧に著しく影響を及ぼさない。言い換えると、0mAまたはその付近の負荷電流の場合、電圧シフト回路202にわたる電圧降下は、負荷電流によって影響を及ぼされない。電流ソースI1およびI2に流れる電流は、電圧シフト回路202にわたって小さな電圧降下を与えるが、この電圧降下は、ノードBuffer Voutにおける電圧に著しく影響を及ぼさない場合があり、トランジスタM_pをオフに切り替えることができる。

したがって、電圧シフト回路202は、最大出力電圧の変化を最小限に抑えながら、バッファ出力ノードにおけるBuffer Voutに対して、より低い最小出力電圧を与える。これにより、トランジスタM_pのためにより小さなパストランジスタサイズを使用できるようになり、その結果として、LDOの全シリコン面積が小さくなり、コストが下がる。また、バッファの無負荷時の自己消費電流I1およびI2はほとんど変化しないか、またはまったく変化しない場合がある。

図3A〜図3Bは、低い負荷電流の場合のバッファ回路および電圧シフタの動作原理を示す。比較のために、図3Aは電圧シフタ202を使用しない場合の手法を示し、図3Bは、電圧シフタ202を使用する動作原理を示す。

図3Aおよび図3Bにおいて、LDO出力電流I_D(すなわち、負荷への電流)は小さく(たとえば、0μAまたはその付近にある)、したがって、負荷依存適応バイアス電流αI_LOADは小さい。この場合、低いLDO出力電流(たとえば、LDO負荷電流I_D=0mA)を生成するために、バッファ出力電圧Buffer Voutは高い。すなわち、トランジスタM_pをオフに切り替えるために、ノードBuffer Voutにおいて高い電圧が必要とされる。

図3Aを参照すると、電圧シフト回路を使用しない場合のバッファ回路では、入力トランジスタM1のソース電圧は高く、トランジスタM1のゲート電圧も高い。たとえば、バッファ回路入力電圧および出力電圧は、Buffer Vin=1.423VおよびBuffer Vout=1.872Vとすることができる。この例では、図3Aおよび図3Bに示される両方の回路構成の場合に、高いバッファ出力電圧がトランジスタM_pをオフに切り替えることができる。

バッファ入力電圧Buffer Vinは、Q1において電流I_Cを生成する。図3Bにおいて、小さな電流I_Cは電圧シフタ202に流れ、電圧シフタ202にわたって小さな電圧降下を導入する。この場合、適応バイアス電流αI_LOADは低く、I_Cは低い。したがって、電圧シフタ202にわたる電圧降下は、電流ソースI1およびI2に流れるバイアス電流に基づく。軽い負荷条件下で所望のバッファ出力電圧Buffer Vout=1.872Vを達成するために、入力トランジスタM1のソース電圧はV_S=2.133Vである。バッファ入力トランジスタM1のゲート-ソース間電圧だけステップダウンした後に、トランジスタM1のゲート電圧は、Buffer Vin=1.666Vであり、依然としてあまり高くない。したがって、この例では、パストランジスタM_pをオフに切り替えるために、所望のバッファ出力電圧を達成するのに必要とされるトランジスタM1におけるバッファ入力電圧は、誤差増幅器の出力電圧範囲をわずかに増やすだけで達成することができる。すなわち、誤差増幅器の出力は、バッファ回路に、わずかだけ高い入力電圧(1.423Vに対して1.666V)を与えなければならない場合がある。

図4A〜図4Bは、高い負荷電流の場合のバッファ回路および電圧シフタの動作原理を示す。比較のために、図4Aは電圧シフト回路202を使用しない場合のバッファ回路を示し、図4Bは、電圧シフト回路202を使用するときの動作原理を示す。負荷電流I_Dが大きいとき、負荷依存適応バイアス電流も大きい。この場合、高い負荷電流(たとえば、LDO負荷電流I_D=300mA)を供給するようにパストランジスタMpを駆動するために、バッファ出力電圧Buffer Voutは低くなければならない。高い負荷電流を供給するために、ノードBuffer Voutにおける低い電圧が、トランジスタM_pをオンに切り替える。

図4Aにおいて、電圧シフト回路を使用しない場合のバッファ回路では、所望の出力電流を生成するために必要とされるトランジスタM1のゲートにおけるBuffer Vin=0.391Vの低いバッファ入力電圧に起因して、入力トランジスタM1のソース電圧は非常に低い。このバッファ入力電圧の結果として、Buffer Voutにおけるバッファ出力電圧=1.046Vになり、その電圧は、トランジスタM_pをオンに切り替えるほど十分に低く、ID=300mAの高いLDO出力電流を供給する。

図4Bでは、電圧シフタ202が、負荷電流に比例する電流ソースαI_LOADからの大きな適応バイアス電流に基づいて、電圧シフタにわたる電圧降下を導入する。パストランジスタを駆動するために同じバッファ出力電圧Buffer Vout=1.046Vを達成するために、トランジスタM1のソース電圧V_Sは、V_S=1.653Vである。したがって、より高い負荷電流を達成するために、電圧シフタ202は、0.607V(1.653V-1.046V=0.607V)の電圧降下を導入する。

ノードBuffer Voutにおける電圧が各回路において同じである場合であっても、トランジスタM1のゲート電圧は、電圧シフト回路を用いるときにより高い(たとえば、Buffer Vin=1.01V)。電圧シフタ202が電圧降下を導入するため、ソース電圧V_Sは、より高くすることができる。より高いバッファ入力電圧を有することは、誤差増幅器の必要とされる出力電圧範囲を縮小する。たとえば、図3Bにおけるバッファ入力電圧Buffer Vinは1.666Vであり、図4Bにおけるバッファ入力電圧Buffer Vinは1.01Vである。これは、1.01V〜1.666V(0.656Vの差)の入力範囲を与える。対照的に、図3Aにおける電圧シフトを使用しない場合の回路は、0.391Vのバッファ入力電圧Buffer Vinを有し、図4Aにおける回路は、1.423Vのバッファ入力電圧Buffer Vinを有する。したがって、電圧シフトを使用しない場合の回路の入力範囲は、1.423V-0.391V=1.032Vである。したがって、電圧シフトが使用されない場合には、誤差増幅器出力は、1.032ボルトの範囲を有する必要がある。しかしながら、電圧シフタ202を用いる誤差増幅器の場合に必要とされる範囲は、0.656Vとはるかに小さい。

図5Aおよび図5Bは、2つの例示的な実施形態による、電圧シフト回路の異なる例を示す。

図5Aにおいて、一実施形態によれば、電圧シフト回路502Aは抵抗器R_Bを含む。電流が抵抗器R_Bを通って流れるとき、抵抗器にわたって電圧降下が生じる。これは、ノードBuffer Voutにおいて電圧シフトを達成する。たとえば、(たとえば、Buffer Vinの減少に起因して)Q1に流れる電流が増加するとき、抵抗器R_Bにかかる電圧は増加する。すなわち、抵抗器R_Bにわたる電圧降下は、Q1に流れる電流および抵抗器R_Bの抵抗に比例する。また、(Buffer Vinの増加に起因して)Q1に流れる電流が少ないとき、抵抗器R_Bにわたる電圧降下は減少する。すなわち、電流が少ないほど、抵抗器R_Bにわたる電圧降下が小さくなる。

図5Bは、一実施形態による電圧シフト回路502BにおいてトランジスタM2を使用する。この場合、トランジスタM2に電流が流れるとき、トランジスタM2にかかるゲート-ソース間電圧V_GSが、Buffer Voutにおける電圧をシフトする。特に、バッファ入力電圧Buffer Vinが減少するにつれて、Q1に流れる電流が増加するとともにM2のゲート-ソース間電圧(Vgs2)が増加する。Q1に流れる電流が増加するとともにM2のVgs2が増加すると、それにより、M2に流れる電流が増加するとともにM2にわたるドレイン-ソース間の電圧降下(Vds2)も増加する。したがって、M2のソース出力端子における電流が増加するにつれてM2が電圧シフトを拡大する。逆に、バッファ入力電圧Buffer Vinが増加するにつれて逆効果が生じ、Q1に流れる電流が減少し、M2のVgs2が減少し、M2のVds2が減少する。したがって、M2のソース出力端子における電流が減少するにつれて、M2は電圧シフトを縮小する。いくつかの例示的な実施形態では、M2はネイティブMOSトランジスタであり、以下の特性：たとえば、しきい値電圧が低く、場合によっては負であること、チャネルドーピングを行わないこと、および/または基板内に形成されることのうちの1つまたは複数を有することができる。

図5Aに示される抵抗器を置き換えるために、図5Bに示されるNMOSトランジスタのようなトランジスタを使用することはまた、(たとえば、抵抗器R_Bを使用する場合と比較して)出力インピーダンスを下げることができ、抵抗器R_Bに流れるバイアス電流によって引き起こされる自己消費電力を下げることもできる。たとえば、トランジスタM2は、1/gmのドレイン電流依存インピーダンスを有し、そのインピーダンスは、特に高い負荷電流条件において、固定抵抗器R_Bを使用するインピーダンスよりも低い。先に示された実施態様は、抵抗器またはトランジスタを使用する電圧シフト回路を示すが、電流に基づいて電圧をシフトするために、電圧シフト回路は異なる実施態様を使用することができる。

図6Aおよび図6Bは、一実施形態による、LDO内の一例のバッファ回路の場合のバッファ入力電圧に対するバッファ出力電圧および負荷電流を示すグラフを示す。図6Aは、特定の回路実施態様の場合のバッファ入力電圧に対するバッファ出力電圧の関係をプロットするグラフ600を示す。ライン602は電圧シフト回路を使用しない場合の関係を示し、ライン604は電圧シフト回路を使用するときの関係を示す。電圧シフト回路を使用しない場合、最も低いバッファ入力電圧の場合に、達成することができる最も低いバッファ出力電圧は約850mVである。しかしながら、電圧シフト回路を使用するとき、所与の範囲のバッファ入力電圧の場合に、より広いバッファ出力電圧範囲を達成することができる。この一例の実施態様では、電圧シフトを使用して、実効最小出力電圧が拡大される。

図6Bを参照すると、グラフ606は、電圧シフト回路を含むバッファ回路によって与えられる向上したLDO駆動能力を示す。グラフ606において、ライン607は、電圧シフト回路を使用しない場合のLDO出力電流とバッファ入力電圧との間の関係を示し、ライン608は、電圧シフト回路を使用するときのLDO出力電流とバッファ入力電圧との間の関係を示す。図4Aに示されるような0.391Vのバッファ入力電圧を用いるとき、電圧シフト回路を使用しない場合のバッファの負荷電流I_Dは、610において示されるように300mAである。しかしながら、0.391mVの同じ入力電圧を用いるときに、電圧シフト回路を使用する場合、LDOの出力電流は、612において示されるように、778mAまで上昇する。したがって、電圧シフト回路は、LDO駆動能力を2倍以上に押し上げる。

上記のように、いくつかの実施形態によれば、電圧シフト回路を使用してパストランジスタM_pの領域を縮小することができる。電圧シフト回路を使用しない場合の一例のLDOバッファ回路の場合、パストランジスタM_pの高さは279μmとすることができる。一実施形態では、電圧シフト回路を使用するとき、パストランジスタM_pの高さは279μmから182μmに減少させることができる。これはたとえば、パストランジスタM_pのために必要とされる領域を34%だけ減少させる。チップに含まれるLDOの数が増えると、領域の節約は重要となる場合がある。

図7は、一実施形態による、LDO適用例におけるバッファ回路の別の例を示す図である。LDOは、誤差増幅器(たとえば、トランジスタM_1A-B、M_2A-B、M_3A-B、M_10A-BおよびM_11A-B)と、電圧シフト回路702を含むバッファ回路701と、出力トランジスタ(たとえば、パストランジスタM_p)と、LDO出力電流検知トランジスタ(たとえば、M_SEN1)と、LDO出力電流に比例する電流をバッファ回路701に結合する適応バイアス回路(たとえば、M_6B-D、M_8A-BおよびM_9A-B)とを含む。誤差増幅器は、基準電圧Vrefを、LDO出力電圧LDO Voutに対応する、フィードバック電圧Vfbと比較する。Vfbは、たとえば、LDOVoutから、抵抗分圧器を通って、誤差増幅器の入力に結合することができる。ノードDにおける誤差増幅器の出力は、LDO出力電圧LDO Voutと基準電圧との間の差動電圧を表す誤差電圧である。適応バイアス回路は、ノードLDO Voutから外部負荷に流れ込み、トランジスタM_pによって供給される負荷電流I_LOADに比例する適応バイアス電流αI_LOADをバッファ701に与える。

バッファ701は、一定の出力電圧LDO Voutを保持するために、誤差増幅器から誤差電圧(たとえば、Buffer Vin)を受信するとともにパストランジスタM_pを駆動する。バッファ701は、PチャネルMOSFET(PMOS)トランジスタM_5Aと、NチャネルBJT(NPN)トランジスタQ₁とを含むことができる。上記のように、M_5AおよびQ₁の構成は、「スーパーソースフォロワ」構成と呼ばれる場合もある。バッファ出力(たとえば、ノードBuffer Vout)は、LDOのパストランジスタを駆動するために、パストランジスタMpのゲートに結合される。

LDOの取り得る負荷電流を最大化しながら、トランジスタM_pのサイズを最小化するために、トランジスタM_5AのソースにおけるノードGは、トランジスタM_p上のゲート電圧を駆動するために、できる限り低い電圧に移行しなければならない。一例では、ノードGにおける最小電圧は、トランジスタM_2BおよびトランジスタM_3Bの最小ドレイン-ソース間電圧V_DSAT(たとえば、通常の条件においてそれぞれ〜150mV)と、トランジスタM_5Aのゲート-ソース間電圧V_GS(たとえば、通常の条件において、〜1V)とによって設定することができる。したがって、ノードGにおける電圧がいかに低い電圧に移行できるかに関して制限がある。先に論じられたように、高い負荷電流条件中に、Buffer Voutを下げて、トランジスタM_pを適応的にオンに切り替えることが望ましい。しかしながら、トランジスタM_5Aのゲート-ソース間電圧V_GSと、トランジスタM_2BおよびトランジスタM_3Bのドレイン-ソース間電圧とに起因して、ノードBuffer Voutにおける最小電圧は制限される。したがって、高い負荷電流を与えるために、本開示の実施形態は電圧シフタ702を用いて、所与の範囲のBuffer Vinの場合のBuffer Voutの範囲を拡大することができ、それにより、トランジスタMpのためのトランジスタサイズをより小さくしながら、LDOを設計できるようにする。サイズが小さくなると、LDOのシリコンコストが削減される。上記のように、この例では、電圧シフタ702を使用しない場合、ノードBuffer Voutにおける電圧は、トランジスタM_2BおよびトランジスタM_3Bの最大ドレイン-ソース間電圧V_DSAT(たとえば、通常の条件においてそれぞれ〜150mV)と、トランジスタM_5Aのゲート-ソース間電圧V_GS(たとえば、通常の条件において、〜1V)とに等しい。しかしながら、電圧シフタ702を含むとき、ノードBuffer Voutにおける電圧は、トランジスタM_2BおよびトランジスタM_3BのV_DSAT+トランジスタM_5Aのゲート-ソース間電圧V_GS-電圧シフタ702にわたる電圧降下となる。

図8は、一実施形態による、電圧シフタを使用するための方法の簡略化された流れ図800を示す。この例では、LDOは、高い負荷電流から低い負荷電流に移行する。802において、誤差増幅器が、バッファ入力電圧Buffer Vinを増加させる。804において、バッファ入力電圧が増加するとともに負荷電流が減少するにつれて、電圧シフトが減少する。負荷電流に比例するとともに電圧シフタに結合されるバイアス電流も減少する場合がある。これにより、バッファ出力電圧Buffer Voutが増加する。806において、バッファ出力電圧が増加することに起因して、パストランジスタM_pがオフに切り替わり始めるとともに負荷電流が減少する。

図9は、一実施形態による、電圧シフタを使用するための別の方法の簡略化された流れ図900を示す。この例では、LDOは低い負荷電流から高い負荷電流に移行する。902において、誤差増幅器が、バッファ入力電圧Buffer Vinを減少させる。904において、バッファ入力電圧が減少するとともに負荷電流が増加するにつれて、電圧シフトが増加する。負荷電流に比例するとともに電圧シフタに結合されるバイアス電流も増加する場合がある。906において、バッファ出力電圧が減少することに起因して、パストランジスタM_pがオンに切り替わり始めるとともに負荷電流が増加する。

そのバッファ回路入力トランジスタ(たとえば、上記のM1)はPMOSトランジスタとして示され、トランジスタQ₁はNPNトランジスタとして示されるが、トランジスタの他の実施形態も理解できることは認識されよう。たとえば、他のトランジスタデバイスタイプが使用される場合もある。たとえば、トランジスタM1は第1のデバイスタイプ(たとえば、極性)のトランジスタとすることができ、トランジスタQ₁は、第2のデバイスタイプ(たとえば、反対の極性)の第2のトランジスタとすることができる。デバイスタイプという用語は、異なるデバイス(MOSおよびNPN)または極性(P型およびN型)を含む。一例では、トランジスタM1およびトランジスタQ₁は同じデバイスタイプ(たとえば、MOSデバイス)にすることもできるが、異なる極性にすることができる。

以上の説明は、本開示の種々の実施形態を、特定の実施形態の態様をいかに実施することができるかの例とともに示す。以上の例は、唯一の実施形態であると見なすべきではなく、これらは、以下の特許請求の範囲によって規定されるような特定の実施形態の柔軟性および利点を例示するために提示される。以上の開示および以下の特許請求の範囲に基づいて、特許請求の範囲によって規定されるような本開示の範囲から逸脱することなく、他の構成、実施形態、実施態様および均等物を利用することができる。

100 パストランジスタ
101 増幅器
102 バッファ回路
103 処理回路、負荷回路
104 誤差増幅器
106 外部負荷
110 バッファ回路
200 バッファ回路
202 電圧シフト回路、電圧シフタ
502A 電圧シフト回路
502B 電圧シフト回路
701 バッファ回路
702 電圧シフト回路、電圧シフタ
M1 トランジスタ
M2 トランジスタ
M_1A-B トランジスタ
M_2A-B トランジスタ
M_2B トランジスタ
M_3A-B トランジスタ
M_3B トランジスタ
M_5A トランジスタ
M_6B-D トランジスタ
M_8A-B トランジスタ
M_9A-B トランジスタ
M_10A-B トランジスタ
M_11A-B トランジスタ
Mp パストランジスタ
M_SEN1 LDO出力電流検知トランジスタ
Q1 トランジスタ
R_B 抵抗器
R1 抵抗器
R2 抵抗器

Claims (14)

1. レギュレータの出力電圧に対応するフィードバック電圧を基準電圧と比較し、かつ誤差電圧を出力するように構成される誤差増幅器と、
   制御端子と、第1の電流ソースおよび適応バイアス電流ソースに接続される第1の端子と、第2の電流ソースに接続される第2の端子とを有し、かつ第1の極性である第1のトランジスタであって、前記第1のトランジスタの前記制御端子は入力信号として前記誤差電圧を受信する、第1のトランジスタと、
   制御端子と、第1の端子と、第2の端子とを有し、かつ第2の極性である第2のトランジスタであって、前記第2のトランジスタの前記制御端子は前記第1のトランジスタの前記第2の端子に接続される、第2のトランジスタと、
   前記第1のトランジスタの前記第1の端子に接続される第1の端子と、前記第2のトランジスタの前記第1の端子に接続される第2の端子とを有する電圧シフト回路であって、前記電圧シフト回路の前記第2の端子からの電流が増加するにつれて、前記電圧シフト回路の前記第1の端子と前記電圧シフト回路の前記第2の端子との間の電圧が増加する、電圧シフト回路と、
   制御端子と、第1の端子と、第2の端子とを有するパストランジスタであって、前記パストランジスタの前記制御端子は前記第2のトランジスタの前記第1の端子に接続され、前記適応バイアス電流ソースは、前記パストランジスタの前記第2の端子に流れる電流に比例する前記電圧シフト回路への電流を生成し、前記電圧シフト回路の前記第2の端子は、前記パストランジスタの前記第2の端子における前記レギュレータの前記出力電圧を調整するように、前記パストランジスタの前記制御端子を駆動する、パストランジスタと
   を備える、回路。
2. 前記第1のトランジスタは、ゲートと、ソースと、ドレインとを有するMOSトランジスタを備え、前記第1のトランジスタの前記ゲートは前記入力信号を受信し、
   前記第2のトランジスタは、ベースと、エミッタと、コレクタとを有するバイポーラトランジスタを備え、前記バイポーラトランジスタの前記ベースはMOSトランジスタの前記ドレインに結合され、
   前記電圧シフト回路の前記第1の端子は前記第1のトランジスタの前記ソースに結合され、前記電圧シフト回路の前記第2の端子は前記バイポーラトランジスタの前記コレクタに結合される、
   請求項1に記載の回路。
3. 前記電圧シフト回路は、前記第1のトランジスタの前記第1の端子に結合される第1の端子と、前記第2のトランジスタの前記第1の端子に結合される第2の端子とを有する抵抗器を備える、請求項1に記載の回路。
4. 前記第1のトランジスタは、ゲートと、ソースと、ドレインとを有するMOSトランジスタを備え、前記第1のトランジスタの前記ゲートは前記入力信号を受信し、
   前記第2のトランジスタは、ベースと、エミッタと、コレクタとを有するバイポーラトランジスタを備え、前記バイポーラトランジスタの前記ベースはMOSトランジスタの前記ドレインに結合され、
   前記抵抗器の前記第1の端子は前記MOSトランジスタの前記ソースに結合され、前記抵抗器の前記第2の端子は前記バイポーラトランジスタの前記コレクタに結合される、
   請求項3に記載の回路。
5. 前記電圧シフト回路は、制御端子と、第1の端子と、第2の端子とを有する第3のトランジスタを備え、前記第3のトランジスタの前記制御端子は前記第1のトランジスタの前記制御端子に結合され、前記第3のトランジスタの前記第1の端子は前記第1のトランジスタの前記第1の端子に結合され、前記第3のトランジスタの前記第2の端子は前記第2のトランジスタの前記第1の端子に結合される、請求項1に記載の回路。
6. 前記第1のトランジスタは、ゲートと、ソースと、ドレインとを有するMOSトランジスタを備え、前記第1のトランジスタの前記ゲートは前記入力信号を受信し、
   前記第2のトランジスタは、ベースと、エミッタと、コレクタとを有するバイポーラトランジスタを備え、前記バイポーラトランジスタの前記ベースはMOSトランジスタの前記ドレインに結合され、
   前記第3のトランジスタの前記第1の端子は前記MOSトランジスタの前記ソースに結合され、前記第3のトランジスタの前記第2の端子は前記バイポーラトランジスタの前記コレクタに結合される、
   請求項5に記載の回路。
7. 前記第3のトランジスタはネイティブMOSトランジスタである、請求項5に記載の回路。
8. 前記電圧シフト回路の前記第1の端子と前記電圧シフト回路の前記第2の端子との間の前記電圧は、前記電圧シフト回路に流れる前記電流が増加するにつれて増加し、
   前記電圧シフト回路の前記第1の端子と前記電圧シフト回路の前記第2の端子との間の前記電圧は、前記電圧シフト回路に流れる前記電流が減少するにつれて減少する、
   請求項1に記載の回路。
9. 誤差増幅器において、誤差電圧を出力するようにレギュレータの出力電圧に対応するフィードバック電圧を基準電圧と比較するステップと、
   第1のトランジスタの制御端子において入力信号として前記誤差電圧を受信するステップであって、前記第1のトランジスタは、制御端子と、第1の電流ソースおよび適応バイアス電流ソースに接続される第1の端子と、第2の電流ソースに接続される第2の端子とを有し、かつ第1の極性である、ステップと、
   前記第1のトランジスタの前記第2の端子からの電流を第2のトランジスタの制御端子に結合するステップであって、前記第2のトランジスタは、制御端子と、第1の端子と、第2の端子とを有し、かつ第2の極性である、ステップと、
   電圧シフト回路において電流を生成するステップであって、前記電圧シフト回路は、前記第1のトランジスタの前記第1の端子に接続される第1の端子と、前記第2のトランジスタの前記第1の端子に接続される第2の端子とを有する、ステップと、
   前記電圧シフト回路の前記第1の端子と前記電圧シフト回路の前記第2の端子との間の前記第1のトランジスタの前記第1の端子における電圧をシフトするステップであって、前記電圧シフト回路の前記第2の端子における電圧は、前記電圧シフト回路の前記出力からの電流が増加するにつれて減少する、ステップと、
   パストランジスタの第2の端子において前記出力電圧を調整するステップであって、前記パストランジスタは、制御端子と、第1の端子とをさらに含み、前記パストランジスタの前記制御端子は前記第2のトランジスタの前記第1の端子に接続され、前記適応バイアス電流ソースは、前記パストランジスタの前記第2の端子に流れる電流に比例する前記電圧シフト回路への電流を生成し、前記電圧シフト回路の前記第2の端子は、前記レギュレータの前記出力電圧を調整するように、前記パストランジスタの前記制御端子を駆動する、ステップと
   を含む、方法。
10. 前記電圧シフト回路は、制御端子と、第1の端子と、第2の端子とを有する第3のトランジスタを備え、前記第3のトランジスタの前記制御端子は前記第1のトランジスタの前記制御端子に結合され、前記第3のトランジスタの前記第1の端子は前記第1のトランジスタの前記第1の端子に結合され、前記第3のトランジスタの前記第2の端子は前記第2のトランジスタの前記第1の端子に結合される、請求項9に記載の方法。
11. 前記第3のトランジスタはネイティブMOSトランジスタである、請求項10に記載の方法。
12. 前記パストランジスタの前記第2の端子からの電流に比例する電流を、前記電圧シフト回路の前記第1の端子に結合するステップをさらに含み、前記電圧シフト回路の前記第2の端子のおける前記電圧は、前記パストランジスタの前記第2の端子からの前記電流が増加するにつれて減少する、請求項9に記載の方法。
13. 前記電圧シフト回路の前記第1の端子と前記電圧シフト回路の前記第2の端子との間の前記電圧は、前記電圧シフト回路に流れる前記電流が増加するにつれて増加し、
    前記電圧シフト回路の前記第1の端子と前記電圧シフト回路の前記第2の端子との間の前記電圧は、前記電圧シフト回路に流れる前記電流が減少するにつれて減少する、
    請求項9に記載の方法。
14. 前記第1のトランジスタは、ゲートと、ソースと、ドレインとを有するMOSトランジスタを備え、前記第1のトランジスタの前記ゲートは前記入力信号を受信し、
    前記第2のトランジスタは、ベースと、エミッタと、コレクタとを有するバイポーラトランジスタを備え、前記バイポーラトランジスタの前記ベースはMOSトランジスタの前記ドレインに結合され、
    前記電圧シフト回路の前記第1の端子は前記第1のトランジスタの前記ソースに結合され、前記電圧シフト回路の前記第2の端子は前記バイポーラトランジスタの前記コレクタに結合される、
    請求項9に記載の方法。

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