JP3675371B2

JP3675371B2 - 電圧レギュレータ

Info

Publication number: JP3675371B2
Application number: JP2001194723A
Authority: JP
Inventors: 真清堀江
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2001-06-27
Filing date: 2001-06-27
Publication date: 2005-07-27
Anticipated expiration: 2021-06-27
Also published as: JP2003015749A

Description

【０００１】
【発明の属する技術分野】
本発明は、電源入力端子に与えられる電圧を指令された電圧値に変換して電源出力端子から出力する電圧レギュレータに関する。
【０００２】
【発明が解決しようとする課題】
図６は、ＩＣ化された一般的な電圧レギュレータの電気的構成を示している。この図６において、電圧レギュレータ１は、ＭＯＳトランジスタＱ１〜Ｑ１０からなるオペアンプ２、電源入力端子３と出力端子４との間に接続されたバイポーラトランジスタＱ１１とＱ１２、抵抗Ｒ１とＲ２とからなる電圧検出回路５、および差動増幅回路６の出力ノードＮ１（トランジスタＱ１０のゲート）と出力端子４との間に接続された位相補償回路７から構成されている。
【０００３】
オペアンプ２は電源線８、９から制御電源電圧Ｖccの供給を受けて動作し、トランジスタＱ１、Ｑ２のゲートにはそれぞれ基準電圧Ｖref 、検出電圧Ｖdet が入力されている。位相補償回路７は、コンデンサＣ１と抵抗Ｒ３との直列回路により構成され、その容量値と抵抗値は、回路定数、出力端子４に接続される負荷の抵抗値と容量値などに基づいて決定されている。一例として、コンデンサＣ１の容量値は１０００ｐＦ程度が必要とされる。
【０００４】
電源入力端子３の電圧ＶＢと制御電源電圧Ｖccとが０Ｖから立ち上がる時、出力電圧Ｖｏが目標電圧（＝Ｖref ×（Ｒ１＋Ｒ２）／Ｒ２）に達するまでの期間、トランジスタＱ１０のゲート電位はほぼ０Ｖとなる。これにより、トランジスタＱ１０、Ｑ１１がオンとなり、トランジスタＱ１２は十分なベース電流の供給を受けて飽和オン状態となる。その結果、出力電圧Ｖｏは電圧ＶＢに追従して上昇する。
【０００５】
出力電圧Ｖｏが上記目標電圧を超えると、検出電圧Ｖdet が基準電圧Ｖref よりも高くなるため、トランジスタＱ９に流れる一定の電流は全てトランジスタＱ１に流れ、トランジスタＱ２、Ｑ６に流れる電流は０となる。この時、トランジスタＱ７、Ｑ８にはトランジスタＱ９に等しい電流が流れ、差動増幅回路６の出力ノードＮ１の電位は上昇する。
【０００６】
しかし、出力ノードＮ１には位相補償用のコンデンサＣ１が接続されているため、出力ノードＮ１の電位が上昇する傾きは、トランジスタＱ８のドレイン電流によるコンデンサＣ１への充電速度で定まる。従って、コンデンサＣ１の容量が大きい場合あるいはトランジスタＱ９に流れる電流が小さい場合には、トランジスタＱ１０を速やかにオフすることができず、トランジスタＱ１２のオフが遅れ、出力電圧Ｖｏにオーバーシュートが発生する。
【０００７】
このオーバーシュートは、例えば出力端子４に接続されたＭＯＳトランジスタ回路にラッチアップを引き起こす原因となる。また、出力端子４に接続される負荷の容量値と抵抗値が大きい場合にあっては、一旦オーバーシュートが発生すると、出力電圧Ｖｏが上記目標電圧に戻るまでに長時間を要するため、負荷の安定動作の開始が遅れるという不都合も生じる。
【０００８】
本発明は上記事情に鑑みてなされたもので、その目的は、電源立ち上げ時におけるオーバーシュートを抑制した電圧レギュレータを提供することにある。
【０００９】
【課題を解決するための手段】
請求項１に記載した手段によれば、差動増幅回路は基準電圧と検出出力電圧とに基づいた電圧誤差信号を出力し、電源入力端子と電源出力端子との間に設けられた出力回路は、この電圧誤差信号に従って駆動される。このフィードバック制御により、出力電圧は目標値に等しく制御される。
【００１０】
一般に、電圧レギュレータには位相補償回路が接続されており、電源立ち上げ時においては、この位相補償回路や各素子の遅れなどに起因して出力電圧にオーバーシュートが発生する。出力電圧に設定値以上のオーバーシュートが発生すると、オーバーシュート検出回路は電圧制限信号を出力し、出力遮断回路はこの電圧制限信号に応じて直ちに出力回路を電流遮断状態に制御する。これにより、電源入力端子から電源出力端子への電流供給が断たれ、出力電圧の上昇を停止することができる。
【００１１】
この場合、上記設定値を当該電圧レギュレータに接続される負荷の電源定格に合致するように定めることにより、負荷に悪影響を及ぼすようなオーバーシュートの発生を防止することができる。
【００１２】
また、オーバーシュート検出回路としてのコンパレータは、基準電圧と検出出力電圧とをオーバーシュートの設定値に対応したオフセット電圧の下で比較し、電圧制限信号を出力する。コンパレータは高速動作が可能であるため、コンパレータの動作遅延によるオーバーシュートの増大を防止することができる。
【００１３】
さらに、差動増幅回路とコンパレータとは差動入力トランジスタを共通に用いた構成となっている。一般に、差動増幅回路とコンパレータとは製造ばらつきに起因するオフセット電圧を持っており、両者を別回路により構成した場合、両者のオフセット電圧の相対的なばらつきが大きくなる虞がある。そこで、出力電圧が目標値に一致している定常状態において、差動増幅回路とコンパレータのオフセット電圧との関係が反転する（コンパレータから電圧制限信号が出力される）ことがないように、コンパレータのオフセット電圧（オーバーシュートの設定値）を上記相対的なばらつきに応じてやや大きく定める必要がある。
【００１４】
これに対し、本手段によれば差動増幅回路とコンパレータについて差動入力トランジスタにおける相対的なオフセット電圧を０にでき、両者の回路全体としての相対的なオフセット電圧を低減することができる。これにより、コンパレータのオフセット電圧をより小さく設定することができ、以てオーバーシュートの一層の低減が可能となる。
【００１５】
請求項２に記載した手段によれば、カレントミラー回路が第１、第２の能動負荷回路に対し第１および第２の差動入力トランジスタの出力電流に応じた電流を流すことにより、差動増幅回路およびコンパレータは、それぞれ差動入力トランジスタを共通化した状態で差動増幅動作および比較動作を行うことができる。
【００１６】
請求項３に記載した手段によれば、第１、第２の差動入力トランジスタの出力電流が、互いに異なるミラー比で折り返されて第２の能動負荷回路に流れるので、コンパレータはそのミラー比の差に応じたオフセット電圧を持つ。
【００１７】
請求項４に記載した手段によれば、コンパレータのカレントミラー回路のうちの少なくとも一方は、電流出力側のトランジスタのエミッタまたはソースに抵抗が接続されているので、その抵抗値および電流値によってミラー比が定まる。
【００１８】
請求項５に記載した手段によれば、第２の能動負荷回路が一対のカレントミラー回路に対しオフセット電流を持つことによりオフセット電圧が生成される。
【００１９】
請求項６に記載した手段によれば、第２の能動負荷回路を構成する一対のトランジスタにおいて、少なくとも一方のトランジスタのエミッタまたはソースに抵抗が接続されているので、その抵抗値と電流値とによってオフセット電流が定まる。
【００２０】
請求項７に記載した手段によれば、電源入力端子と電源出力端子との間に設けられた出力トランジスタは、電圧誤差信号に従って制御される。その結果、電源入力端子の電圧変動や電源出力端子に接続された負荷の変動にかかわらず、出力電圧が一定に制御される。また、出力遮断回路は遮断用トランジスタから構成されるため、電圧制限信号に応じて出力トランジスタを高速にオフ駆動できる。
【００２１】
請求項８に記載した手段によれば、駆動用トランジスタを介して出力トランジスタが駆動されるので、コンパレータおよび遮断用トランジスタの電流容量を下げることができる。また、実際の回路においては、差動増幅回路の出力ノードに駆動用トランジスタのベースまたはゲートおよび位相補償回路（コンデンサ）が接続される場合が多い。この場合、遮断用トランジスタは、電圧制限信号に応じて位相補償回路への充放電を行うことにより、駆動用トランジスタのベースまたはゲートの電位を速やかにオフ駆動電位とする。従って、電源立ち上げ時における出力電圧の整定時間が短くなる。
【００２２】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態について図１を参照しながら説明する。
図１は、シリーズレギュレータ方式による電圧レギュレータの電気的構成を示している。この図１に示す電圧レギュレータ２１は、例えば車両駆動用エンジンを制御する電子制御装置（ＥＣＵ）内に設けられる電源ＩＣとして構成されている。
【００２３】
ＩＣの電源入力端子２２と２３との間には制御電源電圧Ｖcc（例えば５Ｖ）が印加され、電源入力端子２４と２３との間には車載バッテリから電源電圧ＶＢ（例えば１２Ｖ）が印加されるようになっている。また、当該ＩＣに内蔵されたバンドギャップ基準電圧回路（図示せず）からノード２５に対し、出力端子２６（電源出力端子に相当）の電圧Ｖｏの目標電圧（例えば５Ｖ）を指令するための基準電圧Ｖref が与えられるようになっている。なお、本実施形態では制御電源電圧Ｖccと出力電圧Ｖｏとが等しいので、出力端子２６と電源入力端子２２とを接続し起動回路を設ける構成とすれば、制御電源電圧ＶccをＩＣ外部から供給する必要がなくなる。
【００２４】
ＩＣ内において、電源入力端子２２、２３にはそれぞれ電源線２７、２８が接続されている。電源線２７と２８との間には、トランジスタＱ２１〜Ｑ２８、ＱＱ３３、Ｑ３４からなるオペアンプ２９と、トランジスタＱ２１〜Ｑ２４、Ｑ２９〜Ｑ３３、抵抗Ｒ２１からなるコンパレータ３０（オーバーシュート検出回路に相当）とが形成されている。トランジスタＱ２３〜Ｑ２６、Ｑ２９、Ｑ３０は同一サイズのＮチャネル型ＭＯＳトランジスタで、トランジスタＱ２７、Ｑ２８、Ｑ３１、Ｑ３２は同一サイズのＰチャネル型ＭＯＳトランジスタである。トランジスタＱ２１〜Ｑ２４とＱ３３はオペアンプ２９とコンパレータ３０とに共通に用いられている。
【００２５】
オペアンプ２９とコンパレータ３０に共通の差動入力部を構成するトランジスタＱ２１、Ｑ２２（第１、第２の差動入力トランジスタに相当）の各ゲートには、それぞれ上述した基準電圧Ｖref 、後述する検出電圧Ｖdet （検出出力電圧に相当）が与えられている。トランジスタＱ２１、Ｑ２２の共通のソースは定電流回路として機能するトランジスタＱ３３を介して電源線２７に接続されており、各ドレインはそれぞれトランジスタＱ２３、Ｑ２４を介して電源線２８に接続されている。トランジスタＱ３３のゲートには一定のバイアス電位が与えられている。
【００２６】
トランジスタＱ２３とＱ２５およびトランジスタＱ２４とＱ２６は、それぞれオペアンプ２９の一部をなす一対のカレントミラー回路３１、３２を構成している。電源線２７とトランジスタＱ２５との間、電源線２７とトランジスタＱ２６との間には、それぞれ能動負荷３３（第１の能動負荷回路に相当）を構成するトランジスタＱ２７、Ｑ２８が接続されている。これらトランジスタＱ２７、Ｑ２８のソース同士およびゲート同士は接続されている。トランジスタＱ２１〜Ｑ２８およびＱ３３は、オペアンプ２９内の差動増幅回路３４を構成しており、この差動増幅回路３４の出力ノードＮ１はオペアンプ２９内のトランジスタＱ３４（駆動用トランジスタに相当）のゲートに接続されている。
【００２７】
一方、トランジスタＱ２３とＱ２９およびトランジスタＱ２４とＱ３０は、それぞれコンパレータ３０の一部をなす一対カレントミラー回路３５、３６を構成している。トランジスタＱ２９のソースと電源線２８との間には、オフセット電圧を生成するための抵抗Ｒ２１が接続されている。電源線２７とトランジスタＱ２９との間、電源線２７とトランジスタＱ３０との間には、それぞれ能動負荷３７（第２の能動負荷回路に相当）を構成するトランジスタＱ３１、Ｑ３２が接続されている。これらトランジスタＱ３１、Ｑ３２のソース同士およびゲート同士は接続されている。電源線２７と上記差動増幅回路３４の出力ノードＮ１との間にはトランジスタＱ３５（出力遮断回路、遮断用トランジスタに相当）のソース・ドレイン間が接続されており、コンパレータ３０の出力ノードＮ２はトランジスタＱ３５のゲートに接続されている。
【００２８】
電源入力端子２４と出力端子２６との間には、ＰＮＰ形トランジスタＱ３６（出力回路、出力トランジスタに相当）のエミッタ・コレクタ間が接続されている。このトランジスタＱ３６のベース・エミッタ間には抵抗Ｒ２２が接続されており、そのベースはＮＰＮ形トランジスタＱ３７のコレクタ・エミッタ間と抵抗Ｒ２３とを介して電源線２８に接続されている。
【００２９】
また、出力端子２６と電源線２８との間には抵抗Ｒ２４とＲ２５との直列回路からなる電圧検出回路３８が接続されている。この電圧検出回路３８は、出力電圧Ｖｏを分圧した検出電圧Ｖdet を出力する。なお、上記差動増幅回路３４の出力ノードＮ１と出力端子２６との間には、コンデンサＣ２１と抵抗Ｒ２６との直列回路からなる位相補償回路３９が接続されている。
【００３０】
次に、電圧レギュレータ２１の動作について説明する。
まず、制御電源電圧Ｖccと電源電圧ＶＢが与えられた後十分な時間が経過し、出力電圧Ｖｏが目標電圧に整定した定常状態の動作について説明する。この場合、オペアンプ２９の差動増幅回路３４は、出力ノードＮ１に対し、基準電圧Ｖref と検出電圧Ｖdet との差に応じた電圧誤差信号を出力する。この電圧誤差信号によりトランジスタＱ３４が駆動され、さらにトランジスタＱ３７を介してトランジスタＱ３６が駆動される。このフィードバック制御により、出力電圧Ｖｏは次の（１）式で示される目標電圧に制御される。
【００３１】
目標電圧＝Ｖref ×（Ｒ２４＋Ｒ２５）／Ｒ２５ …（１）
ただし、Ｒ２４、Ｒ２５はそれぞれ抵抗Ｒ２４、Ｒ２５の抵抗値
【００３２】
この定常状態では、トランジスタＱ２１とＱ２２にはほぼ等しいドレイン電流が流れている。コンパレータ３０のカレントミラー回路３５には抵抗Ｒ２１が付加されているため、能動負荷３７においてトランジスタＱ３１のドレイン電流はトランジスタＱ３２のドレイン電流よりも小さくなる。その結果、コンパレータ３０は出力ノードＮ２に対しＨレベル（ほぼＶccの電位）を出力し、トランジスタＱ３５はオフ状態に保持される。従って、コンパレータ３０は、オペアンプ２９による定電圧制御に何ら影響を及ぼさない。
【００３３】
続いて、制御電源電圧Ｖccと電源電圧ＶＢの立ち上げ時における過渡状態の動作について説明する。出力電圧Ｖｏが０Ｖから（１）式で示す目標電圧に達するまでの期間、出力ノードＮ１の電位はほぼ０Ｖとなり、トランジスタＱ３６は十分なベース電流の供給を受けて飽和オン状態となる。その結果、トランジスタＱ３６から出力端子２６に接続された負荷（図示せず）の容量に対し充電電流が流れ、出力電圧Ｖｏは電源電圧ＶＢに追従して上昇する。
【００３４】
出力電圧Ｖｏが目標電圧を超えると、検出電圧Ｖdet が基準電圧Ｖref よりも高くなるため、出力ノードＮ１の電位が上昇する。しかし、出力ノードＮ１には位相補償回路３９が接続されているため、出力ノードＮ１の電位上昇が遅れ、出力電圧Ｖｏにオーバーシュートが発生する。
【００３５】
そして、出力電圧Ｖｏが目標電圧を超えて上昇し、コンパレータ３０の持つオフセット電圧に相当するオーバーシュート電圧に達すると、能動負荷３７においてトランジスタＱ３１のドレイン電流がトランジスタＱ３２のドレイン電流よりも大きくなり、コンパレータ３０の出力はＨレベルからＬレベル（ほぼ０Ｖの電位）に反転する。このＬレベルの信号が本発明でいう電圧制限信号に相当する。これにより、トランジスタＱ３５がオンとなり、位相補償回路３９のコンデンサＣ２１はトランジスタＱ３５のオン抵抗を介して急速に充電される。
【００３６】
従って、トランジスタＱ３５のトランジスタサイズを、そのオン抵抗が十分に小さくなるように決めることにより、十分に短い時間でトランジスタＱ３４のゲート電位を上昇させてトランジスタＱ３６をオフ駆動することができる。その結果、出力電圧Ｖｏの上昇が停止し、オーバーシュートをコンパレータ３０のオフセット電圧に相当する電圧に制限することができる。
【００３７】
その後、出力電圧Ｖｏが上記オーバーシュート電圧よりも下がると、コンパレータ３０の出力ノードＮ２は再びＨレベルとなり、トランジスタＱ３５がオフしてオペアンプ２９による定電圧制御が継続して行われる。この場合、位相補償回路３９のコンデンサＣ２１は、トランジスタＱ３５を介してほぼ定常電圧にまで充電されているため、出力電圧の整定時間が短くなる。
【００３８】
本実施形態の電圧レギュレータ２１によれば、出力端子２６に接続される負荷の電源定格に合致するようにコンパレータ３０のオフセット電圧を定めることにより、負荷に悪影響を及ぼすようなオーバーシュートの発生を防止することができる。例えば、負荷がＭＯＳトランジスタ回路である場合、電源投入時におけるラッチアップの発生を確実に防止することができる。この場合、コンパレータ３０は高速動作が可能であるため、コンパレータ３０の動作遅延によりオーバーシュートが助長されることがない。
【００３９】
また、オペアンプ２９の差動増幅回路３４とコンパレータ３０とは差動入力部を構成するトランジスタＱ２１、Ｑ２２を共通に用いた構成となっている。一般に、差動増幅回路３４とコンパレータ３０とは製造ばらつきに起因するオフセット電圧を持っており、両者を別回路により構成した場合（第２の実施形態を参照）、両者のオフセット電圧の相対的なばらつきが大きくなる虞がある。この場合には、出力電圧Ｖｏが目標電圧に一致した定常状態において、差動増幅回路３４とコンパレータ３０のオフセット電圧の関係が反転する（コンパレータ３０から電圧制限信号が出力される）ことがないように、コンパレータ３０のオフセット電圧を上記相対的なばらつきに応じて大きく定める必要がある。
【００４０】
これに対し、本実施形態によれば差動増幅回路３４とコンパレータ３０についてトランジスタＱ２１、Ｑ２２における相対的なオフセット電圧を０にできるので、両者の回路全体としての相対的なオフセット電圧を低減することができる。これにより、抵抗Ｒ２１の抵抗値を下げてコンパレータ３０のオフセット電圧つまりオーバーシュート電圧の設定値をより小さく設定することが可能となり、安定した定電圧制御を維持しつつオーバーシュートの一層の低減を図ることが可能となる。
【００４１】
図２は、本発明に関連する実施形態を示す電圧レギュレータの電気的構成図である。この図２において、図１と同一構成部分には同一符号を付して示している。電圧レギュレータ４０は、オペアンプ２９とコンパレータ４１とが別回路により構成されている。コンパレータ４１の非反転入力端子、反転入力端子にはそれぞれ基準電圧Ｖref 、検出電圧Ｖdet が与えられており、出力端子はトランジスタＱ３５のゲートに接続されている。コンパレータ４１は、反転入力端子の電圧が非反転入力端子の電圧よりも所定電圧だけ高い電圧条件の下で出力電圧が反転するようなオフセット電圧を有している。
本実施形態によっても、第１の実施形態と同様の動作により、出力電圧Ｖｏのオーバーシュート電圧をコンパレータ４１のオフセット電圧に相当する電圧に制限することができる。
【００４２】
（第２の実施形態）
図３は、本発明の第２の実施形態を示す電圧レギュレータの電気的構成図である。この図３に示す電圧レギュレータ４２は、図１に示す電圧レギュレータ２１に対し、トランジスタＱ３６の駆動部の構成が異なっている。その他の構成部分は同一であって、図３において図１と同一符号を付して示している。
【００４３】
この図３において、トランジスタＱ３６のエミッタは電源線２７に接続されている。トランジスタＱ３４のドレインと電源線２８との間には、トランジスタＱ３４の負荷として機能するトランジスタＱ３８が接続されている。トランジスタＱ３８のゲートには一定のバイアス電位が与えられており、これらトランジスタＱ３４、Ｑ３８により反転増幅回路４３が構成されている。
【００４４】
トランジスタＱ３６のベースと電源線２８との間には、抵抗Ｒ２７とオープンドレインの回路形態を持つトランジスタＱ３９とが直列に接続されている。このトランジスタＱ３９は、トランジスタＱ３６にベース電流を供給するためのもので、そのゲートは上記反転増幅回路４３の出力ノードＮ３に接続されている。また、電源線２７とトランジスタＱ３６のベースとの間には、トランジスタＱ３５と同様の機能を持つトランジスタＱ４０（出力遮断回路、遮断用トランジスタに相当）が接続されており、そのゲートはコンパレータ３０の出力ノードＮ２に接続されている。
【００４５】
次に、電圧レギュレータ４２の動作について説明する。
まず、出力電圧Ｖｏが目標電圧に一致した定常状態においては、トランジスタＱ３５、Ｑ４０がオフしている。この時、オペアンプ２９からの電圧誤差信号は、反転増幅回路４３で反転された後トランジスタＱ３９のゲートに与えられ、トランジスタＱ３９はこのゲート電圧に従ってトランジスタＱ３６を駆動する。このフィードバック制御により、出力電圧Ｖｏは上述した（１）式で示す目標電圧に制御される。
【００４６】
一方、制御電源電圧Ｖccの立ち上げ時における過渡状態において出力電圧Ｖｏが目標電圧を超えると、オペアンプ２９の出力ノードＮ１の電位が上昇する。そして、出力電圧Ｖｏがコンパレータ３０の持つオフセット電圧に相当するオーバーシュート電圧に達すると、トランジスタＱ３５、Ｑ４０がオンとなり、トランジスタＱ３４がオフとなる。これによりトランジスタＱ３９はそのゲート電位がほぼ０Ｖに低下してオフとなり、一方でトランジスタＱ４０がオンとなるため、トランジスタＱ３６のベースが電源線２７の電位付近まで上昇する。その結果、トランジスタＱ３６は、そのベース電流が０となりオフとなる。
【００４７】
本実施形態によっても、コンパレータ３０とトランジスタＱ３５、Ｑ４０の動作により、出力電圧Ｖｏのオーバーシュート電圧をコンパレータ３０のオフセット電圧に相当する電圧に制限することができる。なお、バイポーラトランジスタＱ３６に替えてＭＯＳトランジスタを用いても良い。この場合には、ＢｉＣＭＯＳプロセスに替えてＭＯＳプロセスを採用することができる。
【００４８】
（第３の実施形態）
図４は、本発明の第３の実施形態を示す電圧レギュレータの電気的構成図である。この図４に示す電圧レギュレータ４４は、駆動用トランジスタを省くことにより出力部の構成を簡単化したものである。すなわち、電源線２７と出力端子２６との間にはＭＯＳトランジスタＱ４１（出力回路、出力トランジスタに相当）が接続されており、そのゲートは直接オペアンプ２９の出力ノードＮ１に接続されている。
本実施形態によっても、第１の実施形態と同様の動作により、出力電圧Ｖｏのオーバーシュート電圧を制限することができる。
【００４９】
図５は、本発明に関連する実施形態を示す電圧レギュレータの電気的構成図である。この図５に示す電圧レギュレータ４５は、図４に示す電圧レギュレータ４４に対し、オペアンプ２９とコンパレータ４１とを別回路により構成した点が異なっている。
本実施形態によっても、第１の実施形態と同様の動作により、出力電圧Ｖｏのオーバーシュート電圧をコンパレータ４１のオフセット電圧に相当する電圧に制限することができる。
【００５０】
（その他の実施形態）
なお、本発明は上記し且つ図面に示す各実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
カレントミラー回路３５において、トランジスタＱ２３とＱ２９のトランジスタサイズを変えることにより、オフセット電圧に相当するミラー比を設定しても良い。また、カレントミラー回路３５ではなく、カレントミラー回路３６におけるトランジスタＱ２４とＱ３０のトランジスタサイズを変えたりソースに抵抗を接続しても良い。さらに、トランジスタＱ３１とＱ３２のトランジスタサイズを変えたりソースに抵抗を接続することにより能動負荷３７にオフセット電流を設定し、コンパレータ３０にオフセット電圧を持たせるように構成しても良い。
【００５１】
出力トランジスタＱ３６、Ｑ４１に出力遮断回路としての遮断用トランジスタを直列に接続し、コンパレータ３０、４１から電圧制限信号が出力されていない時には遮断用トランジスタを十分なオン状態とし、電圧制限信号が出力されている時には遮断用トランジスタをオフ状態とするように構成しても良い。
【００５２】
差動入力トランジスタとしてＰチャネル型のＭＯＳトランジスタＱ２１、Ｑ２２を用いたが、これに替えてＮチャネル型のＭＯＳトランジスタを使用し、それに合わせて他のトランジスタの導電型を変更した回路としても良い。
オペアンプ２９、コンパレータ３０、トランジスタＱ３５などはＭＯＳトランジスタにより構成したが、バイポーラトランジスタにより構成しても良い。
本発明はシリーズレギュレータ方式に限らずシャントレギュレータ方式の電圧レギュレータにも適用できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す電圧レギュレータの電気的構成図
【図２】本発明に関連する実施形態を示す図１相当図
【図３】本発明の第２の実施形態を示す図１相当図
【図４】本発明の第３の実施形態を示す図１相当図
【図５】本発明に関連する実施形態を示す図１相当図
【図６】従来技術を示す図１相当図
【符号の説明】
２１、４０、４２、４４、４５は電圧レギュレータ、２２、２４は電源入力端子、２６は出力端子（電源出力端子）、３０、４１はコンパレータ（オーバーシュート検出回路）、３１、３２、３５、３６はカレントミラー回路、３３は能動負荷（第１の能動負荷回路）、３４は差動増幅回路、３７は能動負荷（第２の能動負荷回路）、３８は電圧検出回路、Ｑ２１はトランジスタ（第１の差動入力トランジスタ）、Ｑ２２はトランジスタ（第２の差動入力トランジスタ）、Ｑ３４はトランジスタ（駆動用トランジスタ）、Ｑ３５、Ｑ４０はトランジスタ（出力遮断回路、遮断用トランジスタ）、Ｑ３６、Ｑ４１はトランジスタ（出力回路、出力トランジスタ）である。

Claims

電源入力端子に与えられる電圧を指令された電圧値に変換して電源出力端子から出力する電圧レギュレータにおいて、
出力電圧を検出する電圧検出回路と、
前記出力電圧の目標値を指令する基準電圧と前記電圧検出回路により検出された検出出力電圧とに基づいて電圧誤差信号を出力する差動増幅回路と、
前記電源入力端子と前記電源出力端子との間に設けられ前記電圧誤差信号に従って駆動される出力回路と、
前記基準電圧と前記検出出力電圧とを比較し、前記出力電圧に設定値以上のオーバーシュートが発生した場合に電圧制限信号を出力するもので、前記設定値に対応したオフセット電圧を有するコンパレータにより構成されているオーバーシュート検出回路と、
前記電圧制限信号に応じて前記出力回路を電流遮断状態に制御する出力遮断回路とを備え、
前記差動増幅回路と前記コンパレータとは、前記基準電圧が入力される第１の差動入力トランジスタと前記検出出力電圧が入力される第２の差動入力トランジスタとを共通に用いて構成されていることを特徴とする電圧レギュレータ。
前記差動増幅回路は、
前記第１および第２の差動入力トランジスタと、
これら第１および第２の差動入力トランジスタに対して設けられた第１の能動負荷回路と、
この第１の能動負荷回路に対し前記第１および第２の差動入力トランジスタの出力電流に応じた電流を流す一対のカレントミラー回路とから構成され、
前記コンパレータは、
前記第１および第２の差動入力トランジスタと、
これら第１および第２の差動入力トランジスタに対して設けられた第２の能動負荷回路と、
この第２の能動負荷回路に対し前記第１および第２の差動入力トランジスタの出力電流に応じた電流を流す一対のカレントミラー回路とから構成されていることを特徴とする請求項１記載の電圧レギュレータ。
前記コンパレータの一対のカレントミラー回路を構成する各カレントミラー回路は、前記オフセット電圧に相当する互いに異なるミラー比を持つように構成されていることを特徴とする請求項２記載の電圧レギュレータ。
前記コンパレータの一対のカレントミラー回路を構成する各カレントミラー回路は、それぞれベースまたはゲートが共通に接続された電流入力側および電流出力側のトランジスタから構成されており、
これらカレントミラー回路のうち少なくとも一方は、前記電流出力側のトランジスタのエミッタまたはソースに抵抗が接続されていることを特徴とする請求項３記載の電圧レギュレータ。
前記第２の能動負荷回路は、前記コンパレータの一対のカレントミラー回路に対し、前記オフセット電圧に相当するオフセット電流を持つように構成されていることを特徴とする請求項２記載の電圧レギュレータ。
前記第２の能動負荷回路は、ベースまたはゲートが共通に接続された一対のトランジスタから構成されており、
この一対のトランジスタにおける少なくとも一方のトランジスタのエミッタまたはソースに抵抗が接続されていることを特徴とする請求項５記載の電圧レギュレータ。
前記出力回路は出力トランジスタから構成され、
前記出力遮断回路は、前記電圧制限信号に応じて前記出力トランジスタをオフ駆動する遮断用トランジスタから構成されていることを特徴とする請求項１ないし６の何れかに記載の電圧レギュレータ。
前記電圧誤差信号に従って前記出力トランジスタを駆動する駆動用トランジスタを備え、
前記遮断用トランジスタは、前記電圧制限信号に応じて前記駆動用トランジスタのベースまたはゲートにオフ駆動信号を与えるように構成されていることを特徴とする請求項７記載の電圧レギュレータ。