JP2003015749A - 電圧レギュレータ - Google Patents

Abstract

(57)【要約】 【課題】 電源立ち上げ時におけるオーバーシュートを
抑制する。 【解決手段】 オペアンプ２９とコンパレータ３０とは
差動入力部を構成するトランジスタＱ２１、Ｑ２２を共
通に用いている。出力電圧Ｖｏが０Ｖから目標電圧に達
する間、オペアンプ２９の出力ノードＮ１は０Ｖとなり
トランジスタＱ３６は飽和オンする。出力電圧Ｖｏが目
標電圧を超えると出力ノードＮ１の電位が上昇し、さら
に出力電圧Ｖｏがコンパレータ３０の持つオフセット電
圧に相当するオーバーシュート電圧に達すると、コンパ
レータ３０の出力ノードＮ２がＬレベルとなりトランジ
スタＱ３５がオンする。これにより短時間で位相補償回
路３９のコンデンサＣ２１が充電され、トランジスタＱ
３４のゲート電位が上昇してトランジスタＱ３６がオフ
駆動される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電源入力端子に与
えられる電圧を指令された電圧値に変換して電源出力端
子から出力する電圧レギュレータに関する。

【０００２】

【発明が解決しようとする課題】図６は、ＩＣ化された
一般的な電圧レギュレータの電気的構成を示している。
この図６において、電圧レギュレータ１は、ＭＯＳトラ
ンジスタＱ１〜Ｑ１０からなるオペアンプ２、電源入力
端子３と出力端子４との間に接続されたバイポーラトラ
ンジスタＱ１１とＱ１２、抵抗Ｒ１とＲ２とからなる電
圧検出回路５、および差動増幅回路６の出力ノードＮ１
（トランジスタＱ１０のゲート）と出力端子４との間に
接続された位相補償回路７から構成されている。

【０００３】オペアンプ２は電源線８、９から制御電源
電圧Ｖccの供給を受けて動作し、トランジスタＱ１、Ｑ
２のゲートにはそれぞれ基準電圧Ｖref 、検出電圧Ｖde
t が入力されている。位相補償回路７は、コンデンサＣ
１と抵抗Ｒ３との直列回路により構成され、その容量値
と抵抗値は、回路定数、出力端子４に接続される負荷の
抵抗値と容量値などに基づいて決定されている。一例と
して、コンデンサＣ１の容量値は１０００ｐＦ程度が必
要とされる。

【０００４】電源入力端子３の電圧ＶＢと制御電源電圧
Ｖccとが０Ｖから立ち上がる時、出力電圧Ｖｏが目標電
圧（＝Ｖref ×（Ｒ１＋Ｒ２）／Ｒ２）に達するまでの
期間、トランジスタＱ１０のゲート電位はほぼ０Ｖとな
る。これにより、トランジスタＱ１０、Ｑ１１がオンと
なり、トランジスタＱ１２は十分なベース電流の供給を
受けて飽和オン状態となる。その結果、出力電圧Ｖｏは
電圧ＶＢに追従して上昇する。

【０００５】出力電圧Ｖｏが上記目標電圧を超えると、
検出電圧Ｖdet が基準電圧Ｖref よりも高くなるため、
トランジスタＱ９に流れる一定の電流は全てトランジス
タＱ１に流れ、トランジスタＱ２、Ｑ６に流れる電流は
０となる。この時、トランジスタＱ７、Ｑ８にはトラン
ジスタＱ９に等しい電流が流れ、差動増幅回路６の出力
ノードＮ１の電位は上昇する。

【０００６】しかし、出力ノードＮ１には位相補償用の
コンデンサＣ１が接続されているため、出力ノードＮ１
の電位が上昇する傾きは、トランジスタＱ８のドレイン
電流によるコンデンサＣ１への充電速度で定まる。従っ
て、コンデンサＣ１の容量が大きい場合あるいはトラン
ジスタＱ９に流れる電流が小さい場合には、トランジス
タＱ１０を速やかにオフすることができず、トランジス
タＱ１２のオフが遅れ、出力電圧Ｖｏにオーバーシュー
トが発生する。

【０００７】このオーバーシュートは、例えば出力端子
４に接続されたＭＯＳトランジスタ回路にラッチアップ
を引き起こす原因となる。また、出力端子４に接続され
る負荷の容量値と抵抗値が大きい場合にあっては、一旦
オーバーシュートが発生すると、出力電圧Ｖｏが上記目
標電圧に戻るまでに長時間を要するため、負荷の安定動
作の開始が遅れるという不都合も生じる。

【０００８】本発明は上記事情に鑑みてなされたもの
で、その目的は、電源立ち上げ時におけるオーバーシュ
ートを抑制した電圧レギュレータを提供することにあ
る。

【０００９】

【課題を解決するための手段】請求項１に記載した手段
によれば、差動増幅回路は基準電圧と検出出力電圧とに
基づいた電圧誤差信号を出力し、電源入力端子と電源出
力端子との間に設けられた出力回路は、この電圧誤差信
号に従って駆動される。このフィードバック制御によ
り、出力電圧は目標値に等しく制御される。

【００１０】一般に、電圧レギュレータには位相補償回
路が接続されており、電源立ち上げ時においては、この
位相補償回路や各素子の遅れなどに起因して出力電圧に
オーバーシュートが発生する。出力電圧に設定値以上の
オーバーシュートが発生すると、オーバーシュート検出
回路は電圧制限信号を出力し、出力遮断回路はこの電圧
制限信号に応じて直ちに出力回路を電流遮断状態に制御
する。これにより、電源入力端子から電源出力端子への
電流供給が断たれ、出力電圧の上昇を停止することがで
きる。

【００１１】この場合、上記設定値を当該電圧レギュレ
ータに接続される負荷の電源定格に合致するように定め
ることにより、負荷に悪影響を及ぼすようなオーバーシ
ュートの発生を防止することができる。

【００１２】請求項２に記載した手段によれば、オーバ
ーシュート検出回路としてのコンパレータは、基準電圧
と検出出力電圧とをオーバーシュートの設定値に対応し
たオフセット電圧の下で比較し、電圧制限信号を出力す
る。コンパレータは高速動作が可能であるため、コンパ
レータの動作遅延によるオーバーシュートの増大を防止
することができる。

【００１３】請求項３に記載した手段によれば、差動増
幅回路とコンパレータとは差動入力トランジスタを共通
に用いた構成となっている。一般に、差動増幅回路とコ
ンパレータとは製造ばらつきに起因するオフセット電圧
を持っており、両者を別回路により構成した場合、両者
のオフセット電圧の相対的なばらつきが大きくなる虞が
ある。そこで、出力電圧が目標値に一致している定常状
態において、差動増幅回路とコンパレータのオフセット
電圧との関係が反転する（コンパレータから電圧制限信
号が出力される）ことがないように、コンパレータのオ
フセット電圧（オーバーシュートの設定値）を上記相対
的なばらつきに応じてやや大きく定める必要がある。

【００１４】これに対し、本手段によれば差動増幅回路
とコンパレータについて差動入力トランジスタにおける
相対的なオフセット電圧を０にでき、両者の回路全体と
しての相対的なオフセット電圧を低減することができ
る。これにより、コンパレータのオフセット電圧をより
小さく設定することができ、以てオーバーシュートの一
層の低減が可能となる。

【００１５】請求項４に記載した手段によれば、カレン
トミラー回路が第１、第２の能動負荷回路に対し第１お
よび第２の差動入力トランジスタの出力電流に応じた電
流を流すことにより、差動増幅回路およびコンパレータ
は、それぞれ差動入力トランジスタを共通化した状態で
差動増幅動作および比較動作を行うことができる。

【００１６】請求項５に記載した手段によれば、第１、
第２の差動入力トランジスタの出力電流が、互いに異な
るミラー比で折り返されて第２の能動負荷回路に流れる
ので、コンパレータはそのミラー比の差に応じたオフセ
ット電圧を持つ。

【００１７】請求項６に記載した手段によれば、コンパ
レータのカレントミラー回路のうちの少なくとも一方
は、電流出力側のトランジスタのエミッタまたはソース
に抵抗が接続されているので、その抵抗値および電流値
によってミラー比が定まる。

【００１８】請求項７に記載した手段によれば、第２の
能動負荷回路が一対のカレントミラー回路に対しオフセ
ット電流を持つことによりオフセット電圧が生成され
る。

【００１９】請求項８に記載した手段によれば、第２の
能動負荷回路を構成する一対のトランジスタにおいて、
少なくとも一方のトランジスタのエミッタまたはソース
に抵抗が接続されているので、その抵抗値と電流値とに
よってオフセット電流が定まる。

【００２０】請求項９に記載した手段によれば、電源入
力端子と電源出力端子との間に設けられた出力トランジ
スタは、電圧誤差信号に従って制御される。その結果、
電源入力端子の電圧変動や電源出力端子に接続された負
荷の変動にかかわらず、出力電圧が一定に制御される。
また、出力遮断回路は遮断用トランジスタから構成され
るため、電圧制限信号に応じて出力トランジスタを高速
にオフ駆動できる。

【００２１】請求項１０に記載した手段によれば、駆動
用トランジスタを介して出力トランジスタが駆動される
ので、コンパレータおよび遮断用トランジスタの電流容
量を下げることができる。また、実際の回路において
は、差動増幅回路の出力ノードに駆動用トランジスタの
ベースまたはゲートおよび位相補償回路（コンデンサ）
が接続される場合が多い。この場合、遮断用トランジス
タは、電圧制限信号に応じて位相補償回路への充放電を
行うことにより、駆動用トランジスタのベースまたはゲ
ートの電位を速やかにオフ駆動電位とする。従って、電
源立ち上げ時における出力電圧の整定時間が短くなる。

【００２２】

【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態について図１を参照しながら説明す
る。図１は、シリーズレギュレータ方式による電圧レギ
ュレータの電気的構成を示している。この図１に示す電
圧レギュレータ２１は、例えば車両駆動用エンジンを制
御する電子制御装置（ＥＣＵ）内に設けられる電源ＩＣ
として構成されている。

【００２３】ＩＣの電源入力端子２２と２３との間には
制御電源電圧Ｖcc（例えば５Ｖ）が印加され、電源入力
端子２４と２３との間には車載バッテリから電源電圧Ｖ
Ｂ（例えば１２Ｖ）が印加されるようになっている。ま
た、当該ＩＣに内蔵されたバンドギャップ基準電圧回路
（図示せず）からノード２５に対し、出力端子２６（電
源出力端子に相当）の電圧Ｖｏの目標電圧（例えば５
Ｖ）を指令するための基準電圧Ｖref が与えられるよう
になっている。なお、本実施形態では制御電源電圧Ｖcc
と出力電圧Ｖｏとが等しいので、出力端子２６と電源入
力端子２２とを接続し起動回路を設ける構成とすれば、
制御電源電圧ＶccをＩＣ外部から供給する必要がなくな
る。

【００２４】ＩＣ内において、電源入力端子２２、２３
にはそれぞれ電源線２７、２８が接続されている。電源
線２７と２８との間には、トランジスタＱ２１〜Ｑ２
８、ＱＱ３３、Ｑ３４からなるオペアンプ２９と、トラ
ンジスタＱ２１〜Ｑ２４、Ｑ２９〜Ｑ３３、抵抗Ｒ２１
からなるコンパレータ３０（オーバーシュート検出回路
に相当）とが形成されている。トランジスタＱ２３〜Ｑ
２６、Ｑ２９、Ｑ３０は同一サイズのＮチャネル型ＭＯ
Ｓトランジスタで、トランジスタＱ２７、Ｑ２８、Ｑ３
１、Ｑ３２は同一サイズのＰチャネル型ＭＯＳトランジ
スタである。トランジスタＱ２１〜Ｑ２４とＱ３３はオ
ペアンプ２９とコンパレータ３０とに共通に用いられて
いる。

【００２５】オペアンプ２９とコンパレータ３０に共通
の差動入力部を構成するトランジスタＱ２１、Ｑ２２
（第１、第２の差動入力トランジスタに相当）の各ゲー
トには、それぞれ上述した基準電圧Ｖref 、後述する検
出電圧Ｖdet （検出出力電圧に相当）が与えられてい
る。トランジスタＱ２１、Ｑ２２の共通のソースは定電
流回路として機能するトランジスタＱ３３を介して電源
線２７に接続されており、各ドレインはそれぞれトラン
ジスタＱ２３、Ｑ２４を介して電源線２８に接続されて
いる。トランジスタＱ３３のゲートには一定のバイアス
電位が与えられている。

【００２６】トランジスタＱ２３とＱ２５およびトラン
ジスタＱ２４とＱ２６は、それぞれオペアンプ２９の一
部をなす一対のカレントミラー回路３１、３２を構成し
ている。電源線２７とトランジスタＱ２５との間、電源
線２７とトランジスタＱ２６との間には、それぞれ能動
負荷３３（第１の能動負荷回路に相当）を構成するトラ
ンジスタＱ２７、Ｑ２８が接続されている。これらトラ
ンジスタＱ２７、Ｑ２８のソース同士およびゲート同士
は接続されている。トランジスタＱ２１〜Ｑ２８および
Ｑ３３は、オペアンプ２９内の差動増幅回路３４を構成
しており、この差動増幅回路３４の出力ノードＮ１はオ
ペアンプ２９内のトランジスタＱ３４（駆動用トランジ
スタに相当）のゲートに接続されている。

【００２７】一方、トランジスタＱ２３とＱ２９および
トランジスタＱ２４とＱ３０は、それぞれコンパレータ
３０の一部をなす一対カレントミラー回路３５、３６を
構成している。トランジスタＱ２９のソースと電源線２
８との間には、オフセット電圧を生成するための抵抗Ｒ
２１が接続されている。電源線２７とトランジスタＱ２
９との間、電源線２７とトランジスタＱ３０との間に
は、それぞれ能動負荷３７（第２の能動負荷回路に相
当）を構成するトランジスタＱ３１、Ｑ３２が接続され
ている。これらトランジスタＱ３１、Ｑ３２のソース同
士およびゲート同士は接続されている。電源線２７と上
記差動増幅回路３４の出力ノードＮ１との間にはトラン
ジスタＱ３５（出力遮断回路、遮断用トランジスタに相
当）のソース・ドレイン間が接続されており、コンパレ
ータ３０の出力ノードＮ２はトランジスタＱ３５のゲー
トに接続されている。

【００２８】電源入力端子２４と出力端子２６との間に
は、ＰＮＰ形トランジスタＱ３６（出力回路、出力トラ
ンジスタに相当）のエミッタ・コレクタ間が接続されて
いる。このトランジスタＱ３６のベース・エミッタ間に
は抵抗Ｒ２２が接続されており、そのベースはＮＰＮ形
トランジスタＱ３７のコレクタ・エミッタ間と抵抗Ｒ２
３とを介して電源線２８に接続されている。

【００２９】また、出力端子２６と電源線２８との間に
は抵抗Ｒ２４とＲ２５との直列回路からなる電圧検出回
路３８が接続されている。この電圧検出回路３８は、出
力電圧Ｖｏを分圧した検出電圧Ｖdet を出力する。な
お、上記差動増幅回路３４の出力ノードＮ１と出力端子
２６との間には、コンデンサＣ２１と抵抗Ｒ２６との直
列回路からなる位相補償回路３９が接続されている。

【００３０】次に、電圧レギュレータ２１の動作につい
て説明する。まず、制御電源電圧Ｖccと電源電圧ＶＢが
与えられた後十分な時間が経過し、出力電圧Ｖｏが目標
電圧に整定した定常状態の動作について説明する。この
場合、オペアンプ２９の差動増幅回路３４は、出力ノー
ドＮ１に対し、基準電圧Ｖref と検出電圧Ｖdet との差
に応じた電圧誤差信号を出力する。この電圧誤差信号に
よりトランジスタＱ３４が駆動され、さらにトランジス
タＱ３７を介してトランジスタＱ３６が駆動される。こ
のフィードバック制御により、出力電圧Ｖｏは次の
（１）式で示される目標電圧に制御される。

【００３１】 目標電圧＝Ｖref ×（Ｒ２４＋Ｒ２５）／Ｒ２５ …（１） ただし、Ｒ２４、Ｒ２５はそれぞれ抵抗Ｒ２４、Ｒ２５
の抵抗値

【００３２】この定常状態では、トランジスタＱ２１と
Ｑ２２にはほぼ等しいドレイン電流が流れている。コン
パレータ３０のカレントミラー回路３５には抵抗Ｒ２１
が付加されているため、能動負荷３７においてトランジ
スタＱ３１のドレイン電流はトランジスタＱ３２のドレ
イン電流よりも小さくなる。その結果、コンパレータ３
０は出力ノードＮ２に対しＨレベル（ほぼＶccの電位）
を出力し、トランジスタＱ３５はオフ状態に保持され
る。従って、コンパレータ３０は、オペアンプ２９によ
る定電圧制御に何ら影響を及ぼさない。

【００３３】続いて、制御電源電圧Ｖccと電源電圧ＶＢ
の立ち上げ時における過渡状態の動作について説明す
る。出力電圧Ｖｏが０Ｖから（１）式で示す目標電圧に
達するまでの期間、出力ノードＮ１の電位はほぼ０Ｖと
なり、トランジスタＱ３６は十分なベース電流の供給を
受けて飽和オン状態となる。その結果、トランジスタＱ
３６から出力端子２６に接続された負荷（図示せず）の
容量に対し充電電流が流れ、出力電圧Ｖｏは電源電圧Ｖ
Ｂに追従して上昇する。

【００３４】出力電圧Ｖｏが目標電圧を超えると、検出
電圧Ｖdet が基準電圧Ｖref よりも高くなるため、出力
ノードＮ１の電位が上昇する。しかし、出力ノードＮ１
には位相補償回路３９が接続されているため、出力ノー
ドＮ１の電位上昇が遅れ、出力電圧Ｖｏにオーバーシュ
ートが発生する。

【００３５】そして、出力電圧Ｖｏが目標電圧を超えて
上昇し、コンパレータ３０の持つオフセット電圧に相当
するオーバーシュート電圧に達すると、能動負荷３７に
おいてトランジスタＱ３１のドレイン電流がトランジス
タＱ３２のドレイン電流よりも大きくなり、コンパレー
タ３０の出力はＨレベルからＬレベル（ほぼ０Ｖの電
位）に反転する。このＬレベルの信号が本発明でいう電
圧制限信号に相当する。これにより、トランジスタＱ３
５がオンとなり、位相補償回路３９のコンデンサＣ２１
はトランジスタＱ３５のオン抵抗を介して急速に充電さ
れる。

【００３６】従って、トランジスタＱ３５のトランジス
タサイズを、そのオン抵抗が十分に小さくなるように決
めることにより、十分に短い時間でトランジスタＱ３４
のゲート電位を上昇させてトランジスタＱ３６をオフ駆
動することができる。その結果、出力電圧Ｖｏの上昇が
停止し、オーバーシュートをコンパレータ３０のオフセ
ット電圧に相当する電圧に制限することができる。

【００３７】その後、出力電圧Ｖｏが上記オーバーシュ
ート電圧よりも下がると、コンパレータ３０の出力ノー
ドＮ２は再びＨレベルとなり、トランジスタＱ３５がオ
フしてオペアンプ２９による定電圧制御が継続して行わ
れる。この場合、位相補償回路３９のコンデンサＣ２１
は、トランジスタＱ３５を介してほぼ定常電圧にまで充
電されているため、出力電圧の整定時間が短くなる。

【００３８】本実施形態の電圧レギュレータ２１によれ
ば、出力端子２６に接続される負荷の電源定格に合致す
るようにコンパレータ３０のオフセット電圧を定めるこ
とにより、負荷に悪影響を及ぼすようなオーバーシュー
トの発生を防止することができる。例えば、負荷がＭＯ
Ｓトランジスタ回路である場合、電源投入時におけるラ
ッチアップの発生を確実に防止することができる。この
場合、コンパレータ３０は高速動作が可能であるため、
コンパレータ３０の動作遅延によりオーバーシュートが
助長されることがない。

【００３９】また、オペアンプ２９の差動増幅回路３４
とコンパレータ３０とは差動入力部を構成するトランジ
スタＱ２１、Ｑ２２を共通に用いた構成となっている。
一般に、差動増幅回路３４とコンパレータ３０とは製造
ばらつきに起因するオフセット電圧を持っており、両者
を別回路により構成した場合（第２の実施形態を参
照）、両者のオフセット電圧の相対的なばらつきが大き
くなる虞がある。この場合には、出力電圧Ｖｏが目標電
圧に一致した定常状態において、差動増幅回路３４とコ
ンパレータ３０のオフセット電圧の関係が反転する（コ
ンパレータ３０から電圧制限信号が出力される）ことが
ないように、コンパレータ３０のオフセット電圧を上記
相対的なばらつきに応じて大きく定める必要がある。

【００４０】これに対し、本実施形態によれば差動増幅
回路３４とコンパレータ３０についてトランジスタＱ２
１、Ｑ２２における相対的なオフセット電圧を０にでき
るので、両者の回路全体としての相対的なオフセット電
圧を低減することができる。これにより、抵抗Ｒ２１の
抵抗値を下げてコンパレータ３０のオフセット電圧つま
りオーバーシュート電圧の設定値をより小さく設定する
ことが可能となり、安定した定電圧制御を維持しつつオ
ーバーシュートの一層の低減を図ることが可能となる。

【００４１】（第２の実施形態）図２は、本発明の第２
の実施形態を示す電圧レギュレータの電気的構成図であ
る。この図２において、図１と同一構成部分には同一符
号を付して示している。電圧レギュレータ４０は、オペ
アンプ２９とコンパレータ４１とが別回路により構成さ
れている。コンパレータ４１の非反転入力端子、反転入
力端子にはそれぞれ基準電圧Ｖref 、検出電圧Ｖdet が
与えられており、出力端子はトランジスタＱ３５のゲー
トに接続されている。コンパレータ４１は、反転入力端
子の電圧が非反転入力端子の電圧よりも所定電圧だけ高
い電圧条件の下で出力電圧が反転するようなオフセット
電圧を有している。本実施形態によっても、第１の実施
形態と同様の動作により、出力電圧Ｖｏのオーバーシュ
ート電圧をコンパレータ４１のオフセット電圧に相当す
る電圧に制限することができる。

【００４２】（第３の実施形態）図３は、本発明の第３
の実施形態を示す電圧レギュレータの電気的構成図であ
る。この図３に示す電圧レギュレータ４２は、図１に示
す電圧レギュレータ２１に対し、トランジスタＱ３６の
駆動部の構成が異なっている。その他の構成部分は同一
であって、図３において図１と同一符号を付して示して
いる。

【００４３】この図３において、トランジスタＱ３６の
エミッタは電源線２７に接続されている。トランジスタ
Ｑ３４のドレインと電源線２８との間には、トランジス
タＱ３４の負荷として機能するトランジスタＱ３８が接
続されている。トランジスタＱ３８のゲートには一定の
バイアス電位が与えられており、これらトランジスタＱ
３４、Ｑ３８により反転増幅回路４３が構成されてい
る。

【００４４】トランジスタＱ３６のベースと電源線２８
との間には、抵抗Ｒ２７とオープンドレインの回路形態
を持つトランジスタＱ３９とが直列に接続されている。
このトランジスタＱ３９は、トランジスタＱ３６にベー
ス電流を供給するためのもので、そのゲートは上記反転
増幅回路４３の出力ノードＮ３に接続されている。ま
た、電源線２７とトランジスタＱ３６のベースとの間に
は、トランジスタＱ３５と同様の機能を持つトランジス
タＱ４０（出力遮断回路、遮断用トランジスタに相当）
が接続されており、そのゲートはコンパレータ３０の出
力ノードＮ２に接続されている。

【００４５】次に、電圧レギュレータ４２の動作につい
て説明する。まず、出力電圧Ｖｏが目標電圧に一致した
定常状態においては、トランジスタＱ３５、Ｑ４０がオ
フしている。この時、オペアンプ２９からの電圧誤差信
号は、反転増幅回路４３で反転された後トランジスタＱ
３９のゲートに与えられ、トランジスタＱ３９はこのゲ
ート電圧に従ってトランジスタＱ３６を駆動する。この
フィードバック制御により、出力電圧Ｖｏは上述した
（１）式で示す目標電圧に制御される。

【００４６】一方、制御電源電圧Ｖccの立ち上げ時にお
ける過渡状態において出力電圧Ｖｏが目標電圧を超える
と、オペアンプ２９の出力ノードＮ１の電位が上昇す
る。そして、出力電圧Ｖｏがコンパレータ３０の持つオ
フセット電圧に相当するオーバーシュート電圧に達する
と、トランジスタＱ３５、Ｑ４０がオンとなり、トラン
ジスタＱ３４がオフとなる。これによりトランジスタＱ
３９はそのゲート電位がほぼ０Ｖに低下してオフとな
り、一方でトランジスタＱ４０がオンとなるため、トラ
ンジスタＱ３６のベースが電源線２７の電位付近まで上
昇する。その結果、トランジスタＱ３６は、そのベース
電流が０となりオフとなる。

【００４７】本実施形態によっても、コンパレータ３０
とトランジスタＱ３５、Ｑ４０の動作により、出力電圧
Ｖｏのオーバーシュート電圧をコンパレータ３０のオフ
セット電圧に相当する電圧に制限することができる。な
お、バイポーラトランジスタＱ３６に替えてＭＯＳトラ
ンジスタを用いても良い。この場合には、ＢｉＣＭＯＳ
プロセスに替えてＭＯＳプロセスを採用することができ
る。

【００４８】（第４の実施形態）図４は、本発明の第４
の実施形態を示す電圧レギュレータの電気的構成図であ
る。この図４に示す電圧レギュレータ４４は、駆動用ト
ランジスタを省くことにより出力部の構成を簡単化した
ものである。すなわち、電源線２７と出力端子２６との
間にはＭＯＳトランジスタＱ４１（出力回路、出力トラ
ンジスタに相当）が接続されており、そのゲートは直接
オペアンプ２９の出力ノードＮ１に接続されている。本
実施形態によっても、第１の実施形態と同様の動作によ
り、出力電圧Ｖｏのオーバーシュート電圧を制限するこ
とができる。

【００４９】（第５の実施形態）図５は、本発明の第５
の実施形態を示す電圧レギュレータの電気的構成図であ
る。この図５に示す電圧レギュレータ４５は、図４に示
す電圧レギュレータ４４に対し、オペアンプ２９とコン
パレータ４１とを別回路により構成した点が異なってい
る。本実施形態によっても、第１の実施形態と同様の動
作により、出力電圧Ｖｏのオーバーシュート電圧をコン
パレータ４１のオフセット電圧に相当する電圧に制限す
ることができる。

【００５０】（その他の実施形態）なお、本発明は上記
し且つ図面に示す各実施形態に限定されるものではな
く、例えば以下のように変形または拡張が可能である。
カレントミラー回路３５において、トランジスタＱ２３
とＱ２９のトランジスタサイズを変えることにより、オ
フセット電圧に相当するミラー比を設定しても良い。ま
た、カレントミラー回路３５ではなく、カレントミラー
回路３６におけるトランジスタＱ２４とＱ３０のトラン
ジスタサイズを変えたりソースに抵抗を接続しても良
い。さらに、トランジスタＱ３１とＱ３２のトランジス
タサイズを変えたりソースに抵抗を接続することにより
能動負荷３７にオフセット電流を設定し、コンパレータ
３０にオフセット電圧を持たせるように構成しても良
い。

【００５１】出力トランジスタＱ３６、Ｑ４１に出力遮
断回路としての遮断用トランジスタを直列に接続し、コ
ンパレータ３０、４１から電圧制限信号が出力されてい
ない時には遮断用トランジスタを十分なオン状態とし、
電圧制限信号が出力されている時には遮断用トランジス
タをオフ状態とするように構成しても良い。

【００５２】差動入力トランジスタとしてＰチャネル型
のＭＯＳトランジスタＱ２１、Ｑ２２を用いたが、これ
に替えてＮチャネル型のＭＯＳトランジスタを使用し、
それに合わせて他のトランジスタの導電型を変更した回
路としても良い。オペアンプ２９、コンパレータ３０、
トランジスタＱ３５などはＭＯＳトランジスタにより構
成したが、バイポーラトランジスタにより構成しても良
い。本発明はシリーズレギュレータ方式に限らずシャン
トレギュレータ方式の電圧レギュレータにも適用でき
る。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示す電圧レギュレー
タの電気的構成図

【図２】本発明の第２の実施形態を示す図１相当図

【図３】本発明の第３の実施形態を示す図１相当図

【図４】本発明の第４の実施形態を示す図１相当図

【図５】本発明の第５の実施形態を示す図１相当図

【図６】従来技術を示す図１相当図

【符号の説明】

２１、４０、４２、４４、４５は電圧レギュレータ、２
２、２４は電源入力端子、２６は出力端子（電源出力端
子）、３０、４１はコンパレータ（オーバーシュート検
出回路）、３１、３２、３５、３６はカレントミラー回
路、３３は能動負荷（第１の能動負荷回路）、３４は差
動増幅回路、３７は能動負荷（第２の能動負荷回路）、
３８は電圧検出回路、Ｑ２１はトランジスタ（第１の差
動入力トランジスタ）、Ｑ２２はトランジスタ（第２の
差動入力トランジスタ）、Ｑ３４はトランジスタ（駆動
用トランジスタ）、Ｑ３５、Ｑ４０はトランジスタ（出
力遮断回路、遮断用トランジスタ）、Ｑ３６、Ｑ４１は
トランジスタ（出力回路、出力トランジスタ）である。

Claims (10)

【特許請求の範囲】
1. 【請求項１】 電源入力端子に与えられる電圧を指令さ
   れた電圧値に変換して電源出力端子から出力する電圧レ
   ギュレータにおいて、 出力電圧を検出する電圧検出回路と、 前記出力電圧の目標値を指令する基準電圧と前記電圧検
   出回路により検出された検出出力電圧とに基づいて電圧
   誤差信号を出力する差動増幅回路と、 前記電源入力端子と前記電源出力端子との間に設けられ
   前記電圧誤差信号に従って駆動される出力回路と、 前記基準電圧と前記検出出力電圧とを比較し、前記出力
   電圧に設定値以上のオーバーシュートが発生した場合に
   電圧制限信号を出力するオーバーシュート検出回路と、 前記電圧制限信号に応じて前記出力回路を電流遮断状態
   に制御する出力遮断回路とを備えて構成されていること
   を特徴とする電圧レギュレータ。
2. 【請求項２】 前記オーバーシュート検出回路は、前記
   設定値に対応したオフセット電圧を有するコンパレータ
   により構成されていることを特徴とする請求項１記載の
   電圧レギュレータ。
3. 【請求項３】 前記差動増幅回路と前記コンパレータと
   は、前記基準電圧が入力される第１の差動入力トランジ
   スタと前記検出出力電圧が入力される第２の差動入力ト
   ランジスタとを共通に用いて構成されていることを特徴
   とする請求項２記載の電圧レギュレータ。
4. 【請求項４】 前記差動増幅回路は、 前記第１および第２の差動入力トランジスタと、 これら第１および第２の差動入力トランジスタに対して
   設けられた第１の能動負荷回路と、 この第１の能動負荷回路に対し前記第１および第２の差
   動入力トランジスタの出力電流に応じた電流を流す一対
   のカレントミラー回路とから構成され、 前記コンパレータは、 前記第１および第２の差動入力トランジスタと、 これら第１および第２の差動入力トランジスタに対して
   設けられた第２の能動負荷回路と、 この第２の能動負荷回路に対し前記第１および第２の差
   動入力トランジスタの出力電流に応じた電流を流す一対
   のカレントミラー回路とから構成されていることを特徴
   とする請求項３記載の電圧レギュレータ。
5. 【請求項５】 前記コンパレータの一対のカレントミラ
   ー回路を構成する各カレントミラー回路は、前記オフセ
   ット電圧に相当する互いに異なるミラー比を持つように
   構成されていることを特徴とする請求項４記載の電圧レ
   ギュレータ。
6. 【請求項６】 前記コンパレータの一対のカレントミラ
   ー回路を構成する各カレントミラー回路は、それぞれベ
   ースまたはゲートが共通に接続された電流入力側および
   電流出力側のトランジスタから構成されており、 これらカレントミラー回路のうち少なくとも一方は、前
   記電流出力側のトランジスタのエミッタまたはソースに
   抵抗が接続されていることを特徴とする請求項５記載の
   電圧レギュレータ。
7. 【請求項７】 前記第２の能動負荷回路は、前記コンパ
   レータの一対のカレントミラー回路に対し、前記オフセ
   ット電圧に相当するオフセット電流を持つように構成さ
   れていることを特徴とする請求項４記載の電圧レギュレ
   ータ。
8. 【請求項８】 前記第２の能動負荷回路は、ベースまた
   はゲートが共通に接続された一対のトランジスタから構
   成されており、 この一対のトランジスタにおける少なくとも一方のトラ
   ンジスタのエミッタまたはソースに抵抗が接続されてい
   ることを特徴とする請求項７記載の電圧レギュレータ。
9. 【請求項９】 前記出力回路は出力トランジスタから構
   成され、 前記出力遮断回路は、前記電圧制限信号に応じて前記出
   力トランジスタをオフ駆動する遮断用トランジスタから
   構成されていることを特徴とする請求項１ないし８の何
   れかに記載の電圧レギュレータ。
10. 【請求項１０】 前記電圧誤差信号に従って前記出力ト
    ランジスタを駆動する駆動用トランジスタを備え、 前記遮断用トランジスタは、前記電圧制限信号に応じて
    前記駆動用トランジスタのベースまたはゲートにオフ駆
    動信号を与えるように構成されていることを特徴とする
    請求項９記載の電圧レギュレータ。