JPH0736516B2 - パワーオンリセット回路 - Google Patents
パワーオンリセット回路Info
- Publication number
- JPH0736516B2 JPH0736516B2 JP2191012A JP19101290A JPH0736516B2 JP H0736516 B2 JPH0736516 B2 JP H0736516B2 JP 2191012 A JP2191012 A JP 2191012A JP 19101290 A JP19101290 A JP 19101290A JP H0736516 B2 JPH0736516 B2 JP H0736516B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- transistor
- power supply
- gate
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
Landscapes
- Electronic Switches (AREA)
Description
本発明は、ディジタル回路等に印加する電源電圧の変化
を監視する、パワーオンリセット回路に関するものであ
る。
を監視する、パワーオンリセット回路に関するものであ
る。
ディジタル回路等を構成しているトランジスタ等の素子
は、電源電圧が或る値以下であると誤動作する。そのた
め、誤った情報が記憶されたり、記憶されていた情報が
失われたり、あるいは他の回路に対して誤った信号を発
したりすることがある。 そのような事態に至るのを防ぐため、パワーオンリセッ
ト回路によって電源電圧を監視し、電圧値が或る値以上
になってからディジタル回路の動作を開始させたり、逆
に、以下になると直ちに動作を終了させて情報を安全に
退避させる等の処置が取られる。 第７図に、従来のパワーオンリセット回路を示す。第７
図において、１は抵抗、２はコンデンサ、３はインバー
タ、４は接続点、５は出力端子、13は電源電圧端子、14
は基板、VDDは電源電圧,VSSは基板電圧である。説明の
便宜のため、VSS＝０と仮定する。 接続点４は、抵抗１とコンデンサ２とを結ぶ線と、イン
バータ３の入力につながる線との接続点である。抵抗１
とコンデンサ２とは時定数回路を構成している。 第８図は、第７図の回路の動作を説明する図である。横
軸に時間T,縦軸に電圧Ｖをとって、電源電圧VDD,接続点
４の電圧である電圧V4,インバータ３の出力電圧である
電圧V5の変化を示している。VIVはインバータ３の入力
の閾値であり、これを境にして出力が反転する。 電源電圧VDDが投入されると、電圧V4は、抵抗１とコン
デンサ２によって定まる時定数に従って上昇する。電圧
V4が閾値VIVに達する時刻t1までは、インバータ出力電
圧V5はハイ（high）である。閾値VIVに達すると、反転
してロー（low）になる。 従って、インバータ３の出力がハイからローになると、
電源電圧は所望の値まで上昇したことを示している。こ
れ以後は、ディジタル回路を動作させても誤動作のおそ
れはない。 なお、パワーオンリセット回路に関する文献としては、
例えば、特開昭56−68027号公報がある。
は、電源電圧が或る値以下であると誤動作する。そのた
め、誤った情報が記憶されたり、記憶されていた情報が
失われたり、あるいは他の回路に対して誤った信号を発
したりすることがある。 そのような事態に至るのを防ぐため、パワーオンリセッ
ト回路によって電源電圧を監視し、電圧値が或る値以上
になってからディジタル回路の動作を開始させたり、逆
に、以下になると直ちに動作を終了させて情報を安全に
退避させる等の処置が取られる。 第７図に、従来のパワーオンリセット回路を示す。第７
図において、１は抵抗、２はコンデンサ、３はインバー
タ、４は接続点、５は出力端子、13は電源電圧端子、14
は基板、VDDは電源電圧,VSSは基板電圧である。説明の
便宜のため、VSS＝０と仮定する。 接続点４は、抵抗１とコンデンサ２とを結ぶ線と、イン
バータ３の入力につながる線との接続点である。抵抗１
とコンデンサ２とは時定数回路を構成している。 第８図は、第７図の回路の動作を説明する図である。横
軸に時間T,縦軸に電圧Ｖをとって、電源電圧VDD,接続点
４の電圧である電圧V4,インバータ３の出力電圧である
電圧V5の変化を示している。VIVはインバータ３の入力
の閾値であり、これを境にして出力が反転する。 電源電圧VDDが投入されると、電圧V4は、抵抗１とコン
デンサ２によって定まる時定数に従って上昇する。電圧
V4が閾値VIVに達する時刻t1までは、インバータ出力電
圧V5はハイ（high）である。閾値VIVに達すると、反転
してロー（low）になる。 従って、インバータ３の出力がハイからローになると、
電源電圧は所望の値まで上昇したことを示している。こ
れ以後は、ディジタル回路を動作させても誤動作のおそ
れはない。 なお、パワーオンリセット回路に関する文献としては、
例えば、特開昭56−68027号公報がある。
（問題点） しかしながら、前記した従来のパワーオンリセット回路
には、次のような問題点があった。 第１の問題点は、時定数回路を構成するために、大なる
スペースを必要とするという点である。 第２の問題点は、電源電圧が変化してから検出できるま
でに、比較的長い時間を要すると共に、電源に瞬断（短
時間遮断されること）が生じた場合、それを検出するこ
とが出来ないという点である。 第３の問題点は、時定数回路を利用しているため、それ
を構成する抵抗およびコンデンサのバラツキの影響を受
け、最適の時定数特性を得ることが難しいという点であ
る。 （問題点の説明） 第３の問題点については、格別の説明は必要としないと
思われるので、第1,第２の問題点について説明する。 まず、第１の問題点について説明する。 パワーオンリセット回路の出力により動作の開始が指令
されるディジタル回路は、集積回路とされていることが
多い。従って、パワーオンリセット回路も半導体基板上
に集積回路として形成することが望ましいが、抵抗やコ
ンデンサを形成するのには、トランジスタを形成するの
に比し広い面積を必要とする。 次に、第２の問題点について説明する。 電圧V4は、コンデンサ２の充電によって変化するので、
インバータ３の閾値まで到達するのには、比較的長い時
間を要する。そのため、瞬断の場合に検出できないこと
もある。 例えば、第８図において、時刻t2で電圧が遮断され、時
刻t3で復帰するという瞬断が生じたとする。電圧V4は、
時刻t2より時定数に従って低下し始める。しかし、イン
バータ３の閾値VIVまで低下しないうちに電源が復帰し
て来るから、再び時定数に従って上昇してしまう。従っ
て、インバータ３の出力は変化しない。このような場
合、瞬断による電源電圧の変化を検出することが出来な
い。 本発明は、以上のような問題点を解決することを課題と
するものである。
には、次のような問題点があった。 第１の問題点は、時定数回路を構成するために、大なる
スペースを必要とするという点である。 第２の問題点は、電源電圧が変化してから検出できるま
でに、比較的長い時間を要すると共に、電源に瞬断（短
時間遮断されること）が生じた場合、それを検出するこ
とが出来ないという点である。 第３の問題点は、時定数回路を利用しているため、それ
を構成する抵抗およびコンデンサのバラツキの影響を受
け、最適の時定数特性を得ることが難しいという点であ
る。 （問題点の説明） 第３の問題点については、格別の説明は必要としないと
思われるので、第1,第２の問題点について説明する。 まず、第１の問題点について説明する。 パワーオンリセット回路の出力により動作の開始が指令
されるディジタル回路は、集積回路とされていることが
多い。従って、パワーオンリセット回路も半導体基板上
に集積回路として形成することが望ましいが、抵抗やコ
ンデンサを形成するのには、トランジスタを形成するの
に比し広い面積を必要とする。 次に、第２の問題点について説明する。 電圧V4は、コンデンサ２の充電によって変化するので、
インバータ３の閾値まで到達するのには、比較的長い時
間を要する。そのため、瞬断の場合に検出できないこと
もある。 例えば、第８図において、時刻t2で電圧が遮断され、時
刻t3で復帰するという瞬断が生じたとする。電圧V4は、
時刻t2より時定数に従って低下し始める。しかし、イン
バータ３の閾値VIVまで低下しないうちに電源が復帰し
て来るから、再び時定数に従って上昇してしまう。従っ
て、インバータ３の出力は変化しない。このような場
合、瞬断による電源電圧の変化を検出することが出来な
い。 本発明は、以上のような問題点を解決することを課題と
するものである。
前記課題を解決するため、本発明のパワーオンリセット
回路では、電圧降下が略一定値以上には上昇しない定電
圧回路素子と、該定電圧回路素子によソース電圧が与え
られ、監視すべき電源電圧によりゲート電圧が与えられ
るトランジスタと、該トランジスタのドレインに接続さ
れ電源電圧から電流を供給する電流路形成素子と、該電
流路形成素子と前記トランジスタとの接続点に入力端子
が接続されたインバータとを具えることとした。 そのようなパワーオンリセット回路を具体的に構成する
に際しては、インバータと、ソースが基板に接続されゲ
ートとドレインが一括接続された第１のＮチャンネルエ
ンハンスメント型トランジスタと、ソースが該第１のＮ
チャンネルエンハンスメント型トランジスタのドレイン
に接続され、ゲートが監視すべき電源電圧の端子に接続
され、ドレインが前記インバータの入力端子に接続され
た第２のＮチャンネルエンハンスメント型トランジスタ
と、ドレインが前記インバータの入力端子に接続され、
ソースが前記端子に接続され、ゲートが基板に接続され
たＰチャンネルエンハンスメント型トランジスタとを具
えるものとすることが出来る。 また、インバータと、ソースが基板に接続されゲートと
ドレインが一括接続された第１のＮチャンネルエンハン
スメント型トランジスタと、ソースが該第１のＮチャン
ネルエンハンスメント型トランジスタのドレインに接続
され、ゲートが監視すべき電源電圧の端子に接続され、
ドレインが前記インバータの入力端子に接続された第２
のＮチャンネルエンハンスメント型トランジスタと、ド
レインが前記端子に接続され、ゲートおよびソースが前
記インバータの入力端子に接続されたＮチャンネルディ
プレッション型トランジスタとを具えるものとすること
も出来る。
回路では、電圧降下が略一定値以上には上昇しない定電
圧回路素子と、該定電圧回路素子によソース電圧が与え
られ、監視すべき電源電圧によりゲート電圧が与えられ
るトランジスタと、該トランジスタのドレインに接続さ
れ電源電圧から電流を供給する電流路形成素子と、該電
流路形成素子と前記トランジスタとの接続点に入力端子
が接続されたインバータとを具えることとした。 そのようなパワーオンリセット回路を具体的に構成する
に際しては、インバータと、ソースが基板に接続されゲ
ートとドレインが一括接続された第１のＮチャンネルエ
ンハンスメント型トランジスタと、ソースが該第１のＮ
チャンネルエンハンスメント型トランジスタのドレイン
に接続され、ゲートが監視すべき電源電圧の端子に接続
され、ドレインが前記インバータの入力端子に接続され
た第２のＮチャンネルエンハンスメント型トランジスタ
と、ドレインが前記インバータの入力端子に接続され、
ソースが前記端子に接続され、ゲートが基板に接続され
たＰチャンネルエンハンスメント型トランジスタとを具
えるものとすることが出来る。 また、インバータと、ソースが基板に接続されゲートと
ドレインが一括接続された第１のＮチャンネルエンハン
スメント型トランジスタと、ソースが該第１のＮチャン
ネルエンハンスメント型トランジスタのドレインに接続
され、ゲートが監視すべき電源電圧の端子に接続され、
ドレインが前記インバータの入力端子に接続された第２
のＮチャンネルエンハンスメント型トランジスタと、ド
レインが前記端子に接続され、ゲートおよびソースが前
記インバータの入力端子に接続されたＮチャンネルディ
プレッション型トランジスタとを具えるものとすること
も出来る。
監視すべき電源電圧によりゲート電圧が与えられるトラ
ンジスタは、電源より電流路形成素子を経て電流が供給
される。 上記トランジスタが導通を始めたばかりの時には、前記
定電圧回路素子は、電源電圧の上昇に応じて上昇する電
圧を前記トランジスタのソースに与える。そのため、前
記トランジスタのゲート電圧が電源電圧によって上昇さ
れても、ソース電圧もそれを追いかけて上昇するので、
導通度は殆ど変化しない。 電源電圧の上昇が続き、前記定電圧回路素子の電圧が定
電圧に達すると、ソース電圧の上昇は止まる。それ以後
における電源電圧の上昇はゲート・ソース間電圧を増大
させるから、前記トランジスタの導通度は増す。 その結果、前記トランジスタのドレイン電圧（つまりイ
ンバータの入力）は低下し、インバータの閾値を横切
る。これにより、電源電圧の所定値以上の上昇を検出す
ることが出来る。 電源電圧が下降する時の作用は、上記の作用を逆に辿っ
て行ったものとなる。
ンジスタは、電源より電流路形成素子を経て電流が供給
される。 上記トランジスタが導通を始めたばかりの時には、前記
定電圧回路素子は、電源電圧の上昇に応じて上昇する電
圧を前記トランジスタのソースに与える。そのため、前
記トランジスタのゲート電圧が電源電圧によって上昇さ
れても、ソース電圧もそれを追いかけて上昇するので、
導通度は殆ど変化しない。 電源電圧の上昇が続き、前記定電圧回路素子の電圧が定
電圧に達すると、ソース電圧の上昇は止まる。それ以後
における電源電圧の上昇はゲート・ソース間電圧を増大
させるから、前記トランジスタの導通度は増す。 その結果、前記トランジスタのドレイン電圧（つまりイ
ンバータの入力）は低下し、インバータの閾値を横切
る。これにより、電源電圧の所定値以上の上昇を検出す
ることが出来る。 電源電圧が下降する時の作用は、上記の作用を逆に辿っ
て行ったものとなる。
以下、本発明の実施例を図面に基づいて詳細に説明す
る。 〔第１の実施例〕 第１図に、本発明の第１の実施例にかかわるパワーオン
リセット回路を示す。 （構成） 第１図において、第７図と同じ符号のものは、第７図の
ものに対応している。そして、６はＰチャンネルエンハ
ンスメント型のトランジスタ、7,8はＮチャンネルエン
ハンスメント型のトランジスタ（第１図中、6,7,8の後
の括弧内に記した「PE」，「NE」の、「Ｐ」は「Ｐチャ
ンネル」，「Ｎ」は「Ｎチャンネル」，「Ｅ」は「エン
ハンスメント型」を意味している）、9,10,11は浮遊容
量、12は接続点、13は電源電圧端子、14は基板である。
説明の便宜上、各トランジスタの閾値VTHは等しいとす
る。 トランジスタ６のソースＳは電源電圧端子13に接続し、
ドレインＤはトランジスタ７のドレインＤに接続する。
トランジスタ６のゲートＧは、基板14に接続する。 トランジスタ７のゲートＧは電源電圧端子13に接続し、
ソースＳはトランジスタ８のドレインＤに接続する。 トランジスタ８のゲートＧはドレインＤに接続して、ダ
イオード接続とする。ソースＳは基板14に接続する。 そして、トランジスタ６のドレインとトランジスタ７の
ドレインとの接続点４を、インバータ３の入力に接続す
る。 出力端子５から取り出される信号により、電源電圧VDD
の値の状態が検出される。 （動作） 第２図〜第５図を参照しつつ、第１図の回路の動作を説
明する。 第２図は、電源電圧の変化を示す図である。電源が投入
されてから遮断されるまでを示している。III,IVの部分
は、それぞれ立ち上がり部，立ち下がり部であり、第３
図，第４図にそれらの拡大図を示す。 第３図は、電源電圧の立ち上がり時における第１図の回
路の動作を説明する図である。説明の便宜のため、時間
軸（横軸）方向に大きく拡大して描いてある。 以下、電源電圧VDDの上昇に従って、動作を説明する。 （１） トランジスタ6,7のゲート・ソース間電圧が、
閾値VTH（前述したように、両者は等しく作ってあると
仮定している）に達するまでの期間（第３図のＯ点より
T1点まで）。 この期間には、次のような理由により、各トランジスタ
は導通しない。 トランジスタ６では、ソースＳとゲートＧ間に電源電圧
VDDが印加されているから、ゲート・ソース間電圧はVDD
である。 トランジスタ７では、そのソースＳが接続されている接
続点12の電圧は、当初は基板電圧VSS（ゼロ）であり、
ゲートＧには電源電圧VDDが印加されているから、ゲー
ト・ソース間電圧はやはりVDDである。 これらのゲート・ソース間電圧は、いずれも未だ閾値V
THに達しないから、両トランジスタは導通しない。 トランジスタ８は、そのゲートＧが接続点12に接続され
ているから、トランジスタ７が導通して接続点12の電圧
が上昇しないことには、導通しない。 接続点４には、電源電圧端子13と接続点４間に存在する
浮遊容量９を通じて電圧が伝えられる。そのため、電圧
V4は、電源電圧VDDと共に上昇する。 （２） トランジスタ6,7のゲート・ソース間電圧が閾
値VTHに達してから、トランジスタ８のゲート・ソース
間電圧が閾値VTHに達する直前までの期間（第３図のT1
点よりT2点まで）。 トランジスタ6,7のゲート・ソース間電圧が閾値VTHに達
すると、これらのトランジスタは導通を開始する。する
と、それらを通じて電流が流れ、浮遊容量11が充電され
る。その充電により、接続点12の電圧V12は上昇する。
第３図のV12の曲線の内、ｃ点よりｄ点までの部分がそ
れを示している。 接続点12の電圧V12の上昇は、次の２つのことをもたら
す。 （ｉ） 第１は、トランジスタ７に対して、基板電圧効
果（Boddy Effect…ソース電圧VSが基板電圧VSSに対し
て上昇すると、トランジスタを導通させるのに必要とさ
れるゲート電圧VGも上昇する現象）を生ぜしめるという
ことである。 なぜなら、電圧V12が基板電圧VSSに対して上昇するとい
うことは、接続点12はトランジスタ７のソースＳに接続
されているから、ソース電圧VSを基板電圧VSSに対して
上昇させるということにほかならないからである。 もし、ソース電圧VSが固定した値であれば、基板電圧効
果が生じないから、ゲート電圧VGが電源電圧VDDの上昇
によって上昇されると、ゲート・ソース間電圧VGSは増
大して閾値を超え去り、トランジスタ７の導通度は増大
する。 しかし、導通し始めて電流が流れるや、ソース電圧VSが
上昇すると、基板電圧効果のため、ゲート電圧VGがもっ
と上昇しないと同じ導通度が保てない。逆に言うなら
ば、ゲート電圧VGを上昇させても、それを追いかけるよ
うにしてソース電圧VSが上昇してきたのでは、ゲート・
ソース間電圧VGSは増大せず、導通度は良くならない。
時刻T1〜T2では、トランジスタ７はまさにそのような状
態で動作している。 つまり、電源電圧VDDが上昇すると、トランジスタ７の
ソース電圧VSとゲート電圧VGは、両者の差電圧を略一定
（導通を開始した時の値）に保ったままで、上昇され
る。第３図中のｆは、上記の略一定値の差電圧を示して
いる。 （ii） 接続点12の電圧V12の上昇がもたらす第２のこ
とは、トランジスタ８を導通に近づけるということであ
る。 第５図に、この例で使用しているような電界効果型トラ
ンジスタの電圧電流特性を示す。横軸はゲート・ソース
間電圧VGS,縦軸はドレイン電流IDである。特性をマクロ
的に見ると、VGSが或る値になった時に、IDが急激に大
になると考えてよい。しかし、ミクロ的に見ると、VGS
がＡの値位から少しずつ流れ始め、Ｂの値位まではゆっ
くりと増大する。そして、VGSがそれ以上に増大する
と、IDは急激に増大する。 ダイオード接続されたトランジスタ８も第５図の特性に
従うが、接続点12の電圧V12がゲート・ソース間電圧VGS
である。それゆえ、電圧V12が上昇すると、トランジス
タ８は導通に近づく。 （３） トランジスタ８が導通し始めてから後の期間
（第３図で、時刻T2以後） 電圧V12が上昇して第５図のＡの値を超えることによ
り、トランジスタ８に電流が流れ始めるということは、
第１図の浮遊容量11に対して並列のバイパス路が出来る
ことに相当する。すると、浮遊容量11の充電による電圧
V12の上昇は鈍る。第３図において、V12の上昇がｄの付
近で鈍っているのは、この時の状態を示している。 電圧V12は、やがてトランジスタ８の閾値（第５図で、
Ｂより僅かに大きい値）までは上昇するが、それ以上に
は上昇できず、ほぼその閾値に固定される。第３図中の
ｅの部分は、そのようになったV12を示している。ｅの
部分が横軸に完全に平行ではなく、僅かに上がり気味に
なっているのは、第５図の特性曲線がＢより右方に僅か
に傾いていることに対応している。 接続点12の電圧V12は即ちトランジスタ７のソース電圧
であるから、その上昇が鈍りやがて固定されることによ
り、トランジスタ７における基板電圧効果も消失する。 なお、トランジスタ７が上記のような動作をするのは、
電源電圧VDDが上昇して最終的な電圧値に到達する前に
なるよう、各トランジスタの特性を選定する。 ソース電圧が固定された後、電源電圧VDDが更に上昇し
てゆくと、トランジスタ７のゲート・ソース間電圧は増
大し、トランジスタ７の導通度は急激に良くなる。その
ため、接続点４の電圧V4も急激に低下する。第３図中の
ｂは、V4が低下し始める部分を示している。 もし、トランジスタ７の導通度が充分に良好となった時
のドレイン・ソース間の抵抗成分を、トランジスタ６の
それに比し充分に小となるよう設計しておけば、電圧V4
は電圧V12に略一致する（ｅの部分）。 このように、インバータ３の入力として使用する接続点
４の電圧V4は、電源電圧VDDが上昇してゆくと、最初は
電源電圧VDDと共に上昇するが、途中でトランジスタ８
の閾値まで低下するという変化をする。 そこで、第３図に示すように、電圧V4の最も上昇した時
の値（第３図のｂの付近の電圧値）がインバータ３の閾
値VIVより大になるようにし、その後低下した値（ｅの
付近の電圧値）が閾値VIVより小になるようにする。 すると、電圧V4が閾値VIVより低下した時、インバータ
３の出力電圧V5はローからハイに転ずる。第３図の時刻
T3は、この時を示している。このようにして、電源電圧
VDDが所定値以上に上昇したことを検出することができ
る。 （４） 電源電圧VDDが遮断された場合 第２図のIVの場合であり、電源電圧は立ち下がる。第４
図に、電源電圧の立ち下がり時における第１図の回路の
動作を説明する図を示す。第３図と同じ符号のものは第
３図と同じものを指し、ダッシュ「′」が付された符号
は、第３図においてダッシュが付されていない同じ符号
のものに対応する。 この場合の動作は、立ち上がり時の場合の動作の逆を辿
ることになるので、概要を述べるに留める。 電源電圧VDDが定常値より低下してくると、先ずトラン
ジスタ７の導通度が悪くなり、電圧V4が上昇する。この
時、電圧V4は閾値VIVを横切り、インバータ３の出力電
圧をハイからローへ反転させる。これにより、電源電圧
VDDが低下したことが検出される。 電源電圧VDDが更に低下すると、電圧V12も低下してトラ
ンジスタ８が導通しなくなる。電源電圧VDDが閾値VTHよ
り下がると、トランジスタ6,7もオフとなる。 〔第２の実施例〕 第６図に、本発明の第２の実施例にかかわるパワーオン
リセット回路を示す。 第１図の回路と異なる第１の点は、Ｐチャンネルエンハ
ンスメント型のトランジスタ６に換えて、Ｎチャンネル
ディプレッション型のトランジスタ６′（括弧内に記し
た「ND」の「Ｄ」は、「ディプレッション型」を意味す
る）を用いた点である。第２の点は、そのＮチャンネル
トランジスタ６′のゲートＧを、接続点４に接続した点
である。 動作は、第１の実施例と略同様であるので、詳細な説明
は省略する。 なお、第３図，第４図によれば、電源電圧の変化を検出
するまでに相当長時間かかるように見えるが、それは、
これらの図の時間軸が大幅に拡大して描いてあるからで
ある。実際は、第２図に示されるような立ち上がり，立
ち下がりの極めて短い時間内に行われるわけであり、第
８図と対比することにより、従来に比べ如何に短時間で
行われるかが理解されよう。
る。 〔第１の実施例〕 第１図に、本発明の第１の実施例にかかわるパワーオン
リセット回路を示す。 （構成） 第１図において、第７図と同じ符号のものは、第７図の
ものに対応している。そして、６はＰチャンネルエンハ
ンスメント型のトランジスタ、7,8はＮチャンネルエン
ハンスメント型のトランジスタ（第１図中、6,7,8の後
の括弧内に記した「PE」，「NE」の、「Ｐ」は「Ｐチャ
ンネル」，「Ｎ」は「Ｎチャンネル」，「Ｅ」は「エン
ハンスメント型」を意味している）、9,10,11は浮遊容
量、12は接続点、13は電源電圧端子、14は基板である。
説明の便宜上、各トランジスタの閾値VTHは等しいとす
る。 トランジスタ６のソースＳは電源電圧端子13に接続し、
ドレインＤはトランジスタ７のドレインＤに接続する。
トランジスタ６のゲートＧは、基板14に接続する。 トランジスタ７のゲートＧは電源電圧端子13に接続し、
ソースＳはトランジスタ８のドレインＤに接続する。 トランジスタ８のゲートＧはドレインＤに接続して、ダ
イオード接続とする。ソースＳは基板14に接続する。 そして、トランジスタ６のドレインとトランジスタ７の
ドレインとの接続点４を、インバータ３の入力に接続す
る。 出力端子５から取り出される信号により、電源電圧VDD
の値の状態が検出される。 （動作） 第２図〜第５図を参照しつつ、第１図の回路の動作を説
明する。 第２図は、電源電圧の変化を示す図である。電源が投入
されてから遮断されるまでを示している。III,IVの部分
は、それぞれ立ち上がり部，立ち下がり部であり、第３
図，第４図にそれらの拡大図を示す。 第３図は、電源電圧の立ち上がり時における第１図の回
路の動作を説明する図である。説明の便宜のため、時間
軸（横軸）方向に大きく拡大して描いてある。 以下、電源電圧VDDの上昇に従って、動作を説明する。 （１） トランジスタ6,7のゲート・ソース間電圧が、
閾値VTH（前述したように、両者は等しく作ってあると
仮定している）に達するまでの期間（第３図のＯ点より
T1点まで）。 この期間には、次のような理由により、各トランジスタ
は導通しない。 トランジスタ６では、ソースＳとゲートＧ間に電源電圧
VDDが印加されているから、ゲート・ソース間電圧はVDD
である。 トランジスタ７では、そのソースＳが接続されている接
続点12の電圧は、当初は基板電圧VSS（ゼロ）であり、
ゲートＧには電源電圧VDDが印加されているから、ゲー
ト・ソース間電圧はやはりVDDである。 これらのゲート・ソース間電圧は、いずれも未だ閾値V
THに達しないから、両トランジスタは導通しない。 トランジスタ８は、そのゲートＧが接続点12に接続され
ているから、トランジスタ７が導通して接続点12の電圧
が上昇しないことには、導通しない。 接続点４には、電源電圧端子13と接続点４間に存在する
浮遊容量９を通じて電圧が伝えられる。そのため、電圧
V4は、電源電圧VDDと共に上昇する。 （２） トランジスタ6,7のゲート・ソース間電圧が閾
値VTHに達してから、トランジスタ８のゲート・ソース
間電圧が閾値VTHに達する直前までの期間（第３図のT1
点よりT2点まで）。 トランジスタ6,7のゲート・ソース間電圧が閾値VTHに達
すると、これらのトランジスタは導通を開始する。する
と、それらを通じて電流が流れ、浮遊容量11が充電され
る。その充電により、接続点12の電圧V12は上昇する。
第３図のV12の曲線の内、ｃ点よりｄ点までの部分がそ
れを示している。 接続点12の電圧V12の上昇は、次の２つのことをもたら
す。 （ｉ） 第１は、トランジスタ７に対して、基板電圧効
果（Boddy Effect…ソース電圧VSが基板電圧VSSに対し
て上昇すると、トランジスタを導通させるのに必要とさ
れるゲート電圧VGも上昇する現象）を生ぜしめるという
ことである。 なぜなら、電圧V12が基板電圧VSSに対して上昇するとい
うことは、接続点12はトランジスタ７のソースＳに接続
されているから、ソース電圧VSを基板電圧VSSに対して
上昇させるということにほかならないからである。 もし、ソース電圧VSが固定した値であれば、基板電圧効
果が生じないから、ゲート電圧VGが電源電圧VDDの上昇
によって上昇されると、ゲート・ソース間電圧VGSは増
大して閾値を超え去り、トランジスタ７の導通度は増大
する。 しかし、導通し始めて電流が流れるや、ソース電圧VSが
上昇すると、基板電圧効果のため、ゲート電圧VGがもっ
と上昇しないと同じ導通度が保てない。逆に言うなら
ば、ゲート電圧VGを上昇させても、それを追いかけるよ
うにしてソース電圧VSが上昇してきたのでは、ゲート・
ソース間電圧VGSは増大せず、導通度は良くならない。
時刻T1〜T2では、トランジスタ７はまさにそのような状
態で動作している。 つまり、電源電圧VDDが上昇すると、トランジスタ７の
ソース電圧VSとゲート電圧VGは、両者の差電圧を略一定
（導通を開始した時の値）に保ったままで、上昇され
る。第３図中のｆは、上記の略一定値の差電圧を示して
いる。 （ii） 接続点12の電圧V12の上昇がもたらす第２のこ
とは、トランジスタ８を導通に近づけるということであ
る。 第５図に、この例で使用しているような電界効果型トラ
ンジスタの電圧電流特性を示す。横軸はゲート・ソース
間電圧VGS,縦軸はドレイン電流IDである。特性をマクロ
的に見ると、VGSが或る値になった時に、IDが急激に大
になると考えてよい。しかし、ミクロ的に見ると、VGS
がＡの値位から少しずつ流れ始め、Ｂの値位まではゆっ
くりと増大する。そして、VGSがそれ以上に増大する
と、IDは急激に増大する。 ダイオード接続されたトランジスタ８も第５図の特性に
従うが、接続点12の電圧V12がゲート・ソース間電圧VGS
である。それゆえ、電圧V12が上昇すると、トランジス
タ８は導通に近づく。 （３） トランジスタ８が導通し始めてから後の期間
（第３図で、時刻T2以後） 電圧V12が上昇して第５図のＡの値を超えることによ
り、トランジスタ８に電流が流れ始めるということは、
第１図の浮遊容量11に対して並列のバイパス路が出来る
ことに相当する。すると、浮遊容量11の充電による電圧
V12の上昇は鈍る。第３図において、V12の上昇がｄの付
近で鈍っているのは、この時の状態を示している。 電圧V12は、やがてトランジスタ８の閾値（第５図で、
Ｂより僅かに大きい値）までは上昇するが、それ以上に
は上昇できず、ほぼその閾値に固定される。第３図中の
ｅの部分は、そのようになったV12を示している。ｅの
部分が横軸に完全に平行ではなく、僅かに上がり気味に
なっているのは、第５図の特性曲線がＢより右方に僅か
に傾いていることに対応している。 接続点12の電圧V12は即ちトランジスタ７のソース電圧
であるから、その上昇が鈍りやがて固定されることによ
り、トランジスタ７における基板電圧効果も消失する。 なお、トランジスタ７が上記のような動作をするのは、
電源電圧VDDが上昇して最終的な電圧値に到達する前に
なるよう、各トランジスタの特性を選定する。 ソース電圧が固定された後、電源電圧VDDが更に上昇し
てゆくと、トランジスタ７のゲート・ソース間電圧は増
大し、トランジスタ７の導通度は急激に良くなる。その
ため、接続点４の電圧V4も急激に低下する。第３図中の
ｂは、V4が低下し始める部分を示している。 もし、トランジスタ７の導通度が充分に良好となった時
のドレイン・ソース間の抵抗成分を、トランジスタ６の
それに比し充分に小となるよう設計しておけば、電圧V4
は電圧V12に略一致する（ｅの部分）。 このように、インバータ３の入力として使用する接続点
４の電圧V4は、電源電圧VDDが上昇してゆくと、最初は
電源電圧VDDと共に上昇するが、途中でトランジスタ８
の閾値まで低下するという変化をする。 そこで、第３図に示すように、電圧V4の最も上昇した時
の値（第３図のｂの付近の電圧値）がインバータ３の閾
値VIVより大になるようにし、その後低下した値（ｅの
付近の電圧値）が閾値VIVより小になるようにする。 すると、電圧V4が閾値VIVより低下した時、インバータ
３の出力電圧V5はローからハイに転ずる。第３図の時刻
T3は、この時を示している。このようにして、電源電圧
VDDが所定値以上に上昇したことを検出することができ
る。 （４） 電源電圧VDDが遮断された場合 第２図のIVの場合であり、電源電圧は立ち下がる。第４
図に、電源電圧の立ち下がり時における第１図の回路の
動作を説明する図を示す。第３図と同じ符号のものは第
３図と同じものを指し、ダッシュ「′」が付された符号
は、第３図においてダッシュが付されていない同じ符号
のものに対応する。 この場合の動作は、立ち上がり時の場合の動作の逆を辿
ることになるので、概要を述べるに留める。 電源電圧VDDが定常値より低下してくると、先ずトラン
ジスタ７の導通度が悪くなり、電圧V4が上昇する。この
時、電圧V4は閾値VIVを横切り、インバータ３の出力電
圧をハイからローへ反転させる。これにより、電源電圧
VDDが低下したことが検出される。 電源電圧VDDが更に低下すると、電圧V12も低下してトラ
ンジスタ８が導通しなくなる。電源電圧VDDが閾値VTHよ
り下がると、トランジスタ6,7もオフとなる。 〔第２の実施例〕 第６図に、本発明の第２の実施例にかかわるパワーオン
リセット回路を示す。 第１図の回路と異なる第１の点は、Ｐチャンネルエンハ
ンスメント型のトランジスタ６に換えて、Ｎチャンネル
ディプレッション型のトランジスタ６′（括弧内に記し
た「ND」の「Ｄ」は、「ディプレッション型」を意味す
る）を用いた点である。第２の点は、そのＮチャンネル
トランジスタ６′のゲートＧを、接続点４に接続した点
である。 動作は、第１の実施例と略同様であるので、詳細な説明
は省略する。 なお、第３図，第４図によれば、電源電圧の変化を検出
するまでに相当長時間かかるように見えるが、それは、
これらの図の時間軸が大幅に拡大して描いてあるからで
ある。実際は、第２図に示されるような立ち上がり，立
ち下がりの極めて短い時間内に行われるわけであり、第
８図と対比することにより、従来に比べ如何に短時間で
行われるかが理解されよう。
以上述べた如き本発明のパワーオンリセット回路によれ
ば、次のような効果を奏する。 抵抗やコンデンサを使用せず、すべてトランジスタ
で構成できるので、集積化する場合、所要面積が少なく
て済む。 従来のものは、時定数回路を利用しているので、ど
うしてもある程度の時間の経過を必要とし、検出までに
時間かかかっていた。しかし、本発明では検出に時定数
回路を利用していないので、電圧が変化してから検出す
るまでの時間は極めて短く、電源に瞬断があっても容易
に検出することが出来る。 抵抗やコンデンサを使用していないので、それらの
バラツキに悩まされることがなくなった。
ば、次のような効果を奏する。 抵抗やコンデンサを使用せず、すべてトランジスタ
で構成できるので、集積化する場合、所要面積が少なく
て済む。 従来のものは、時定数回路を利用しているので、ど
うしてもある程度の時間の経過を必要とし、検出までに
時間かかかっていた。しかし、本発明では検出に時定数
回路を利用していないので、電圧が変化してから検出す
るまでの時間は極めて短く、電源に瞬断があっても容易
に検出することが出来る。 抵抗やコンデンサを使用していないので、それらの
バラツキに悩まされることがなくなった。
第１図…本発明の第１の実施例にかかわるパワーオンリ
セット回路 第２図…電源電圧の変化を示す図 第３図…電源電圧の立ち上がり時における第１図の回路
の動作を説明する図 第４図…電源電圧の立ち下がり時における第１図の回路
の動作を説明する図 第５図…電界効果型トランジスタの電圧電流特性 第６図…本発明の第２の実施例にかかわるパワーオンリ
セット回路 第７図…従来のパワーオンリセット回路 第８図…第７図の回路の動作を説明する図 図において、１は抵抗、２はコンデンサ、３はインバー
タ、４は接続点、５は出力端子、6,6′,7,8はトランジ
スタ、9,10,11は浮遊容量、12は接続点、13は電源電圧
端子、14は基板、VDDは電源電圧,VSSは基板電圧であ
る。
セット回路 第２図…電源電圧の変化を示す図 第３図…電源電圧の立ち上がり時における第１図の回路
の動作を説明する図 第４図…電源電圧の立ち下がり時における第１図の回路
の動作を説明する図 第５図…電界効果型トランジスタの電圧電流特性 第６図…本発明の第２の実施例にかかわるパワーオンリ
セット回路 第７図…従来のパワーオンリセット回路 第８図…第７図の回路の動作を説明する図 図において、１は抵抗、２はコンデンサ、３はインバー
タ、４は接続点、５は出力端子、6,6′,7,8はトランジ
スタ、9,10,11は浮遊容量、12は接続点、13は電源電圧
端子、14は基板、VDDは電源電圧,VSSは基板電圧であ
る。
Claims (2)
- 【請求項１】インバータと、 ソースが基板に接続されゲートとドレインが一括接続さ
れた第１のＮチャンネルエンハンスメント型トランジス
タと、 ソースが該第１のＮチャンネルエンハンスメント型トラ
ンジスタのドレインに接続され、ゲートか監視すべき電
源電圧の端子に接続され、ドレインが前記インバータの
入力端子に接続された第２のＮチャンネルエンハンスメ
ント型トランジスタと、 ドレインが前記インバータの入力端子に接続され、ソー
スが前記端子に接続され、ゲートが基板に接続されたＰ
チャンネルエンハンスメント型トランジスタと、 を具えたことを特徴とするパワーオンリセット回路。 - 【請求項２】インバータと、 ソースが基板に接続されゲートとドレインが一括接続さ
れた第１のＮチャンネルエンハンスメント型トランジス
タと、 ソースが該第１のＮチャンネルエンハンスメント型トラ
ンジスタのドレインに接続され、ゲートが監視すべき電
源電圧の端子に接続され、ドレインが前記インバータの
入力端子に接続された第２のＮチャンネルエンハンスメ
ント型トランジスタと、 ドレインが前記端子に接続され、ゲートおよびソースが
前記インバータの入力端子に接続されたＮチャンネルデ
ィプレッション型トランジスタとを具えたことを特徴と
するパワーオンリセット回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2191012A JPH0736516B2 (ja) | 1990-07-19 | 1990-07-19 | パワーオンリセット回路 |
| US07/732,179 US5103115A (en) | 1990-07-19 | 1991-07-18 | Power-on reset circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2191012A JPH0736516B2 (ja) | 1990-07-19 | 1990-07-19 | パワーオンリセット回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0479411A JPH0479411A (ja) | 1992-03-12 |
| JPH0736516B2 true JPH0736516B2 (ja) | 1995-04-19 |
Family
ID=16267410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2191012A Expired - Fee Related JPH0736516B2 (ja) | 1990-07-19 | 1990-07-19 | パワーオンリセット回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5103115A (ja) |
| JP (1) | JPH0736516B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1253679B (it) * | 1991-08-30 | 1995-08-22 | Sgs Thomson Microelectronics | Circuito di rispristino all'accensione di un circuito integrato aventeun consumo statico nullo. |
| EP0596637A1 (en) * | 1992-11-02 | 1994-05-11 | STMicroelectronics, Inc. | Input buffer circuit |
| US6204701B1 (en) | 1994-05-31 | 2001-03-20 | Texas Instruments Incorporated | Power up detection circuit |
| US5721502A (en) * | 1995-06-06 | 1998-02-24 | Analog Devices, Inc. | Voltage-controlled reset for logic state initialization |
| US5534789A (en) * | 1995-08-07 | 1996-07-09 | Etron Technology, Inc. | Mixed mode output buffer circuit for CMOSIC |
| KR100219501B1 (ko) * | 1996-11-13 | 1999-09-01 | 윤종용 | 파워 온 리셋 회로 |
| FR2798018B1 (fr) * | 1999-08-31 | 2002-02-15 | St Microelectronics Sa | Circuit de remise a zero a l'apparition d'une tension d'alimentation |
| US7518419B1 (en) | 2006-12-15 | 2009-04-14 | National Semiconductor Corporation | Wideband power-on reset circuit |
| US7388414B1 (en) | 2007-03-30 | 2008-06-17 | National Semiconductor Corporation | Wideband power-on reset circuit with glitch-free output |
| TWI545541B (zh) * | 2015-06-02 | 2016-08-11 | 瑞鼎科技股份有限公司 | 應用於顯示裝置之閘極驅動器的電源開啓重置電路 |
| JP6243990B2 (ja) * | 2016-10-24 | 2017-12-06 | ローム株式会社 | リセット回路 |
| JP2022104171A (ja) * | 2020-12-28 | 2022-07-08 | ラピステクノロジー株式会社 | 半導体装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2616602B1 (fr) * | 1987-06-12 | 1989-10-13 | Thomson Semiconducteurs | Circuit de remise sous tension pour circuit integre en technologie mos |
| JP2772522B2 (ja) * | 1987-11-06 | 1998-07-02 | 日本電気アイシーマイコンシステム 株式会社 | パワーオン信号発生回路 |
| JPH0243811A (ja) * | 1988-08-03 | 1990-02-14 | Fuji Electric Co Ltd | 電子回路用リセット回路 |
| US4970408A (en) * | 1989-10-30 | 1990-11-13 | Motorola, Inc. | CMOS power-on reset circuit |
| US5039875A (en) * | 1989-11-28 | 1991-08-13 | Samsung Semiconductor | CMOS power-on reset circuit |
-
1990
- 1990-07-19 JP JP2191012A patent/JPH0736516B2/ja not_active Expired - Fee Related
-
1991
- 1991-07-18 US US07/732,179 patent/US5103115A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0479411A (ja) | 1992-03-12 |
| US5103115A (en) | 1992-04-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5581206A (en) | Power level detection circuit | |
| KR100815388B1 (ko) | 저전압 검출 회로 | |
| US5668483A (en) | CMOS buffer having stable threshold voltage | |
| JPH0695545B2 (ja) | 半導体集積回路 | |
| US6570367B2 (en) | Voltage generator with standby operating mode | |
| JP3756961B2 (ja) | 半導体メモリ装置のチップ初期化信号発生回路 | |
| JPH1049243A (ja) | 内部電源回路 | |
| US20080116945A1 (en) | Power-on reset circuit | |
| US20050218969A1 (en) | Power source voltage monitoring circuit for self-monitoring its power source voltage | |
| US5640118A (en) | Voltage-limiting circuit with hysteresis comparator | |
| JPH0214814B2 (ja) | ||
| JP2785732B2 (ja) | 電源降圧回路 | |
| JPH0736516B2 (ja) | パワーオンリセット回路 | |
| JPH0265268A (ja) | 半導体集積回路 | |
| US6191644B1 (en) | Startup circuit for bandgap reference circuit | |
| US9059699B2 (en) | Power supply switching circuit | |
| US6242898B1 (en) | Start-up circuit and voltage supply circuit using the same | |
| CN114153261A (zh) | 电源用半导体集成电路 | |
| US4290119A (en) | Memory device protected against undesirable supply voltage level | |
| JPS61222318A (ja) | パワ−オンリセツト回路 | |
| JP2022044133A (ja) | 電源用半導体集積回路 | |
| JP3183920B2 (ja) | 半導体集積回路 | |
| JP2003015749A (ja) | 電圧レギュレータ | |
| JPH0697796A (ja) | パワーオンリセット回路 | |
| JPS62209920A (ja) | レベル検出回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |