JPH0265268A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- G—PHYSICS
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- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
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- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路に係り、特に外部供給電源電
圧より低い内部電圧を発生させて内部回路の電源として
使用する内部電圧発生手段を備えてなる半導体集積回路
に関する。
圧より低い内部電圧を発生させて内部回路の電源として
使用する内部電圧発生手段を備えてなる半導体集積回路
に関する。
〔従来の技術〕
一般に半導体集積回路は、たとえばＣＭＯＳトランジス
タで代表されるように、その動作電源として５ｖ電源が
用いられている。
タで代表されるように、その動作電源として５ｖ電源が
用いられている。
一方、各素子の微細化が進むにつれ、素子内部の電界も
増々上昇してきている。このことは、ＭＯＳトランジス
タのしきい値電圧ｖｔｈの変動やパンチスルー等の発生
や、素子の性能や信頼性に重大な影響を及ぼすことから
、たとえば、０．５μｍ以下の微細化素子にあっては、
５ｖ電源で動作させることが困難となり、３．３Ｖ程度
の電源を使用するようになることが予測されるに至って
いる。
増々上昇してきている。このことは、ＭＯＳトランジス
タのしきい値電圧ｖｔｈの変動やパンチスルー等の発生
や、素子の性能や信頼性に重大な影響を及ぼすことから
、たとえば、０．５μｍ以下の微細化素子にあっては、
５ｖ電源で動作させることが困難となり、３．３Ｖ程度
の電源を使用するようになることが予測されるに至って
いる。
しかし、現状においては、一般の電子回路は依然として
５Ｖの標準電源が用いられていることから、半導体集積
回路としては５■の電圧を入力させ、内部でそれより低
い電圧を発生させる内部回路を動作させることが必要と
なってくる。
５Ｖの標準電源が用いられていることから、半導体集積
回路としては５■の電圧を入力させ、内部でそれより低
い電圧を発生させる内部回路を動作させることが必要と
なってくる。
第１２図は、このような内部電圧発生回路を内蔵した従
来の半導体集積回路の一例を示した構成図である。同図
において、１２００は半導体チップ、１２０１はＮＰＮ
トランジスタ（以下、ＮＰＮと称す）。１２０２はＮＰ
Ｎの寄生コレクタ抵抗、１２０３は外部電源入力端子、
１２０４は抵抗Ｒ１，Ｒ，からなる電圧検出手段、１２
０５は増幅器１２０６は基準電圧発生器、１２０７はＰ
チヤンネルＭＯＳトランジスタ（以下ＰＭＯ８と略す）
ＭｌとＮチャンネルＭｏＳトランジスタ（以下ＮＭＯ８
と略す）Ｍ２から成る内部回路、Ｃｗは内部配線による
容量または、内部で形成された容量である。
来の半導体集積回路の一例を示した構成図である。同図
において、１２００は半導体チップ、１２０１はＮＰＮ
トランジスタ（以下、ＮＰＮと称す）。１２０２はＮＰ
Ｎの寄生コレクタ抵抗、１２０３は外部電源入力端子、
１２０４は抵抗Ｒ１，Ｒ，からなる電圧検出手段、１２
０５は増幅器１２０６は基準電圧発生器、１２０７はＰ
チヤンネルＭＯＳトランジスタ（以下ＰＭＯ８と略す）
ＭｌとＮチャンネルＭｏＳトランジスタ（以下ＮＭＯ８
と略す）Ｍ２から成る内部回路、Ｃｗは内部配線による
容量または、内部で形成された容量である。
この回路は基準電圧発生器１２０６の出力と電圧検出手
段１２０４の出力を比較し、増幅器１２０５の出力でＮ
ＰＮＩ ２０１のベース電位を制御することにより、Ｖ
ｏｕｔ≠ＶＲＥＦの出力電圧を得るものである。
段１２０４の出力を比較し、増幅器１２０５の出力でＮ
ＰＮＩ ２０１のベース電位を制御することにより、Ｖ
ｏｕｔ≠ＶＲＥＦの出力電圧を得るものである。
第１３図は第１２図の回路（７）ＮＰＮとＰＭＯ８゜Ｎ
ＭＯ８の断面構造を示す。図において、１３００はＮ型
半導体基板、１３０１．１３０２はＰ型ウェルであり、
ＮＰＮはＮ型基板１３００をコレクタ、Ｐ型ウェル１３
０１をベース、Ｎ生鉱散層１３０３をエミッタどして形
成され、Ｎ生鉱散層１３０４、Ｐ生鉱散Ｍ１３０５が夫
々、コレクタ、ベース電極となる。、ＬａＯ２，１３０
７はＮＰＮのコレクタ寄生抵抗であり、第１２図の抵抗
１２０２に相当する。
ＭＯ８の断面構造を示す。図において、１３００はＮ型
半導体基板、１３０１．１３０２はＰ型ウェルであり、
ＮＰＮはＮ型基板１３００をコレクタ、Ｐ型ウェル１３
０１をベース、Ｎ生鉱散層１３０３をエミッタどして形
成され、Ｎ生鉱散層１３０４、Ｐ生鉱散Ｍ１３０５が夫
々、コレクタ、ベース電極となる。、ＬａＯ２，１３０
７はＮＰＮのコレクタ寄生抵抗であり、第１２図の抵抗
１２０２に相当する。
ＰＭＯ８はＰ生鉱散層１３０８．１３０９を夫々ソース
、およびドレイン電極、ポリシリコン１３１０をゲート
電極として形成される。また、ＮＭＯ８はＰ型ウェル１
３０２を基板とし、Ｎ生鉱散層１３１１．１３１２を夫
々ドレイン、ソース電極、ポリシリコン１３１３をゲー
ト電極として形成される。
、およびドレイン電極、ポリシリコン１３１０をゲート
電極として形成される。また、ＮＭＯ８はＰ型ウェル１
３０２を基板とし、Ｎ生鉱散層１３１１．１３１２を夫
々ドレイン、ソース電極、ポリシリコン１３１３をゲー
ト電極として形成される。
また、第１４図は内部電圧発生回路を内蔵した従来の半
導体集積回路の他の一例を示した構成図である。同図に
おいて、１４００は半導体チップ、１４０１はＰＮＰト
ランジスタ（以下Ｐ Ｕ Ｐと称す）、１４．０２はＰ
ＮＰの寄生コレクタ抵抗、１４０３は外部電源入力端子
、１４０４は抵抗Ｒ１゜Ｒ２からなる電圧検出手段、］
−４０５は増幅器、１４０６は基準電圧発生器、１４０
７はＰＭＯ８Ｍｌ、ＮＭＯ８Ｍ２からなる内部回路、Ｃ
ｗは内部配線による容量又は内部で形成された容量であ
る。
導体集積回路の他の一例を示した構成図である。同図に
おいて、１４００は半導体チップ、１４０１はＰＮＰト
ランジスタ（以下Ｐ Ｕ Ｐと称す）、１４．０２はＰ
ＮＰの寄生コレクタ抵抗、１４０３は外部電源入力端子
、１４０４は抵抗Ｒ１゜Ｒ２からなる電圧検出手段、］
−４０５は増幅器、１４０６は基準電圧発生器、１４０
７はＰＭＯ８Ｍｌ、ＮＭＯ８Ｍ２からなる内部回路、Ｃ
ｗは内部配線による容量又は内部で形成された容量であ
る。
この回路は基準電圧発生器１４０６の出力と電圧検出手
段１４０４の出力を比較し、増幅器１４Ｏ５の出力でＰ
ＮＰ１４０５のベース電位を制御することにより、Ｖ
ｏｕｔ ４ Ｖ ＲＥＦの出力電圧を得るものである。
段１４０４の出力を比較し、増幅器１４Ｏ５の出力でＰ
ＮＰ１４０５のベース電位を制御することにより、Ｖ
ｏｕｔ ４ Ｖ ＲＥＦの出力電圧を得るものである。
第１５図は第１４図の回路のＰＮＰとＰＭＯ８゜ＮＭＯ
８の断面構造を示す。図において、１．５００はＰ型半
導体基板、１５０１，１．５０２はＮ型ウェルであり、
ＰＮＰはＰ型基板１５００をコレクタ、Ｎ型ウェル１５
０１をベース、Ｐ生鉱散層１５０３をエミッタとして形
成され、Ｐ生鉱散層１５０４、Ｎ生鉱散！１５０５が夫
々、コレクタ、ベース電極とからなる。１５０６．１５
０７はＰＮＰのコレクタ寄生抵抗であり、第１４図の抵
抗］４０２に相当する。
８の断面構造を示す。図において、１．５００はＰ型半
導体基板、１５０１，１．５０２はＮ型ウェルであり、
ＰＮＰはＰ型基板１５００をコレクタ、Ｎ型ウェル１５
０１をベース、Ｐ生鉱散層１５０３をエミッタとして形
成され、Ｐ生鉱散層１５０４、Ｎ生鉱散！１５０５が夫
々、コレクタ、ベース電極とからなる。１５０６．１５
０７はＰＮＰのコレクタ寄生抵抗であり、第１４図の抵
抗］４０２に相当する。
ＮＭＯ８はＮ生鉱散層１５０８．１５０９を夫々ソース
およびドレイン電極、ポリシリコン１５１０をゲート電
極として形成される。また、ＰＭＯ８はＮ型ウェル１５
０２を基板とし、Ｐ生鉱散層１５１１．１５１２を夫々
トレインおよびソース電極、ポリシリコン１５１３をゲ
ート電極として形成される。
およびドレイン電極、ポリシリコン１５１０をゲート電
極として形成される。また、ＰＭＯ８はＮ型ウェル１５
０２を基板とし、Ｐ生鉱散層１５１１．１５１２を夫々
トレインおよびソース電極、ポリシリコン１５１３をゲ
ート電極として形成される。
そして、このように半導体集積回路に内蔵される内部電
圧発生回路としては、少なくとも以下の条件が要求され
る。
圧発生回路としては、少なくとも以下の条件が要求され
る。
１）半導体基板を電ｇ電流の通路としないこと。
けだし、電源電流が半導体基板を流れることにより、基
板電位が揺動し、ラッチアップを引き起したり、内部回
路への無用の結合を起したりするからである。
板電位が揺動し、ラッチアップを引き起したり、内部回
路への無用の結合を起したりするからである。
２）内部電圧発生回路が所定の負荷電流を供給した場合
、外部電源電圧との差が過大にならないこと。
、外部電源電圧との差が過大にならないこと。
けだし、内部電圧をたとえば３．３ｖとした場合、５ｖ
の外部電源を使用するには、１．７■の電圧降下しか許
在れないことになる。そうしなければ５ｖより高い非標
準の電源装置が必要となるからである。
の外部電源を使用するには、１．７■の電圧降下しか許
在れないことになる。そうしなければ５ｖより高い非標
準の電源装置が必要となるからである。
３）内部電圧発生回路の出力に負荷となる内部回路のス
イッチング等によって、ノイズが重畳した場合、その雑
音を効果的に除去できろこと。
イッチング等によって、ノイズが重畳した場合、その雑
音を効果的に除去できろこと。
けだし、素子の微細化、高性能化により、内部回路のス
イッチング速度が向上し、電源に重畳するスイッチング
ノイズも大きくなるからである。
イッチング速度が向上し、電源に重畳するスイッチング
ノイズも大きくなるからである。
一方、電源電圧の低下により内部回路のノイズマージン
は少なくなるため、電源ノイズを効果的に除去すること
が不可欠だからである。
は少なくなるため、電源ノイズを効果的に除去すること
が不可欠だからである。
このようなことから明らかとなるように、第１３図に示
す構成にあっては、まず、外部電源ＶＩＮから内部電源
Ｖｏｕｔへの電源電流通路が、Ｎ型半導体基板１３００
にて形成されてしまうものである。
す構成にあっては、まず、外部電源ＶＩＮから内部電源
Ｖｏｕｔへの電源電流通路が、Ｎ型半導体基板１３００
にて形成されてしまうものである。
また、通常半導体基板１３００は低濃度であるため、コ
レクタ寄生抵抗１”Ｃ□１ｒ＋４が大きくなってしまう
ことにある。このコレクタ寄生抵抗ｒｃｌ。
レクタ寄生抵抗１”Ｃ□１ｒ＋４が大きくなってしまう
ことにある。このコレクタ寄生抵抗ｒｃｌ。
ｒｅ２は以下の理由で所定値以下に抑えるのが望ましい
。すなわち、ＶＩＮを外部電源入力、Ｖｏｕｔを内部電
源出力とした電圧降下部のモデルを第１６図に示す。こ
の場合において、ＮＰＮ トランジスタ１６０１を活性
状態（非飽和動作領域）に維持させる条件は、 ＶＩＮ≧Ｖｏｕｔ＋ＢＢＥ＋ ＩＬ ・ ｒｅとなり、
負荷電流ＩＬに対する外部電源ＶｒＮの下限値の関係を
、コレクタ寄生抵抗ｒｃをパラメータとして、表わした
のが第１７図である。同図から、たとえば、外部電源ｖ
Ｉｎ＝５ｖ、内部電源Ｖｏｕｔ＝ ３ 、３ Ｖのとき
、負荷電流Ｉ＋、を１００ｍＡ流すためにはコレクタ寄
生抵抗ｒｃを１０Ω以下にする必要がある。
。すなわち、ＶＩＮを外部電源入力、Ｖｏｕｔを内部電
源出力とした電圧降下部のモデルを第１６図に示す。こ
の場合において、ＮＰＮ トランジスタ１６０１を活性
状態（非飽和動作領域）に維持させる条件は、 ＶＩＮ≧Ｖｏｕｔ＋ＢＢＥ＋ ＩＬ ・ ｒｅとなり、
負荷電流ＩＬに対する外部電源ＶｒＮの下限値の関係を
、コレクタ寄生抵抗ｒｃをパラメータとして、表わした
のが第１７図である。同図から、たとえば、外部電源ｖ
Ｉｎ＝５ｖ、内部電源Ｖｏｕｔ＝ ３ 、３ Ｖのとき
、負荷電流Ｉ＋、を１００ｍＡ流すためにはコレクタ寄
生抵抗ｒｃを１０Ω以下にする必要がある。
このようなことは第１４図に示す構成にても同様なこと
がいえる。
がいえる。
それ故、本発明は、このような事情に基づいてなされた
ものであり、ラッチアップを引き起したり、内部回路へ
の無用な結合を起こすことを防止した半導体集積回路を
提供することを目的とするものである。
ものであり、ラッチアップを引き起したり、内部回路へ
の無用な結合を起こすことを防止した半導体集積回路を
提供することを目的とするものである。
また、内部電源の電圧制御やオン・オフ制御等を可能と
した半導体集積回路を提供することを目的とするもので
ある。
した半導体集積回路を提供することを目的とするもので
ある。
このような課題を解決するために、本発明は。
外部供給電源電圧より低い内部電圧を発生させて内部回
路の電源として使用する内部電圧発生手段を備えてなる
半導体集積回路において、前記内部電圧発生手段は、Ｐ
型半導体基板に形成されたＮＰＮトランジスタと、Ｎ型
の島に形成されたＰＭＯＳトランジスタとから構成され
、前記ＮＰＮトランジスタのコレクタと前記ＰＭＯ８＋
−ランジスタのソースとを外部供給電源端子とし、前記
ＰＭＯＳトランジスタのドレインが前記ＮＰＮトランジ
スタのベースに接続されているとともにそのゲートを制
御信号端子とし、かつ、前記ＮＰＮトランジスタのエミ
ッタを内部電源出力端子とするとともに、前記外部電源
入力端子と内部電源出力端子を流れる電流通路をＮ型層
として形成してなるものである。
路の電源として使用する内部電圧発生手段を備えてなる
半導体集積回路において、前記内部電圧発生手段は、Ｐ
型半導体基板に形成されたＮＰＮトランジスタと、Ｎ型
の島に形成されたＰＭＯＳトランジスタとから構成され
、前記ＮＰＮトランジスタのコレクタと前記ＰＭＯ８＋
−ランジスタのソースとを外部供給電源端子とし、前記
ＰＭＯＳトランジスタのドレインが前記ＮＰＮトランジ
スタのベースに接続されているとともにそのゲートを制
御信号端子とし、かつ、前記ＮＰＮトランジスタのエミ
ッタを内部電源出力端子とするとともに、前記外部電源
入力端子と内部電源出力端子を流れる電流通路をＮ型層
として形成してなるものである。
さらに、上述した基本的構成において、内部電圧発生回
路の出力を、半導体集積回路外の外部ピンに導出させる
ようにしたものである。
路の出力を、半導体集積回路外の外部ピンに導出させる
ようにしたものである。
さらに、上述した基本的構成において、内部電源と基準
電位間に外部制御信号によりオン・オフ制御されるスイ
ッチング手段を設け、該スイッチング手段がオンのとき
、内部電源電位を基準電位、またはそれに近い電位にス
イッチするようにしたものである。
電位間に外部制御信号によりオン・オフ制御されるスイ
ッチング手段を設け、該スイッチング手段がオンのとき
、内部電源電位を基準電位、またはそれに近い電位にス
イッチするようにしたものである。
〔作用〕
このように構成した半導体集積回路は、その主要部とな
る内部電圧発生回路を構成するＮＰＮトランジスタとＰ
ＭＯＳトランジスタとがそれぞれＮ型の島に形成されて
いるため、電源電流の通路は該Ｎ型の島に限定できる。
る内部電圧発生回路を構成するＮＰＮトランジスタとＰ
ＭＯＳトランジスタとがそれぞれＮ型の島に形成されて
いるため、電源電流の通路は該Ｎ型の島に限定できる。
また、前記ＮＰＮトランジスタにベース電流髪供給する
ＰＭｏＳトランジスタは、ソースに外部電源入力、ゲー
トにオン・オフ制御信号が供給されるため、内部電源の
電圧制御機能やオン・オフ制御機能などを行うことがで
きるようになる。
ＰＭｏＳトランジスタは、ソースに外部電源入力、ゲー
トにオン・オフ制御信号が供給されるため、内部電源の
電圧制御機能やオン・オフ制御機能などを行うことがで
きるようになる。
そして、内部電圧発生回路の出力を外部ピンに導出させ
た構成とすることにより、外部バイパスコンデンサの付
加による内部電源ノイズ除去ができるばかりでなく、内
部電源電圧の状態監視や他の半導体集積回路への給電等
が可能となる。
た構成とすることにより、外部バイパスコンデンサの付
加による内部電源ノイズ除去ができるばかりでなく、内
部電源電圧の状態監視や他の半導体集積回路への給電等
が可能となる。
さらに、内部電圧発生回路の出力をリセットする回路を
備えることにより、複数個の半導体集積回路の電源のオ
ン・オフの順序を制御する電源シーケンス制御等が可能
となる。
備えることにより、複数個の半導体集積回路の電源のオ
ン・オフの順序を制御する電源シーケンス制御等が可能
となる。
第１図に本発明による半導体集積回路の第１の実施例を
示す。同図において、１００は集積回路チップ、］、０
１はコレクタが外部電源１１１、エミッタが内部電源出
力１４０に接続されたＮＰＮトランジスタ、１０２はソ
ースが外部電源１１２、ゲートが制御信号１１３、ドレ
インがＮＰＮトランジスタ１０１のベースに接続された
ＰＭＯＳトランジスタ１０３はソースが外部電源１１４
、ゲートが制御信号１１５、ドレインがＮＰＮトランジ
スタ１０１のベースに接続されたＰＭＯＳトランジスタ
、１０４，１０５はＮＰＮトランジスタ１０１のベース
と基準電位Ｖｓｓ間に直列接続されたＮＭＯＳトランジ
スタで、夫々のゲートは制御信号１１３と１１５に接続
されている。１２０は内部電源出力１４０を低電位にス
イッチするりセット回路であり、コレクタが内部電源出
力１４． Ｏ、エミッタが基準電位Ｖｓｓに接続された
ＮＰＮＩ−ランジスタ１２１とドレインおよびソースが
ＮＰＮトランジスタ１２１のコレクタとベースに接続さ
れ、ゲートがリセット制御信号１１６に接続されたＮＭ
ＯＳトランジスタと、ＮＰＮ トランジスタ１２１のベ
ース、エミッタ間に接続された抵抗１２３から成ってい
る。１３０は、内部電源出力１４０を電源として動作す
る内部回路であり、ＰＭＯＳトランジスタ１３１、ＮＭ
ＯＳトランジスタ１３２から成るインバータ回路の例が
示されている。
示す。同図において、１００は集積回路チップ、］、０
１はコレクタが外部電源１１１、エミッタが内部電源出
力１４０に接続されたＮＰＮトランジスタ、１０２はソ
ースが外部電源１１２、ゲートが制御信号１１３、ドレ
インがＮＰＮトランジスタ１０１のベースに接続された
ＰＭＯＳトランジスタ１０３はソースが外部電源１１４
、ゲートが制御信号１１５、ドレインがＮＰＮトランジ
スタ１０１のベースに接続されたＰＭＯＳトランジスタ
、１０４，１０５はＮＰＮトランジスタ１０１のベース
と基準電位Ｖｓｓ間に直列接続されたＮＭＯＳトランジ
スタで、夫々のゲートは制御信号１１３と１１５に接続
されている。１２０は内部電源出力１４０を低電位にス
イッチするりセット回路であり、コレクタが内部電源出
力１４． Ｏ、エミッタが基準電位Ｖｓｓに接続された
ＮＰＮＩ−ランジスタ１２１とドレインおよびソースが
ＮＰＮトランジスタ１２１のコレクタとベースに接続さ
れ、ゲートがリセット制御信号１１６に接続されたＮＭ
ＯＳトランジスタと、ＮＰＮ トランジスタ１２１のベ
ース、エミッタ間に接続された抵抗１２３から成ってい
る。１３０は、内部電源出力１４０を電源として動作す
る内部回路であり、ＰＭＯＳトランジスタ１３１、ＮＭ
ＯＳトランジスタ１３２から成るインバータ回路の例が
示されている。
次に、この回路の動作を説明する。いま、端子１１１．
１１２，１１４に第１、第２、第３の電圧が与えられて
いて、制御信号１１５はＩＩ Ｉ Ｉ＋レベルリセット
制御信号１１６は“０”レベルとする。このとき、制御
信号１１３が“Ｏ”レベルになるとＰＭＯＳトランジス
タ１０２がオンして、ＮＰＮトランジスタ１０１にベー
ス電流を供給し、ＮＰＮトランジスタ１０１はオンにな
る。しだが２〇− って、このとき、外部電源端子１１１からＮＰＮトラン
ジスタ１０１を通して、内部回路１３０に電源電流が供
給される。この時、内部電源出力１４０ｆ７）電圧Ｖｏ
ｕｔは、端子１１２の電圧をＶｔＮ、ＮＰＮトランジス
タ１０１のペースエミッタ間電圧をＶＢＢ、 Ｐ Ｍ
ＯＳ トランジスタ１０２のオン抵抗をｒｐとすると次
のようになる。
１１２，１１４に第１、第２、第３の電圧が与えられて
いて、制御信号１１５はＩＩ Ｉ Ｉ＋レベルリセット
制御信号１１６は“０”レベルとする。このとき、制御
信号１１３が“Ｏ”レベルになるとＰＭＯＳトランジス
タ１０２がオンして、ＮＰＮトランジスタ１０１にベー
ス電流を供給し、ＮＰＮトランジスタ１０１はオンにな
る。しだが２〇− って、このとき、外部電源端子１１１からＮＰＮトラン
ジスタ１０１を通して、内部回路１３０に電源電流が供
給される。この時、内部電源出力１４０ｆ７）電圧Ｖｏ
ｕｔは、端子１１２の電圧をＶｔＮ、ＮＰＮトランジス
タ１０１のペースエミッタ間電圧をＶＢＢ、 Ｐ Ｍ
ＯＳ トランジスタ１０２のオン抵抗をｒｐとすると次
のようになる。
Ｖｏｕｔ＝Ｖｕｉ−ＶＢＥ −−Ｉｂｒｐ −−
（１）β ここで、β：ＮＰＮトランジスタ１０１の電流増幅率 工し：負荷電流 したがって、上記の第３項を十分小さくなるように設計
すると、内部電圧Ｖ ｏｕｔはＰＭＯＳトランジスタ１
０２のソース電圧と、ＮＰＮトランジスタ１０１のＶＢ
Ｅで決定することができる。
（１）β ここで、β：ＮＰＮトランジスタ１０１の電流増幅率 工し：負荷電流 したがって、上記の第３項を十分小さくなるように設計
すると、内部電圧Ｖ ｏｕｔはＰＭＯＳトランジスタ１
０２のソース電圧と、ＮＰＮトランジスタ１０１のＶＢ
Ｅで決定することができる。
このことは、外部ピン１１２の電圧を変えることにより
、集積回路チップ１００の内部で任意の電圧を設定でき
ることを意味している。
、集積回路チップ１００の内部で任意の電圧を設定でき
ることを意味している。
同様に、制御信号１１５が“０２レベルでＰＭＯＳトラ
ンジスタ１０３がオンのときは端子１１４の電位で出力
Ｖｏｕｔの電圧を設定できる。制御信号１１３，１１５
が共に“１”レベルのとき、ＰＭＯＳトランジＸ夕１０
２，１０３は共にオフ、ＮｏＳトランジスタ１０４，１
０５は共にオンになり、ＮＰＮトランジスタ１０１のベ
ース電位はＶｓｓレベルになって、ＮＰＮトランジスタ
１０１はオフになる。したがって、このとき、外部電源
端子１１１から内部回路１３０への電源供給が停止され
る。このとき、内部電源の電位は負荷回路の時定数で決
まる速度で基準電位Ｖｓｓまで低下する。すなわち、Ｎ
ＰＮトランジスタ１０１をオフにしただけでは電源電位
の低下速度を制御することが困難である。このため１２
０はこの問題を解決するための内部電圧リセット回路で
あり、リセット制御信号１１６をｌｌ Ｉ ＩＩにする
とＮＭＯＳトランジスタ１２２、ＮＰＮトランジスタ１
２１がオンになり、内部電圧レベルをＶｓｓのレベルに
高速にスイッチする。
ンジスタ１０３がオンのときは端子１１４の電位で出力
Ｖｏｕｔの電圧を設定できる。制御信号１１３，１１５
が共に“１”レベルのとき、ＰＭＯＳトランジＸ夕１０
２，１０３は共にオフ、ＮｏＳトランジスタ１０４，１
０５は共にオンになり、ＮＰＮトランジスタ１０１のベ
ース電位はＶｓｓレベルになって、ＮＰＮトランジスタ
１０１はオフになる。したがって、このとき、外部電源
端子１１１から内部回路１３０への電源供給が停止され
る。このとき、内部電源の電位は負荷回路の時定数で決
まる速度で基準電位Ｖｓｓまで低下する。すなわち、Ｎ
ＰＮトランジスタ１０１をオフにしただけでは電源電位
の低下速度を制御することが困難である。このため１２
０はこの問題を解決するための内部電圧リセット回路で
あり、リセット制御信号１１６をｌｌ Ｉ ＩＩにする
とＮＭＯＳトランジスタ１２２、ＮＰＮトランジスタ１
２１がオンになり、内部電圧レベルをＶｓｓのレベルに
高速にスイッチする。
端子１１０は内部電圧と集積回路チップの外部に引出す
ために設けており、この端子を設けることにより、内部
電源の雑音除去や外部からの内部電源状態の監視、制御
を始めとする様々な応用をすることができる。
ために設けており、この端子を設けることにより、内部
電源の雑音除去や外部からの内部電源状態の監視、制御
を始めとする様々な応用をすることができる。
第２図は第１図の発明の主要部を構成するＮＰＮトラン
ジスタ１０］−１ＰＭＯ８＋−ランジスタ１０２、ＮＭ
Ｏ８Ｉ−ランジスタ１０４のデバイス断面構造を示す。
ジスタ１０］−１ＰＭＯ８＋−ランジスタ１０２、ＮＭ
Ｏ８Ｉ−ランジスタ１０４のデバイス断面構造を示す。
同図において、２０１はＰ型半導体基板であり、Ｎ十埋
込層２０２，２０３を有するＮ型ウェル２０４，２０５
が形成される。ＮＰＮＩ−ランジスタ１０１はＮ型ウェ
ル２０５をコレクタ、Ｐ型拡散層２０６をベース、Ｎ生
鉱散層２０７をエミッタ電極として形成され、ベース電
極はＰ生鉱散層２０８から取出される。コレクタ電極は
Ｎ生鉱散層２０９から取出され、さらに、Ｎ＋コレクタ
電極２０９とＮ十埋込み層２０３を連結するＮ４の深い
拡散層２１０が形成される。
込層２０２，２０３を有するＮ型ウェル２０４，２０５
が形成される。ＮＰＮＩ−ランジスタ１０１はＮ型ウェ
ル２０５をコレクタ、Ｐ型拡散層２０６をベース、Ｎ生
鉱散層２０７をエミッタ電極として形成され、ベース電
極はＰ生鉱散層２０８から取出される。コレクタ電極は
Ｎ生鉱散層２０９から取出され、さらに、Ｎ＋コレクタ
電極２０９とＮ十埋込み層２０３を連結するＮ４の深い
拡散層２１０が形成される。
Ｎ十埋込み層２０３とＮ生鉱散層２１０はコレクタ寄生
抵抗を小さくするために必要である。また、コレクタは
Ｐ型の半導体基板２０１から電気的に分離されている。
抵抗を小さくするために必要である。また、コレクタは
Ｐ型の半導体基板２０１から電気的に分離されている。
ＰＭＯ８）−ランジスタ１０２はＰ生鉱散層２１１をソ
ース、ポリシリコン２１２をゲート、Ｐ生鉱散層２１３
をドレインとして形成され、ＰＭＯＳトランジスタ１０
２の基板となるＮ型ウェル２０４はＮ生鉱散層２１４を
通して外部電源１１１に接続される。ＮＭＯＳトランジ
スタ１０４はＮ生鉱散層２１５をドレイン、ポリシリコ
ン２１６をゲート、Ｎ生鉱散Ｍ２１７をソースとして形
成される。なお、ＮＭＯＳトランジスタ１０４の基板は
チップの基板２０１と共通であり、Ｐ生鉱散層２１８を
通して基準電位Ｖｓｓに接続される。
ース、ポリシリコン２１２をゲート、Ｐ生鉱散層２１３
をドレインとして形成され、ＰＭＯＳトランジスタ１０
２の基板となるＮ型ウェル２０４はＮ生鉱散層２１４を
通して外部電源１１１に接続される。ＮＭＯＳトランジ
スタ１０４はＮ生鉱散層２１５をドレイン、ポリシリコ
ン２１６をゲート、Ｎ生鉱散Ｍ２１７をソースとして形
成される。なお、ＮＭＯＳトランジスタ１０４の基板は
チップの基板２０１と共通であり、Ｐ生鉱散層２１８を
通して基準電位Ｖｓｓに接続される。
第３図は本発明による半導体集積回路の第２の実施例を
示す。同図において、３００は半導体チップ、３０１は
コレクタが外部電源端子３１１エミツタが内部電源出力
３２０に接続されたＮＰＮトランジスタ、３０２はコレ
クタとエミッタが夫々ＮＰＮトランジスタ３０１のコレ
クタおよびベースに接続されたＮＰＮトランジスタ、３
０３はソースが外部電源端子３１２に、ゲートが制御信
一２４＝ 最端子３１３に、ドレインがＮＰＮ３０２のベースに接
続されたＰＭＯＳトランジスタ、３０４゜３０５は夫々
のドレインがＮＰＮトランジスタ３０２のベースとＮＰ
Ｎトランジスタ３０１のベースに接続され、ゲートが制
御信号端子３１３に共通接続され、夫々のソースが基準
電位に接続されたＮＭＯＳトランジスタである。３０６
は内部回路、３０７は電圧リセット回路、３１４はリセ
ット信号端子である。また、３１０は内部電源出力を半
導体チップの外部に導出するための端子である。
示す。同図において、３００は半導体チップ、３０１は
コレクタが外部電源端子３１１エミツタが内部電源出力
３２０に接続されたＮＰＮトランジスタ、３０２はコレ
クタとエミッタが夫々ＮＰＮトランジスタ３０１のコレ
クタおよびベースに接続されたＮＰＮトランジスタ、３
０３はソースが外部電源端子３１２に、ゲートが制御信
一２４＝ 最端子３１３に、ドレインがＮＰＮ３０２のベースに接
続されたＰＭＯＳトランジスタ、３０４゜３０５は夫々
のドレインがＮＰＮトランジスタ３０２のベースとＮＰ
Ｎトランジスタ３０１のベースに接続され、ゲートが制
御信号端子３１３に共通接続され、夫々のソースが基準
電位に接続されたＮＭＯＳトランジスタである。３０６
は内部回路、３０７は電圧リセット回路、３１４はリセ
ット信号端子である。また、３１０は内部電源出力を半
導体チップの外部に導出するための端子である。
次に、この回路の動作を説明する。いま、端子３１１．
３１２に第１．第２の電源が印加されていて、リセット
信号３］−４をｘ′Ｏｒｔレベルとする。
３１２に第１．第２の電源が印加されていて、リセット
信号３］−４をｘ′Ｏｒｔレベルとする。
このとき、制御信号３１３がＩＩ ＯＩ＋レベルになる
とＰＭＯＳトランジスタ３０３がオンして、ＮＰＮトラ
ンジスタ３０２にベース電流を供給し、ＮＰＮトランジ
スタ３０２がオンになり、ＮＰＮトランジスタ３０１も
オンになる。したがって、このとき外部電源３１１から
ＮＰＮＩ−ランジスタ３０１を通して内部回路３０６に
電源電流が供給される。このとき、内部電源出力３２０
の電圧Ｖｏｕｔは端子３１２の電圧をＶｕｉ、ＮＰＮト
ランジスタ３０１．３０２（７）ペースエミッタ間電圧
をＶ Ｂｐ、 ｒＰＭＯＳトランジスタ３０３のオン抵
抗をｒｐとすると次のようになる。
とＰＭＯＳトランジスタ３０３がオンして、ＮＰＮトラ
ンジスタ３０２にベース電流を供給し、ＮＰＮトランジ
スタ３０２がオンになり、ＮＰＮトランジスタ３０１も
オンになる。したがって、このとき外部電源３１１から
ＮＰＮＩ−ランジスタ３０１を通して内部回路３０６に
電源電流が供給される。このとき、内部電源出力３２０
の電圧Ｖｏｕｔは端子３１２の電圧をＶｕｉ、ＮＰＮト
ランジスタ３０１．３０２（７）ペースエミッタ間電圧
をＶ Ｂｐ、 ｒＰＭＯＳトランジスタ３０３のオン抵
抗をｒｐとすると次のようになる。
Ｖｏｕｔ＝ＶｘＮ−２ＶＢＥ−−Ｉｂｒｐ −−
（２）β２ ここで、 β ：ＮＰＮトランジスタ３０１゜３０２
の電流増幅率 ＩＬ＝負荷電流 したがって、上式の第３項を十分小さくなるように設計
すると、内部電圧ＶｏｕｔはＰＭＯＳトランジスタ３０
２のソース電圧と、ＮＰＮｔ−ランジスタ３０１，３０
２のベース、エミッタ間電圧で決定することができる。
（２）β２ ここで、 β ：ＮＰＮトランジスタ３０１゜３０２
の電流増幅率 ＩＬ＝負荷電流 したがって、上式の第３項を十分小さくなるように設計
すると、内部電圧ＶｏｕｔはＰＭＯＳトランジスタ３０
２のソース電圧と、ＮＰＮｔ−ランジスタ３０１，３０
２のベース、エミッタ間電圧で決定することができる。
たとえば、ＶＩＮ＝５ＶでＶＢＥ＝ ０ 、８ Ｖとす
ると、Ｖｏｕｔ弁３ 、４ Ｖ トなる。
ると、Ｖｏｕｔ弁３ 、４ Ｖ トなる。
制御信号３１３が“１”レベルになると、ＰＭＯＳトラ
ンジスタ３０３がオフになり、ＮＭＯＳトランジスタ３
０４．、．３０５はオンになる。したかって、ＮＰＮト
ランジスタ３０１，３０２もオフになって、外部電源端
子３１１から内部回路３０６への電源供給が停止される
。３０７は第２図の１２０に相当するものであり、リセ
ット信号３１４を“１”レベルにすると内部電圧３２０
のレベルをＶｓｓのレベルに高速にスイッチする電圧リ
セット回路である。１１０は内部電圧を集積回路チップ
の外部に導出するための端子である。
ンジスタ３０３がオフになり、ＮＭＯＳトランジスタ３
０４．、．３０５はオンになる。したかって、ＮＰＮト
ランジスタ３０１，３０２もオフになって、外部電源端
子３１１から内部回路３０６への電源供給が停止される
。３０７は第２図の１２０に相当するものであり、リセ
ット信号３１４を“１”レベルにすると内部電圧３２０
のレベルをＶｓｓのレベルに高速にスイッチする電圧リ
セット回路である。１１０は内部電圧を集積回路チップ
の外部に導出するための端子である。
第４図に本発明による半導体集積回路の第３の実施例を
示す。同図において、４００は半導体チップ、４．０１
，４０２，４．０３は例えば第１図。
示す。同図において、４００は半導体チップ、４．０１
，４０２，４．０３は例えば第１図。
第３図に示すような内部電圧発生回路であり、端子４１
０からの外部電源をＶｃとｖｃｌに入力し、■りから同
じ電圧の４．２１，４２２，４２３を出力する。また、
これらの出力は内部で共通接続されており、内部回路４
．０７，４．０８，４０９に供給される。４０１〜４０
３のＣ□はオン、オフ制御端子であり、本実施例ではＶ
ｓｓに接続して４０１〜４．０３を常に活性の状態にし
ているが、特に限定されるものでなく、外部ピンに引き
出してオン、オフコントロールを行ってもよい。４−０
４〜４０６は例えば第１図の１２０で示した電圧リセッ
ト回路であり、リセット信号端子のレベルによって、オ
ン又はオフの動作をする。これらがオンのとき、４０１
〜４０３の出力■０はＶｓｓレベルにスイッチされ、オ
フのとき、４０１〜４０３の出力は入力電源電圧４１０
より低い一定の電圧を出力し、内部回路４０７〜４０９
に供給する。４１２は内部電圧を半導体チップの外部に
導出するための端子である。内部の電源には内部回路４
０７〜４０９のスイッチングによって高周波雑音が発生
するが、低電圧動作の微細化デバイスはノイズマージン
が低下しているため、誤動作のない安全動作のために電
源雑音を効果的に除去することは不可欠である。高周波
雑音を除去するには電源とＶｓｓ間にバイパスコンデン
サを挿入することが有効であるが、従来の内部電圧発生
回路を含む半導体集積回路では、チップの内部に大容量
のコンデンサを組込むことは占有面積の点で不可能なた
め、電源ノイズの除去にはほとんど無力であった。
０からの外部電源をＶｃとｖｃｌに入力し、■りから同
じ電圧の４．２１，４２２，４２３を出力する。また、
これらの出力は内部で共通接続されており、内部回路４
．０７，４．０８，４０９に供給される。４０１〜４０
３のＣ□はオン、オフ制御端子であり、本実施例ではＶ
ｓｓに接続して４０１〜４．０３を常に活性の状態にし
ているが、特に限定されるものでなく、外部ピンに引き
出してオン、オフコントロールを行ってもよい。４−０
４〜４０６は例えば第１図の１２０で示した電圧リセッ
ト回路であり、リセット信号端子のレベルによって、オ
ン又はオフの動作をする。これらがオンのとき、４０１
〜４０３の出力■０はＶｓｓレベルにスイッチされ、オ
フのとき、４０１〜４０３の出力は入力電源電圧４１０
より低い一定の電圧を出力し、内部回路４０７〜４０９
に供給する。４１２は内部電圧を半導体チップの外部に
導出するための端子である。内部の電源には内部回路４
０７〜４０９のスイッチングによって高周波雑音が発生
するが、低電圧動作の微細化デバイスはノイズマージン
が低下しているため、誤動作のない安全動作のために電
源雑音を効果的に除去することは不可欠である。高周波
雑音を除去するには電源とＶｓｓ間にバイパスコンデン
サを挿入することが有効であるが、従来の内部電圧発生
回路を含む半導体集積回路では、チップの内部に大容量
のコンデンサを組込むことは占有面積の点で不可能なた
め、電源ノイズの除去にはほとんど無力であった。
しかし、本実施例では、この問題を解決する目的および
他の目的のために、内部電圧発生回路の出力を外部端子
４１２に導出している。４１３は端子４１２とＧＮＤ間
に接続されたバイパスコンデンサである。このように、
バイパスコンデンサを外付けできるため、内部電源の雑
音に応じてバイパスコンデンサ４１２の容量を自在に選
択できるため、内部電源ノイズを効果的に除去できる。
他の目的のために、内部電圧発生回路の出力を外部端子
４１２に導出している。４１３は端子４１２とＧＮＤ間
に接続されたバイパスコンデンサである。このように、
バイパスコンデンサを外付けできるため、内部電源の雑
音に応じてバイパスコンデンサ４１２の容量を自在に選
択できるため、内部電源ノイズを効果的に除去できる。
したがって、内部回路４０７〜４０９は雑音に影響され
ない高信頼性動作を行うことができる。
ない高信頼性動作を行うことができる。
また、本実施例では複数の内部電圧発生回路４０１〜４
０３の出力同志が共通接続されているため、夫々に出力
電圧にバラツキがあっても、内部回路０７〜４０９は常
に同一電源電圧の下で動作することができる。したがっ
て、電源電圧のバラツキによる内部回路間の動作速度の
バラツキがなくなる。また、回路間の電源電圧の不一致
はＣＭＯＳトランジスタ回路のラッチアップの重大要因
の一つであるが、この問題も解消することができるよう
になる。
０３の出力同志が共通接続されているため、夫々に出力
電圧にバラツキがあっても、内部回路０７〜４０９は常
に同一電源電圧の下で動作することができる。したがっ
て、電源電圧のバラツキによる内部回路間の動作速度の
バラツキがなくなる。また、回路間の電源電圧の不一致
はＣＭＯＳトランジスタ回路のラッチアップの重大要因
の一つであるが、この問題も解消することができるよう
になる。
第５図に本発明による半導体集積回路の第４の実施例を
示す。同図において、５０１〜５０３は夫々集積回路チ
ップであり、外部電源５１０の入力端子５２１〜５２３
．基準電位端子５３１〜５３３、内部電圧出力端子５４
１〜５４３を有し、内部に夫々、内部電圧発生回路５０
４〜５０６を有し、夫々の内部回路５０７〜５０９に電
源を供給している。
示す。同図において、５０１〜５０３は夫々集積回路チ
ップであり、外部電源５１０の入力端子５２１〜５２３
．基準電位端子５３１〜５３３、内部電圧出力端子５４
１〜５４３を有し、内部に夫々、内部電圧発生回路５０
４〜５０６を有し、夫々の内部回路５０７〜５０９に電
源を供給している。
本実施例では、夫々の内部電圧発生回路５０４〜５０６
は夫々の内部回路５０７〜５０９に電源を供給すると共
に、外部端子５４１〜５４３に取り出され、外部配線５
１１で共通に接続されている。これにより、複数の半導
体チップの内部回路５０７〜５０９は全く同一の電源条
件で動作できる利点がある。また、夫々の内部回路の電
源電流は時々刻々に変化しているが、本実施例によると
、あるチップの電源電流が増大したとき、他のチップか
らの電源電流を融通できるという利点もある。
は夫々の内部回路５０７〜５０９に電源を供給すると共
に、外部端子５４１〜５４３に取り出され、外部配線５
１１で共通に接続されている。これにより、複数の半導
体チップの内部回路５０７〜５０９は全く同一の電源条
件で動作できる利点がある。また、夫々の内部回路の電
源電流は時々刻々に変化しているが、本実施例によると
、あるチップの電源電流が増大したとき、他のチップか
らの電源電流を融通できるという利点もある。
なお、５４１〜５４３の夫々の端子と基準電位間に接続
された５１３〜５１５のコンデンサは、高周波雑音除去
用のバイパスコンデンサである。
された５１３〜５１５のコンデンサは、高周波雑音除去
用のバイパスコンデンサである。
第６図は本発明による半導体集積回路の第５の実施例を
示す。同図において、６００〜６０２は半導体デツプで
あり、夫々６０３〜６０５の内部回路を含んでいる。半
導体チップ６００には内部電圧発生回路６１０を含み、
その出力は内部回路６０３に供給されると共に端子６２
１に導出される。内部電圧発生回路６］０は端子６１４
から外部電源を入力し、特に制限されないがオン、オフ
制御信号６２０により、動作が制御される。内部電圧発
生回路の出力は端子６２１から導出され、外部配線６３
３により、他の半導体チップ６０１゜６０２の電源とし
て供給される。なお、６１」〜６１３は基準電位用端子
であり、６２２は雑音除去用のバイパスコンデンサであ
る。本実施例によると、半導体チップ６０１，６０２は
内部電圧発生回路を内蔵する必要がないため、その分、
内部回路の集積度を高められる利点がある。
示す。同図において、６００〜６０２は半導体デツプで
あり、夫々６０３〜６０５の内部回路を含んでいる。半
導体チップ６００には内部電圧発生回路６１０を含み、
その出力は内部回路６０３に供給されると共に端子６２
１に導出される。内部電圧発生回路６］０は端子６１４
から外部電源を入力し、特に制限されないがオン、オフ
制御信号６２０により、動作が制御される。内部電圧発
生回路の出力は端子６２１から導出され、外部配線６３
３により、他の半導体チップ６０１゜６０２の電源とし
て供給される。なお、６１」〜６１３は基準電位用端子
であり、６２２は雑音除去用のバイパスコンデンサであ
る。本実施例によると、半導体チップ６０１，６０２は
内部電圧発生回路を内蔵する必要がないため、その分、
内部回路の集積度を高められる利点がある。
第７図は本発明による半導体集積回路の第６の実施例を
示す。同図においで、７００は集積回路チップ、７０１
はコレクタが外部電源端子７１０゜エミッタが内部回路
７０４用の内部電圧出力となるＮ Ｐ Ｎ ｌ−ランジ
スタ、７０２はソースが外部電源端子７１１に、ゲート
が制御信号７１２に、トレインがＮＰＮトランジスタ７
０１のベースに接続されたＰＭＯＳトランジスタ、７０
３はドレインがＮＰＮトランジスタ７０１のベースに、
ゲートが制御信号７］２に、ソースが基準電位に接続さ
れたＮＭＯＳトランジスタである。また、７２０は外部
に設けられた安定化電源であり、その出力が半導体チッ
プ７００の外部電源端子７１１に接続される。さらに、
端子７１３に導出された内部電源出力は安定化電源７２
０に帰還されており、安定化電源７２０はその電圧をモ
ニタすることにより、それが所定の電圧になるように端
子７１１への出力電圧を制御する。なお、７１４は高周
波雑音除去用のバイパスコンデンサである。
示す。同図においで、７００は集積回路チップ、７０１
はコレクタが外部電源端子７１０゜エミッタが内部回路
７０４用の内部電圧出力となるＮ Ｐ Ｎ ｌ−ランジ
スタ、７０２はソースが外部電源端子７１１に、ゲート
が制御信号７１２に、トレインがＮＰＮトランジスタ７
０１のベースに接続されたＰＭＯＳトランジスタ、７０
３はドレインがＮＰＮトランジスタ７０１のベースに、
ゲートが制御信号７］２に、ソースが基準電位に接続さ
れたＮＭＯＳトランジスタである。また、７２０は外部
に設けられた安定化電源であり、その出力が半導体チッ
プ７００の外部電源端子７１１に接続される。さらに、
端子７１３に導出された内部電源出力は安定化電源７２
０に帰還されており、安定化電源７２０はその電圧をモ
ニタすることにより、それが所定の電圧になるように端
子７１１への出力電圧を制御する。なお、７１４は高周
波雑音除去用のバイパスコンデンサである。
本実施例によると高周波の電源雑音はバイパスコンデン
サ７１４によって除去され、ゆっくりした変動の内部電
圧は外部安定化電源の出力電位を３〕 制御することにより補償できるので、内部回路７０４に
より質のよい電源を供給できる利点がある。
サ７１４によって除去され、ゆっくりした変動の内部電
圧は外部安定化電源の出力電位を３〕 制御することにより補償できるので、内部回路７０４に
より質のよい電源を供給できる利点がある。
第８図は本発明による半導体集積回路の第７の実施例を
示す。同図において、８０１，８０２は内部電圧発生回
路であり、夫々の出力を内部回路８０３．８０４に供給
するようになっている。８１０は外部電源端子、８１１
は基準電位端子、８１２は内部電圧発生回路８０２の外
部への導出端子である。端子８１２と基準電位間にダイ
オードと外部電源８３０が接続される。また、８４０は
端子８１２と基準電位間に接続されたバイパスコンデン
サである。
示す。同図において、８０１，８０２は内部電圧発生回
路であり、夫々の出力を内部回路８０３．８０４に供給
するようになっている。８１０は外部電源端子、８１１
は基準電位端子、８１２は内部電圧発生回路８０２の外
部への導出端子である。端子８１２と基準電位間にダイ
オードと外部電源８３０が接続される。また、８４０は
端子８１２と基準電位間に接続されたバイパスコンデン
サである。
本実施例によると、端子８１２が外部電源８３０からの
電源供給端子をも兼ねられる利点があり、特に制限され
ないが、メモリ素子からなる内部回路８０４の電源電圧
が所定値以下になったとき、外部電源８３０から電源が
供給され、記憶内容を保存することができる。
電源供給端子をも兼ねられる利点があり、特に制限され
ないが、メモリ素子からなる内部回路８０４の電源電圧
が所定値以下になったとき、外部電源８３０から電源が
供給され、記憶内容を保存することができる。
第９図に本発明による半導体集積回路の第８の実施例を
示す。同図において、９００はタイミング制御回路、９
０１〜９０３は集積回路チップであり、夫々内部電圧発
生回路９１１，９２１，９３１と内部回路９４１〜９４
３を有している。９０１〜９０３には外部電源Ｖｃｃ、
基準電位Ｖｓｓが接続され、タイミング制御回路からオ
ン、オフ制御信号０１〜Ｃ１が入力される。また、９０
１〜９０３は制御線９６１とデータ線９６２により結合
されている。
示す。同図において、９００はタイミング制御回路、９
０１〜９０３は集積回路チップであり、夫々内部電圧発
生回路９１１，９２１，９３１と内部回路９４１〜９４
３を有している。９０１〜９０３には外部電源Ｖｃｃ、
基準電位Ｖｓｓが接続され、タイミング制御回路からオ
ン、オフ制御信号０１〜Ｃ１が入力される。また、９０
１〜９０３は制御線９６１とデータ線９６２により結合
されている。
タイミング制御回路９００は集積回路チップ９０１〜９
０３の夫々の電源投入、遮断の順序のシーケンスを制御
するために、例えば第１０図のＣ□〜Ｃ３に示すような
タイミング信号を発生する。
０３の夫々の電源投入、遮断の順序のシーケンスを制御
するために、例えば第１０図のＣ□〜Ｃ３に示すような
タイミング信号を発生する。
これにより、内部電源回路９１１．．９２１，９３１の
出力電圧ｖ１〜ｖ３は、第１０図に示すようなタイミン
グシーケンスで投入、遮断が行われる。
出力電圧ｖ１〜ｖ３は、第１０図に示すようなタイミン
グシーケンスで投入、遮断が行われる。
本実施例によると、内部電圧発生回路９１１゜９２１．
９３１自身がオン、オフの制御機能を有しているため、
複数の集積回路チップ間の電源投入、遮断のシーケンス
を外部タイミング制御回路により自在にできる利点があ
り、システム応用上の有用な機能を提供できる。
９３１自身がオン、オフの制御機能を有しているため、
複数の集積回路チップ間の電源投入、遮断のシーケンス
を外部タイミング制御回路により自在にできる利点があ
り、システム応用上の有用な機能を提供できる。
第１１−図（、）（ｂ）に本発明による半導体集積回路
の第９の実施例を示す。同図において、１１００は多値
情報を記憶する多値メモリセルであり、ＭＯＳトランジ
スタ１１０】とコンデンサ１１０２で構成されている。
の第９の実施例を示す。同図において、１１００は多値
情報を記憶する多値メモリセルであり、ＭＯＳトランジ
スタ１１０】とコンデンサ１１０２で構成されている。
このセルの読出し動作は次のとおりである。ワード線Ｗ
Ｌ、の電位をステップ状に上昇していくと、コンデンサ
１１０２の電荷に応してワード線ＷＬの所定の電位でＭ
ＯＳトランジスタ１１０１がオンし、あらかじめ高レベ
ルにプリチャージされたピッ１〜線Ｂ Ｌを低レベルに
弓き下げる。これをセンス回路１１０３で検出し、その
出力を２値化回路１１０４で２値情報に変換する。とこ
ろで、この場合において、多値メモリの読出しには上述
のようにワード線ＷＬの電位を順次ステップ状に上昇し
ていかなければならなかったため、読出し時間が非常に
遅くなるという問題がある。このため、ワード線ＷＬ、
の電位の多段切換えをいかに高速化できるかが高速読出
しの鍵となる。
Ｌ、の電位をステップ状に上昇していくと、コンデンサ
１１０２の電荷に応してワード線ＷＬの所定の電位でＭ
ＯＳトランジスタ１１０１がオンし、あらかじめ高レベ
ルにプリチャージされたピッ１〜線Ｂ Ｌを低レベルに
弓き下げる。これをセンス回路１１０３で検出し、その
出力を２値化回路１１０４で２値情報に変換する。とこ
ろで、この場合において、多値メモリの読出しには上述
のようにワード線ＷＬの電位を順次ステップ状に上昇し
ていかなければならなかったため、読出し時間が非常に
遅くなるという問題がある。このため、ワード線ＷＬ、
の電位の多段切換えをいかに高速化できるかが高速読出
しの鍵となる。
それ故、１１１０は基準電圧発生回路であり、Ｖｏ、Ｖ
□、・・・ｌ Ｖｌ４１ Ｖｔｓの電力を発生する。こ
れらの電圧はＰＭＯＳトランジスタ１１２０〜１−１２
５のソースに接続される。前記ＰＭＯ８１〜ランジスタ
１１２０〜１１２５のゲートはタイミング信号ψ。、ψ
４．・・・、ψ１４．ψ１．に接続され、ドレインは共
通接続されてＮＰＮトランジスタ１１３０のベースに接
続される。１１３０はＮＰＮトランジスタであり、コレ
クタが電源Ｖ＋にエミッタがワード線ＷＬに接続される
。タイミング信号をψ。、ψ□、・・、ψ１１．ψ１．
の順に付勢していくと、ＰＭＯ８＋ＭＯＳトランジスタ
１１０１゜１１２２ 、・・・１１２４．１１２５が順
次オンし、ＮＰＮ ｌ−ランジスタのエミッタレコステ
ップ状の電圧が発生される。このような実施例によると
、ワード線ＷＬはＮＰＮトランジスタ１１３０のエミッ
タフォロワ回路で駆動され、ワード線ＷＬの大きな負荷
（図示されていない）を高速に駆動できるため、多値メ
モリの高速読出しができる利点がある。また、ワード線
の電位は基準電位Ｖ。、Ｖｌ。
□、・・・ｌ Ｖｌ４１ Ｖｔｓの電力を発生する。こ
れらの電圧はＰＭＯＳトランジスタ１１２０〜１−１２
５のソースに接続される。前記ＰＭＯ８１〜ランジスタ
１１２０〜１１２５のゲートはタイミング信号ψ。、ψ
４．・・・、ψ１４．ψ１．に接続され、ドレインは共
通接続されてＮＰＮトランジスタ１１３０のベースに接
続される。１１３０はＮＰＮトランジスタであり、コレ
クタが電源Ｖ＋にエミッタがワード線ＷＬに接続される
。タイミング信号をψ。、ψ□、・・、ψ１１．ψ１．
の順に付勢していくと、ＰＭＯ８＋ＭＯＳトランジスタ
１１０１゜１１２２ 、・・・１１２４．１１２５が順
次オンし、ＮＰＮ ｌ−ランジスタのエミッタレコステ
ップ状の電圧が発生される。このような実施例によると
、ワード線ＷＬはＮＰＮトランジスタ１１３０のエミッ
タフォロワ回路で駆動され、ワード線ＷＬの大きな負荷
（図示されていない）を高速に駆動できるため、多値メ
モリの高速読出しができる利点がある。また、ワード線
の電位は基準電位Ｖ。、Ｖｌ。
Ｖ ２ Ｔ ”’ ｌ Ｖｌ４１ Ｖ、５とＮＰＵ １
１３０（７）ＶＢＥだけで決められる利点がある。
１３０（７）ＶＢＥだけで決められる利点がある。
なお、図中、ＮＭＯＳトランジスタ１１２６と１１２７
は夫々、ＮＰＮトランジスタ１１３０のベースとワード
線ＷＬの電位を制御信号Ｒｓに従ってＶｓｓレベルにス
イッチするためのものである。
は夫々、ＮＰＮトランジスタ１１３０のベースとワード
線ＷＬの電位を制御信号Ｒｓに従ってＶｓｓレベルにス
イッチするためのものである。
以−１−説明したことから明らかなように、本発明によ
る半導体集積回路によれば、半導体基板を電源電流の通
路としない構成とすることから、ラッチアップを引き起
したり、内部回路への無用な結合を起こすことを防止す
ることができるようになる。
る半導体集積回路によれば、半導体基板を電源電流の通
路としない構成とすることから、ラッチアップを引き起
したり、内部回路への無用な結合を起こすことを防止す
ることができるようになる。
また、内部電源の電圧制御やオン・オフ制御等が可能と
なる。
なる。
第１図は本発明による半導体集積回路の第］−の実施例
を示す構成図、第２図は第１図のデバイス断面構造を示
す図、第３図は本発明の第２の実施例を示す構成図、第
４図は本発明の第３の実施例を示す構成図、第５図は本
発明の第４の実施例を示す構成図、第６図は本発明の第
５の実施例を示す構成図、第７図は本発明の第６の実施
例を示す構成図、第８図は本発明の第７の実施例を示す
構成図、第９図は本発明の第８の実施例を示す構成図、
第１０図は第９図の動作タイムチャートを示す図、第１
１図（ａ）（ｂ）は本発明の第９の実施例を示す構成図
、第１２図は従来の内部電圧発生回路を示す構成図、第
１３図は第１０図のデバイス断面構造を示す図、第１４
図は従来の内部電圧発生回路を示す構成図、第１５図は
第１４図のデバイス断面構造を示す図、第１６図は電圧
降下部のモデルを示す図、第１７図は第１６図に示すモ
デルの特性図である。 １００・・・半導体回路チップ、１０１−・・・ＮＰＮ
トランジスタ、１０２・・・ＰＭＯＳトランジスタ、１
０３・・・ＰＭＯＳトランジスタ、］２０・・・リセッ
ト回路、１３０・・・内部回路。
を示す構成図、第２図は第１図のデバイス断面構造を示
す図、第３図は本発明の第２の実施例を示す構成図、第
４図は本発明の第３の実施例を示す構成図、第５図は本
発明の第４の実施例を示す構成図、第６図は本発明の第
５の実施例を示す構成図、第７図は本発明の第６の実施
例を示す構成図、第８図は本発明の第７の実施例を示す
構成図、第９図は本発明の第８の実施例を示す構成図、
第１０図は第９図の動作タイムチャートを示す図、第１
１図（ａ）（ｂ）は本発明の第９の実施例を示す構成図
、第１２図は従来の内部電圧発生回路を示す構成図、第
１３図は第１０図のデバイス断面構造を示す図、第１４
図は従来の内部電圧発生回路を示す構成図、第１５図は
第１４図のデバイス断面構造を示す図、第１６図は電圧
降下部のモデルを示す図、第１７図は第１６図に示すモ
デルの特性図である。 １００・・・半導体回路チップ、１０１−・・・ＮＰＮ
トランジスタ、１０２・・・ＰＭＯＳトランジスタ、１
０３・・・ＰＭＯＳトランジスタ、］２０・・・リセッ
ト回路、１３０・・・内部回路。
Claims (1)
- 【特許請求の範囲】 １、外部供給電源電圧より低い内部電圧を発生させて内
部回路の電源として使用する内部電圧発生手段を備えて
なる半導体集積回路において、前記内部電圧発生手段は
、Ｐ型半導体基板に形成されたＮＰＮトランジスタと、
Ｎ型の島に形成されたＰＭＯＳトランジスタとから構成
され、前記ＮＰＮトランジスタのコレクタと前記ＰＭＯ
Ｓトランジスタのソースとを外部供給電源端子とし、前
記ＰＭＯＳトランジスタのドレインが前記ＮＰＮトラン
ジスタのベースに接続されているとともにそのゲートを
制御信号端子とし、かつ、前記ＮＰＮトランジスタのエ
ミッタを内部電源出力端子とするとともに、前記外部電
源入力端子と内部電源出力端子を流れる電流通路をＮ型
層として形成してなることを特徴とする半導体集積回路
。 ２、請求項第１記載において、ＰＭＯＳトランジスタの
ゲートに印加される制御信号により、該ＰＭＯＳトラン
ジスタをオン・オフ制御し、前記内部電源発生回路を活
性又は非活性の状態に制御できるようにしたことを特徴
とする半導体集積回路。 ３、請求項第２記載において、ＰＭＯＳトランジスタを
オン・オフさせる制御信号は回路外部から供給されるこ
とを特徴とする半導体集積回路。 ４、請求項第１項記載において、Ｐ型半導体基板上のＮ
型の島に形成されたＮＰＮトランジスタは高濃度のＮ型
埋込み層と該Ｎ型埋込み層と半導体主平面上の高濃度Ｎ
型コレクタ電極間を低抵抗で連結する高濃度のＮ型領域
を具備することを特徴とする半導体集積回路。 ５、請求項第１記載において、ドレインがＮＰＮトラン
ジスタ４のベースに共通接続され、夫々のソースとゲー
トに異なる電源電圧とオン・オフ制御信号が供給される
複数のＰチャンネルＭＯＳトランジスタを有し、ゲート
制御信号を切換え制御することにより、ＰＭＯＳトラン
ジスタのソースに供給される電圧と１ヶ以上のＮＰＮト
ランジスタのベース・エミッタ間電圧とから内部電圧を
発生するようにしたことを特徴とする半導体集積回路。 ６、外部電源を入力し、それより低い内部電圧を発生さ
せて内部回路の電源として使用する半導体集積回路にお
いて、内部電源と基準電位間に外部制御信号によりオン
・オフ制御されるスイッチング手段を設け、該スイッチ
ング手段がオンのとき、内部電源電位を基準電位、又基
準電位に近い低電位レベルにスイッチすることを特徴と
する半導体集積回路装置。 ７、請求項第６記載において、スイッチング手段はコレ
クタが内部電源に、エミッタが基準電位に接続されたＮ
ＰＮトランジスタと、ドレインが内部電源に、ゲートが
オン・オフ制御信号に、ソースがＮＰＮトランジスタの
ベースに接続されたＮＭＯＳトランジスタを含むことを
特徴とする半導体集積回路装置。 ８、外部電源を入力し、それより低い内部電圧を発生さ
せて内部回路の電源として使用する半導体集積回路装置
において、内部電源出力を半導体集積回路装置の外部ピ
ンに導出したことを特徴とする半導体集積回路装置。 ９、請求項第８記載の半導体集積回路を少くとも一つ含
み、外部ピンに導出された内部電源出力端子と基準電位
間に高周波雑音除去用のバイパスコンデンサを接続した
ことを特徴とする半導体集積回路。 １０、外部電源を入力し、それより低い内部電圧を発生
させて内部回路の電源として使用する内部電圧発生回路
を複数個含む半導体集積回路装置において、夫々の内部
電圧発生回路の出力を共通接続したことを特徴とする半
導体集積回路装置。 １１、請求項第１０記載において、共通接続された内部
電圧発生回路の出力を外部ピンに導出したことを特徴と
する半導体集積回路装置。 １２、請求項第１０記載または請求項第１１記載の半導
体集積回路装置を少くとも一つ含み、外部ピンに導出さ
れた内部電源出力端子と基準電位間に高周波雑音除去用
のバイパスコンデンサを接続したことを特徴とする半導
体集積回路。 １３、外部電源を入力し、それより低い内部電圧を発生
させて内部回路の電源として使用する内部電圧発生回路
を少くとも一つ含む複数の半導体集積回路装置の夫々の
内部電源出力を外部ピンに導出すると共に、夫々の外部
ピンを外部配線で共通接続したことを特徴とする半導体
集積回路。 １４、請求項第１３記載において、外部で共通接続され
た内部電源出力に高周波雑音減衰用のバイパスコンデン
サを接続したことを特徴とする半導体集積回路。 １５、外部電源を入力し、それより低い内部電圧を発生
させて内部回路の電源として使用する内部電圧発生回路
を有する半導体集積回路装置を少くとも一つ含み、その
内部電圧出力を外部ピンに導出し、外部配線を介して他
の半導体集積回路の電源として供給することを特徴とす
る半導体集積回路。 １６、請求項第１５記載において、外部ピンに導出され
た内部電源出力と基準電位間に高周波雑音除去用のバイ
パスコンデンサを接続したことを特徴とする半導体集積
回路。 １７、請求項第１５記載もしくは請求項第１６記載にお
いて、内部電源発生回路を有する半導体集積回路装置は
外部制御信号により、内部電源出力を基準電位レベルに
スイッチする機能を有することを特徴とする半導体集積
回路。 １８、コレクタが外部電源に、エミッタが内部電源線と
外部出力ピンに接続されたＮＰＮトランジスタとソース
が外部安定化電源装置の出力に接続され、ドレインがＮ
ＰＮトランジスタのベースに接続されたＰチャンネルＭ
ＯＳトランジスタを含む内部電圧発生装置と該内部電圧
発生装置の出力を電源として動作する内部回路を含む半
導体集積回路装置において、内部電圧発生回路の出力を
前記外部安定化電源装置に帰還し、その出力電位を制御
することにより、内部電圧発生回路の出力を所定の電圧
レベルに制御するようにしたことを特徴とする半導体集
積回路装置。 １９、請求項第１８記載において、外部出力ピンに導出
された内部電圧発生回路と基準電位間に高周波雑音除去
用のバイパスコンデンサを接続したことを特徴とする半
導体集積回路装置。 ２０、外部電源を入力し、それより低い内部電圧を発生
させて内部回路の電源として使用する内部電圧発生回路
を少くても一つ含み、その出力を外部端子に導出し、該
外部端子にダイオードを介してバックアップ用の電源に
接続したことを特徴とする半導体集積回路装置。 ２１、請求項第２０記載において、外部ピンに導出され
る内部電源で動作する内部回路は記憶素子であることを
特徴とする半導体集積回路装置。 ２２、請求項第２０記載において、外部ピンに導出され
た内部電圧発生回路の出力と基準電位間に高周波雑音除
去用のバイパスコンデンサを接続したことを特徴とする
半導体集積回路装置。 ２３、外部電圧を入力し、それより低い内部を外部から
の制御信号に応答して発生して内部回路の電源として使
用する内部発生回路を含む複数の半導体集積回路装置と
複数の半導体集積回路の内部電圧発生回路の動作を所定
のタイミングで発生するタイミング制御部とからなり、
複数の内部電圧発生回路の出力を所定のシーケンスで制
御できるようにしたことを特徴とする半導体集積回路。 ２４、ドレインがビット線に、ゲートがワード線に、ソ
ースが電荷蓄積用キャパシタに接続された多値メモリセ
ル２ビット線に接続され、その電位変化を検知する手段
とその出力を２値化する手段を少くても含む多値メモリ
を含み、この多値メモリは、複数の基準電圧出力を発生
する手段とコレクタが固定電源に、エミッタが前記メモ
リセルのワードラインに接続されたＮＰＮトランジスタ
と、ドレインがＮＰＮトランジスタのベースに共通接続
され、夫々のソースが前記基準電圧発生手段の対応する
出力に接続され、夫々のゲートが夫々位相の異なるタイ
ミング信号に接続された複数のＰチャンネルＭＯＳトラ
ンジスタとからなり、夫々のゲートに所定の順序で前記
タイミング信号を印加することにより、メモリセルのワ
ード線に階段状の電圧を発生させるようにしたことを特
徴とする半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63217255A JP2869791B2 (ja) | 1988-08-31 | 1988-08-31 | 半導体集積回路装置およびそれを応用した電子装置 |
| KR1019890012391A KR0132053B1 (ko) | 1988-08-31 | 1989-08-30 | 반도체집적회로장치 및 그 조합전자장치 |
| US07/401,849 US5153452A (en) | 1988-08-31 | 1989-08-30 | Bipolar-MOS IC with internal voltage generator and LSI device with internal voltage generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63217255A JP2869791B2 (ja) | 1988-08-31 | 1988-08-31 | 半導体集積回路装置およびそれを応用した電子装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0265268A true JPH0265268A (ja) | 1990-03-05 |
| JP2869791B2 JP2869791B2 (ja) | 1999-03-10 |
Family
ID=16701278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63217255A Expired - Fee Related JP2869791B2 (ja) | 1988-08-31 | 1988-08-31 | 半導体集積回路装置およびそれを応用した電子装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5153452A (ja) |
| JP (1) | JP2869791B2 (ja) |
| KR (1) | KR0132053B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011180891A (ja) * | 2010-03-02 | 2011-09-15 | Kawasaki Microelectronics Inc | 半導体集積回路 |
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