JP3601423B2

JP3601423B2 - 半導体集積回路装置

Info

Publication number: JP3601423B2
Application number: JP2000227247A
Authority: JP
Inventors: 洋幸小畑; 秀昭石原
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2000-07-27
Filing date: 2000-07-27
Publication date: 2004-12-15
Anticipated expiration: 2020-07-27
Also published as: US6653880B2; JP2002043527A; US20020021597A1

Description

【０００１】
【発明の属する技術分野】
本発明は、異なる電源電圧によって動作する複数の回路ブロックを備えて構成される半導体集積回路装置に関する。
【０００２】
【従来の技術】
一般に、マイクロコンピュータ（マイコン）は、内部の各回路部に単一の電源を供給し、共通のリセット信号を与えて動作させるようになっている。しかし、近年、マイコンを構成する内部回路の微細化が進むことにより、内部回路に供給する電源電圧を複数の系統に分けて構成する場合がある。
【０００３】
即ち、内部回路の微細化がある程度進むと、耐圧の問題から電源電圧を低く設定する必要がある。そこで、例えば、マイコンの主たる機能をなすコア部分に相当する回路部は３Ｖで動作させ、外部装置に出力する信号を生成するなどのインターフェイス部は、マイコンの外部において接続される周辺回路の信号レベルに合わせて５Ｖで動作させるように構成されるものがある。
【０００４】
図４は、斯様な構成のマイクロコンピュータの一例を示す。マイコン１は、内部に５Ｖ電源回路２及び３Ｖ（実際は３．３Ｖ）電源回路３を備えている。５Ｖ電源回路２は、電源供給端子Ｖｃｃより電源供給を受けると５Ｖ電源を生成するようになっており、生成された５Ｖ電源は、３Ｖ電源回路３，３Ｖリセット発生回路４，５Ｖリセット発生回路５，５Ｖ系回路部６及び入出力端子部７に供給される。また、３Ｖ電源は、３Ｖリセット発生回路４及び３Ｖ系回路部８に供給される。
【０００５】
このように、リセット信号は、３Ｖ系，５Ｖ系の各電源毎に生成されて、各系統の回路部に供給されている。即ち、３Ｖリセット発生回路４は、５Ｖ電源が動作用電源として供給され、３Ｖ電源の立上がりをセンシングして３Ｖ系のリセット信号を出力するようになっている。
【０００６】
そして、外部よりマイコン１に入力される信号は、入出力端子部７より５Ｖ系回路部６を介して３Ｖ系回路部８に与えられ、また、３Ｖ系回路部８より外部に出力される信号は、５Ｖ系回路部６を介して入出力端子部７に出力されるようになっている。尚、具体的には図示しないが、３Ｖ系回路部８と５Ｖ系回路部６との間には、３Ｖ／５Ｖの信号レベル変化を行うためのレベル変換回路が配置されている。
【０００７】
【発明が解決しようとする課題】
しかしながら、リセット信号を各回路部毎に供給すると、夫々のリセット時間が異なる場合には、以下のような不具合が生じるおそれがある。例えば、図５は、マイコン１におけるパワーオンリセットシーケンスの一例を示すタイミングチャートである。まず、５Ｖ電源が先に立ち上がり、リセット解除電圧に達した時点で５Ｖリセット信号はインアクティブとなって、５Ｖ系回路部６のリセットが解除される（図５▲１▼，▲２▼参照）。また、５Ｖ系のリセット信号は、５Ｖ電源が５Ｖ系の動作開始電圧に達するまでの僅かな期間だけは不定である（図５▲２▼参照）。
【０００８】
一方、３Ｖ電源は、５Ｖ電源の生成に基づいて生成されるため、その立上がりは５Ｖ電源に比較して遅くなる場合があり、そのような場合、リセット解除電圧に達するのは、５Ｖ電源がリセット解除電圧に達した時点よりも後になる場合がある（図５▲３▼，▲４▼参照）。そして、３Ｖリセット発生回路４は５Ｖ電源の供給を受けて動作するため、３Ｖ系リセット信号は、５Ｖ電源が５Ｖ系の動作開始電圧に達するまでは不定である（図５▲４▼参照）。
【０００９】
尚、図５▲３▼では、３Ｖ電源の立上がりを線形に上昇するように描いているが、縦軸（電圧）のスケールを拡大していることと立上がりが緩慢であることから、図５▲３▼のように図示している。実際に、３Ｖ電源の立上がり波形をマクロ的に見れば、５Ｖ電源の立上がりと同様の波形となっている。
【００１０】
そして、３Ｖ系回路部８の出力信号は、３Ｖ電源が３Ｖ系の動作開始電圧に達するまでは不定であり、動作開始電圧に達した後、３Ｖ系リセット信号がアクティブである期間は初期値（リセット時の電圧）となる（図５▲５▼では“Ｌ”）。そのため、５Ｖ系回路部６の出力信号は、５Ｖ系リセット信号が既に解除されているにもかかわらず、３Ｖ系回路部８の出力信号が不定である期間は不定となり（図５▲６▼，矢印参照）、その信号を受けている入出力端子部７の出力レベルも不定となる。
【００１１】
即ち、以上のように、５Ｖ系回路部６がリセット解除されている状態で、３Ｖ系回路部８がまだ動作開始電圧以下であるとすると、マイコン１のコア部分のリセットが解除される以前に、５Ｖ系回路部６を介して外部にアクティブとなる信号（例えば“Ｈ”）が出力されてしまうおそれがある。そのように、意図すること無くアクティブとなった信号が出力されてしまうと、マイコン１を中心として構成されているシステムが誤動作する可能性がある。
【００１２】
また、同一のマイコン１が量産されて複数存在する場合には、それらの各個体間のばらつきによって、全てのマイコン１におけるリセットシーケンスが図５に示すものと同じになるとは限らない。個体によっては、例えば３Ｖ電源側の立上がりが、５Ｖ電源側の立上がりより速くなるものも存在することが想定される。このような量産時における個体間のばらつきをも考慮すると、複数系統の電源によって動作するマイコンについては、リセットシーケンスのフェイルセーフ対策が重要となる。
【００１３】
本発明は上記事情に鑑みてなされたものであり、その目的は、複数の回路ブロックが異なる電源電圧で動作する場合に、リセットが解除される以前に外部に対して不要な信号が出力されることを防止できる半導体集積回路装置を提供することにある。
【００１４】
【課題を解決するための手段】
本発明の半導体集積回路装置によれば、外部装置との間で入出力信号を伝達するための入出力インターフェイス部に与えるリセット信号を、そのアクティブ期間が、異なる電源電圧によって動作する複数の回路ブロックに夫々与えられるリセット信号の内、アクティブ期間が最も長いものに等しくなるように生成する（請求項１）。具体的には、入出力インターフェイス部に与えるリセット信号を複数のリセット信号の論理和によって生成し、その論理和信号を出力する論理回路素子を、入出力インターフェイス部に供給する電源と同一の電源で動作させる（請求項２）。
【００１５】
即ち、入出力インターフェイス部のリセットは、各回路ブロックに与えられるリセット信号の内、そのアクティブ期間が最も長いものが解除されるまで解除されることはない。よって、複数の回路ブロックが入出力インターフェイス部に対して信号接続が直列となるように配置されている場合に、その入出力インターフェイス部に最も近い回路ブロックに供給されているリセット信号のアクティブ期間が比較的短く、リセットが先に解除されても、その時点で入出力インターフェイス部より外部に対して意図せずにアクティブとなる信号が出力されることはない。
【００１６】
従って、半導体集積回路装置を含んで構成されるシステムが誤動作することを防止することができる。また、半導体集積回路装置が量産される場合に、各個体間のばらつきによって異なるパターンのリセットシーケンスが発生する可能性がある場合でも、フェイルセーフ対策を高いレベルで行うことができる。
【００１７】
【発明の実施の形態】
以下、本発明をマイクロコンピュータに適用した場合の一実施例について図１乃至図３を参照して説明する。尚、図４と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。本実施例では、３Ｖリセット信号と５Ｖリセット信号とがＯＲゲート１１に与えられており、そのＯＲゲート１１の出力信号が入出力端子部（入出力インターフェイス部）１２にリセット信号として与えられている。ＯＲゲート１１は、５Ｖ電源が与えられて動作するようになっている。
【００１８】
尚、３Ｖリセット信号のハイレベルがＯＲゲート１１のハイレベルしきい値未満である場合は、３Ｖリセット信号を適当にレベル変換した上でＯＲゲート１１の入力端子に与えるようにする（例えば、バッファを介して、その出力端子を５Ｖにプルアップするなど）。
【００１９】
入出力端子部１２は、ＯＲゲート１１よりリセット信号が出力されている期間は、外部に対する出力信号のレベルを初期値（リセット時の電圧，例えば“Ｌ”）に維持するように構成されている。具体的には図示しないが、例えば、出力インターフェイスがＣＭＯＳで構成されている場合は、リセット信号がアクティブ（“Ｈ”）である時は出力データの状態にかかわらずグランド側のＮＭＯＳＦＥＴをオンするようになっている。その他の構成は図４と同様であり、以上がマイコン（半導体集積回路装置）１３を構成している。
【００２０】
次に、本実施例の作用について図２をも参照して説明する。図２は、図５相当図であり、▲１▼〜▲６▼までのタイミングは図５と同一である。そして、図２▲８▼には、入出力端子部１２に与えられるリセット信号のタイミングを示す。このリセット信号は、ＯＲゲート１１により、３Ｖリセット信号と５Ｖリセット信号との論理和として生成されているため、両者の内、アクティブである期間が長い方に一致してアクティブとなる。従って、図２▲８▼に示すリセット信号は、図２▲２▼に示す５Ｖ電源が５Ｖ系の動作開始電圧に達するまでの期間だけは不定である。
【００２１】
図２▲９▼には、入出力端子部１２の出力信号を示す。入出力端子部１２は、図２▲８▼のリセット信号を受けて、そのリセット信号がアクティブである期間は“Ｌ”を出力し続ける。その後、リセット信号がインアクティブとなりリセット解除されると、３Ｖ系回路部（回路ブロック）８によって出力される信号に応じたレベルの信号を出力する、通常の動作状態となる。
【００２２】
即ち、５Ｖ系回路部（回路ブロック）６の出力信号レベルが不定になる期間は従来と同様であるが、入出力端子部１２の出力信号レベルが不定になる期間は従来構成に比較すると極めて短くなっている。また、この場合、結果としてＯＲゲート１１より出力されるリセット信号の解除タイミングは、３Ｖリセット信号の解除タイミングに等しくなっている。
【００２３】
一方、図３は、同一構成のマイコン１３の個体差によって、パワーオンリセットシーケンスが図２とは異なるパターンとなる場合の例を示す。即ち、図３▲１▼，▲３▼に示すように、図２とは逆に、５Ｖ電源の立上がりが比較的遅く、３Ｖ電源の立上がりが比較的速い場合である。
【００２４】
この場合、３Ｖ電源は、５Ｖ電源よりも速く動作開始電圧に達するが、３Ｖ系のリセット信号は５Ｖ電源より生成しているため、５Ｖ電源が動作開始電圧に達するまでの期間は５Ｖ系のリセット信号と同様に不定となっている（図３▲４▼参照）。
【００２５】
そして、５Ｖ電源が動作開始電圧に達すると５Ｖ，３Ｖリセット信号は何れもアクティブとなり、３Ｖリセット信号の方が先に解除され、５Ｖリセット信号はその後に解除される（図３▲４▼，▲２▼参照）。従って、この場合、図３▲８▼に示すように、ＯＲゲート１１より入出力端子部１２に出力されるリセット信号の解除タイミングは、図３▲２▼に示す５Ｖリセット信号の解除タイミングに等しくなっている。
【００２６】
また、この場合、図３▲９▼に示すように、入出力端子部１２より外部に出力される信号の不定期間は、図２▲９▼の場合に比較して長くなっているが、５Ｖ電源電圧が動作開始電圧に達する以前の低いレベルにある期間であり信号の不定レベルも低くなっているため、外部の周辺回路に与える影響も極めて小さい。
【００２７】
以上のように本実施例によれば、マイコン１３の入出力端子部１２部に与えるリセット信号を、３Ｖ系回路部８，５Ｖ系回路部６に夫々与えられるリセット信号の論理和によって生成した。
【００２８】
即ち、入出力端子部１２のリセットは、各回路部６，８に与えられるリセット信号の内、そのアクティブ期間が最も長いものが解除されるまで解除されることはなく、例えば図２に示すように、入出力端子部１２に近い５Ｖ系回路部６に供給されているリセット信号のリセット期間が先に解除されても、その時点で入出力端子部１２より外部に対して意図せずにアクティブとなる信号が出力されることはない。従って、マイコン１３を含んで構成されるシステムが誤動作することを防止できる。
【００２９】
また、マイコン１３が量産される場合に、各個体間のばらつきによって、図３に示すように異なるパターンのリセットシーケンスが発生する可能性がある場合でも、フェイルセーフ対策を高いレベルで行うことができる。
【００３０】
本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、次のような変形または拡張が可能である。
３Ｖ電源，５Ｖ電源は、何れもマイコン１３の外部において夫々独立に生成されて、マイコン１３に供給されるようにしても良い。
電源電圧は、３種類以上あるものでも良く、各電源毎に生成されるリセット信号の論理和をとって入出力インターフェイス部に出力すれば良い。
マイクロコンピュータに限ること無く、異なる電源電圧で動作する複数の回路ブロックが、入出力インターフェイス部に対して信号接続が直列となるように配置されており、夫々独立のリセット信号が供給されるように構成されている半導体集積回路装置（例えば、特定用途向けのＬＳＩであるＤＭＡコントローラや通信用ＬＳＩなど）であれば適用が可能である。
【図面の簡単な説明】
【図１】本発明をマイクロコンピュータに適用した場合の一実施例であり、マイクロコンピュータの電気的構成の概要を示す機能ブロック図
【図２】パワーオンリセットシーケンスを示す各部のタイミングチャート（その１）
【図３】パワーオンリセットシーケンスを示す各部のタイミングチャート（その２）
【図４】従来構成を示す図１相当図
【図５】図２相当図
【符号の説明】
６は５Ｖ系回路部（回路ブロック）、８は３Ｖ系回路部（回路ブロック）、１１はＯＲゲート、１２は入出力端子（入出力インターフェイス部）部、１３はマイクロコンピュータ（半導体集積回路装置）を示す。

Claims

異なる電源電圧によって動作する複数の回路ブロックを備え、これら複数の回路ブロックは、外部装置との間で入出力信号を伝達するための入出力インターフェイス部を末端として、信号接続が直列となるように配置されていると共に、夫々独立のリセット信号が供給されるように構成されている半導体集積回路装置において、
前記入出力インターフェイス部に与えるリセット信号を、そのアクティブ期間が、前記複数の回路ブロックに夫々与えられるリセット信号の内、アクティブ期間が最も長いものに等しくなるように生成することを特徴とする半導体集積回路装置。
前記入出力インターフェイス部に与えるリセット信号を、前記複数の回路ブロックに夫々与えられるリセット信号の論理和によって生成すると共に、その論理和信号を出力する論理回路素子を、前記入出力インターフェイス部に供給する電源と同一の電源によって動作させることを特徴とする請求項１記載の半導体集積回路装置。