JP2007066037A - 半導体集積回路 - Google Patents

Abstract

【課題】 投入された電源電圧が安定化するまでの間に回路の初期状態を保障し、所定のレジスタ値等を初期値にするとき、外部入出力バッファ回路の出力回路が誤動作する虞を解消する。
【解決手段】 電源検出回路（８Ｄ）は外部から供給される電源電圧（ＶＤＤ，ＶＣＣ）が所定の状態になったことを示す電源電圧検出信号（Ｎ３）を出力する。パワーオンリセット回路（８Ｅ）は、前記電源電圧検出信号を入力し、所定のタイミングで前記内部回路の初期設定動作を指示し、前記内部回路の初期設定動作の完了に応答して、外部入出力バッファ回路（８Ｆ）を高インピーダンス状態から動作可能な状態にする。これにより、外部入出力バッファ回路が動作可能になるときは既に内部回路の初期設定が完了する。
【選択図】 図２

Description

本発明は、半導体集積回路におけるパワーオンリセットに関する。

特許文献１には複数の外部電源の夫々に対応するパワーオンリセット回路を設け、夫々のパワーオンリセット回路の出力に対する論理積信号を用いて内部回路のパワーオンリセット解除タイミングを決定する技術について記載される。特許文献１においてパワーオンリセットとは動作電源の投入時に電源電圧が規定の電圧に達するまでの間に回路の初期状態を保障することであるとする。特許文献２には内部電圧検出回路と外部電圧検出回路の各々による検出信号の論理積信号によってパワーオンリセットの解除タイミングを生成する発明についての記載がある。

特開２００２−１１１４６６号公報（図１） 特開２００４−１６５７３２号公報（図１）

本発明者はマイクロコンピュータのパワーオンリセットに際して外部インタフェース回路の出力バッファに対するハイレベル出力、ローレベル出力、高インピーダンスの初期の所定状態の解除タイミングについて検討した。ここで、パワーオンリセットとは動作電源の投入時に電源電圧が規定の電圧に達するまでの間に回路の初期状態を保障すると共に、所定のレジスタ値や所定の回路ノードを規定の初期値にすることである。例えば、半導体集回路としてのマイクロコンピュータに動作電源が投入されると、投入された動作電源が安定化する時間を経てから例えばオンチップされているシステムコントローラがリセットシーケンスを制御する。このリセットシーケンスに従ってＣＰＵ（中央処理装置）の内部状態が初期化され、また、周辺回路のレジスタ値が初期化される。システムコントローラによる初期化処理は専ら内部回路に対して行われる。外部インタフェース回路に対しては、投入された動作電源電圧が規定の電圧に達するまでの間に回路の初期状態を保障できるようにする。例えば外部入出力バッファ回路に対しては高インピーダンス状態（または、ハイレベル出力、ローレベル出力のうち何れかの所定の出力状態）を保障できるようにする。パワーオンリセット時において、動作電源の投入時に電源電圧が規定の電圧に達するまでの間に回路の初期状態を保障するという観点から、パワーオンリセットの解除タイミングを規定すると、外部入出力バッファ回路に対する高インピーダンス状態の解除によって出力動作が可能にされ、その一方、内部回路ではシステムコントローラによる初期設定動作が継続され、動作可能な状態に達していない場合が想定される。そうすると、システムコントローラによる内部回路の初期設定動作中に、内部回路によってはその内部状態が確定しておらず、外部入出力バッファ回路に出力動作の指示とみなされるような信号が誤って発生される虞がある。そのような誤った信号によって外部入出力バッファ回路が誤って出力動作を行うと、それに接続する外部回路の誤動作の虞や、外部入出力バッファ回路に不所望な大電流が流れる虞を生ずることが見出された。前記特許文献に記載の技術は共に、投入された動作電源電圧が規定の電圧に達するまでの間に回路の初期状態を保障できるようにすると言う観点でリセット解除タイミングを規定しているに過ぎず、本発明者の認識に対してなんら解決を与えるものではない。

本発明の目的は、動作電源の投入時に電源電圧が規定の電圧に達し、内部回路の状態が安定するまでの間に回路の初期状態を保障すると共に、所定のレジスタ等を初期値に設定したりするとき、外部入出力バッファ回路が誤った出力動作する虞を解消することができる半導体集積回路を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

本発明に係る半導体集積回路（１）は、外部端子、外部入出力バッファ回路（７Ｂ，８Ｆ）、電源検出回路（８Ｄ）、パワーオンリセット回路（８Ｅ）、及び内部回路（５Ａ、５Ｂ、５Ｃ、５Ｄ）を有する。前記電源検出回路は外部から供給される電源電圧が所定の状態になったことを示す電源電圧検出信号（Ｎ３）を出力する。前記パワーオンリセット回路は、前記電源電圧検出信号を入力し、所定のタイミングで前記内部回路の初期設定動作を指示し、前記内部回路の初期設定動作の完了に応答して、前記外部入出力バッファ回路をハイレベル出力、ローレベル出力、または高インピーダンスの所定の初期状態から入出力動作可能な状態にする。これにより、外部入出力バッファ回路が動作可能になるときは既に内部回路の初期設定が完了している。したがって、パワーオンリセットの処理中に初期設定処理に伴う不所望な信号やノイズによって外部入出力バッファ回路が誤った出力動作する虞は解消される。

本発明の一つの具体的な形態として、前記パワーオンリセット回路は、前記内部回路に初期設定動作を指示するまで、所定の回路のノードの初期状態を保障する信号（Ｎ４）を出力する。

更に具体的な形態として、前記外部入出力バッファ回路、前記電源検出回路及び前記パワーオンリセット回路には第１電源電圧（ＶＣＣ）が供給され、前記内部回路には第２電源電圧（ＶＤＤ）が供給される。このとき、前記電源検出回路は第１電源電圧が供給されるのを検出する第１回路（８Ｄｖｃ）と、第２電源電圧が供給されるのを検出する第２回路（８Ｄｖｄ）とを別々に持ち、前記第１回路による第１電源電圧の検出結果と前記第２回路による第２電源電圧の検出結果とに対する論理積信号を前記電源電圧検出信号とする。回路の初期状態を確実に保障することができる。

更に具体的な形態として、前記電源検出回路は、前記第１電源電圧及び第２電源電圧が供給されるのを検出した後に、前記第２回路による第２電源電圧の供給停止を検出すると、外部入出力バッファ回路を動作可能な状態からハイレベル出力、ローレベル出力、高インピーダンスの所定の初期状態に変化させる。第２の電源電圧の供給停止によって内部回路の正常動作を保障できなくなったとき、これに起因して外部入出力バッファ回路が誤って出力動作を行うことを阻止することができる。

更に具体的な形態として、前記内部回路はシステムコントローラ（６Ａ）を有する。前記システムコントローラは前記内部回路の初期設定動作の指示を受けて外部からクロック信号（ＲＴＣ）を入力し、入力したクロック信号に同期して内部回路の初期設定動作を制御し、初期設定動作を完了したとき初期化完了信号（Ｎ６）をパワーオンリセット回路に返す。

更に具体的な形態として、前記内部回路は、前記電源端子に前記第２電源電圧が供給されている状態において、選択的に前記第２電源電圧の供給が停止可能にされる第１回路領域（５）と、常時第２電源電圧が供給される第２回路領域（６）とを有する。このとき、前記システムコントローラは前記第２回路領域に形成される。システムコントローラの動作不能を防止することができる。

更に具体的な形態として、前記第１回路領域に対する第２電源電圧の供給と供給停止を制御する内部電源スイッチコントローラ（６Ｂ）を前記第２回路領域に有し、前記システムコントローラは前記パワーオンリセット回路からの初期設定動作の指示に応答するとき、前記第１回路領域に第２電源電圧を供給するように前記内部電源スイッチコントローラを初期化する。パワーオンリセットの処理を完了した後、内部回路のどの回路に対しても動作可能とすることを保障することができる。例えば、その直後にブートシーケンスのプログラム処理の実行を保障することができる。

更に具体的な形態として、前記内部回路は中央処理装置（５Ａ）とその周辺回路（５Ｂ，５Ｃ，５Ｄ，６Ｂ）を有する。前記システムコントローラは前記パワーオンリセット回路からの初期設定動作の指示に応答するとき、前記中央処理装置の内部状態を初期化すると共に周辺回路が有する所定のレジスタを初期値に設定する。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。すなわち、動作電源の投入時に電源電圧が規定の電圧に達し、内部回路の状態が安定するまでの間に回路の初期状態を保障すると共に、所定のレジスタ等を初期値に設定したりするとき、外部入出力バッファ回路が誤って出力動作する虞を解消することができる。

図１には本発明を適用したマイクロコンピュータが例示される。同図に示されるマイクロコンピュータ１は、相補型ＭＯＳ集積回路技術等により単結晶シリコンのような１個の半導体基板２に形成される。半導体基板の周囲には外部端子として多数のボンディングパッド３、４が配置される。

半導体基板２の中央部には内部回路領域として第１回路領域５とその外側の第２回路領域６を有する。第１回路領域５には内部回路として中央処理装置（ＣＰＵ）５Ａを有し、そのほかに周辺回路としてディジタル信号処理プロセッサ（ＤＳＰ）５Ｂ、ランダムアクセスメモリ（ＲＡＭ）５Ｃ、及びクロックパルスジェネレータ（ＣＰＧ）５Ｄ等が形成される。クロックパルスジェネレータ５Ｄはフェーズロックドロープ回路（ＰＬＬ）やディレイロックドループ回路（ＤＬＬ）を有し、外部からのクロック信号を分周して内部クック信号を生成する。第２回路領域６には代表的に示されたシステムコントローラ（ＳＹＳＣＯＮ）６Ａ及び内部電源スイッチコントローラ（ＳＷＣＯＮ）６Ｂが配置される。内部電源スイッチコントローラ６Ｂは中央処理装置５Ａの一つの周辺回路として位置付けられる。前記内部回路領域５，６の動作電源電圧はＶＤＤとされる。電源電圧ＶＤＤは例えば１．２Ｖである。

第２回路領域６とボンディングパッド３との間は入出力回路領域７とされ、第２回路領域６とボンディングパッド４との間は入出力回路領域８とされる。入出力回路領域７には代表的に示された外部インタフェース回路７Ａ〜７Ｃが形成される。外部インタフェース回路７Ａ〜７Ｃは外部電源電圧ＶＣＣ２を動作電源とする。外部電源電圧ＶＣＣ２は例えば３．３Ｖである。外部インタフェース回路７Ａは外部電源電圧ＶＣＣ２の電源セルであり、図示を省略するＥＳＤ（electrostatic discharge）保護素子を含み、３Ａはその電源パッドである。外部インタフェース回路７Ｂは代表的に示された入出力バッファ（ＩＯＢＵＦ）であり、３Ｂはその入出力パッドである。外部インタフェース回路７Ｃは外部電源電圧ＶＣＣ２の検出回路（ＤＣＴＶＣ２）である。

入出力回路領域８には代表的に示された外部インタフェース回路８Ａ〜８Ｆが形成される。外部インタフェース回路８Ａ〜８Ｆは外部電源電圧ＶＣＣを動作電源とする。電源電圧ＶＣＣは例えば２．８Ｖである。８Ａはクロック信号ＲＴＣのクロック入力バッファ（ＢＵＦＲＴＣ）、４Ａはそのクロック入力パッドである。８Ｂは外部電源電圧ＶＣＣの電源セル（ＢＵＦＶＣ）であり、図示を省略するＥＤＲ保護回路を含み、４Ｂはその電源パッドである。８Ｃは前記内部回路領域５，６の動作電源電圧ＶＤＤの電源セル（ＢＵＦＶＤ）であり、図示を省略するＥＳＤ保護回路を含み、４Ｃはその電源パッドである。８Ｄは前記電源電圧ＶＤＤとＶＣＣの検出回路（ＤＴＣＰＯ）である。８Ｅはパワーオンリセット回路（ＰＯＷＲＳＴ）であり、４Ｅは遅延素子例えば容量素子９の接続パッドである。外部インタフェース回路８Ｆは代表的に示された入出力バッファ（ＩＯＢＵＦ）であり、４Ｆはその入出力パッドである。外部インタフェース回路７Ｂ，８Ｆはマイクロコンピュータの構成によってその数は異なり、入出力動作によって必要な数が用意される。

前記中央処理装置（ＣＰＵ）５Ａは、夫々図示を省略するが、命令をフェッチし、フェッチした命令を解読してその命令の実行手順を制御する命令制御部と、命令制御部の制御に基づいて命令を実行する実行部とを有する。実行部には演算器及び各種レジスタ等を有し、命令実行に係わるデータ演算やアドレス演算を行う。ディジタル信号処理プロセッサ５Ｂは中央処理装置５Ａから供給されるＤＳＰ命令に従ってディジタル信号処理演算を行ない、ＣＰＵ５Ａの演算負荷を軽減する。このディジタル信号処理プロセッサ５Ｂはディジタル信号処理のための積和演算器及び各種レジスタ等を有する。

前記電源パッド４Ｃに電源電圧ＶＤＤが供給されている状態において、前記内部回路領域５は選択的に前記電源電圧ＶＤＤの供給が停止可能にされる回路領域とされ、前記内部回路領域６は常時電源電圧ＶＤＤが供給される回路領域とされる。前記内部電源スイッチコントローラ６Ｂは前記回路領域５に対する電源電圧ＶＤＤの供給と供給停止を制御する。前記システムコントローラ６Ａはリセットシーケンス及び内部電源スイッチコントローラ６Ｂを用いる電源遮断機能等、マイクロコンピュータ全体の動作を制御し、監視する。このシステムコントローラ６Ａ及び内部電源スイッチコントローラ６Ｂ等は電源電圧ＶＤＤの供給が常時維持される前記回路領域６に形成され、システムコントローラ６Ａ及び内部電源スイッチコントローラ６Ｂ等の動作不能を防止している。

図２にはマイクロコンピュータ１のパワーオンリセットのための詳細な構成が例示される。マイクロコンピュータ１はパワーオンに伴って外部からリセット信号を受けることを要しない。先ず、前記電源電圧検出回路８Ｄは電源電圧ＶＣＣを検出する第１検出回路部（ＤＴＣＶＣ）８Ｄｖｃと電源電圧ＶＤＤを検出する第２検出回路部（ＤＴＣＶＤ）８Ｄｖｄとを有する。夫々の検出回路部８Ｄｖｃ，８Ｄｖｄは供給された電源電圧が規定の電圧になったとき検出信号Ｎ１，Ｎ２をハイレベルに変化させる。検出信号Ｎ１，Ｎ２はアンドゲート１１に入力されて論理積信号が形成され、その論理積信号が電源電圧検出信号Ｎ３とされる。パワーオンリセット回路８Ｅは電源電圧検出信号Ｎ３を入力し、その信号Ｎ３がハイレベルに変化されると、前記容量素子９の容量値で決まる時定数に従った遅延時間の経過後、信号Ｎ４をハイレベルにする。特に図示はしていないが、信号Ｎ４はマイクロコンピュータ１内部の各種回路に供給され、その信号Ｎ４がローレベルの期間、供給開始された動作電源が安定化しない状態において、前記各種回路の所定のノードの初期状態を保障するように、その回路のノードのレベルを制御する。信号Ｎ４がローレベルからハイレベルに反転されることによって信号Ｎ４によるノードの初期状態保障機能が解除される。要するに、所定ノードの初期状態を保障するという意味においてリセット動作が解除される。

これだけではマイクロコンピュータ１内部のパワーオンリセット処理は完了しない。前記信号Ｎ４はシステムコントローラ６Ａに供給され、システムコントローラ６Ａの制御によってＣＰＵ５Ａや周辺回路に対する初期設定を行う。即ち、システムコントローラ６Ａは、信号Ｎ４のハイレベルへの変化を初期設定動作の指示と認識し、これに応答して、前記中央処理装置５Ａの内部状態を初期設定すると共にクロックパルスジェネレータ５Ｄ、ディジタル信号処理プロセッサ５Ｂ、内部電源スイッチコントローラ６Ｂ等の周辺回路が有するコントロールレジスタを初期値に設定する動作を行う。この動作はクロック信号ＲＴＣに同期して行われる。クロック信号ＲＴＣは信号Ｎ４のハイレベルに応答してクロック入力バッファ８Ａから供給可能にされる。クロック信号ＲＴＣは例えば３２ｋＨｚのクロック信号である。前記内部電源スイッチコントローラ６Ｂに対する初期設定では、回路領域５に対する電源電圧ＶＤＤの供給を選択するようにそのコントロールレジスタを初期化する。パワーオンリセットの処理を完了した後、内部回路のどの回路に対しても動作可能とすることを保障するためである。要するに、その直後にブートシーケンス等のプログラム処理を実行可能にするためである。

システムコントローラ６Ａは中央処理装置５Ａの内部状態及び周辺回路のコントロールレジスタに対する初期設定等の初期化を完了すると、信号Ｎ６をハイレベルに変化させてパワーオンリセット回路８Ｅに供給する。パワーオンリセット回路８Ｅは信号Ｎ６のハイレベルに応答して信号Ｎ７、Ｎ８をハイレベルに変化させる。信号Ｎ７はアンドゲート１２により前記Ｎ３と論理積が採られ、論理積信号Ｎ９が形成される。入出力回路領域８に配置された入出力バッファ８Ｆは前記信号Ｎ８、Ｎ９によって入出力状態固定化の設定と解除が制御される。例えば信号Ｎ８，Ｎ７がローレベルにされているとき、入出力バッファ８Ｆの外部出力は高インピーダンス、内部への出力はローレベル固定にされる。信号Ｎ８，Ｎ７がハイレベルにされることによって入出力バッファ８Ｆは、内部回路からの指示に従って出力動作及び入力動作が可能になる。例えば、入出力バッファ８Fはその端子の構成や接続先の外部装置により期待される初期の外部出力状態は高インピーダンス状態に限られことなく、ハイレベル出力であってもローレベル出力であってもよい。

ここで、入出力バッファ８Ｆの入出力状態の固定化を設定及び解除可能にするための構成を説明する。図３には入出力バッファ８Ｆの一例が示される。入出力バッファ８Ｆは、入出力パッド４Ｆを共有する出力回路２０及び入力回路２１と、レベルアップシフタ２２〜２４と、レベルダウンシフタ２５とを有する。レベルアップシフタ２２〜２４は入力の信号振幅１．２Ｖを２．８Ｖの信号振幅にレベルアップする回路である。信号Ｎ９がローレベルの時レベルアップシフタ２２〜２４の出力はローレベルに固定され、信号Ｎ９がハイレベルの時レベルアップ動作可能にされる。レベルダウンシフタ２５は入力の信号振幅２．８Ｖを１．２Ｖの信号振幅にレベルダウンする回路である。信号Ｎ８がローレベルの時レベルダウンシフタ２５の出力はローレベルに固定され、信号Ｎ９がハイレベルの時レベルダウン動作が可能にされる。出力回路２０はトライステートバッファによって構成され、入力回路２１はアンドゲートによって構成される。レベルアップシフタ２３の出力を受ける出力回路２０のトライステート制御端子がローレベルの時、出力回路２０は高出力インピーダンス状態にされ、トライステート制御端子がハイレベルの時入出力動作可能にされる。入力回路２１は、その一方の入力端子に受けるレベルアップシフタ２４の出力がローレベルの時、出力をローレベル固定とし、レベルアップシフタ２４の出力がハイレベルの時、入力を出力に伝達する。したがって、信号Ｎ８，Ｎ７がローレベルにされているとき、入出力パッド４Ｆは高インピーダンス、入力データＤｉｎはローレベルに固定される。見方を変えれば、出力回路２０は高インピーダンス状態にされ、入力回路２１は出力がローレベル固定にされている。この状態が固定化された入出力状態である。信号Ｎ８，Ｎ７がハイレベルにされれば、出力イネーブル信号ＥｏｕｔのハイレベルによってデータＤｏｕｔの出力が可能にされ、出力イネーブル信号Ｅｏｕｔのローレベルによって出力動作不可能にされ、入力イネーブル信号Ｅｉｎのハイレベルによってパッド４ＦのデータをデータＤｉｎとして入力可能にされ、入力イネーブル信号Ｅｉｎのローレベルによって入力動作不可能にされる。

入出力回路領域７に配置された入出力バッファ７Ｂも前記信号Ｎ８、Ｎ９に基づいてその入出力状態固定化の設定と解除が制御される。但し、信号Ｎ９は、電源電圧検出回路７Ｃにより外部電源電圧ＶＣＣ２の安定化が検出されてハイレベルにされる信号Ｎ１０とアンドゲート１３により論理積が採られ、その論理積信号Ｎ１１と前記信号Ｎ８が入出力バッファ７Ｂの入出力状態固定化の設定と解除の制御に用いられる。入出力バッファ７Ｂは、図３とはレベルアップシフタとレベルダウンシフタが扱う信号振幅が相違するが、基本的な構成は図３と同様にすればよい。尚、アンドゲート１２の出力Ｎ９からアンドゲート１３の一方の入力に至る経路にはレベルアップシフタ（ＬＵＳＦＴ）１４を図示している。このレベルアップシフタ１４は２．８Ｖの信号振幅を３．３Ｖの信号振幅にレベルアップする回路であり、入出力回路領域７の動作電源電圧ＶＣＣ２がＶＣＣよりもレベルが高いことに起因する。このレベルアップシフタ１４はアンドゲート１３の一方の入力端子に対応して配置されている回路をあえて外部に図示したとものと理解されたい。従って、パワーオンリセット回路８Ｅ等にもその入力端子や出力端子に対応して必要なレベルアップシフタやレベルダウンシフタが配置されているものと理解されたい。

図４にはパワーオンリセット動作のタイミングチャートが示される。図４ではＶＣＣ、ＶＣＣ２、ＶＤＤの順に動作電源電圧が立ち上がり、夫々の立ち上がり速度も相違される。電源が投入されてから全ての投入電源のレベルが安定化された後の時刻ｔ０までの間は、信号Ｎ４のローレベルによってマイクロコンピュータ１内部の各種回路の所定のノードの初期状態を保障している。時刻ｔ０以降に信号Ｎ４によるノードの初期状態保障機能が解除されると、システムコントローラ６ＡによるＣＰＵ５Ａの初期化と周辺回路のコントロールレジスタに対する初期値設定が行われ、これが時刻ｔ1に完了される。特に図示はしないが、この後ＣＰＵ５Ａはリセットベクタをフェッチしてリセット例外処理等を実行する。

以上説明したパワーオンリセットの回路構成によれば、入出力バッファ８Ｆ，７Ｂが動作可能になるときは既にシステムコントローラ６Ａによって回路領域５におけるＣＰＵ５Ａなどの内部回路の初期化が完了している。したがって、パワーオンリセットの処理中の初期化処理に伴う回路領域５からの不所望な信号やノイズによって入出力バッファ８Ｆ，７Ｂが誤動作する虞を解消することができる。例えば図５の比較例のように、システムコントローラ（ＳＹＳＣＯＮ）によるＣＰＵや周辺回路の初期化を外部からのＲＴＣクロックに同期して開始し、また、入出力バッファ（ＩＯＢＵＦ）のイネーブル化を電源電圧立ち上がり後におけるカウンタ（ＣＯＵＮＴ）によるクロックＲＴＣのカウンタアップタイミングに同期して行う場合と比較する。この場合、カウンタ（ＣＯＵＮＴ）のカウントアップ値の設定、電源の投入タイミング、電源の立ち上がり速度、ＲＴＣクロックの供給タイミング等により、入出力バッファが動作イネーブルにされたときＣＰＵ等の内部回路の初期化が終了されていない場合がある。本発明においてはそのような事態は一切生じない。

パワーオンリセット回路（ＰＯＷＲＳＴ）８Ｅは電源電圧ＶＣＣで動作するため電源電圧ＶＣＣを一番始めに供給する必要があるが、ＶＣＣが供給された後は、それ以外の電源電圧ＶＣＣ２，ＶＤＤ、そのほかに示される、異なる電源電位のＶＣＣ３、ＶＣＣ４等の複数の電源電圧が投入される順番がどうであっても、また、立ち上がり速度がどうであっても、上記作用効果を保障することができる。電源立ち上がり時における回路ノードの初期状態の保障、システムコントローラによる初期化、入出力バッファに対する高インピーダンス状態からのイネーブル制御をシーケンシャルに制御するからである。

更に、信号Ｎ９は信号Ｎ７に対して信号Ｎ３との論理積信号とされる。これにより、端子４Ｂからの電源ＶＣＣの供給が維持されているとき、途中で電源端子４Ｃからの動作電源ＶＤＤの供給が停止されると、即座に信号Ｎ９がローレベルに変化され、これによって入出力バッファ８Ｆの出力回路２０は高インピーダンス状態にされる。したがって、電源電圧ＶＤＤの供給停止によってＣＰＵ５Ａ等の内部回路の正常動作を保障できなくなったとき、これに起因して入出力バッファ８Ｆが誤った出力動作を行うことを抑止することができる。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、内部回路への動作電源の供給が選択的に停止可能にされていなくてもよい。また、選択的な電源供給停止の制御は内部電源スイッチコントローラを用いてＣＰＵやＤＳＰ等の回路モジュール単独で行ってもよい。オンチップの回路モジュールはＣＰＵやＤＳＰ等に限定されず適宜変更可能である。入出力バッファの構成は図３に限定されず、その他のプッシュプル構成であってもよいし、オープンドレイン構成等であってもよい。本発明はマイクロコンピュータに限らず、その他のデータ処理装置、記憶装置、駆動装置等の種々の半導体集積回路の適用することができる。

本発明を適用したマイクロコンピュータのブロック図である。 マイクロコンピュータのパワーオンリセットのための詳細な構成を例示するブロック図である。 入出力バッファの一例を示すブロック図である。 マイクロコンピュータにおけるパワーオンリセット動作のタイミングチャートである。 システムコントローラによる初期設定と、入出力バッファのイネーブル化との制御を分離した比較例の説明図である。

符号の説明

１ マイクロコンピュータ
２ 半導体基板
３、４ ボンディングパッド
５ 第1回路領域
５Ａ ＣＰＵ
５Ｂ ＤＳＰ
５Ｃ ＲＡＭ
５Ｄ ＣＰＧ
６ 第２回路領域
６Ａ システムコントローラ
６Ｂ 内部電源スイッチコントローラ
Ｖｃｃ，ＶＣＣ２，ＶＤＤ 電源電圧
７，８ 入出力回路領域
７Ｂ 入出力バッファ
８Ｆ 入出力バッファ
８Ｄｖｃ 第１検出回路部（ＤＴＣＶＣ）
８Ｄｖｄ 第２検出回路部（ＤＴＣＶＤ）
Ｎ３ 電源電圧検出信号

Claims (10)

1. 外部端子、外部入出力バッファ回路、電源検出回路、パワーオンリセット回路、及び内部回路を有する半導体集積回路であって、
   前記電源検出回路は外部から供給される電源電圧が所定の状態になったことを示す電源電圧検出信号を出力し、
   前記パワーオンリセット回路は、前記電源電圧検出信号を入力し、所定のタイミングで前記内部回路の初期設定動作を指示し、前記内部回路の初期設定動作の完了に応答して、前記外部入出力バッファ回路をハイレベル出力、ローレベル出力、高インピーダンスの何れか所定の初期状態から入出力動作可能な状態にする半導体集積回路。
2. 前記パワーオンリセット回路は、前記内部回路に初期設定動作を指示するまで、所定の回路ノードの初期状態を保障する信号を出力する請求項１記載の半導体集積回路。
3. 前記外部入出力バッファ回路、前記電源検出回路及び前記パワーオンリセット回路には第１電源電圧が供給され、前記内部回路には第２電源電圧が供給され、
   前記電源検出回路は第１電源電圧が供給されるのを検出する第１回路と、第２電源電圧が供給されるのを検出する第２回路とを別々に持ち、前記第１回路による第１電源電圧の検出結果と前記第２回路による第２電源電圧の検出結果とに対する論理積信号を前記電源電圧検出信号とする請求項２記載の半導体集積回路。
4. 前記電源検出回路は、前記第１電源電圧及び第２電源電圧が供給されるのを検出した後に、前記第２回路による第２電源電電圧の供給停止を検出すると、外部入出力バッファ回路を動作可能な状態からハイレベル出力、ローレベル出力、高インピーダンスの何れか所定の状態に変化させる請求項３記載の半導体集積回路。
5. 前記内部回路はシステムコントローラを有し、
   前記システムコントローラは前記内部回路の初期設定動作の指示を受けて外部からクロック信号を入力し、入力したクロック信号に同期して内部回路の初期設定動作を制御し、初期設定動作を完了したとき初期化完了信号をパワーオンリセット回路に返す請求項４記載の半導体集積回路。
6. 前記内部回路は、前記電源端子に前記第２電源電圧が供給されている状態において、選択的に前記第２電源電圧の供給が停止可能にされる第１回路領域と、常時第２電源電圧が供給される第２回路領域とを有し、
   前記システムコントローラは前記第２回路領域に形成される請求項５記載の半導体集積回路。
7. 前記第１回路領域に対する第２電源電圧の供給と供給停止を制御する内部電源スイッチコントローラを前記第２回路領域に有し、
   前記システムコントローラは前記パワーオンリセット回路からの初期設定動作の指示に応答するとき、前記第１回路領域に第２電源電圧を供給するように前記内部電源スイッチコントローラを初期設定する請求項６記載の半導体集積回路。
8. 前記内部回路は中央処理装置とその周辺回路を有し、
   前記システムコントローラは前記パワーオンリセット回路からの初期設定動作の指示に応答するとき、前記中央処理装置の内部状態を初期化すると共に周辺回路が有する所定のレジスタを初期値に設定する請求項７記載の半導体集積回路。
9. 外部端子、外部入出力バッファ回路、電源検出回路、パワーオンリセット回路、及び内部回路を有する半導体集積回路であって、
   前記電源検出回路は外部から供給される電源電圧が所定の状態になったことを示す電源電圧検出信号を出力し、
   前記パワーオンリセット回路は、前記電源電圧検出信号を入力し、所定のタイミングで前記内部回路の初期設定動作を指示し、前記初期設定動作を指示するまで、所定の回路ノードの初期状態を保障する信号を出力し、前記内部回路の初期設定動作の完了に応答して、前記外部入出力バッファ回路を入出力動作可能な状態にする半導体集積回路。
10. 前記外部入出力バッファ回路は、前記内部回路の初期設定動作の完了に応答して、ハイレベル出力、ローレベル出力、または高インピーダンス状態の何れか所定の初期状態から入出力動作可能な状態に制御される請求項９記載の半導体集積回路。

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