JP4531020B2 - 半導体集積回路 - Google Patents
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Description
本発明に係る半導体集積回路は、動作電源の供給と遮断が制御される内部回路(2)と、動作モードに応じて前記内部回路に対する動作電源の供給と遮断を制御する電源制御回路(30)とを有する。前記電源制御回路は、記憶回路(35,36)及び電源制御シーケンス回路(39,39A)を有する。前記記憶回路は動作電源の供給と遮断を切換え指示する切換え指示データと動作電源の遮断及び解除の動作モードを決める低消費電力モードデータを入力して保持し、保持された前記切換え指示データと前記低消費電力モードデータは外部からのリセット指示に応答して初期化され、初期化された前記切換え指示データと前記低消費電力モードデータは前記内部回路への動作電源の供給を指示する。前記電源制御シーケンス回路は、前記記憶回路が保持する前記切換え指示データと前記低消費電力モードデータを参照して動作電源の遮断と供給の遷移制御を行い、前記低消費電力モードデータに応ずる動作電源の供給遮断状態において前記切換え指示データにより動作電源の供給遮断状態を解除するとき、動作電源の供給を受ける内部回路の動作が保証されるまで前記低消費電力モードデータの新たな参照を抑制する。
本発明の一つの具体的な形態として、前記電源制御シーケンス回路は、前記切換え指示データに応じて動作電源の供給遮断状態への遷移制御を開始したとき、動作電源の供給遮断を完了するまで前記切換え指示データの新たな参照を抑制する。動作電源の供給遮断を完了するまで前記切換え指示データの新たな参照が抑制されるから、電源遮断状態に遷移する途中でリセット指示や割り込み要求によって記憶回路の切換え指示データ及び低消費電力モードデータが変更されても、動作電源の供給遮断動作は中断されず、電源遮断シーケンスは途中で乱れず、電源遮断シーケンスの乱れに起因する不所望な動作を生ずることはない。例えばクランプMOSトランジスタの負帰還制御によって降圧した動作電源を生成する電源回路に対し、クランプMOSトランジスタをカットオフしてからクランプMOSトランジスタの出力ノードをグランド電圧にディスチャージして電源遮断を行なう場合、電源遮断シーケンスの途中で初期化の指示があると、クランプMOSトランジスタのカットオフが不完全な状態でディスチャージが行われることにより、電源回路に貫通電流を生ずるが、そのような状態が回避される。電源遮断動作が完了されたとき、前記リセット指示や割り込み要求に従って記憶回路の切換え指示データ及び低消費電力モードデータは既に変更されているので、電源遮断後は、それに従って即座に次の動作モードへの遷移が可能にされる。
本発明の更に具体的な形態として、前記記憶回路が保持する切換え指示データを入力して前記電源制御シーケンス回路が参照する切換え指示データバッファ(37)を更に有する。前記電源制御シーケンス回路は、前記動作電源の供給遮断を完了するのを待って前記切換え指示データバッファに対する保持データの更新を許可する。
本発明の更に具体的な形態として、前記内部回路は中央処理装置を有し、前記記憶回路は前記切換え指示データを出力するフリップフロップと、前記低消費電力モードデータを保持する低消費電力モードレジスタを有する。前記フリップフロップは、前記中央処理装置がスリープ命令を実行することによってセットされ、割り込みに応答してリセットされ、外部リセット要求に応答してリセットされ、セット状態で電源遮断を指示し、リセット状態で電源供給を指示し、前記フリップフロップの出力が切換え指示データとして前記切換え指示データバッファに供給される。前記低消費電力モードレジスタは前記CPUによってリード・ライトアクセスされ、低消費電力モードレジスタが保持する低消費電力モードデータが前記低消費電力モードデータバッファに供給される。
本発明の更に具体的な形態として、前記内部回路は夫々個別に動作電源の供給と遮断が可能にされた複数の電源領域(11,12,13)を有し、一の電源領域から他の電源領域への信号伝播経路には、上流側の電源領域における動作電源の遮断時に下流側の電源領域に至る信号伝播経路への出力を所定の論理値に固定する不定伝播防止回路(14,15)を有する。前記電源制御シーケンス回路は、前記記憶回路が保持する前記切換え指示データと前記低消費電力モードデータを参照して前記不定伝播防止回路による出力論理値の固定と解除の遷移制御を行う。
本発明の更に具体的な形態として、外部から供給される外部電源に基づいて前記内部回路に供給する動作電源を生成する電源回路を有し、前記電源回路は、前記電源領域毎に降圧回路を有し、前記降圧回路は、ドレイン電圧が参照電圧に一致するようにクランプMOSトランジスタ(M1)のコンダクタンスを負帰還制御して前記ドレイン電圧を前記参照電圧に等しい電圧にクランプするクランプ回路(OPA)と、クランプMOSトランジスタのドレインを選択的にグランド電位に導通させるディスチャージMOSトランジスタ(M3)と、前記クランプMOSトランジスタを選択的にオフ状態に制御するカットオフMOSトランジスタ(M2)とを有する。前記電源制御シーケンス回路は、前記切換え指示データを順に遅延した複数の信号論理演算結果に従って前記クランプMOSトランジスタ及びディスチャージMOSトランジスタのスイッチ制御タイミングを生成し、前記切換え指示データの動作電源供給遮断を指示する変化に対して、前記カットオフMOSトランジスタによって前記クランプMOSトランジスタをオフ状態にしてから前記ディスチャージMOSトランジスタをオン状態にして電源遮断を行なうスイッチ制御タイミングを生成する。電源遮断状態とは、例えば、前記のように、前記カットオフMOSトランジスタと前記ディスチャージMOSトランジスタとによって電源回路の出力を停止することである。
本発明の一つの具体的な形態として、前記半導体集積回路の外部から動作電源が投入されて安定するまでに、前記電源制御シーケンス回路は所定のプログラム実行状態もしくは所定の低消費電力モードデータに応ずる所定の低消費電力モードの状態に到達する。電源シーケンス制御回路は電源投入時に内部は不定にならないから、外部からのリセット指示があれば、それに応答して動作電源の遮断を解除するために必要な記憶回路の参照がいつまでも抑制される事態は生ぜず、電源投入によって半導体集積回路の内部を正常状態に遷移させることができる。
本発明の更に具体的な形態として、前記電源制御シーケンス回路(39A)は、前記所定のプログラム実行状態に到達するまで、前記内部回路から前記記憶回路に対する低消費電力モードデータの入力を非活性化する。動作電源の瞬間的な切断(瞬断)によって不安定になった内部回路が低消費電力モードデータを不定状態にすることによって前記電源制御シーケンス回路の状態が一意に定まらなくなるような状態を回避するのに役立つ。これは、電源投入時にリセットが指示されずに内部回路が不定な状態にされる場合にも電源制御シーケンス回路を介してプログラム実行状態もしくは所定の低消費電力モードに応じた電源供給状態に安定化させることが可能になる。
本発明の一つの具体的な形態として、前記内部回路は前記記憶回路に低消費電力モードデータを書き込み可能な中央処理装置(CPU)を有する。前記電源制御シーケンス回路(39A)は、前記中央処理装置が前記記憶回路にアクセス可能なアクティブモードにおいては前記記憶回路に対し、前記切換え指示データによる動作電源遮断指示の入力を活性化する。前記電源制御シーケンス回路は、前記中央処理装置が前記記憶回路にアクセス不可能なインアクティブモードにおいては前記記憶回路に対し、前記切換え指示データによる動作電源遮断解除指示の入力を活性化する。内部回路の不定な動作によって低消費電力モードが不所望に変更される虞を未然に防止することができる。
本発明の別の観点による係る半導体集積回路は、動作電源の供給と遮断が制御される内部回路と、動作モードに応じて前記内部回路に対する動作電源の供給と遮断を制御する電源制御回路とを有し、前記電源制御回路は、記憶回路及び電源制御シーケンス回路を有する。前記記憶回路は動作電源の供給と遮断の切換えを制御するための制御データを入力して保持し、保持された前記制御データは外部からのリセット指示に応答して初期化され、初期化された前記制御データは前記内部回路への動作電源の供給を指示する。前記電源制御シーケンス回路は、前記記憶回路が保持する前記制御データを参照して動作電源の遮断と供給の遷移制御を行う。前記半導体集積回路の外部から動作電源が投入されて安定するまでに、前記電源制御シーケンス回路は所定のプログラム実行状態もしくは所定の制御データが指示するのと同じ所定の低消費電力モードの状態に到達する。電源シーケンス制御回路は電源投入時に内部は不定にならないから、外部からのリセット指示があれば、それに応答して動作電源の遮断を解除するために必要な記憶回路の参照がいつまでも抑制される事態は生ぜず、電源投入によって半導体集積回路の内部を正常状態に遷移させることができる。
本発明の一つの具体的な形態として、前記電源制御シーケンス回路は、前記所定のプログラム実行状態もしくは低消費電力モードの状態に到達するまで、前記内部回路から前記記憶回路に対する前記制御データの入力を非活性化する。動作電源の瞬断によって不安定になった内部回路が低消費電力モードデータを不定状態にすることによって前記電源制御シーケンス回路の状態が一意に定まらなくなるような状態を回避するのに役立つ。これは、電源投入時にリセットが指示されずに内部回路が不定な状態にされる場合にも電源制御シーケンス回路を介してプログラム実行状態もしくは所定の低消費電力モードに応じた電源状態に安定化させることが可能になる。
本発明の更に別の観点による係る半導体集積回路は、動作電源の供給と遮断が制御される内部回路と、動作モードに応じて前記内部回路に対する動作電源の供給と遮断を制御する電源制御回路とを有し、前記電源制御回路は、記憶回路及び電源制御シーケンス回路を有する。前記記憶回路は動作電源の供給と遮断を切換え指示する切換え指示データと動作電源の遮断及び解除の動作モードを決める低消費電力モードデータを入力して保持し、保持された前記切換え指示データと前記低消費電力モードデータは外部からのリセット指示に応答して初期化され、初期化された前記切換え指示データと前記低消費電力モードデータは前記内部回路への動作電源の供給を指示する。前記電源制御シーケンス回路は、前記記憶回路が保持する前記切換え指示データと前記低消費電力モードデータを参照して動作電源の遮断と供給の遷移制御を行う。前記内部回路は前記記憶回路に低消費電力モードデータを書き込み可能な中央処理装置を有する。前記電源制御シーケンス回路は、前記中央処理装置が前記記憶回路にアクセス可能なアクティブモードにおいては前記記憶回路に対し、前記切換え指示データによる動作電源遮断指示の入力を活性化する。前記電源制御シーケンス回路は、前記中央処理装置が前記記憶回路にアクセス不可能なインアクティブモードにおいては前記記憶回路に対し、前記切換え指示データによる動作電源遮断解除指示の入力を活性化する。内部回路の不定な動作によって低消費電力モードが不所望に変更される虞を未然に防止することができる。
図1には本発明に係る半導体集積回路の一例であるマイクロコンピュータが示される。同図に示されるマイクロコンピュータ(MCU)1は、単結晶シリコンなどの1個の半導体基板に例えば相補型MOS集積回路の製造技術によって形成される。マイクロコンピュータ1は、動作電源の供給と遮断が制御される内部回路(COR)2、内部回路2に動作電源を供給する電源回路(POWS)3、マイクロコンピュータのリセットや低消費電力状態等を全体的に制御するシステム制御回路(SYSCNT)4を有する。前記内部回路2は、それぞれ個別に動作電源の供給と遮断が可能にされた複数の電源領域を有する。第1の電源領域には例えばROM等の第1回路(1stCT)11が形成される。第2の電源領域には、中央処理装置(CPU)、ダイレクトメモリアクセスコントローラ(DMAC)、割込みコントローラ(IRCNT)、バスコントローラ(BSCNT)、タイマなどの入出力制御回路、及びその他の周辺回路等がバス等で接続されたロジック回路(LOG)のような第2回路(2ndCT)12が形成される。第3の電源領域には例えばRAM等の第3回路(3rdCT)13が形成される。第1回路11及び第3回路13は第2回路12に含まれるCPUやDMACなどのバスマスタモジュールによってアクセスされる。
図2には低消費電力状態の具体例が示される。低消電力状態はCPUスリープモード、全モジュールクロックストップモード、ソフトウェアスタンバイモード、ディープソフトウェアスタンバイモード、ハードウェアスタンバイモードに大別される。
図4にはシステム制御回路4が例示される。システム制御回路4は、リセット信号生成回路31、外部入出力制御回路32、内部回路リセット信号生成回路33、発振制御回路34、及び電源制御回路(POWCNT)30を有する。リセット信号生成回路31は外部リセット端子PRESから入力されたリセット信号RESによる初期化指示に従って内部リセット制御信号res1〜res4を生成する。外部入出力制御回路32は内部リセット制御信号res1に応答して外部入力回路6及び外部出力回路5の動作を可能にする。内部回路リセット信号生成回路33は内部リセット制御信号res2に応答して内部回路制御信号28により内部回路2を初期化する。
図7にはソフトウェアスタンバイモードの遷移と割り込みによる解除の制御タイミングが例示される。時刻t0でソフトウェアスタンバイが発生(SSBY=1、DPSBY=0、スリープ命令実行)すると、それに従って電源制御シーケンス回路39は、クロック停止、不定伝播防止回路14の出力固定、第1回路11に対するφA1によるクランプMOSトランジスタM1のカットオフ、第1回路11に対するφB1によるディスチャージMOSトランジスタM3のターンオンを順次行って、第1回路11等に対する電源遮断を行ない、ソフトウェアスタンバイモードに遷移する。時刻t1に割り込み要求があると、ソフトウェアスタンバイ保持回路の35出力変化が電源制御状態バッファ37を介して電源制御シーケンス回路39に伝達され、電源制御レジスタバッファ38の制御データ(SSBY=1、DPSBY=0)に従って、クロック供給再開、第1回路11に対するφB1によるディスチャージMOSトランジスタM3のターンオフ、第1回路11に対するφA1によるクランプMOSトランジスタM1のターンオン、不定伝播防止回路14の出力固定解除を順次行って、ソフトウェアスタンバイモードが解除される。不定伝播防止回路14の出力固定解除は、動作電圧vdd1が動作保証電圧に到達したこと(H検知)を条件としている。
図13には電源制御回路30から見たマイクロコンピュータ1の状態遷移を示す。ここでは、/STBYはローイネーブルのハードウェアスタンバイ端子、/RESはローイネーブルのリセット端子を意味する。外部電源VCCが投入されたとき、電源制御状態バッファ37及び電源制御レジスタバッファ38の値はリセットの指示によっては一意に確定しない。更新許可信号41,42の影響を受けるからである。ここでは、電源投入時にハードウェアスタンバイモードが指示されていなければ、電源アクティブ状態又は電源インアクティブ状態を採る。特に、電源インアクティブ状態を採る場合には、電源制御シーケンス回路39は、外部電源VCCが投入されて安定するまでに、ソフトウェアスタンバイ、RAMを有効とするディープソフトウェアスタンバイ、又はRAMを無効とするディープソフトウェアスタンバイモードの状態に到達するように回路が構成されている。要するに、電源シーケンス制御回路39は、DPSBY,RAMCUTの各ビットが論理値0又は1の何れかで得られる内部状態に到達するように論理構成されている。例えば、図30において、外部電源VCCの投入によって電源制御シーケンス回路39がRAMを有効とするディープソフトウェアスタンバイモードに到達する場合、その後のリセット指示によって、電源アクティブ状態に遷移し、マイクロコンピュータ1はCPUによるプログラム実行可能な状態にされる。このように、電源シーケンス制御回路39は外部電源VCCの投入時に内部が不定にならないから、外部からのリセット指示があれば、それに応答して動作電源遮断を解除するために必要なソフトウェアスタンバイ保持回路35の参照がいつまでも抑制される事態は生ぜず、電源投入によって半導体集積回路の内部を正常状態に遷移させることができる。
図14には電源制御回路30Aの別の例が示される。図4の構成に対して、ソフトウェアスタンバイ遷移信号S_STBYの入力を選択的に無効なレベル(ディスエーブルレベル)に固定する信号固定回路60、ソフトウェアスタンバイ解除信号R_STBYの入力を選択的に無効なレベルに固定する信号固定回路61、電源制御レジスタ36のレジスタリード・ライト信号RR/Wの入力を選択的に無効なレベルに固定する信号固定回路62を配置した点が相違される。信号固定回路60,62は電源制御シーケンス回路39Aから出力される固定制御信号63によって入力の固定と解除が制御される。信号固定回路61は電源制御シーケンス回路39Aから出力される固定制御信号64によって入力の固定と解除が制御される。前記電源制御シーケンス回路39Aは、外部電源VCCが投入されて、図13で説明したようにソフトウェアスタンバイ、RAMを有効とするディープソフトウェアスタンバイ、又はRAMを無効とするディープソフトウェアスタンバイモードの状態に到達するまでの間、信号固定回路60〜62の出力を所定のレベルに固定する。例えば信号固定回路60、61は入力するソフトウェアスタンバイ遷移信号S_STBYを無効(非活性)に固定し、ソフトウェアスタンバイ解除信号S_STBYを無効(非活性)に固定し、レジスタリード・ライト信号RR/Wをリード指示に固定する。これにより、動作電源の瞬間的な切断(瞬断)によって不安定になった内部回路2が低消費電力モードデータを不定状態にしたりソフトウェアスタンバイ保持回路35がセット状態とリセット状態を繰り返したりすることによって、前記電源制御シーケンス回路39Aの状態が一意に定まらなくなるような状態を回避するのに役立つ。これは、電源投入時にリセットが指示されずに内部回路2が不定な状態にされる場合にも電源制御シーケンス回路39Aを介して所定のプログラム実行状態もしくは低消費電力モードに応じた電源状態に安定化させることを可能にする。
2 内部回路(COR)
3 電源回路(POWS)
4、4A システム制御回路(SYSCNT)
11 第1回路(1stCT)
12 第2回路(2ndCT)
13 第3回路(3rdCT)
5 外部出力回路(EXOUT)
6 外部入力回路(EXIN)
POUT 外部出力端子
PIN 外部入力端子
7 クロック発振器(OSC)
PCK 外部クロック端子PCK
PVCC 外部電源端子
VCC 外部電源電圧
vdd1、vdd2、vdd3 内部電源電圧
14,15 不定伝播防止回路
16 レベルダウンシフタ(LDS)
17 レベルアップシフタ(LUS)
PRES 外部リセット端子
RES 外部リセット信号
S_STBY ソフトウェアスタンバイ遷移信号
R_STBY ソフトウェアスタンバイ解除信号
RR/W レジスタリード・ライト信号
20 電源回路制御信号
21〜23出力固定制御信号
25 発振回路制御信号
26 外部出力制御信号
27 外部入力制御信号
28内部回路制御信号
29,29A 電源制御シーケンス回路
30 電源制御回路(POWCNT)
31 リセット信号生成回路
32 外部入出力制御回路
33 内部回路リセット信号生成回路
34 発振制御回路
35 ソフトウェアスタンバイ保持回路
36電源制御レジスタ(SBYCR、DPSBYCR)
37 電源制御状態バッファ
38 電源制御レジスタバッファ
39 電源制御シーケンス回路
41 電源制御状態バッファの更新許可信号
42 電源制御レジスタバッファの更新許可信号
51,52,53 降圧回路
OPA オペアンプ
M1 クランプMOSトランジスタ
M2 カットオフMOSトランジスタ
M3 ディスチャージMOSトランジスタ
φA1〜φA3、φB1〜φB3 電源制御信号
60〜62 信号固定回路
63,64 固定制御信号
Claims (11)
- 動作電源の供給と遮断が制御される内部回路と、動作モードに応じて前記内部回路に対する動作電源の供給と遮断を制御する電源制御回路とを有する半導体集積回路であって、
前記電源制御回路は、記憶回路及び電源制御シーケンス回路を有し、
前記記憶回路は動作電源の供給と遮断を切換え指示する切換え指示データと動作電源の遮断及び解除の動作モードを決める低消費電力モードデータを入力して保持し、保持された前記切換え指示データと前記低消費電力モードデータは外部からのリセット指示に応答して初期化され、初期化された前記切換え指示データと前記低消費電力モードデータは前記内部回路への動作電源の供給を指示し、
前記記憶回路が保持する低消費電力モードデータを入力して前記電源制御シーケンス回路が参照する低消費電力モードデータバッファを更に有し、
前記電源制御シーケンス回路は、前記記憶回路が保持する前記切換え指示データと前記低消費電力モードデータバッファ経由で前記低消費電力モードデータを参照して動作電源の遮断と供給の遷移制御を行い、前記低消費電力モードデータに応ずる動作電源の供給遮断状態において前記切換え指示データにより動作電源の供給遮断状態を解除するとき、動作電源を供給する遷移制御の完了後に、前記低消費電力モードデータバッファに保持する前記低消費電力モードデータを更新する、半導体集積回路。 - 前記記憶回路が保持する切換え指示データを入力して前記電源制御シーケンス回路が参照する切換え指示データバッファを更に有し、
前記電源制御シーケンス回路は、前記切換え指示バッファを経由した前記切換え指示データに応じて動作電源の供給遮断状態への遷移制御を開始したとき、動作電源の供給遮断を完了後に前記切換え指示データバッファに保持する前記切換え指示データを更新する請求項1記載の半導体集積回路。 - 前記内部回路は中央処理装置を有し、
前記記憶回路は前記切換え指示データを出力するフリップフロップと、前記低消費電力モードデータを保持する低消費電力モードレジスタを有し、
前記フリップフロップは、前記中央処理装置がスリープ命令を実行することによってセットされ、割り込みに応答してリセットされ、外部リセット要求に応答してリセットされ、セット状態で電源供給遮断を指示し、リセット状態で電源供給を指示し、前記フリップフロップの出力が切換え指示データとして前記切換え指示データバッファに供給され、
前記低消費電力モードレジスタは前記中央処理装置によってリード・ライトアクセスされ、低消費電力モードレジスタが保持する低消費電力モードデータが前記低消費電力モードデータバッファに供給される、請求項2記載の半導体集積回路。 - 前記内部回路は夫々個別に動作電源の供給と遮断が可能にされた複数の電源領域を有し、一の電源領域から他の電源領域への信号伝播経路には、上流側の電源領域における動作電源の遮断時に下流側の電源領域に至る信号伝播経路への出力を所定の論理値に固定する不定伝播防止回路を有し、
前記電源制御シーケンス回路は、前記記憶回路が保持する前記切換え指示データと前記低消費電力モードデータを参照して前記不定伝播防止回路による出力論理値の固定と解除の遷移制御を行う、請求項2記載の半導体集積回路。 - 前記電源制御シーケンス回路は、前記低消費電力モードデータに応ずる動作電源の供給遮断状態において切換え指示データにより動作電源の供給遮断状態を解除するとき、動作電源を供給する遷移制御を完了した後、不定伝播防止回路による出力論理値の固定解除を行い、前記固定解除完了後に低消費電力モードデータバッファに対する保持データの更新をする、請求項4記載の半導体集積回路。
- 外部から供給される外部電源に基づいて前記内部回路に供給する動作電源を生成する電源回路を有し、前記電源回路は、前記電源領域毎に降圧回路を有し、
前記降圧回路は、ドレイン電圧が参照電圧に一致するようにクランプMOSトランジスタのコンダクタンスを負帰還制御して前記ドレイン電圧を前記参照電圧に等しい電圧にクランプするクランプ回路と、クランプMOSトランジスタのドレインを選択的にグランド電位に導通させるディスチャージMOSトランジスタと、前記クランプMOSトランジスタを選択的にオフ状態に制御するカットオフMOSトランジスタとを有し、
前記電源制御シーケンス回路は、前記切換え指示データを順に遅延した複数の信号論理演算結果に従って前記クランプMOSトランジスタ及びディスチャージMOSトランジスタのスイッチ制御タイミングを生成し、前記切換え指示データの動作電源供給遮断を指示する変化に対して、前記カットオフMOSトランジスタによって前記クランプMOSトランジスタをオフ状態にしてから前記ディスチャージMOSトランジスタをオン状態にして電源遮断を行なうスイッチ制御タイミングを生成する請求項5記載の半導体集積回路。 - 前記半導体集積回路の外部から動作電源が投入されて安定するまでに、前記電源制御シーケンス回路は所定のプログラム実行状態もしくは所定の低消費電力モードデータに応ずる所定の低消費電力モードの状態に到達する、請求項2記載の半導体集積回路。
- 前記電源制御シーケンス回路は、前記所定のプログラム実行状態に到達するまで、前記内部回路から前記記憶回路に対する低消費電力モードデータの入力を非活性化する請求項7記載の半導体集積回路。
- 前記内部回路は前記記憶回路に低消費電力モードデータを書き込み可能な中央処理装置を有し、
前記電源制御シーケンス回路は、前記中央処理装置が前記記憶回路にアクセス可能なアクティブモードにおいては前記記憶回路に対し、前記切換え指示データによる動作電源遮断指示の入力を活性化し、
前記電源制御シーケンス回路は、前記中央処理装置が前記記憶回路にアクセス不可能なインアクティブモードにおいては前記記憶回路に対し、前記切換え指示データによる動作電源遮断解除指示の入力を活性化する、請求項2記載の半導体集積回路。 - 前記電源制御シーケンス回路は、前記インアクティブモードにおいて前記記憶回路に対する書き込みイネーブル信号を非活性にする請求項9記載の半導体集積回路。
- 動作電源の供給と遮断が制御される内部回路と、動作モードに応じて前記内部回路に対する動作電源の供給と遮断を制御する電源制御回路とを有する半導体集積回路であって、
前記電源制御回路は、記憶回路及び電源制御シーケンス回路を有し、
前記記憶回路は動作電源の供給と遮断の切換えを制御するための制御データを入力して保持し、
前記電源制御シーケンス回路は、前記記憶回路が保持する前記制御データを参照して動作電源の遮断と供給の遷移制御を行い、
前記半導体集積回路の外部から動作電源が投入されて安定するまでに、前記電源制御シーケンス回路は所定のプログラム実行状態もしくは所定の制御データが指示するのと同じ所定の動作電源が遮断された低消費電力モードの状態に到達し、電源制御シーケンス回路は、所定のプログラム実行状態もしくは低消費電力モードの状態に達成するまで、内部回路から記憶回路に対する制御データの入力を非活性化する半導体集積回路。
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