JP4494390B2 - チップ及びシステム - Google Patents

Description

本発明は、スリープモード機能を有する論理回路に関する。

マイクロプロセッサーのような大規模集積回路チップは、シーケンシャル論理回路のような回路を用い、多くの異なる論理機能を実施する。（本願明細書で用いられるように、「チップ」、又はダイの語は、半導体材料のような材料の断片を表し、集積回路又は集積回路の一部を含む。）チップ内の電力を節約することは、例えば、移動体向け又は他の比較的低電力環境において、ますます重要になってきている。残念ながら、集積回路が大規模化し、チップの高性能化が要求されるに従い、電力消費を低減することは一層困難になる。

本発明の目的は、電力低減機能を有する論理回路、及びそれら論理回路を有するコンピューターシステムを提供することである。

本発明は、スリープモードの間に、ロジックブロック内の少なくとも一部のゲートの入力をセット又はリセットし、全体の漏れを低減し得る。

本願発明の実施例は、添付の図面に例として図示されるが、これらに限定されない。また、複数の図面で、類似の参照符号を用い同様の要素を参照する。

本発明の実施例は、限定ではなく例として、添付の図面に説明される。図中の同じ参照符号は、同じ要素を表す。

図１は、本願明細書で開示されるいくつかの実施例による、スリープモード機能を有する論理回路のブロック図である。示されるように、リセット／セットラッチ回路１０２は、論理回路１０４内の論理回路と結合され、回路が動作中の場合は動作入力を供給し、及びスリープモード中の場合は知られているスリープモード状態に論理回路をセット又はリセットする。Ｓｌｅｅｐ Ｍｏｄｅ Ｅｎａｂｌｅ（スリープモードイネーブル）信号のアサートにより、スリープモードに入る。Ｓｌｅｅｐ Ｍｏｄｅ Ｅｎａｂｌｅ信号は、実際には、Ｌｏｗ及び／又はＨｉｇｈにアサートされ得る１つ以上の信号を有して良い。（セット又はリセットラッチは、アサートされた制御信号に応じて知られている論理値を出力する如何なるラッチ回路を有して良いことが理解される。標準的に、制御信号は、Ｒ又はＳ入力として表される。しかしながら、本願明細書では、Ｓｌｅｅｐ Ｍｏｄｅ Ｅｎａｂｌｅ信号として表される。）

スリープモードに入ると、論理回路が消費する全体の漏れ電力を低減するよう、論理回路への入力はセット又はリセットされる。論理回路は、動作していなくても種々の量の漏れ電力を消費し得る多数のゲート（例えば、ＮＡＮＤ、ＮＯＲ）を有し得る。例えば、入力が全てＨｉｇｈであるｎ入力のＮＡＮＤゲート（例えば、ＰＭＯＳ素子で実施される）は、入力が全てＬｏｗである場合より（例えば約１０倍）少ない漏れを有し得る。従って、スリープモードの間、このようなＮＡＮＤゲートの入力をＨｉｇｈにセットすることが望ましい。反対に、他のゲート（例えば、ｎ入力ＰＭＯＳ ＮＯＲゲート）は、入力が全てＬｏｗである場合に少ない漏れを有し得る。従って、このようなゲートでは、入力をＬｏｗにリセットすることが望ましい。（「ＰＭＯＳトランジスター」の語は、Ｐ型金属酸化膜半導体電界効果トランジスターを表す。同様に、「ＮＭＯＳトランジスター」の語は、Ｎ型金属酸化膜半導体電界効果トランジスターを表す。「トランジスター」、「ＭＯＳトランジスター」、「ＮＭＯＳトランジスター」、又は「ＰＭＯＳトランジスター」の語が用いられる場合、それらの利用の性質に関し特に断り又は指示のない限り、それらは典型的な方法で利用されることが理解される。それらは、異なるＶＴ及び酸化膜厚等を有する種々の異なるＭＯＳ素子を包含する。更に、ＭＯＳ又は同様ものとして特に示されない限り、トランジスターの語は、他の適切な種類のトランジスター、例えば接合電界効果トランジスター、バイポーラ接合トランジスター、及び種々の種類の３次元トランジスター、現在知られている又は未だ開発されていないものを包含する。）
スリープモードの間に、ロジックブロック１０４内の全てのゲートの入力をセット又はリセットすることは不可能であり得る。しかし、少なくとも一部はセット／リセットされ、全体の漏れを低減し得る。いくつかの実施例では、例えば設計段階の間、接続形態及び／又は回路形式は、例えばドモルガンの定理を用いＮＡＮＤゲートをＮＯＲゲートに又は逆に置き換え、変更され得る。従って、スリープモードでは、可能な入力組合せが与えられると、更に低い漏れが達成され得る。リセット／セットラッチ回路１０２は、全て、ロジックブロック１０４の「前」に示される。しかしながら、いくつかの実施例では、リセット及びセット回路はまた（又は別に）、ロジックブロック１０４内に配置され、場合により良好な漏れの低減を達成するため、より多くのゲート入力を適切にセット又はリセットさせて良い。

ロジックブロック１０４が動作する場合（スリープモードではない）、「Ｓｌｅｅｐ Ｍｏｄｅ Ｅｎａｂｌｅ」信号は、非アサートされる。そしてＲ／Ｓラッチ１０２は、通常のラッチとして動作し、入力データをロジックブロック１０４へ結合する。反対に、スリープモードの開始時に、「Ｓｌｅｅｐ Ｍｏｄｅ Ｅｎａｂｌｅ」信号はアサートされ、セット／リセットラッチ１０２に、論理回路入力をセット又はリセットさせる。そして、それら入力を漏れ低減状態にする。いくつかの実施例では、非破壊的リセット及び／又はセットラッチ回路（いくつかの実施例の場合に関し以下に開示される）が利用され、ロジックブロック１０４がスリープモードから出ると、セット／リセット回路１０２は、論理回路入力をスリープモード開始時時の動作状態に戻し得る。

図２Ａは、以上に議論された、いくつかのセットラッチ回路を実施するために利用され得る従来の破壊的セットラッチ２００を示す。セットラッチ２００は、インバーター２０２、２０８、及び２１２、パスゲート２０４、トライステートインバーター２０６、及びＮＭＯＳトランジスター２１０を有し、これらは示されるように結合されている。回路がスリープモードでない場合（Ｓｌｅｅｐ Ｍｏｄｅ Ｅｎａｂｌｅ信号が非アサート、Ｌｏｗの場合）、回路はラッチとして動作する。クロック（Ｃｌｋ）がＨｉｇｈの場合、パスゲート２０４は、オンに切り替わる（入力（Ｉｎ）値を「Ｌａｔｃｈ Ｄａｔａ（ラッチデータ）」端子に渡し、そしてトライステートインバーター２０６は、トライステートモードになる（Ｌａｔｃｈ Ｄａｔａ端子の値を変化させる））。逆に、クロックがＬｏｗの場合、パスゲート２０４はオフに切り替わり、そしてトライステートインバーター２０６はオンに切り替わり、インバーターとして動作し、Ｌａｔｃｈ Ｄａｔａ端子の値をホールド（又はラッチ）する。従って、ＨｉｇｈからＬｏｗへクロックが遷移すると、入力（Ｉｎ）値は、Ｌａｔｃｈ Ｄａｔａ端子に「ラッチ」される。ラッチ出力（Ｏｕｔｐｕｔ）は、Ｌａｔｃｈ Ｄａｔａ端子で値をバッファ且つ反転するインバーター２１２の出力に現れる。スリープモードに入ると、Ｓｌｅｅｐ Ｍｏｄｅ Ｅｎａｂｌｅ入力はアサートし（Ｈｉｇｈになり）、Ｌａｔｃｈ Ｄａｔａ端子をＬｏｗに変化させ、及びラッチ出力（Ｏｕｔ）をＨｉｇｈ（又はセット）に変化させる。（留意すべき点は、インバーター２１２は、標準的に、出力信号を駆動するのに十分な程度に、他のインバーターより適切に大きいということである。同様に、例えばスリープモードの間にクロックが非アクティベートされるような、トライステートインバーター２０６の動作に従い、トランジスター２１０は、スリープモードに入った時、Ｌａｔｃｈ Ｄａｔａ端子を引き下げるために十分である。）

図２Ｂは、リセット／セット回路１０２内の１つ以上のリセット回路を実施するために適する従来のリセットラッチ回路２０１を示す。リセットラッチ２０１は、以下の点を除いてセットラッチ２００と同様である。つまり、リセットラッチ２０１は、Ｌａｔｃｈ Ｄａｔａ端子をＬｏｗ基準（例えば、接地）の代わりにＨｉｇｈ電源（例えば、ＶＣＣ）と結合する、ＰＭＯＳトランジスター２１４を（ＮＭＯＳトランジスター２１０の代わりに）有する。従って、リセット回路では、Ｓｌｅｅｐ Ｍｏｄｅ Ｅｎａｂｌｅ信号は、Ｌｏｗの場合にアサートされ、スリープモードに入った場合、Ｌａｔｃｈ Ｄａｔａ端子をＨｉｇｈに変化させ、そして出力をＬｏｗ（又はリセット）に変化させる。

図３は、いくつかの実施例による、本発明の非破壊的セットラッチ回路３００を示す。セットラッチ３００は、例えば、セット／リセット回路１０２内の１つ以上のセット回路のために利用されて良い。いくつかの実施例では、セットラッチ３００は、スリープモードに入った時にＬａｔｃｈ Ｄａｔａ端子の値を失わないので、望ましい。セットラッチ３００は、一般に、以下の点を除いてセットラッチ２００と同様である。つまり、セットラッチ３００は、トランジスター２１０及び出力インバーター２１２の代わりにＮＡＮＤゲート３１２を有する。スリープモードは、Ｓｌｅｅｐ Ｍｏｄｅ Ｅｎａｂｌｅ信号をアサート（Ｌｏｗ）することにより開始する。Ｓｌｅｅｐ Ｍｏｄｅ Ｅｎａｂｌｅ信号は、Ｌａｔｃｈ Ｄａｔａ端子の値に関わらず、ＮＡＮＤゲート３１２の出力をＨｉｇｈに変化する。一方、Ｓｌｅｅｐ Ｍｏｄｅ Ｅｎａｂｌｅ信号が非アサート（Ｈｉｇｈ）されている場合、回路はラッチとして動作する。（留意すべき点は、図示された実施例では、スリープモードの間、クロックはＬｏｗに保たれ、Ｌａｔｃｈ Ｄａｔａ端子の値を維持することである。他の実施例では、これは同一でなくても良く又は必要でない。）

図４は、いくつかの実施例による、本発明の非破壊的リセットラッチ回路４００を示す。リセットラッチ４００は、例えば、セット／リセット回路１０２内の１つ以上のリセット回路のために利用されて良い。いくつかの実施例では、リセットラッチ４００は、スリープモードに入った時にＬａｔｃｈ Ｄａｔａ端子の値を失わないので、望ましい。リセットラッチ４００は、一般に、以下の点を除いてリセットラッチ２０１と同様である。つまり、リセットラッチ４００は、スリープモード、プルアップトランジスター２１４及び出力インバーター２１２の代わりにＮＯＲゲート４１２を有する。スリープモードは、Ｓｌｅｅｐ Ｍｏｄｅ Ｅｎａｂｌｅ信号をアサート（Ｈｉｇｈ）することにより開始する。Ｓｌｅｅｐ Ｍｏｄｅ Ｅｎａｂｌｅ信号は、Ｌａｔｃｈ Ｄａｔａ端子の値に関わらず、ＮＯＲゲート４１２の出力をＬｏｗに変化する。一方、Ｓｌｅｅｐ Ｍｏｄｅ Ｅｎａｂｌｅ信号が非アサート（Ｌｏｗ）されている場合、回路はラッチとして動作する。（再び、留意すべき点は、図示された実施例では、スリープモードの間、クロックはＬｏｗに保たれ、Ｌａｔｃｈ Ｄａｔａ端子の値を維持することである。他の実施例では、これは同一でなくても良く又は必要でない。）

図５Ａ及び図５Ｂは、本発明の非破壊的セットラッチ５００（図５Ａ）及びいくつかの実施例により動作を説明する対応するタイミング図（図５Ｂ）を示す。セットラッチ５００は、以下の点を除いてセットラッチ２００と同様である。つまり、セットラッチ５００は、（相互に結合されたＮＯＲゲート５０４及び５０６から形成される）リストア回路を有し、スリープモードの間、Ｌａｔｃｈ Ｄａｔａ端子の値を保持する。（本願明細書で用いられるように、リストア回路は、ゲート及び／又は他の素子の如何なる適切な組合せを有し、スリープモードの間、Ｌａｔｃｈ Ｄａｔａ端子からの値を格納し、そしてスリープモードから出る時、Ｌａｔｃｈ Ｄａｔａ端子へ値を戻して良い。）ラッチ回路５００はまた、トランジスター５０２を有し、スリープモードの間、トライステートインバーター２０６への電源基準（ＶＣＣ）を制御しディスエーブルする。この実施例では、インバーター２１２は、（セットラッチ３００と同様に）ＮＡＮＤゲートの代わりに出力駆動ゲートとして利用され、例えばより大きい出力駆動能力が要求されるいくつかの用途に、より適合させ得ることが理解される。

セットラッチ５００がラッチモードで動作する場合（スリープモードではない）、Ｒｅｓｔｏｒｅ Ｓｌｅｅｐ Ｍｏｄｅ Ｅｎａｂｌｅ信号は、非アサートされる（ＲｅｓｔｏｒｅはＨｉｇｈ、Ｓｌｅｅｐ Ｍｏｄｅ ＥｎａｂｌｅはＬｏｗである）。Ｓｌｅｅｐ Ｍｏｄｅ Ｅｎａｂｌｅ信号が非アサート（Ｌｏｗ）されると、トランジスター２１０はオフに切り替わり（Ｌａｔｃｈ Ｄａｔａ端子に入力Ｉｎ値を伝達させる）、同時にトランジスター５０２はオンに切り替わり、トライステートインバーター２０６をオンに切り替える。非アサート（Ｈｉｇｈ）されているＲｅｓｔｏｒｅ信号は、ＮＯＲゲート５０６の出力をＬｏｗにし、そしてＮＯＲゲート５０４を入力としてＳｔａｔｅ値を有するインバーターとして動作させる。従って、スリープモードでない場合、ラッチ回路５００は、基本的にラッチ回路２００がスリープモードでない場合のラッチ回路２００と同様に動作する。

図５Ｂから分かるように、スリープモードに入ると、Ｒｅｓｔｏｒｅ信号はアサート（Ｌｏｗ）される。これは、Ｌａｔｃｈ Ｄａｔａ端子の値をリストア回路（相互に結合されたＮＯＲゲート５０４、５０６）に格納させる。次に、Ｓｌｅｅｐ Ｍｏｄｅ Ｅｎａｂｌｅ信号がアサート（Ｈｉｇｈ）され、トライステートインバーター２０６をオフに切り替え、そしてＯｕｔｐｕｔをＨｉｇｈに「セット」することにより、Ｌａｔｃｈ Ｄａｔａ端子を引き下げる。

ラッチ５００がスリープモードから出ると、Ｓｌｅｅｐ Ｍｏｄｅ Ｅｎａｂｌｅ信号は、非アサート（Ｌｏｗ）され、トライステートインバーター２０６をオンに切り替え、同時にＬａｔｃｈ Ｄａｔａ端子の値をスリープモードの開始時の値にすることにより、トランジスター２１０をオフに切り替える。Ｒｅｓｔｏｒｅ信号は、次に非アサート（Ｈｉｇｈ）され、そして回路は再び（Ｃｌｋ信号に従い）ラッチとして機能し得る。

図６Ａ及び図６Ｂは、本発明の非破壊的リセットラッチ６００（図６Ａ）及びいくつかの実施例により動作を説明する対応するタイミング図（図６Ｂ）を示す。非破壊的リセットラッチ６００は、以下の点を除いてセットラッチ５００と同様である。非破壊的リセットラッチ６００は、リセットラッチであり、スリープモードが開始すると、ＯｕｔｐｕｔはＨｉｇｈの代わりにＬｏｗになる。更に、非破壊的リセットラッチ６００のリストア回路は、相互接続されたＮＡＮＤゲート６０４、６０６（ＮＯＲゲートではない）から形成される。非破壊的リセットラッチ６００のスリープモードトランジスター２１４は、ＮＭＯＳ素子ではなくＰＭＯＳ素子であり、そして電源基準トランジスター６０２は、ＮＭＯＳ素子であり、ＰＭＯＳ素子をＶＣＣ電源と結合するのではなく、接地基準をトライステートインバーター２０６に制御して結合する。従って、Ｓｌｅｅｐ Ｍｏｄｅ Ｅｎａｂｌｅ信号は、Ｈｉｇｈの時、非アサートされ、Ｒｅｓｔｏｒｅ信号はＬｏｗの時、非アサートされる。

従って、図６Ｂのタイミング図に示されるように、Ｓｌｅｅｐ Ｍｏｄｅ Ｅｎａｂｌｅ信号が非アサート（Ｈｉｇｈ）され、Ｒｅｓｔｏｒｅ信号が非アサート（Ｌｏｗ）されると、ラッチ６００は、ラッチとして動作する。スリープモードに入ると、Ｒｅｓｔｏｒｅ信号はアサート（Ｈｉｇｈ）され、リストア回路（ＮＡＮＤゲート６０４、６０６）内のＬａｔｃｈ Ｄａｔａ端子に値を格納する。そして、Ｓｌｅｅｐ Ｍｏｄｅ Ｅｎａｂｌｅ信号は、実質的にアサート（Ｌｏｗ）され、スリープモードに入り、ＯｕｔｐｕｔをＬｏｗにする。スリープモードを出ると、Ｓｌｅｅｐ Ｍｏｄｅ Ｅｎａｂｌｅ信号が非アサート（Ｈｉｇｈ）され、Ｒｅｓｔｏｒｅ信号が次に非アサート（Ｌｏｗ）され、Ｌａｔｃｈ Ｄａｔａ端子をスリープモード開始時の値にする。

図７は、コンピューターシステムのある例を示す。図示されたシステムは、一般にプロセッサー７０２を有する。プロセッサー７０２は、電源７０４、無線インターフェース７０６、及びメモリー７０８と結合される。プロセッサー７０２は、電源７０４と結合され、動作中に電源７０４から電力を受信する。無線インターフェース７０６は、アンテナ４１０と結合され、無線インターフェースチップ７０６を通じ、プロセッサーを無線ネットワーク（示されない）と通信接続する。マイクロプロセッサー７０２は、以上に記載された実施例による、電力低減ロジックブロック１００を有する。電力低減ロジックブロック１００は、スリープモードの間、知られている電力低減状態に入るよう制御される種々の論理回路を有する。

留意すべき点は、図示されたシステムが、異なる形式で実施され得ることである。つまり、図示されたシステムは、単一のチップモジュール、回路基板、又は複数の回路基板を有する筐体に実装され得る。同様に、図示されたシステムは、１つ以上の完全なコンピューターを構成し得る。又は、代案として、図示されたシステムは、計算システム内で利用される構成要素を構成し得る。

本願発明は、説明された実施例に制限されないが、請求の範囲の精神と範囲に含まれる変更及び代替と共に実施され得る。例えば、本願発明は、全ての種類の半導体集積回路（ＩＣ）チップを有する利用に適用可能であることが明らかである。これらＩＣチップの例は、プロセッサー、コントローラー、チップセット部品、プログラム可能なロジックアレイ（ＰＬＡ）、メモリーチップ、ネットワークチップ、等を包含するが、これに制限されない。

更に、例として大きさ／型／値／範囲が与えられ得るが、本願発明はこれらに制限されないことが明らかである。製造技術（例えば、フォトリソグラフィ）は、時間の経過と共に進歩するので、より小型の装置が製造され得る。更に、よく知られているＩＣチップ及び他の部品への電源／接地接続は、図及び説明の簡略化のため、及び本願発明の不明瞭化を回避するため、図中に示される場合も示されない場合もある。更に、構成は、本願発明を不明瞭にするのを避けるため、また、そのようなブロック図の構成の実装に関する詳細事項は本願発明が実施されるべきプラットフォームに大きく依存するという事実から、ブロック図の形式で示されない。つまりこのような詳細事項は、当業者には明らかである。詳細事項（例えば、回路）は、本願発明の実施例の説明を目的として説明されたが、当業者には、本願発明は、これら詳細事項を用いず実施され得ること、又はこれら詳細事項の変形を用いて実施され得ることが明らかである。従って、本願明細書の記載は説明であり、制限ではない。

いくつかの実施例による、電力低減スリープモード機能を有する論理回路のブロック図である。 従来のセットラッチ回路の図である。 従来のリセットラッチ回路の図である。 いくつかの実施例による、非破壊セットラッチの図である。 いくつかの実施例による、非破壊リセットラッチの図である。 いくつかの実施例による、非破壊セットラッチの図である。 いくつかの実施例による、図５Ａの回路の動作を説明するタイミング図である。 いくつかの実施例による、非破壊リセットラッチの図である。 いくつかの実施例による、図６Ａの回路の動作を説明するタイミング図である。 いくつかの実施例による、少なくとも１つの電力低減機能を有する論理回路を有するコンピューターシステムのブロック図である。

符号の説明

１００ 電力低減ロジック
１０２ リセット／セットロジック
１０４ ロジック
７０２ マイクロプロセッサー
７０４ 電源
７０６ 無線インターフェース
７０８ メモリー

Claims (10)

1. チップであって、
   ゲート入力を備えた複数のゲートを有する論理回路、及び
   前記論理回路のゲート入力と結合されたラッチ出力、ラッチ入力、該ラッチ入力と結合されたラッチデータ端子、及び該ラッチデータ端子の値を格納するリストア回路を有し、動作モードの場合に該ラッチデータ端子の値を該ラッチ出力に供給し、スリープモード中に前記ラッチデータ端子の値にかかわらず所定の値を該ラッチ出力に出力する１又は複数のラッチ回路、
   を有するチップ。
2. 前記ラッチ回路は、
   前記ラッチ入力と前記ラッチデータ端子との間に結合されたパスゲート、
   前記ラッチデータ端子と前記リストア回路との間に結合され、クロックにより制御されるトライステートインバーター、
   を更に有し、
   前記リストア回路は、
   前記ラッチデータ端子に結合された第１の入力、スリープモードイネーブル端子と結合された第２の入力及びラッチ出力端子と結合された出力を有するＮＡＮＤ又はＮＯＲゲート、
   を有する、
   ことを特徴とする請求項１記載のチップ。
3. 前記トライステートインバーターは、前記ラッチデータ端子と結合され、スリープモードに入った場合にディスエーブルされる、請求項２記載のチップ。
4. 前記ラッチ回路は、スリープモードでない場合に、前記トライステートインバーターに電源を供給し、スリープモード中に前記電源を供給しないよう制御する第１のトランジスターを更に有する、請求項３記載のチップ。
5. 前記リストア回路は、インバーターを有する、請求項４記載のチップ。
6. 前記リストア回路は、ＮＯＲゲートの対を有する、請求項４記載のチップ。
7. 前記ラッチ回路は、低位電力基準及び前記ラッチデータ端子の間に結合され、スリープモードに入った場合に前記ラッチデータ端子を低位状態に引き下げる第２のトランジスターを更に有するセットラッチ回路である、請求項６記載のチップ。
8. 前記リストア回路は、ＮＡＮＤゲートの対を有する、請求項４記載のチップ。
9. 前記ラッチ回路は、高位電力基準及び前記ラッチデータ端子の間に結合され、スリープモードに入った場合に前記ラッチデータ端子を高位状態に引き上げる第３のトランジスターを更に有するリセットラッチ回路である、請求項８記載のチップ。
10. システムであって、
    （ａ）（ｉ）ゲート入力を備えた複数のゲートを有する論理回路、及び
    （ｉｉ）該論理回路のゲート入力と結合されたラッチ出力、ラッチ入力、該ラッチ入力と結合されたラッチデータ端子、及び該ラッチデータ端子の値を格納するリストア回路を有し、動作モードの場合に該ラッチデータ端子の値をラッチ出力に供給し、スリープモード中に前記ラッチデータ端子の値にかかわらず所定の値を該ラッチ出力に出力する１又は複数のラッチ回路、
    を有するマイクロプロセッサー、
    （ｂ）アンテナ、並びに
    （ｃ）前記マイクロプロセッサー及び前記アンテナと結合され、前記マイクロプロセッサーを無線ネットワークと通信接続する無線インターフェース、
    を有するシステム。

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