KR100539254B1

KR100539254B1 - 테스트용 스캔 체인을 이용한 반도체 장치의 슬립모드에서의 데이터 보존 회로 및 그 보존 방법

Info

Publication number: KR100539254B1
Application number: KR10-2004-0017161A
Authority: KR
Inventors: 최진혁; 방삼룡
Original assignee: 삼성전자주식회사
Priority date: 2004-03-13
Filing date: 2004-03-13
Publication date: 2005-12-27
Also published as: TWI294626B; TW200531074A; KR20050091970A; US7376039B2; US20050202855A1

Abstract

테스트용 스캔 체인을 이용한 반도체 장치의 슬립 모드에서의 데이터 보존 회로 및 그 보존 방법이 개시된다. 본 발명에 의한 반도체 장치의 슬립 모드에서의 데이터 보존 회로는 슬립 모드 제어부와 스캔 체인부를 구비하는 것을 특징으로 한다. 슬립 모드 제어부는 외부로부터 수신되는 테스트 제어 신호와 슬립 모드 제어 신호 중 어느 하나에 응답하여 스캔 제어 신호와 스캔 클럭 신호를 출력하고, 출력 데이터 신호를 수신할 때 출력 데이터 신호를 메모리에 저장하고, 테스트 패턴 데이터 신호를 수신할 때 테스트 패턴 데이터 신호를 스캔 데이터 신호로서 출력한다. 스캔 체인부는 스캔 제어 신호와 스캔 클럭 신호에 응답하여, 내부에 저장된 노말 데이터 신호를 출력 데이터 신호로서 슬립 모드 제어부에 출력하거나 또는 스캔 데이터 신호를 수신하여 조합 회로부에 출력한다. 본 발명에 의한 반도체 장치의 슬립 모드에서의 데이터 보존 회로 및 그 보존 방법은 슬립 모드에서 데이터의 손실을 막고, 대기 상태에서의 소모 전력을 감소시킬 수 있는 장점이 있다.

Description

테스트용 스캔 체인을 이용한 반도체 장치의 슬립 모드에서의 데이터 보존 회로 및 그 보존 방법{Circuit and method for preserving data in sleep mode of a semiconductor device using scan chain used for test}

본 발명은 반도체 장치에 관한 것으로서, 특히, 반도체 장치의 슬립 모드 제어에 관한 것이다.

일반적으로, 반도체 장치는 슬립 모드로의 전환 기능을 포함한다. 반도체 장치의 소모 전력을 줄이기 위해, 제어 시스템이 오랜 시간 동안 동작하지 않을 것으로 예상되는 반도체 칩에 제어 신호를 인가하여, 상기 반도체 장치가 슬립 모드로 전환하도록 한다. 슬립 모드는 스탠바이(standby) 모드, 스톱(stop) 모드, 파워 다운(power down) 모드 등으로 불려지기도 하며, 각 모드들에서 상기 반도체 장치에 인가되는 전원 전압의 크기는 약간씩 다를 수도 있다. 반도체 자치의 이러한 슬립 모드로의 전환 기능은 상기 반도체 장치가 휴대용 기기에서 사용될 때 상기 휴대용 기기의 소모 전력을 줄이는데 매우 큰 영향을 미친다. 슬립 모드로의 전환 기능을 가지는 종래의 반도체 장치의 일례는 미국 특허 제6,137,744호에 기재되어 있다.

한편, 슬립 모드로 전환한 반도체 장치는 필요에 따라 다시 동작 모드로 전환할 수 있다. 슬립 모드에서 다시 동작 모드로 전환할 때, 반도체 장치는 슬립 모드로 전환되기 이전의 상태로 복귀하여 다시 정상적으로 동작할 수 있어야 한다. 일반적으로 반도체 장치가 노말(normal) 동작을 수행하는 동안 내부의 조합 회로들에서 발생되는 데이터들은 내부의 플립플롭들과 같은 임시 기억 장소에 저장된다. 그러나 슬립 모드로 전환할 때 반도체 장치 내부의 대부분의 회로들에 공급되는 전원이 차단되므로, 상기 플립 플롭들에 저장된 데이터들이 손실된다. 그 결과 상기 반도체 장치가 슬립 모드에서 다시 노말 동작 모드로 전환할 때 슬립 모드 이전의 상태로 복귀하지 못하고 오동작할 가능성이 있다.

이러한 문제점은 상기 반도체 장치가 슬립 모드로 전환하더라도 상기 플립 플롭들이 슬립 모드로 전환하지 않도록 하면 해결될 수 있다. 그러나, 이러한 방식은 상기 반도체 장치의 대기 상태에서의 소모 전력을 줄이는데 제한을 줄 수 있다. 또, 상기 데이터의 손실을 막고, 상기 반도체 장치의 대기 상태에서의 소모 전력을 줄이기 위해, 슬립 모드 진입시 상기 반도체 장치가 상기 데이터를 별도의 저장 공간에 저장한 후, 슬립 모드로 전환 할 수도 있다. 그러나, 이 경우 상기 반도체 장치가 상기 데이터를 저장하기 위한 추가의 회로들, 예를 들어, 상기 데이터를 메모리 등의 저장 공간으로 이동시키는 패스(path)를 형성하는 회로들을 더 구비해야 하므로, 상기 반도체 장치의 제조 비용이 증가된다.

본 발명이 이루고자하는 기술적 과제는, 테스트용 스캔 체인을 이용하여 내부 회로에서 발생된 데이터들을 저장한 후 슬립 모드로 전환함으로써, 데이터의 손실을 막고 대기 상태에서의 소모 전력을 감소시키는 데이터 보존 회로를 제공하는데 있다.

본 발명이 이루고자하는 다른 기술적 과제는, 테스트용 스캔 체인을 이용하여 내부 회로에서 발생된 데이터들을 저장한 후 슬립 모드로 전환함으로써, 데이터의 손실을 막고 대기 상태에서의 소모 전력을 감소시키는 데이터 보존 방법을 제공하는데 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 반도체 장치의 슬립 모드에서의 데이터 보존 회로는 슬립 모드 제어부와 스캔 체인부를 구비하는 것을 특징으로 한다. 슬립 모드 제어부는 외부로부터 수신되는 테스트 제어 신호와 슬립 모드 제어 신호 중 어느 하나에 응답하여 스캔 제어 신호와 스캔 클럭 신호를 출력하고, 출력 데이터 신호를 수신할 때 출력 데이터 신호를 메모리에 저장하고, 테스트 패턴 데이터 신호를 수신할 때 테스트 패턴 데이터 신호를 스캔 데이터 신호로서 출력한다. 스캔 체인부는 스캔 제어 신호와 스캔 클럭 신호에 응답하여, 내부에 저장된 노말 데이터 신호를 출력 데이터 신호로서 슬립 모드 제어부에 출력하거나 또는 스캔 데이터 신호를 수신하여 조합 회로부에 출력한다.

상기 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 반도체 장치의 슬립 모드에서의 데이터 보존 회로는 슬립 모드 제어부, 제1 스캔 체인부, 제2 스캔 체인부들을 구비하는 것을 특징으로 한다. 슬립 모드 제어부는 외부로부터 수신되는 테스트 제어 신호와 슬립 모드 제어 신호 중 어느 하나에 응답하여 스캔 제어 신호와 스캔 클럭 신호를 출력하고, 제1 출력 데이터 신호를 수신할 때 제1 출력 데이터 신호를 메모리에 저장하고, 제1 테스트 패턴 데이터 신호를 수신할 때 제1 테스트 패턴 데이터 신호를 스캔 데이터 신호로서 출력한다. 제1 스캔 체인부는 스캔 제어 신호와 스캔 클럭 신호에 응답하여, 내부에 저장된 제1 노말 데이터 신호를 제1 출력 데이터 신호로서 슬립 모드 제어부에 출력하거나 또는 스캔 데이터 신호를 수신하여 제1 조합 회로부에 출력한다. 제2 스캔 체인부들은 테스트 제어 신호와 외부 클럭 신호에 응답하여 제2 내지 제J(J는 정수) 테스트 패턴 데이터 신호들을 저장하고, 저장된 제2 내지 제J 테스트 패턴 데이터 신호들 제2 조합 회로부들에 각각 출력하고, 제2 조합 회로부들로부터 각각 수신되는 테스트 결과 데이터 신호들을 출력 패드들을 통하여 외부에 각각 출력한다.

상기 다른 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 반도체 장치의 슬립 모드에서의 데이터 보존 방법은, (a) 슬립 모드 제어 신호가 인에이블될 때, 데이터 보존 회로가 스캔 체인부로부터 수신되는 데이터 신호들을 메모리에 저장하는 단계; (b) 상기 데이터 신호들이 모두 상기 메모리에 저장되면, 상기 데이터 보존 회로가 상기 스캔 체인부와 조합 회로부에 그라운드 전압의 공급을 정지하는 단계; (c) 상기 슬립 모드 제어 신호가 디세이블될 때, 상기 데이터 보존 회로가 상기 스캔 체인부와 상기 조합 회로부에 상기 그라운드 전압을 다시 공급하는 단계; 및 (d) 상기 (c) 단계 이 후, 상기 데이터 보존 회로가 상기 메모리에 저장된 상기 데이터 신호들을 독출하여, 상기 스캔 체인부에 출력하는 단계를 포함하는 것을 특징으로 한다.

상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 반도체 장치의 슬립 모드에서의 데이터 보존 방법은, (a) 슬립 모드 제어 신호가 인에이블될 때, 데이터 보존 회로가 제1 스캔 체인 회로부들과 제1 조합 회로부들에 그라운드 전압의 공급을 정지하는 단계; (b) 슬립 모드 제어 신호가 인에이블될 때, 상기 데이터 보존 회로가 제2 스캔 체인부로부터 수신되는 데이터 신호들을 메모리에 저장하는 단계; (c) 상기 데이터 신호들이 모두 상기 메모리에 저장되면, 상기 데이터 보존 회로가 상기 제2 스캔 체인부와 제2 조합 회로부에 그라운드 전압의 공급을 정지하는 단계; (d) 상기 슬립 모드 제어 신호가 디세이블될 때, 상기 데이터 보존 회로가 상기 제1 및 제2 스캔 체인부들과 상기 제1 및 제2 조합 회로부들에 상기 그라운드 전압을 다시 공급하는 단계; 및 (e) 상기 (d) 단계 이 후, 상기 데이터 보존 회로가 상기 메모리에 저장된 상기 데이터 신호들을 독출하여, 상기 제2 스캔 체인부에 출력하는 단계를 포함하는 것을 특징으로 한다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 1은 본 발명의 일실시예에 따른 슬립 모드에서의 데이터 보존 회로를 포함하는 반도체 장치를 나타내는 블록도이다. 도 1을 참고하면, 상기 반도체 장치(100)는 데이터 보존 회로(110), 조합 회로부(120), 및 메모리(130)를 포함한다. 상기 반도체 장치(100)는 추가의 회로들을 더 포함할 수 있지만, 상기 추가의 회로들은 도면의 간략화를 위해 생략된다.

상기 데이터 보존 회로(110), 상기 조합 회로부(120), 및 상기 메모리(130)에는 모두 동일한 내부 전압(VDD)이 입력된다. 상기 데이터 보존 회로(110)는 슬립 모드 제어부(111), 스캔 체인부(112), 및 스위칭부(113)를 포함한다. 상기 슬립 모드 제어부(111)는 외부로부터 수신되는 테스트 제어 신호(TEST_EN)와 슬립 모드 제어 신호(SLEEP_EN) 중 어느 하나에 응답하여 스캔 제어 신호(TECS)와 스캔 클럭 신호(CLKS)를 출력한다. 상기 슬립 모드 제어부(111)는 외부로부터 테스트 패턴 데이터 신호(T_DAT)를 수신할 때, 상기 테스트 패턴 데이터 신호(T_DAT)를 스캔 데이터 신호(TIS)로서 상기 스캔 체인부(112)에 출력한다. 상기 슬립 모드 제어부(111)는 상기 스캔 체인부(112)로부터 출력 데이터 신호(Q_DAT)를 수신할 때, 상기 출력 데이터 신호(Q_DAT)를 상기 메모리(130)에 저장한다. 상기 출력 데이터 신호(Q_DAT)를 상기 메모리(130)에 저장하기 위해, 상기 슬립 모드 제어부(111)는 기입 제어 신호(W_EN)와 어드레스 신호(MADD)를 상기 메모리(130)에 출력하고, 상기 출력 데이터 신호(Q_DAT)를 기입 데이터 신호(W_DAT)로서 상기 메모리(130)에 출력한다. 슬립 모드에서 노말 동작 모드로 전환할 때, 상기 슬립 모드 제어부(111)는 독출 제어 신호(R_EN)와 상기 어드레스 신호(MADD)를 상기 메모리(130)에 출력하고, 상기 메모리(130)로부터 수신되는 독출 데이터 신호(R_DAT)를 상기 스캔 데이터 신호(TIS)로서 상기 스캔 체인부(112)에 출력한다.

또, 상기 슬립 모드 제어부(111)는 상기 슬립 모드 제어 신호(SLEEP_EN)에 응답하여 스위칭 제어 신호(SLEEP)를 더 출력한다. 상기 슬립 모드 제어부(111)는 도 2를 참고하여 좀 더 상세히 후술된다.

상기 스캔 체인부(112)는 상기 반도체 장치(100)가 정상적으로 동작하는지의 여부를 테스트하기 위해, 상기 반도체 장치(100)의 제조 과정에서 상기 반도체 장치(100)에 미리 내장된 회로이다. 상기 스캔 체인부(112)는 상기 스캔 제어 신호(TECS)와 상기 스캔 클럭 신호(CLKS)에 응답하여, 내부에 저장된 노말 데이터 신호(N_DAT)를 상기 출력 데이터 신호(Q_DAT)로서 상기 슬립 모드 제어부(111)에 출력하거나 또는 상기 슬립 모드 제어부(111)로부터 수신되는 상기 스캔 데이터 신호(TIS)를 저장하고, 상기 스캔 데이터 신호(TIS)를 상기 조합 회로부(120)에 출력한다. 여기에서, 상기 노말 데이터 신호(N_DAT)는 상기 반도체 장치(100)가 노말 동작을 수행하는 동안 상기 조합 회로부(120)로부터 출력된다.

상기 반도체 장치(100)가 테스트 모드인 경우, 즉, 상기 테스트 제어 신호(TEST_EN)가 인에이블 될 때, 상기 스캔 체인부(112)는 상기 조합 회로부(120)가 상기 스캔 데이터 신호(TIS)에 응답하여 출력하는 테스트 결과 데이터 신호(TR_DAT)를 수신하고, 출력 패드(미도시)를 통하여 상기 테스트 결과 데이터 신호(TR_DAT)를 외부로 출력한다. 상기 스캔 체인부(112)는 도 3을 참고하여 좀 더 상세히 후술된다.

상기 스위칭부(113)는 상기 스위칭 제어 신호(SLEEP)에 응답하여 턴 온되거나 또는 턴 오프되고, 턴 오프될 때 상기 스캔 체인부(112)와 상기 조합 회로부(120)에 인가되는 그라운드 전압(VSS)을 차단한다. 그 결과 상기 스캔 체인부(112)와 상기 조합 회로부(120)는 동작을 정지하고 대기 모드로 전환한다.

도 2는 도 1에 도시된 슬립 모드 제어부(111)를 상세히 나타내는 도면이다. 도 2를 참고하면, 상기 슬립 모드 제어부(111)는 모드 전환 제어부(210), 데이터 출력부(220), 및 메모리 제어부(230)를 포함한다. 상기 모드 전환 제어부(210)는 OR 게이트(211), 멀티플렉서들(212, 213), 펄스 발생기(214), 및 펄스 카운터(215)를 포함한다. 상기 OR 게이트(211)는 기입 제어 신호(W_EN)와 독출 제어 신호(R_EN) 중 어느 하나가 인에이블 될 때 선택 신호(SEL)를 인에이블시켜 출력한다. 상기 멀티플렉서(212)는 상기 선택 신호(SEL)에 응답하여 상기 테스트 제어 신호(TEST_EN)와 제어 신호(CTL) 중 어느 하나를 선택하여 상기 스캔 제어 신호(TECS)로서 출력한다. 좀 더 상세하게는, 상기 선택 신호(SEL)가 인에이블될 때 상기 멀티플렉서(212)가 상기 제어 신호(CTL)를 선택하여 상기 스캔 제어 신호(TECS)로서 출력하고, 상기 선택 신호(SEL)가 디세이블 될 때 상기 멀티플렉서(212)가 상기 테스트 제어 신호(TEST_EN)를 선택하여 상기 스캔 제어 신호(TECS)로서 출력한다. 여기에서, 상기 제어 신호(CTL)는 도시되지 않은 별도의 제어 신호 발생 회로에서 발생되고, 내부 전압(VDD) 레벨을 갖는다.

상기 멀티플렉서(213)는 상기 테스트 제어 신호(TEST_EN)에 응답하여 상기 외부 클럭 신호(CLK)와 펄스 신호(PLS) 중 어느 하나를 선택하여 상기 스캔 클럭 신호(CLKS)로서 출력한다. 좀 더 상세하게는, 상기 테스트 제어 신호(TEST_EN)가 인에이블될 때 상기 멀티플렉서(213)가 상기 외부 클럭 신호(CLK)를 선택하여 상기 스캔 클럭 신호(CLKS)로서 출력하고, 상기 테스트 제어 신호(TEST_EN)가 디세이블될 때 상기 펄스 신호(PLS)를 선택하여 상기 스캔 클럭 신호(CLKS)로서 출력한다.

상기 펄스 발생기(214)는 상기 슬립 모드 제어 신호(SLEEP_EN)에 응답하여 상기 펄스 신호(PLS)를 발생하고, 펄스 정지 신호(PCNT)에 응답하여 상기 펄스 신호(PLS)의 발생 동작을 정지한다. 좀 더 상세하게는, 상기 슬립 모드 제어 신호(SLEEP_EN)가 트랜지션(transition)될 때, 즉, 상기 슬립 모드 제어 신호(SLEEP_EN)의 라이징 에지(rising edge) 또는 폴링 에지(falling edge)가 검출될 때, 상기 펄스 발생기(214)가 상기 펄스 신호(PLS)의 발생 동작을 시작한다.

상기 펄스 카운터(215)는 상기 펄스 신호(PLS)의 출력 횟수를 카운팅하여 그 카운팅 값을 누적시키고, 누적된 카운팅 값이 설정된 값에 도달할 때 상기 펄스 정지 신호(PCNT)를 출력한다.

또, 상기 펄스 카운터(215)는 상기 슬립 모드 제어 신호(SLEEP_EN)와 상기 펄스 신호(PLS)에 응답하여 상기 스위칭 제어 신호(SLEEP)를 출력한다. 좀 더 상세하게는, 상기 슬립 모드 제어 신호(SLEEP_EN)가 인에이블 되고, 상기 누적된 카운팅 값이 설정된 값에 도달할 때 상기 펄스 카운터(215)가 상기 스위칭 제어 신호(SLEEP)를 디세이블시킨다. 또, 상기 슬립 모드 제어 신호(SLEEP_EN)가 디세이블 될 때, 상기 펄스 카운터(215)가 상기 스위칭 제어 신호(SLEEP)를 인에이블 시킨다.

상기 데이터 출력부(220)는 플립 플롭들(flip-flops)(221, 222)과 멀티플렉서(223)를 포함한다. 상기 플립 플롭(221)은 상기 스캔 클럭 신호(CLKS)에 응답하여 상기 스캔 체인부(112)로부터 수신되는 상기 출력 데이터 신호(Q_DAT)를 저장하고, 저장된 상기 출력 데이터 신호(Q_DAT)를 기입 데이터 신호(W_DAT)로서 상기 메모리(130)에 출력한다. 상기 플립 플롭(222)은 상기 스캔 클럭 신호(CLKS)에 응답하여 상기 메모리(130)로부터 수신되는 독출 데이터 신호(R_DAT)를 저장하고, 저장된 상기 독출 데이터 신호(R_DAT)를 상기 멀티플렉서(223)에 출력한다. 상기 멀티플렉서(223)는 상기 테스트 제어 신호(TEST_EN)에 응답하여 상기 테스트 패턴 데이터 신호(T_DAT)와 상기 플립 플롭(222)으로부터 수신되는 상기 독출 데이터 신호(R_DAT) 중 어느 하나를 상기 스캔 데이터 신호(TIS)로서 상기 스캔 체인부(112)에 출력한다. 좀 더 상세하게는, 상기 테스트 제어 신호(TEST_EN)가 인에이블 될 때, 상기 멀티플렉서(223)가 상기 테스트 패턴 데이터 신호(T_DAT)를 선택하여 상기 스캔 데이터 신호(TIS)로서 출력하고, 상기 테스트 제어 신호(TEST_EN)가 디세이블 될 때, 상기 멀티플렉서(223)가 상기 독출 데이터 신호(R_DAT)를 선택하여 상기 스캔 데이터 신호(TIS)로서 출력한다.

상기 메모리 제어부(230)는 어드레스 레지스터(231), 어드레스 카운터(232), 및 제어 신호 발생기(233)를 포함한다. 상기 어드레스 레지스터(231)는 시작 어드레스 신호(SADD)를 저장하고, 상기 슬립 모드 제어 신호(SLEEP_EN)가 트랜지션될 때, 상기 시작 어드레스 신호(SADD)를 출력한다. 여기에서, 상기 시작 어드레스 신호(SADD)는 상기 메모리(130)의 저장 셀들(미도시) 중에서 상기 스캔 체인 회로부(112)의 상기 출력 데이터 신호(Q_DAT)가 최초로 저장될 셀들을 나타낸다. 상기 어드레스 레지스터(231)에 저장되는 상기 시작 어드레스 신호(SADD)는 상기 메모리(130)의 특정 어드레스로 고정될 수도 있지만, 예를 들어, 마이크로 프로세서(미도시)가 상기 메모리(130)의 데이터 저장 상태를 인식하고, 그 때마다 상기 메모리(130)에서 데이터가 저장되지 않은 특정 어드레스 신호를 상기 어드레스 레지스터(231)에 저장함으로써, 변경될 수도 있다.

상기 어드레스 카운터(232)는 상기 슬립 모드 제어 신호(SLEEP_EN)와 상기 스캔 클럭 신호(CLKS)에 응답하여, 상기 시작 어드레스 신호(SADD)에 기초하여 상기 어드레스 신호(MADD)를 발생하고, 상기 스캔 클럭 신호(CLKS)에 응답하여 메모리 제어 정지 신호(ACNT)를 발생한다. 이를 좀 더 상세히 설명하면, 상기 슬립 모드 제어 신호(SLEEP_EN)가 트랜지션되고, 상기 스캔 클럭 신호(CLKS)의 첫 번째 사이클 이 후, 상기 어드레스 카운터(232)가 상기 스캔 클럭 신호(CLKS)의 매 사이클마다 상기 시작 어드레스 신호(SADD)로부터 점차적으로 증가되는 상기 어드레스 신호(MADD)를 순차적으로 출력한다. 예를 들어, 상기 시작 어드레스 신호(SADD)가 100인 것으로 가정할 때, 상기 어드레스 카운터(232)는 상기 스캔 클럭 신호(CLKS)에 동기하여, 100, 101, 102,...의 상기 어드레스 신호(MADD)를 출력한다.

한편, 상기 스캔 클럭 신호(CLKS)의 첫 번째 사이클 동안 상기 스캔 체인부(112)가 상기 조합 회로부(120)로부터 상기 노말 데이터 신호(N_DAT)를 수신하여 저장한다.

또, 상기 어드레스 카운터(232)는 상기 어드레스 신호(MADD)의 출력 횟수를 카운팅 하고, 그 카운팅 값을 누적시켜, 누적된 카운팅 값이 설정된 값에 도달할 때, 상기 메모리 제어 정지 신호(ACNT)를 출력한다.

상기 제어 신호 발생기(233)는 상기 슬립 모드 제어 신호(SLEEP_EN)와 상기 스캔 클럭 신호(CLKS)에 응답하여 상기 기입 제어 신호(W_EN)와 상기 독출 제어 신호(R_EN) 중 어느 하나를 인에이블 시킨다. 또, 상기 제어 신호 발생기(233)는 상기 메모리 제어 정지 신호(ACNT)에 응답하여 상기 기입 제어 신호(W_EN)와 상기 독출 제어 신호(R_EN) 중 인에이블 된 어느 하나를 다시 디세이블 시킨다. 이를 좀 더 상세히 설명하면, 상기 슬립 모드 제어 신호(SLEEP_EN)가 인에이블되고, 상기 스캔 클럭 신호(CLKS)의 첫 번째 사이클 이 후, 상기 제어 신호 발생기(233)가 상기 기입 제어 신호(W_EN)를 인에이블시키고, 상기 메모리 제어 정지 신호(ACNT)를 수신할 때 상기 제어 신호 발생기(233)가 상기 기입 제어 신호(W_EN)를 다시 디세이블 시킨다. 또, 상기 슬립 모드 제어 신호(SLEEP_EN)가 디세이블될 때 상기 제어 신호 발생기(233)가 상기 독출 제어 신호(R_EN)를 인에이블시키고, 상기 메모리 제어 정지 신호(ACNT)를 수신할 때 상기 제어 신호 발생기(233)가 상기 독출 제어 신호(R_EN)를 다시 디세이블 시킨다.

도 3은 도 1에 도시된 스캔 체인부(112), 조합 회로부(120), 및 스위칭부(113)를 상세히 나타내는 도면이다. 도 3을 참고하면, 상기 조합 회로부(120)는 복수의 조합 회로 그룹들(C1∼CM)(M은 정수)을 포함한다. 상기 복수의 조합 회로 그룹들(C1∼CM)은 복수의 조합 회로들(C1(1)∼CM(K))을 포함한다. 좀 더 상세하게는, 상기 조합 회로 그룹(C1)이 상기 조합 회로들(C1(1)∼C1(K))을 포함하고, 상기 조합 회로 그룹(C2)이 상기 조합 회로들(C2(1)∼C2(K))(미도시)을 포함하고, 상기 조합 회로 그룹(CM)이 상기 조합 회로들(CM(1)∼CM(K))을 포함한다.

상기 스캔 체인부(112)는 연속적으로 연결되어 체인을 형성하는 복수의 스캔 체인 회로들(F1∼FN)(N은 정수)을 포함한다. 상기 스캔 체인 회로들(F1∼FN)은 복수의 플립 플롭들(F1(1)∼FN(K))(K는 정수)을 포함한다. 좀 더 상세하게는, 상기 스캔 체인 회로(F1)가 상기 플립 플롭들(F1(1)∼F1(K))을 포함하고, 상기 스캔 체인 회로(F2)가 상기 플립 플롭들(F2(1)∼F2(K))을 포함하고, 상기 스캔 체인 회로(FN)가 상기 플립 플롭들(FN(1)∼FN(K))을 포함한다. 상기 플립 플롭들(F1(1)∼F1(K))의 출력 단자들(Qs)은 상기 플립 플롭들(F2(1)∼F2(K))의 입력 단자들(TIs)에 각각 연결되고, 상기 플립 플롭들(F2(1)∼F2(K))의 출력 단자들(Qs)은 다음단의 상기 스캔 체인 회로(F3)의 상기 플립 플롭들(미도시)의 입력 단자들(TIs)에 각각 연결된다. 이와 유사하게, 상기 스캔 체인 회로(F4∼FN)들도 상호 연속적으로 연결된다.

상기 스캔 체인 회로들(F1∼FN) 사이에는 상기 복수의 조합 회로 그룹들(C1∼CM)이 각각 하나씩 배치된다. 즉, 상기 스캔 체인 회로들(F1∼FN)과 상기 조합 회로 그룹들(C1∼CN)은 상호 교번적으로 배치된다.

상기 스캔 체인 회로(F1)의 상기 플립 플롭들(F1(1)∼F1(K))의 입력 단자들(Ds)은 사용되지 않고, 입력 단자들(TIs)에는 상기 스캔 데이터 신호(TIS)의 비트들(T1∼TK)(K는 정수)이 각각 입력된다. 여기에서, 하나의 스캔 체인 회로에 포함되는 플립 플롭의 수는 상기 스캔 데이터 신호(TIS)의 비트 수에 따라 변경될 수 있다. 또, 상기 플립 플롭들(F1(1)∼F1(K))은 수신된 상기 비트들(T1∼TK)을 각각 저장하고, 저장된 상기 비트들(T1∼TK)을 출력 단자들(Qs)을 통하여 출력 데이터 신호(Q_DAT1)(미도시)의 비트들(Q1_1∼Q1_K)로서 상기 조합 회로들(C1(1)∼C1(K))과 상기 스캔 체인 회로(F2)의 상기 플립 플롭들(F2(1)∼F2(K))에 각각 출력한다.

상기 스캔 체인 회로(F2)의 상기 플립 플롭들(F2(1)∼F2(K))의 입력 단자들(Ds)에는 상기 조합 회로들(C1(1)∼C1(K))로부터 출력되는 테스트 결과 데이터 신호(TR_DAT1)(미도시)의 비트들(TD1_1∼TD1_K) 또는 노말 데이터 신호(N_DAT1)(미도시)의 비트들(ND1_1∼ND1_K)이 각각 입력된다. 또, 상기 스캔 체인 회로(F2)의 상기 플립 플롭들(F2(1)∼F2(K))의 입력 단자들(TIs)에는 상기 스캔 체인 회로(F1)의 상기 플립 플롭들(F1(1)∼F1(K))의 출력 데이터 신호(Q_DAT1)(미도시)의 비트들(Q1_1∼Q1_K)이 각각 입력된다. 또, 상기 플립 플롭들(F2(1)∼F2(K))은 수신된 상기 비트들(TD1_1∼TD1_K 또는 ND1_1∼ND1_K 또는 Q1_1∼Q1_K)을 각각 저장하고, 저장된 상기 비트들(TD1_1∼TD1_K 또는 ND1_1∼ND1_K 또는 Q1_1∼Q1_K)을 출력 단자들(Qs)을 통하여 출력 데이터 신호(Q_DAT2)(미도시)의 비트들(Q2_1∼Q2_K)로서 상기 조합 회로들(C2(1)∼C2(K))과 상기 스캔 체인 회로(F3)의 상기 플립 플롭들(F3(1)∼F3(K))에 각각 출력한다. 이와 유사하게, 상기 스캔 체인 회로(FN)의 상기 플립 플롭들(FN(1)∼FN(K))의 입력 단자들(Ds)에는 상기 조합 회로들(CM(1)∼CM(K))로부터 출력되는 테스트 결과 데이터 신호(TR_DATM)(미도시)의 비트들(TDM_1∼TDM_K) 또는 노말 데이터 신호(N_DATM)(미도시)의 비트들(NDM_1∼NDM_K)이 각각 입력된다. 또, 상기 스캔 체인 회로(FN)의 상기 플립 플롭들(FN(1)∼FN(K))의 입력 단자들(TIs)에는 상기 스캔 체인 회로(F(N-1))의 상기 플립 플롭들(F(N-1)(1)∼F(N-1)(K))의 출력 데이터 신호(Q_DAT(N-1))(미도시)의 비트들(Q(N-1)_1∼Q(N-1)_K)이 각각 입력된다. 또, 상기 플립 플롭들(FN(1)∼FN(K))은 수신된 상기 비트들(TDM_1∼TDM_K 또는 NDM_1∼NDM_K 또는 Q(N-1)_1∼Q(N-1)_K)을 각각 저장하고, 저장된 상기 비트들(TDM_1∼TDM_K 또는 NDM_1∼NDM_K 또는 Q(N-1)_1∼Q(N-1)_K)을 출력 단자들(Qs)을 통하여 출력 데이터 신호(Q_DATN)(미도시)의 비트들(QN_1∼QN_K)로서 각각 출력한다.

또, 상기 플립 플롭들(F1(1)∼FN(K)) 전체의 입력 단자들(TEs)에 상기 스캔 제어 신호(TECS)가 입력되고, 상기 플립 플롭들(F1(1)∼FN(K)) 전체의 입력 단자들(CKs)에 상기 스캔 클럭 신호(CLKS)가 입력된다. 상기 플립 플롭들(F1(1)∼FN(K))은 상기 스캔 제어 신호(TECS)가 인에이블 될 때 상기 스캔 클럭 신호(CLKS)에 동기하여 상기 입력 단자들(Ds)에 입력되는 신호를 저장하고, 상기 스캔 제어 신호(TECS)가 디세이블 될 때 상기 스캔 클럭 신호(CLKS)에 동기하여 상기 입력 단자들(TIs)에 입력되는 신호를 저장한다.

상기 스위칭부(113)는 복수의 스위칭 회로들(S1∼SK)(K는 정수)을 포함한다. 상기 복수의 스위칭 회로들(S1∼SK)은 상기 스위칭 제어 신호(SLEEP)에 응답하여 턴 온되거나 또는 턴 오프된다. 상기 복수의 스위칭 회로들(S1∼SK) 턴 오프 될 때 상기 플립 플롭들(F1(1)∼FN(K))과 상기 조합 회로들(C1(1)∼CM(K))에 인가되는 그라운드 전압(VSS)을 차단한다.

예를 들어, 상기 스위칭 회로(S1)는 상기 플립 플롭들(F1(1)∼FN(1))과 상기 조합 회로들(C1(1)∼CM(1))에 연결되고, 상기 스위칭 제어 신호(SLEEP)에 응답하여 상기 플립 플롭들(F1(1)∼FN(1))과 상기 조합 회로들(C1(1)∼CM(1))에 상기 그라운드 전압(VSS)을 인가하거나 또는 차단한다.

상기 스위칭 회로들(S1∼SK) 각각은 NMOS 트랜지스터로 구현될 수 있다. 이 경우, 스위칭 회로로서 사용되는 NMOS 트랜지스터는 바람직하게, 상기 조합 회로들(C1(1)∼CM(K)) 내부에 포함되는 NMOS 트랜지스터들(미도시)의 누설 전류 보다 작은 누설 전류를 갖는다. 따라서 상기 스위칭 회로들(S1∼SK)의 NMOS 트랜지스터들의 턴 오프 상태에서, 즉, 상기 반도체 장치(100)의 대기 상태에서의 누설 전류가 감소될 수 있다.

다음으로, 도 4 내지 도 6의 타이밍 도를 참고하여, 상기와 같이 구성된 반도체 장치(100)의 슬립 모드에서 상기 데이터 보존 회로(110)의 동작을 살펴보면 다음과 같다. 도 4는 도 1에 도시된 데이터 보존 회로(110)의 테스트 모드 동작과 관련된 주요 신호들의 타이밍 도이다. 도 4를 참고하면, 외부로부터 수신되는 테스트 제어 신호(TEST_EN)가 인에이블될 때, 데이터 보존 회로(110)의 슬립 모드 제어부(111)가 스캔 제어 신호(TECS)를 인에이블 시킨다. 상기 슬립 모드 제어부(111)는 테스트 패턴 데이터 신호(T_DAT)를 수신하여 스캔 데이터 신호(TIS)로서 출력하고, 외부 클럭 신호(CLK)를 수신하여 스캔 클럭 신호(CLKS)로서 출력한다. 상기 스캔 제어 신호(TECS)가 인에이블 상태이므로, 스캔 체인부(112)의 스캔 체인 회로들(F1∼FN)의 플립 플롭들(F1(1)∼FN(K))은 상기 스캔 클럭 신호(CLKS)에 응답하여 입력 단자들(TIs)에 입력되는 신호들을 저장하고, 그 저장된 신호들을 출력한다. 즉, 상기 스캔 체인 회로(F1)의 플립 플롭들(F1(1)∼F1(K))은 상기 스캔 데이터 신호(TIS)의 비트들(T1∼TK)을 각각 수신하여 저장하고, 저장된 상기 비트들(T1∼TK)을 출력한다. 상기 스캔 체인 회로(F2)의 플립 플롭들(F2(1)∼F2(K))은 상기 플립 플롭들(F1(1)∼F1(K))로부터 수신되는 상기 스캔 데이터 신호(TIS)의 상기 비트들(T1∼TK)을 수신하여 저장하고, 저장된 상기 비트들(T1∼TK)을 출력한다. 상술한 것과 같이, 상기 비트들(T1∼TK)은 상기 스캔 클럭 신호(CLKS)의 매 사이클마다 하나의 스캔 체인 회로를 통과하고, 최종적으로 상기 스캔 체인 회로(FN)의 플립 플롭들(FN(1)∼FN(K))에 전달된다. 상기 플립 플롭들(FN(1)∼FN(K))은 상기 스캔 체인 회로(F(N-1))의 플립 플롭들(F(N-1)(1)∼F(N-1)(K))로부터 수신된 상기 비트들(T1∼TK)을 저장하고, 저장된 상기 비트들(T1∼TK)을 출력 데이터 신호(Q_DAT)로서 출력한다. 상기 출력 데이터 신호(Q_DAT)는 별도의 출력 패드(미도시)를 통하여 외부의 테스트 장치(미도시)로 출력된다. 이 후, 상기 테스트 제어 신호(TEST_EN)가 디세이블 될 때, 상기 슬립 모드 제어부(111)가 상기 스캔 제어 신호(TECS)를 디세이블 시키고, 상기 스캔 클럭 신호(CLKS)의 출력을 정지한다.

도 5는 도 1에 도시된 데이터 보존 회로(110)의 슬립 모드 진입 동작과 관련된 주요 신호들의 타이밍 도이다. 도 5를 참고하면, 상기 슬립 모드 제어 신호(SLEEP_EN)가 인에이블되면, 상기 모드 전환 제어부(210)의 상기 펄스 발생기(214)가 펄스 신호(PLS)를 발생한다. 여기에서 상기 펄스 발생기(214)는 상기 슬립 모드 제어 신호(SLEEP_EN)가 트랜지션 될 때, 상기 펄스 신호(PLS)의 발생 동작을 시작한다. 상기 테스트 제어 신호(TEST_EN)에 응답하여 상기 멀티플렉서(213)가 상기 펄스 신호(PLS)를 선택하여 상기 스캔 클럭 신호(CLKS)로서 출력한다.

또, 상기 슬립 모드 제어 신호(SLEEP_EN)가 인에이블되고, 상기 스캔 클럭 신호(CLKS)의 첫 번째 사이클 이 후, 상기 메모리 제어부(230)의 상기 제어 신호 발생기(233)가 기입 제어 신호(W_EN)를 인에이블 시킨다.

한편, 상기 스캔 클럭 신호(CLKS)의 첫 번째 사이클 동안, 상기 스캔 체인부(112)의 상기 스캔 체인 회로들(F2∼FN)이 상기 조합 회로부(120)의 상기 조합 회로 그룹들(C1∼CM)로부터 수신되는 노말 데이터 신호들(N_DAT1∼N_DATM)을 각각 수신하여 저장하고, 저장된 상기 노말 데이터 신호들(N_DAT1∼N_DATM)을 출력 데이터 신호들(Q_DAT2∼Q_DATN)로서 각각 출력한다. 여기에서, 상기 스캔 체인 회로(F1)의 플립 플롭들(F1(1)∼F1(K))의 입력 단자들(Ds)은 사용되지 않으므로, 상기 스캔 체인 회로(F1)에는 어떠한 데이터 신호들도 입력되지 않는다.

또, 상기 스캔 클럭 신호(CLKS)의 첫 번째 사이클 동안, 상기 데이터 출력부(220)의 플립 플롭(221)이 상기 스캔 체인 회로(FN)로부터 수신되는 상기 출력 데이터 신호(Q_DATN)를 저장하고, 저장된 상기 출력 데이터 신호(Q_DATN)를 기입 데이터 신호(W_DAT)로서 상기 메모리(130)에 출력한다. 상기 스캔 체인 회로(FN)의 상기 출력 데이터 신호(Q_DATN)는 상기 스캔 클럭 신호(CLKS)의 두 번째 사이클 동안, 상기 메모리(130)에 저장된다.

상기 기입 제어 신호(W_EN)에 응답하여 상기 모드 전환 제어부(210)의 상기 OR 게이트(211)가 상기 선택 신호(SEL)를 인에이블시켜 출력한다. 상기 선택 신호(SEL)에 응답하여 상기 모드 전환 제어부(210)의 상기 멀티플렉서(212)가 상기 제어 신호(CTL)를 선택하여 상기 스캔 제어 신호(TECS)로서 출력한다. 그 결과 상기 스캔 제어 신호(TECS)가 인에이블 된다.

상기 스캔 제어 신호(TECS)가 인에이블될 때, 상기 스캔 체인 회로들(F1∼FN)은 상기 스캔 클럭 신호(CLKS)에 응답하여 앞단의 스캔 체인 회로의 출력 신호들을 저장한다. 예를 들어, 상기 스캔 체인 회로(F3)는 상기 스캔 체인 회로(F2)로부터 수신되는 상기 출력 데이터 신호(Q_DAT2)를 저장하고, 저장된 상기 출력 데이터 신호(Q_DAT2)를 출력 데이터 신호(Q_DAT3)로서 출력한다. 이와 유사하게, 상기 스캔 체인 회로(FN)는 상기 스캔 체인 회로(F(N-1))로부터 수신되는 상기 출력 데이터 신호(Q_DAT(N-1))를 저장하고, 저장된 상기 출력 데이터 신호(Q_DAT(N-1))를 상기 출력 데이터 신호(Q_DATN)로서 출력한다. 상기 스캔 클럭 신호(CLKS)의 매 사이클마다 상기 스캔 체인 회로(FN)는 상기 스캔 체인 회로(F(N-1))로부터 수신되는 상기 출력 데이터 신호(Q_DAT(N-1))를 저장하고, 저장된 상기 출력 데이터 신호(Q_DAT(N-1))를 출력한다. 그 결과, 상기 스캔 체인 회로(FN)는 상기 스캔 클럭 신호(CLKS)의 매 사이클마다 상기 출력 데이터 신호(Q_DATN)로서, Q_DAT(N-1), Q_DAT(N-2),...,Q_DAT1의 순으로 출력한다. 또, 상기 데이터 출력부(220)의 상기 플립 플롭(221)은 상기 스캔 클럭 신호(CLKS)의 매 사이클마다 순차적으로 상기 스캔 출력 회로(FN)로부터 수신되는 상기 출력 데이터 신호들(Q_DAT(N-1), Q_DAT(N-2),...,Q_DAT1)을 순차적으로 저장하고, 기입 데이터 신호(W_DAT)로서 순차적으로 상기 메모리(130)에 출력한다.

또, 상기 슬립 모드 제어 신호(SLEEP_EN)에 응답하여 상기 메모리 제어부(230)의 상기 어드레스 레지스터(231)가 미리 저장된 시작 어드레스 신호(SADD)를 출력한다. 상기 메모리 제어부(230)의 상기 어드레스 카운터(232)는 상기 슬립 모드 제어 신호(SLEEP_EN)가 인에이블되고, 상기 스캔 클럭 신호(CLKS)의 첫 번째 사이클 이 후, 상기 스캔 클럭 신호(CLKS)에 동기하여 상기 시작 어드레스 신호(SADD)로부터 점차적으로 증가되는 어드레스 신호(MADD)를 발생하여 상기 메모리(130)에 출력한다. 그 결과 상기 어드레스 신호(MADD)에 대응하는 상기 메모리(130)의 저장 영역에 상기 기입 데이터 신호(W_DAT), 즉, 상기 출력 데이터 신호들(Q_DATN, Q_DAT(N-1), Q_DAT(N-2),...,Q_DAT1)이 순차적으로 저장된다.

상기 모드 전환 제어부(210)의 상기 펄스 카운터(215)는 상기 펄스 신호(PLS)의 출력 횟수를 카운팅 하고, 그 카운팅 값을 누적시킨다. 상기 펄스 카운터(215)는 누적된 상기 카운팅 값이 설정된 값에 도달할 때, 펄스 정지 신호(PCNT)를 상기 펄스 발생기(214)에 출력하고, 스위칭 제어 신호(SLEEP)를 디세이블시켜 출력한다. 바람직하게, 상기 펄스 카운터(215)의 상기 설정된 값은 상기 스캔 체인 회로들(F1∼FN)의 수와 동일한 값으로 설정될 수 있다. 상기 펄스 발생기(214)는 상기 펄스 정지 신호(PCNT)에 응답하여 상기 펄스 신호(PLS)의 발생 동작을 정지한다. 또, 상기 스위칭 제어 신호(SLEEP)에 응답하여 상기 스위칭부(113)의 스위칭 회로들(S1∼SK)이 턴 오프 되고, 그 결과 상기 스캔 체인부(112)의 상기 플립 플롭들(F1(1)∼FN(K))과 상기 조합 회로부(120)의 상기 조합 회로들(C1(1)∼CM(K))에 인가되는 상기 그라운드 전압(VSS)이 차단된다. 결국 상기 플립 플롭들(F1(1)∼FN(K))과 상기 조합 회로들(C1(1)∼CM(K))의 동작이 정지되고 모두 대기 상태로 전환된다.

상기 어드레스 카운터(232)는 상기 어드레스 신호(MADD)의 출력 횟수를 카운팅 하고, 그 카운팅 값을 누적시켜, 누적된 상기 카운팅 값이 설정된 값에 도달할 때 메모리 제어 정지 신호(ACNT)를 출력한다. 상기 메모리 제어 정지 신호(ACNT)에 응답하여 상기 제어 신호 발생기(233)가 상기 기입 제어 신호(W_EN)를 다시 디세이블 시킨다. 상기 기입 제어 신호(W_EN)에 응답하여 상기 OR 게이트(211)가 상기 선택 신호(SEL)를 디세이블 시키고, 상기 멀티플렉서(212)가 상기 선택 신호(SEL)에 응답하여 상기 테스트 제어 신호(TEST_EN)를 선택하여 상기 스캔 제어 신호(TECS)로서 출력한다. 상기 테스트 제어 신호(TEST_EN)가 디세이블 상태이므로, 상기 스캔 제어 신호(TECS)가 디세이블 된다.

도 6은 도 1에 도시된 데이터 보존 회로(110)의 웨이크-업(wake-up) 모드 동작과 관련된 주요 신호들의 타이밍 도이다. 여기에서, 상기 웨이크-업 모드는 상기 반도체 장치(100)가 슬립 모드에서 노말 동작 모드로 전환하기 위해 인에이블되는 과정을 나타낸다. 도 6을 참고하면, 상기 슬립 모드 제어 신호(SLEEP_EN)가 디세이블 될 때, 상기 펄스 카운터(215)가 상기 스위칭 제어 신호(SLEEP)를 인에이블 시킨다. 상기 스위칭 제어 신호(SLEEP)에 응답하여 상기 스위칭 회로들(S1∼SK)이 턴 온 되고, 그 결과 상기 스캔 체인부(112)의 상기 플립 플롭들(F1(1)∼FN(K))과 상기 조합 회로부(120)의 상기 조합 회로들(C1(1)∼CM(K))에 상기 그라운드 전압(VSS)이 다시 인가되어, 상기 플립 플롭들(F1(1)∼FN(K))과 상기 조합 회로들(C1(1)∼CM(K))이 인에이블 된다.

또, 상기 슬립 모드 제어 신호(SLEEP_EN)가 디세이블 될 때, 즉, 상기 슬립 모드 제어 신호(SLEEP_EN)의 폴링 에지가 검출될 때, 상기 제어 신호 발생기(233)가 상기 독출 제어 신호(R_EN)를 인에이블 시킨다. 상기 독출 제어 신호(R_EN)에 응답하여 상기 OR 게이트(211)가 하이 레벨의 상기 선택 신호(SEL)를 출력한다. 상기 선택 신호(SEL)에 응답하여 상기 멀티플렉서(212)가 상기 제어 신호(CTL)를 선택하여 상기 스캔 제어 신호(TECS)로서 출력한다. 또, 상기 슬립 모드 제어 신호(SLEEP_EN)에 응답하여 상기 펄스 발생기(214)가 상기 펄스 신호(PLS)를 발생하고, 상기 멀티플렉서(213)가 상기 테스트 제어 신호(TEST_EN)에 응답하여, 상기 펄스 신호(PLS)를 선택하여 상기 스캔 클럭 신호(CLKS)로서 출력한다.

한편, 상기 어드레스 레지스터(231)는 상기 슬립 모드 제어 신호(SLEEP_EN)에 응답하여 상기 시작 어드레스 신호(SADD)를 출력한다. 상기 어드레스 카운터(232)는 상기 슬립 모드 제어 신호(SLEEP_EN)에 응답하여, 상기 시작 어드레스 신호(SADD)로부터 점차적으로 증가되는 상기 어드레스 신호(MADD)를 발생하여 상기 메모리(130)에 출력한다. 그 결과 상기 메모리(130)가 상기 어드레스 신호(MADD)에 대응하는 독출 데이터 신호(R_DAT)를 출력한다. 상기 데이터 출력부(220)의 플립 플롭(222)은 상기 스캔 클럭 신호(CLKS)에 응답하여 상기 독출 데이터 신호(R_DAT)를 저장하고, 저장된 상기 독출 데이터 신호(R_DAT)를 상기 데이터 출력부(220)의 멀티플렉서(223)에 출력한다. 여기에서, 상기 플립 플롭(222)이 상기 스캔 클럭 신호(CLKS)의 매 사이클마다 출력하는 상기 독출 데이터 신호(R_DAT)는, 도 5를 참고하여 설명한 슬립 모드 진입시 상기 메모리(130)에 저장되는 상기 기입 데이터 신호(W_DAT)와 동일하다. 이를 좀 더 상세히 설명하면, 상기 메모리(130)는 상기 어드레스 신호(MADD)에 응답하여, 상기 슬립 모드 진입시 상기 기입 데이터 신호(W_DAT)로서 순차적으로 저장된 상기 출력 데이터 신호들(Q_DATN, Q_DAT(N-1), Q_DAT(N-2),...,Q_DAT1)을 순차적으로 독출하여 출력한다. 따라서 상기 플립 플롭(222)은 순차적으로 상기 독출 데이터 신호(R_DAT)로서 수신되는 상기 출력 데이터 신호들(Q_DATN, Q_DAT(N-1), Q_DAT(N-2),...,Q_DAT1)을 순차적으로 저장하여 출력한다.

상기 멀티플렉서(223)는 상기 테스트 제어 신호(TEST_EN)에 응답하여 상기 독출 데이터 신호(R_DAT)를 선택하여 상기 스캔 데이터 신호(TIS)로서 상기 스캔 체인부(112)에 출력한다. 좀 더 상세하게는, 상기 멀티플렉서(223)가 상기 스캔 데이터 신호(TIS)로서 상기 출력 데이터 신호들(Q_DATN, Q_DAT(N-1), Q_DAT(N-2),...,Q_DAT1)을 순차적으로 출력한다.

상기 스캔 제어 신호(TECS)가 인에이블 상태이므로, 상기 스캔 체인부(112)의 스캔 체인 회로들(F1∼FN)의 플립 플롭들(F1(1)∼FN(K))이 상기 스캔 클럭 신호(CLKS)의 매 사이클마다 입력 단자(TI)에 입력되는 신호를 저장하고, 그 저장된 신호를 출력한다. 상기 출력 데이터 신호(Q_DATN)는 상기 스캔 체인 회로들(F1∼F(N-1))을 순차적으로 통과하여 상기 스캔 체인 회로(FN)에 저장된다. 이와 유사하게, 상기 출력 데이터 신호(Q_DAT(N-1))는 상기 스캔 체인 회로들(F1∼F(N-2))을 순차적으로 통과하여 상기 스캔 체인 회로(F(N-1))에 저장된다. 결국 상기 스캔 체인 회로들(F1∼FN)은 슬립 모드로 전환하기 이전의 상태와 동일하게 복귀된다.

이 후, 상기 펄스 카운터(215)는 상기 펄스 신호(PLS)의 출력 횟수를 카운팅 하고, 그 카운팅 값을 누적시킨다. 상기 펄스 카운터(215)는 누적된 상기 카운팅 값이 설정된 값에 도달할 때, 상기 펄스 정지 신호(PCNT)를 상기 펄스 발생기(214)에 출력한다. 상기 펄스 발생기(214)는 상기 펄스 정지 신호(PCNT)에 응답하여 상기 펄스 신호(PLS)의 발생 동작을 정지한다.

또, 상기 어드레스 카운터(232)가 상기 어드레스 신호(MADD)의 출력 횟수를 카운팅 하고, 그 카운팅 값을 누적시켜, 누적된 상기 카운팅 값이 상기 설정된 값에 도달할 때, 상기 메모리 제어 정지 신호(ACNT)를 출력한다. 상기 메모리 제어 정지 신호(ACNT)에 응답하여, 상기 제어신호 발생기(233)가 상기 독출 제어 신호(R_EN)를 다시 디세이블 시킨다. 상기 독출 제어 신호(R_EN)에 응답하여 상기 OR 게이트(211)가 상기 선택 신호(SEL)를 디세이블 시킨다. 상기 선택 신호(SEL)에 응답하여 상기 멀티플렉서(212)가 상기 테스트 제어 신호(TEST_EN)를 선택하여 상기 스캔 제어 신호(TECS)로서 출력한다. 이 때 상기 테스트 제어 신호(TEST_EN)가 디세이블 상태이므로, 상기 스캔 제어 신호(TECS)가 디세이블 된다. 이 후, 상기 스캔 체인 회로들(F1∼FN)과 상기 조합 회로들(C1∼CM)이 노말 동작 모드로 동작한다.

도 7은 본 발명의 다른 실시예에 따른 슬립 모드에서의 데이터 보존 회로를 포함하는 반도체 장치를 나타내는 블록도이다. 도 7을 참고하면, 상기 반도체 장치(300)는 데이터 보존 회로(310), 제1 조합 회로부(320), 복수의 제2 조합 회로부들(SC1∼SCJ)(J는 정수), 및 메모리(330)를 포함한다. 상기 데이터 보존 회로(310)는 슬립 모드 제어부(311), 제1 스캔 체인부(312), 복수의 제2 스캔 체인부들(NC1∼NCJ)(J는 정수), 인버터(313), 제1 스위칭부(314), 및 복수의 제2 스위칭부들(SC1∼SCJ)(J는 정수)을 포함한다.

상기 슬립 모드 제어부(311), 상기 제1 스캔 체인부(312), 상기 제1 스위칭부(314), 및 상기 제1 조합 회로부(320)의 구성 및 구체적인 동작 설명은 도 1에 도시된 상기 슬립 모드 제어부(111), 상기 스캔 체인부(112), 상기 스위칭부(113), 및 상기 조합 회로부(120)와 실질적으로 동일하므로 생략된다.

여기에서, 상기 반도체 장치(300)가 슬립 모드로 전환한 후 다시 노말 동작 모드로 전환할 때, 상기 제2 스캔 체인부들(NC1∼NCJ)에 저장된 데이터들은 상기 반도체 장치(300)가 동작하는데 실질적으로 큰 영향을 주지 않는다. 따라서 상기 제2 스캔 체인들(NC1∼NCJ)에 저장된 데이터들이 상기 메모리(330)에 저장될 필요가 없다. 결국 상기 반도체 장치(300)가 슬립 모드로 전환할 때, 동시에 상기 제2 스캔 체인들(NC1∼NCJ)이 슬립 모드로 전환될 수 있다.

상기 제2 스캔 체인부들(NC1∼NCJ)은 상기 제2 조합 회로부들(SC1∼SCJ)에 각각 연결된다. 상기 제2 스캔 체인부들(NC1∼NCJ)은 외부로부터 수신되는 테스트 제어 신호(TEST_EN)와 외부 클럭 신호(CLK)에 응답하여, 외부로부터 테스트 패턴 데이터 신호들(T_DAT2(1)∼T_DAT2(J))을 각각 수신하여 저장한다. 상기 제2 스캔 체인부들(NC1∼NCJ)은 저장된 상기 테스트 패턴 데이터 신호들(T_DAT2(1)∼T_DAT2(J))을 상기 제2 조합 회로부들(SC1∼SCJ)에 각각 출력한다. 이 후, 상기 제2 스캔 체인부들(NC1∼NCJ)은 상기 테스트 패턴 데이터 신호들(T_DAT2(1)∼T_DAT2(J))로부터 수신되는 테스트 결과 데이터 신호들(TR_DAT2(1)∼TR_DAT2(J))(미도시)을 각각 저장한다. 상기 제2 스캔 체인부들(NC1∼NCJ)은 저장된 테스트 결과 데이터 신호들(TR_DAT2(1)∼TR_DAT2(J))을 별도의 출력 패드들(미도시)을 통하여 각각 출력 데이터 신호들(Q_DAT2(1)∼Q_DAT2(J))로서 외부에 출력한다.

상기 인버터(313)는 상기 슬립 모드 제어 신호(SLEEP_EN)를 반전시키고, 그 반전된 슬립 모드 제어 신호(SLEEP_ENB)를 출력한다. 상기 제2 스위칭부들(SU1∼SUJ)은 상기 제2 스캔 체인부들(NC1∼NCJ)과 상기 제2 조합 회로부들(SC1∼SCJ)에 각각 연결된다. 상기 제2 스위칭부들(SU1∼SUJ)은 상기 반전된 슬립 모드 제어 신호(SLEEP_ENB)에 응답하여, 턴 온되거나 또는 턴 오프되고, 턴 오프될 때 상기 제2 스캔 체인부들(NC1∼NCJ)과 상기 제2 조합 회로부들(SC1∼SCJ)에 인가되는 상기 그라운드 전압(VSS)을 차단한다.

좀 더 상세하게는, 상기 슬립 모드 제어 신호(SLEEP_EN)가 인에이블 될 때, 상기 제2 스위칭부들(SU1∼SUJ)이 상기 반전된 슬립 모드 제어 신호(SLEEP_ENB)에 응답하여 모두 턴 오프된다. 그 결과 상기 제2 스캔 체인부들(NC1∼NCJ)과 상기 제2 조합 회로부들(SC1∼SCJ)이 동작을 정지하고 대기 상태로 전환한다.

도 8은 도 7에 도시된 제2 스캔 체인부(NC1), 제2 조합 회로부(SC1), 및 제2 스위칭부(SU1)를 상세히 나타내는 도면이다. 여기에서, 상기 제2 스캔 체인부들(NC2∼NCJ), 상기 제2 조합 회로부들(SC2∼SCJ), 및 상기 제2 스위칭부들(SU2∼SUJ)의 구성 및 구체적인 동작은 상기 제2 스캔 체인부(NC1), 상기 제2 조합 회로부(SC1), 및 상기 제2 스위칭부(SU1) 실질적으로 동일하다. 또, 도 8에 도시된 상기 제2 스캔 체인부(NC1), 상기 제2 조합 회로(SC1), 및 상기 제2 스위칭부(SU1)의 구성 및 구체적인 동작은 도 3에 도시된 상기 스캔 체인부(112), 상기 조합 회로부(120), 및 상기 스위칭부(113)와 다음의 두 가지 차이점을 제외하고 실질적으로 동일하므로 생략된다.

첫 번째 차이점은 상기 제2 스캔 체인부(NC1)의 플립 플롭들(F1(1)∼FN(K)) 전체에 상기 테스트 제어 신호(TEST_EN)와 상기 외부 클럭 신호(CLK)가 입력되는 것이다. 두 번째 차이점은 상기 제2 스위칭부(SU1)가 상기 슬립 모드 제어 신호(SLEEP_EN)에 응답하여 턴 온되거나 또는 턴 오프되는 것이다.

도 9는 본 발명의 또 다른 실시예에 따른 슬립 모드에서의 데이터 보존 회로를 포함하는 반도체 장치와 외부 메모리를 나타내는 블록도이다. 도 9를 참고하면, 반도체 장치(400)는 데이터 보존 회로(410), 조합 회로부(420), 및 아날로그 회로부(430)를 포함한다. 상기 데이터 보존 회로(410)와 상기 조합 회로부(420)의 구성 및 구체적인 동작은 도 1의 상기 데이터 보존 회로(110) 및 상기 조합 회로부(120)와 한 가지 차이점을 제외하고 실질적으로 동일하다. 즉, 상기 데이터 보존 회로(110)가 슬립 모드 진입시 내부의 스캔 체인부(미도시)의 데이터들을 상기 외부 메모리(500)에 저장하는 것이다. 즉, 슬립 모드 진입시, 상기 데이터 보존 회로(110)는 상기 외부 메모리(500)에 기입 제어 신호(W_EN), 어드레스 신호(MADD), 및 기입 데이터 신호(W_DAT)를 출력한다. 또, 슬립 모드에서 노말 동작 모드로 전환할 때, 상기 데이터 보존 회로(110)는 상기 외부 메모리(500)에 독출 제어 신호(R_EN)와 상기 어드레스 신호(MADD)를 출력하고, 상기 외부 메모리(500)로부터 독출 데이터 신호(R_DAT)를 수신한다. 상술한 것과 같이, 상기 반도체 메모리(400)가 메모리를 포함하지 않을 경우, 슬립 모드 진입시 상기 데이터 보존 회로(410)가 상기 스캔 체인부의 데이터들을 상기 외부 메모리(500)에 저장할 수 있다.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상기한 것과 같이, 본 발명에 따른 반도체 장치의 슬립 모드에서의 데이터 보존 회로 및 그 보존 방법은 노말 동작시 내부 회로에서 발생된 데이터들을 미리 저장한 후 슬립 모드로 전환하므로, 데이터의 손실을 막고 대기 상태에서의 소모 전력을 감소시킬 수 있는 효과가 있다.

또, 본 발명에 따른 반도체 장치의 슬립 모드에서의 데이터 보존 회로 및 그 보존 방법은 반도체 장치에 내장된 테스트용 스캔 체인을 이용하므로, 추가의 회로를 구비할 필요가 없고, 그 결과 상기 반도체 장치의 제조 비용이 감소될 수 있는 효과가 있다.

도 1은 본 발명의 일실시예에 따른 슬립 모드에서의 데이터 보존 회로를 포함하는 반도체 장치를 나타내는 블록도이다.

도 2는 도 1에 도시된 슬립 모드 제어부를 상세히 나타내는 도면이다.

도 3은 도 1에 도시된 스캔 체인부, 조합 회로부, 및 스위칭부를 상세히 나타내는 도면이다.

도 4는 도 1에 도시된 데이터 보존 회로의 테스트 모드 동작과 관련된 주요 신호들의 타이밍 도이다.

도 5는 도 1에 도시된 데이터 보존 회로의 슬립 모드 진입 동작과 관련된 주요 신호들의 타이밍 도이다.

도 6은 도 1에 도시된 데이터 보존 회로의 웨이크-업 모드 동작과 관련된 주요 신호들의 타이밍 도이다.

도 7은 본 발명의 다른 실시예에 따른 슬립 모드에서의 데이터 보존 회로를 포함하는 반도체 장치를 나타내는 블록도이다.

도 8은 도 7에 도시된 제2 스캔 체인부, 제2 조합 회로부, 및 제2 스위칭부를 상세히 나타내는 도면이다.

도 9는 본 발명의 또 다른 실시예에 따른 슬립 모드에서의 데이터 보존 회로를 포함하는 반도체 장치와 외부 메모리를 나타내는 블록도이다.

Claims

슬립 모드로의 전환 기능을 가지는 반도체 장치에 있어서,

외부로부터 수신되는 테스트 제어 신호와 슬립 모드 제어 신호 중 어느 하나에 응답하여 스캔 제어 신호와 스캔 클럭 신호를 출력하고, 출력 데이터 신호를 수신할 때 상기 출력 데이터 신호를 메모리에 저장하고, 테스트 패턴 데이터 신호를 수신할 때 상기 테스트 패턴 데이터 신호를 스캔 데이터 신호로서 출력하는 슬립 모드 제어부; 및

상기 스캔 제어 신호와 상기 스캔 클럭 신호에 응답하여, 내부에 저장된 노말 데이터 신호를 상기 출력 데이터 신호로서 상기 슬립 모드 제어부에 출력하거나 또는 상기 스캔 데이터 신호를 수신하여 조합 회로부에 출력하는 스캔 체인부를 구비하는 것을 특징으로 하는 반도체 장치의 슬립 모드에서의 데이터 보존 회로.
제1항에 있어서,

상기 슬립 모드 제어부는 상기 슬립 모드 제어 신호에 응답하여 슬립 모드 또는 노말 동작 모드로 전환하고, 상기 슬립 모드에서 상기 노말 동작 모드로 전환할 때 상기 메모리에 저장된 상기 노말 데이터 신호를 독출하여, 상기 스캔 데이터 신호로서 상기 스캔 체인 회로부에 출력하는 것을 특징으로 하는 반도체 장치의 슬립 모드에서의 데이터 보존 회로.
제1항에 있어서,

상기 슬립 모드 제어부는 상기 슬립 모드 제어 신호에 응답하여 스위칭 제어 신호를 더 발생하는 것을 특징으로 하는 반도체 장치의 슬립 모드에서의 데이터 보존 회로.
제3항에 있어서,

상기 스위칭 제어 신호에 응답하여 턴 온 또는 턴 오프되고, 턴 오프될 때 상기 스캔 체인부와 상기 조합 회로부에 인가되는 그라운드 전압을 차단하는 스위칭부를 더 구비하는 것을 특징으로 하는 반도체 장치의 슬립 모드에서의 데이터 보존 회로.
제4항에 있어서,

상기 슬립 모드 제어부는 상기 슬립 모드 제어 신호에 응답하여 슬립 모드 또는 노말 동작 모드로 전환하고, 상기 슬립 모드에서 상기 노말 데이터 신호가 상기 메모리에 모두 저장 될 때 상기 스위칭 제어 신호를 디세이블 시키고, 상기 노말 동작 모드로 전환할 때 상기 스위칭 제어 신호를 인에이블 시키고,

상기 스위칭부는 상기 스위칭 제어 신호가 디세이블 될 때 턴 오프되는 것을 특징으로 하는 반도체 장치의 슬립 모드에서의 데이터 보존 회로.
제1항에 있어서,

상기 슬립 모드 제어부는 상기 테스트 제어 신호를 수신할 때 외부 클럭 신호를 더 수신하고, 상기 외부 클럭 신호를 상기 스캔 클럭 신호로서 출력하는 것을 특징으로 하는 반도체 장치의 슬립 모드에서의 데이터 보존 회로.
제1항에 있어서,

상기 스캔 체인부는 상기 스캔 데이터 신호를 수신하지 않을 때, 상기 스캔 클럭 신호에 응답하여 상기 노말 데이터 신호를 상기 출력 데이터 신호로서 상기 슬립 모드 제어부에 출력하고, 상기 스캔 데이터 신호를 수신할 때, 상기 스캔 클럭 신호에 응답하여 상기 스캔 데이터 신호를 상기 조합 회로부에 출력하고, 상기 조합 회로부로부터 수신되는 테스트 결과 데이터 신호를 출력 패드를 통하여 상기 출력 데이터 신호로서 외부에 출력하는 것을 특징으로 하는 반도체 장치의 슬립 모드에서의 데이터 보존 회로.
제4항에 있어서, 상기 슬립 모드 제어부는,

상기 테스트 제어 신호, 상기 슬립 모드 제어 신호, 및 상기 외부 클럭 신호에 응답하여 상기 스캔 제어 신호, 상기 스캔 클럭 신호, 상기 스위칭 제어 신호를 출력하는 모드 전환 제어부;

상기 테스트 제어 신호, 상기 스캔 클럭 신호, 상기 테스트 패턴 데이터 신호, 독출 데이터 신호 및 상기 출력 데이터 신호에 응답하여 상기 스캔 데이터 신호 또는 기입 데이터 신호를 출력하는 데이터 출력부; 및

상기 슬립 모드 제어 신호와 상기 스캔 클럭 신호에 응답하여 기입 제어 신호와 독출 제어 신호 중 어느 하나와 어드레스 신호를 상기 메모리에 출력하는 메모리 제어부를 구비하는 것을 특징으로 하는 반도체 장치의 슬립 모드에서의 데이터 보존 회로.
제8항에 있어서, 상기 모드 전환 제어부는,

선택 신호에 응답하여 상기 테스트 제어 신호와 제어 신호 중 어느 하나를 선택하여 상기 스캔 제어 신호로서 출력하는 제1 멀티플렉서;

상기 테스트 제어 신호에 응답하여 상기 외부 클럭 신호와 펄스 신호 중 어느 하나를 선택하여 상기 스캔 클럭 신호로서 출력하는 제2 멀티플렉서;

상기 슬립 모드 제어 신호에 응답하여 상기 펄스 신호를 발생하고, 펄스 정지 신호에 응답하여 상기 펄스 신호의 발생 동작을 정지하는 펄스 발생기; 및

상기 펄스 신호의 출력 횟수를 카운팅하여 그 카운팅 값을 누적시키고, 누적된 카운팅 값이 설정된 값에 도달할 때 상기 스위칭 제어 신호와 상기 펄스 정지 신호를 출력하는 펄스 카운터를 구비하고,

상기 제어 신호는 내부 전압 레벨을 갖는 것을 특징으로 하는 반도체 장치의 슬립 모드에서의 데이터 보존 회로.
제9항에 있어서, 상기 모드 전환 제어부는,

상기 기입 제어 신호와 상기 독출 제어 신호에 응답하여 상기 선택 신호를 출력하는 OR 게이트를 더 구비하는 것을 특징으로 하는 반도체 장치의 슬립 모드에서의 데이터 보존 회로.
제8항에 있어서, 상기 데이터 출력부는,

상기 스캔 클럭 신호에 응답하여 상기 스캔 체인부로부터 수신되는 상기 출력 데이터 신호를 저장하고, 저장된 상기 출력 데이터 신호를 상기 기입 데이터 신호로서 상기 메모리에 출력하는 제1 플립 플롭;

상기 스캔 클럭 신호에 응답하여 상기 메모리로부터 수신되는 상기 독출 데이터 신호를 저장하고, 저장된 상기 독출 데이터 신호를 출력하는 제2 플립 플롭; 및

상기 테스트 제어 신호에 응답하여 상기 테스트 패턴 데이터 신호와 상기 독출 데이터 신호 중 어느 하나를 선택하여 상기 스캔 데이터 신호로서 출력하는 멀티플렉서를 구비하는 것을 특징으로 하는 반도체 장치의 슬립 모드에서의 데이터 보존 회로.
제8항에 있어서, 상기 메모리 제어부는,

시작 어드레스 신호를 저장하고, 상기 슬립 모드 제어 신호에 응답하여 상기 시작 어드레스 신호를 출력하는 어드레스 레지스터;

상기 슬립 모드 제어 신호와 상기 스캔 클럭 신호에 응답하여, 상기 시작 어드레스 신호에 기초하여 상기 어드레스 신호를 발생하고, 상기 스캔 클럭 신호에 응답하여 메모리 제어 정지 신호를 발생하는 어드레스 카운터; 및

상기 슬립 모드 제어 신호와 상기 스캔 클럭 신호에 응답하여 상기 기입 제어 신호와 상기 독출 제어 신호 중 어느 하나를 인에이블 시키고, 상기 메모리 제어 정지 신호에 응답하여 상기 기입 제어 신호와 상기 독출 제어 신호 중 인에이블 된 어느 하나를 다시 디세이블 시키는 제어 신호 발생기를 구비하는 것을 특징으로 하는 반도체 장치의 슬립 모드에서의 데이터 보존 회로.
제8항에 있어서,

상기 조합 회로부는 각각 K(K는 정수)개의 조합 회로들을 포함하는 제1 내지 제M(M은 정수) 조합 회로 그룹들을 구비하고, 상기 스캔 체인부는 상기 제1 내지 제M(M은 정수) 조합 회로 그룹들 사이에 각각 하나씩 배치되는 제1 내지 제N(N은 정수) 스캔 체인 회로들을 포함하고, 상기 노말 데이터 신호는 제1 내지 제M 노말 데이터 신호들을 포함하고, 상기 출력 데이터 신호는 제1 내지 제N 출력 데이터 신호들을 포함하고,

상기 제1 스캔 체인 회로는 상기 스캔 제어 신호와 상기 스캔 클럭 신호에 응답하여 상기 스캔 데이터 신호를 수신하여 저장하고, 저장된 상기 스캔 데이터 신호를 상기 제1 출력 데이터 신호로서 출력하는 것을 특징으로 하는 반도체 장치의 슬립 모드에서의 데이터 보존 회로.
제13항에 있어서,

상기 제2 내지 제N 스캔 체인 회로들은 상기 스캔 제어 신호와 상기 스캔 클럭 신호에 응답하여 상기 제1 내지 제M 노말 데이터 신호들을 수신하여 저장하거나 또는 상기 제1 내지 제(N-1) 출력 데이터 신호들을 수신하여 저장하고, 저장된 신호를 상기 제2 내지 제N 출력 데이터 신호들로서 각각 출력하는 것을 특징으로 하는 반도체 장치의 슬립 모드에서의 데이터 보존 회로.
제13항에 있어서,

상기 제1 내지 제N 스캔 체인 회로들 각각은 K개의 플립 플롭들을 구비하는 것을 특징으로 하는 반도체 장치의 슬립 모드에서의 데이터 보존 회로.
제13항에 있어서,

상기 스위칭부는 상기 스위칭 제어 신호에 응답하여 턴 온 또는 턴 오프되고, 턴 오프될 때 상기 제1 내지 제M 조합 회로 그룹들의 상기 조합 회로들과 상기 제1 내지 제N 스캔 체인 회로들에 인가되는 상기 그라운드 전압을 각각 차단시키는 복수의 스위칭 회로들을 구비하는 것을 특징으로 하는 반도체 장치의 슬립 모드에서의 데이터 보존 회로.
제16항에 있어서,

상기 복수의 스위칭 회로들 각각은 트랜지스터를 포함하고, 상기 트랜지스터의 누설 전류는 상기 조합 회로들 내부에 포함되는 트랜지스터의 누설 전류 보다 작은 것을 특징으로 하는 반도체 장치의 슬립 모드에서의 데이터 보존 회로.
제14항에 있어서,

상기 슬립 모드 제어 신호가 인에이블될 때, 상기 스캔 제어 신호와 상기 스캔 클럭 신호에 응답하여 상기 제2 내지 제N 스캔 체인 회로들이 상기 제1 내지 제(N-1) 출력 데이터 신호들을 수신하여 저장하고, 저장된 신호를 상기 제2 내지 제N 출력 데이터 신호들로서 각각 출력하는 동작을 N-1회 반복 수행하고,

상기 슬립 모드 제어 신호가 인에이블될 때, 상기 데이터 출력부가 상기 제N 스캔 체인 회로로부터 상기 제N 출력 데이터 신호를 첫 번째 상기 기입 데이터 신호로서 수신하여 상기 메모리에 출력하고, 상기 제1 출력 데이터 신호를 마지막으로 상기 기입 데이터 신호로서 수신하여 상기 메모리에 출력하고, 상기 슬립 모드 제어 신호가 디세이블될 때, 상기 데이터 출력부가 상기 메모리로부터 상기 제N 출력 데이터 신호를 첫 번째 상기 독출 데이터 신호로서 수신하여 상기 스캔 데이터 신호로서 출력하고, 상기 제1 출력 데이터 신호를 마지막 상기 독출 데이터 신호로서 수신하여 상기 스캔 데이터 신호로서 출력하는 것을 특징으로 하는 반도체 장치의 슬립 모드에서의 데이터 보존 회로.
제1항에 있어서,

상기 메모리는 상기 반도체 장치 내부에 내장되는 것을 특징으로 하는 반도체 장치의 슬립 모드에서의 데이터 보존 회로.
제1항에 있어서,

상기 메모리는 상기 반도체 장치의 외부에 연결되는 것을 특징으로 하는 반도체 장치의 슬립 모드에서의 데이터 보존 회로.
슬립 모드로의 전환 기능을 가지는 반도체 장치에 있어서,

외부로부터 수신되는 테스트 제어 신호와 슬립 모드 제어 신호 중 어느 하나에 응답하여 스캔 제어 신호와 스캔 클럭 신호를 출력하고, 제1 출력 데이터 신호를 수신할 때 상기 제1 출력 데이터 신호를 메모리에 저장하고, 제1 테스트 패턴 데이터 신호를 수신할 때 상기 제1 테스트 패턴 데이터 신호를 스캔 데이터 신호로서 출력하는 슬립 모드 제어부;

상기 스캔 제어 신호와 상기 스캔 클럭 신호에 응답하여, 내부에 저장된 제1 노말 데이터 신호를 상기 제1 출력 데이터 신호로서 상기 슬립 모드 제어부에 출력하거나 또는 상기 스캔 데이터 신호를 수신하여 제1 조합 회로부에 출력하는 제1 스캔 체인부; 및

상기 테스트 제어 신호와 외부 클럭 신호에 응답하여 제2 내지 제J(J는 정수) 테스트 패턴 데이터 신호들을 저장하고, 저장된 상기 제2 내지 제J 테스트 패턴 데이터 신호들 제2 조합 회로부들에 각각 출력하고, 상기 제2 조합 회로부들로부터 각각 수신되는 테스트 결과 데이터 신호들을 출력 패드들을 통하여 외부에 각각 출력하는 제2 스캔 체인부들을 구비하는 것을 특징으로 하는 반도체 장치의 슬립 모드에서의 데이터 보존 회로.
제21항에 있어서,

상기 슬립 모드 제어부는 상기 슬립 모드 제어 신호에 응답하여 스위칭 제어 신호를 더 발생하는 것을 특징으로 하는 반도체 장치의 슬립 모드에서의 데이터 보존 회로.
제22항에 있어서,

상기 스위칭 제어 신호에 응답하여 턴 온 또는 턴 오프되고, 턴 오프될 때 상기 제1 스캔 체인부와 상기 제1 조합 회로부에 인가되는 그라운드 전압을 차단하는 제1 스위칭부;

상기 슬립 모드 제어 신호를 반전시키고, 그 반전된 슬립 모드 제어 신호를 출력하는 인버터; 및

상기 반전된 슬립 모드 제어 신호에 응답하여 턴 온 또는 턴 오프되고, 턴 오프될 때 상기 제2 스캔 체인부들과 상기 제2 조합 회로부들에 인가되는 상기 그라운드 전압을 차단하는 제2 스위칭부들을 더 구비하는 것을 특징으로 하는 반도체 장치의 슬립 모드에서의 데이터 보존 회로.
제23항에 있어서,

상기 제1 및 제2 스위칭부들 각각은 복수의 트랜지스터들을 포함하고, 상기 복수의 트랜지스터들의 누설 전류는 상기 제1 및 제2 조합 회로부들 내부에 포함되는 트랜지스터들의 누설 전류 보다 작은 것을 특징으로 하는 반도체 장치의 슬립 모드에서의 데이터 보존 회로.
슬립 모드로의 전환 기능을 가지는 반도체 장치의 슬립 모드에서의 데이터 보존 방법에 있어서,

(a) 슬립 모드 제어 신호가 인에이블될 때, 데이터 보존 회로가 스캔 체인부로부터 수신되는 데이터 신호들을 메모리에 저장하는 단계;

(b) 상기 데이터 신호들이 모두 상기 메모리에 저장되면, 상기 데이터 보존 회로가 상기 스캔 체인부와 조합 회로부에 그라운드 전압의 공급을 정지하는 단계;

(c) 상기 슬립 모드 제어 신호가 디세이블될 때, 상기 데이터 보존 회로가 상기 스캔 체인부와 상기 조합 회로부에 상기 그라운드 전압을 다시 공급하는 단계; 및

(d) 상기 (c) 단계 이 후, 상기 데이터 보존 회로가 상기 메모리에 저장된 상기 데이터 신호들을 독출하여, 상기 스캔 체인부에 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 슬립 모드에서의 데이터 보존 방법.
슬립 모드로의 전환 기능을 가지는 반도체 장치의 슬립 모드에서의 데이터 보존 방법에 있어서,

(a) 슬립 모드 제어 신호가 인에이블될 때, 데이터 보존 회로가 제1 스캔 체인 회로부들과 제1 조합 회로부들에 그라운드 전압의 공급을 정지하는 단계;

(b) 슬립 모드 제어 신호가 인에이블될 때, 상기 데이터 보존 회로가 제2 스캔 체인부로부터 수신되는 데이터 신호들을 메모리에 저장하는 단계;

(c) 상기 데이터 신호들이 모두 상기 메모리에 저장되면, 상기 데이터 보존 회로가 상기 제2 스캔 체인부와 제2 조합 회로부에 그라운드 전압의 공급을 정지하는 단계;

(d) 상기 슬립 모드 제어 신호가 디세이블될 때, 상기 데이터 보존 회로가 상기 제1 및 제2 스캔 체인부들과 상기 제1 및 제2 조합 회로부들에 상기 그라운드 전압을 다시 공급하는 단계; 및

(e) 상기 (d) 단계 이 후, 상기 데이터 보존 회로가 상기 메모리에 저장된 상기 데이터 신호들을 독출하여, 상기 제2 스캔 체인부에 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 슬립 모드에서의 데이터 보존 방법.