JP5460093B2

JP5460093B2 - 半導体メモリの内部電源制御回路及び半導体装置

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Publication number: JP5460093B2
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Inventors: 彰宏廣田
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Description

本発明は、半導体メモリの内部電源制御回路及び半導体装置に関するものである。

従来、ＲＯＭ等の半導体メモリにおいて、消費電力を抑えるためのスタンバイモード時における消費電流を抑制する技術が種々提案されている（例えば特許文献１、２参照）。

従来では、スタンバイモード時におけるスタンバイ電流規格を満たすようにするために、半導体メモリ内の内部回路に電源を供給する内部電源回路を常時動作させることができなかった。このため、スタンバイモード時は内部電源回路による電源供給を停止させ、スタンバイモードから通常動作モードに移行してから内部電源回路による電源供給を開始させていた。

特開２００１−９３２７５号公報特開２００８−４２４９号公報

しかしながら、スタンバイモードから通常動作モードに移行してから内部電源回路による電源供給を開始させると、半導体メモリへのアクセス規格を満たすことができない場合がある。これに対して、高速アクセスを実現するためには、内部電源回路を常時動作させる必要があるが、前述したように、内部電源回路をスタンバイモード時においても常時動作させると、スタンバイ電流規格を逸脱してしまう。

本発明は、上述した課題を解決するために提案されたものであり、スタンバイモード時における消費電流を抑制すると共に、通常動作モードに移行した場合のアクセス速度の低下を抑制することができる半導体メモリの内部電源制御回路及び半導体装置を提供することを目的とする。

上記目的を達成するために、請求項１記載の発明は、半導体メモリの内部電源回路から前記半導体メモリの内部回路に常時電源が供給される通常動作モードから、前記通常動作モードよりも消費電力を抑えるスタンバイモードに移行した場合に、前記内部電源回路から前記内部回路への電源供給を予め定めた周期で間欠的に許可するための間欠許可信号を生成するための周期信号を発生する周期信号発生手段と、前記通常動作モード及び前記スタンバイモードの何れかのモードを示すモード信号と、前記周期信号と、が入力され、入力された前記モード信号が前記スタンバイモードを示す場合に、前記周期信号に同期した前記間欠許可信号を前記内部電源回路に出力する間欠許可信号出力手段と、電源が投入された後の所定期間は、前記スタンバイモードに移行する前に、前記内部電源回路から前記内部回路への前記電源の供給を連続的に許可する制御信号を出力するスタートアップ回路と、を備え、前記内部電源回路は、前記制御信号に応じて、前記所定期間、前記内部回路に対して連続的に電源を供給し、前記周期信号発生手段は、直列接続された奇数個の反転論理素子から成る発振手段と、前記発振手段に入力される入力信号を遅延させる遅延回路と、を含むリングオシレータを含んで構成され、前記遅延回路が、ドレイン及びソースの一方が前記発振手段の入力側に接続されたＭＯＳトランジスタと、一端が前記ＭＯＳトランジスタのドレイン及びソースの他方に接続されると共に他端が前記ＭＯＳトランジスタのゲートに接続され、抵抗値を調整可能な可変抵抗素子と、を直列接続した回路を含むことを特徴とする。

本発明によれば、スタンバイモード時における消費電流を抑制すると共に、通常動作モードに移行した場合のアクセス速度の低下を抑制することができる、という効果を奏する。

ＲＯＭの概略構成図である。内部電源制御回路の概略構成図である。内部電源制御回路及び内部電源回路の各部の信号の波形図である。周期信号発生回路の回路図である。周期信号発生回路の各部の信号の波形図である。内部電源回路の概略構成図である。電源電圧とスタンバイモード時における消費電流との関係を示す図である。従来のＲＣ型遅延回路の回路図である。本実施形態に係る遅延回路の回路図である。ＤＭＯＳトランジスタのＩ−Ｖ特性を示す図である。遅延回路のノードＡの放電時間と電圧との関係を示す図である。トリミング抵抗による抵抗値の調整前における周期信号ＴＩＭ２の周期とトリミング抵抗による抵抗値の調整後の周期信号ＴＩＭ２の周期との関係を示す図である。トリミング抵抗による抵抗値の調整後における電源電圧と周期信号ＴＩＭ２の周期との関係を示す図である。トリミング抵抗による抵抗値の調整後における電源電圧とスタンバイモード時における周期信号発生回路の消費電流との関係を示す図である。

以下、本発明の実施形態について図面を参照しながら詳細に説明する。

図１には、本発明に係る半導体メモリとしてのＲＯＭ１０の概略構成図を示した。同図に示すように、ＲＯＭ１０は、メモリセルアレイ１２、アドレスバッファ１４、ロウデコーダセレクタ１６、カラムデコーダ１８、ＢＬセレクタ２０、センスアンプ２２、出力バッファ２４、内部電源制御回路２６、及び内部電源回路２８等を含んで構成されている。

メモリセルアレイ１２は、複数のサブアレイから構成されており、各サブアレイは、多数のメモリセルを含んで構成される。

アドレスバッファ１４には、ＲＯＭ１０を制御する図示しない制御回路によって指定されたアドレスが格納される。

ロウデコーダセレクタ１６は、アドレスバッファ１４に格納されたアドレスに含まれるロウアドレスに応じたワードラインＷＬ及びサブアレイ選択ラインＤＳを選択し、選択したワードラインＷＬに内部電源回路２８から供給された電圧ＶＣＷを印加すると共に、サブアレイ選択ラインＤＳに内部電源回路２８から供給された電圧ＶＣＷＰを印加する。

カラムデコーダ１８は、アドレスバッファ１４に格納されたアドレスに含まれるカラムアドレスをＢＬ（ビットライン）セレクタ２０に出力する。

ＢＬセレクタ２０は、カラムデコーダ１８から出力されたカラムアドレスに応じたビットラインＢＬを選択し、選択したビットラインＢＬに内部電源回路２８からセンスアンプ２２を介して供給された電圧ＣＤＶを印加する。

センスアンプ２２は、メモリセルアレイ１２を構成する各セルのうち、ロウデコーダセレクタ１６により選択されたワードラインＷＬと、ＢＬセレクタ２０により選択されたビットラインＢＬと、により選択されたメモリセルを流れる電流を検出して‘０’か‘１’かを判定した結果であるデータを出力バッファ２４に出力する。

出力バッファ２４は、入力されたメモリセルのデータを記憶し、ＲＯＭ１０を制御する図示しない制御回路から入力されたアウトプットイネーブル信号ＯＥＢが例えばローレベルになると、記憶されたデータを出力する。

内部電源制御回路２６は、ＲＯＭ１０を制御する図示しない制御回路から入力されたチップイネーブル信号ＣＥＢが例えばローレベルになると、内部電源回路２８からロウデコーダセレクタ１６やカラムデコーダ１８、センスアンプ２２等の内部回路への電源供給を許可するために、内部電源回路イネーブル信号ＣＥＢ＿ＧＥＮをローレベルにする。これにより、内部電源回路２８から電圧ＣＤＶがセンスアンプ２２に供給され、電圧ＶＣＷがロウデコーダセレクタ１６に供給され、電圧ＶＣＷＰがロウデコーダセレクタ１６及びカラムデコーダ１８に供給される。

なお、チップイネーブル信号ＣＥＢがローレベルのときは、ＲＯＭ１０は通常動作モードとなり、チップイネーブル信号ＣＥＢがハイレベルのときは、ＲＯＭ１０はスタンバイモードとなる。

内部電源制御回路２６は、図２に示すように、スタートアップ回路３０、タイマーコントロール回路３２、周期信号発生回路３４、及び内部電源イネーブル信号発生回路３６を含んで構成されている。

スタートアップ回路３０は、電源投入時に一定期間ローレベルを出力した後にハイレベルとなる図３（Ａ）に示すような信号ＥＶＣＩＮＴをタイマーコントロール回路３２に出力する。なお、信号ＥＶＣＩＮＴがローレベルの期間は、内部電源回路２８は常時動作状態となるため、電源投入後所定期間は、内部電源回路２８は常時動作状態となる。これは、電圧ＶＣＷＰ等の各種電圧を短時間で必要な電圧レベルまで上昇させるためである。

タイマーコントロール回路３２は、チップイネーブル信号ＣＥＢがローレベルの場合、すなわち通常動作モードの場合は常にハイレベルを出力し、チップイネーブル信号ＣＥＢがハイレベルになってスタンバイモードに移行した後、スタートアップ回路３０から入力された信号ＥＶＣＩＮＴがハイレベルである場合に限り、ローレベルに切り替わる図３（Ｂ）に示すような信号ＴＩＭＥＢを周期信号発生回路３４に出力する。

なお、信号ＥＶＣＩＮＴがローレベルの場合は信号ＴＩＭＥＢがハイレベルとなり、周期信号発生回路３４は動作しない。

周期信号発生回路３４は、タイマーコントロール回路３２から入力された信号ＴＩＭＥＢがローレベルになると、図３（Ｃ）に示すように予め定めた周期Ｔ１でハイレベルとローレベルとを繰り返す周期信号ＴＩＭ２を内部電源イネーブル信号発生回路３６へ出力する。

内部電源イネーブル信号発生回路３６は、周期信号発生回路３４から入力された周期信号ＴＩＭ２の立ち上がりに同期して予め定めたデューティ比Ｎで所定期間Ｔ２の間ローレベルとなる内部電源イネーブル信号ＣＥＢ＿ＧＥＮを内部電源回路２８へ出力する。

なお、内部電源イネーブル信号発生回路３６は、チップイネーブル信号ＣＥＢがローレベルの場合は、内部電源イネーブル信号ＣＥＢ＿ＧＥＮを常にローレベルとする。

図４には、周期信号発生回路３４の回路構成を示した。同図に示すように、周期信号発生回路３４は、源振回路４０及び分周器４２を含んで構成されている。源振回路４０は、予め定めた周期の源振信号ＴＩＭを分周器４２に出力する。

分周器４２は、タイマーコントロール回路３２から出力された信号ＴＩＭＥＢがローレベルになると、源振回路４０から出力された源振信号ＴＩＭをｎ倍に分周した周期信号ＴＩＭ２を出力する。

源振回路４０は、奇数個（本実施形態では５個）のインバータＩ１〜Ｉ５を含んで構成されたリングオシレータ４４と、遅延回路４６と、を含んで構成されている。

遅延回路４６は、ＤＭＯＳトランジスタＤ１、抵抗Ｒ１、及びトリミング抵抗ＴＲが直列接続された回路に、コンデンサとして機能するＤＭＯＳトランジスタＤ２が並列接続された構成である。

遅延回路４６は、トリミング抵抗ＴＲにより抵抗値を調整することにより、源振回路４０から出力される源振信号ＴＩＭの周期を調整することができる。

遅延回路４６のＤＭＯＳトランジスタＤ１は、ＰＭＯＳトランジスタＰ１に接続され、トリミング抵抗ＴＲは、ＮＭＯＳトランジスタＮ１に接続されている。ＤＭＯＳトランジスタＤ１とＰＭＯＳトランジスタＰ１との接続点には、コンデンサとして機能するドレイン及びソースが接続されたＤＭＯＳトランジスタＤ２のゲートと、直列接続されたＮＭＯＳトランジスタＮ２、Ｎ３のうちＮＭＯＳトランジスタＮ２のドレインと、初段のインバータＩ１の入力側と、が接続されている。

インバータＩ１の出力側は、次段のインバータＩ２の入力側に接続されると共に、ＮＭＯＳトランジスタＮ３のゲートに接続されている。インバータＩ２の入力側には、直列接続されたＰＭＯＳトランジスタＰ２、Ｐ３、直列接続されたＮＭＯＳトランジスタＮ４、Ｎ５が接続されている。

ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ５のゲートは、入力側がＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１のゲートに接続されたインバータＩ６の出力側に接続されている。

また、インバータＩ２の出力側は、次段のインバータＩ３の入力側に接続されると共に、ＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ４のゲートに接続されている。インバータＩ３の出力側は、インバータＩ４、Ｉ５が直列接続され、最終段のインバータＩ５の出力側は、ＮＯＲ回路ＮＯＲの一方の入力側に接続されている。ＮＯＲ回路ＮＯＲの他方の入力側には、タイマーコントロール回路３２から出力された信号ＴＩＭＥＢが入力される。従って、ＮＯＲ回路ＮＯＲは、信号ＴＩＭＥＢと最終段のインバータＩ５の出力信号との否定論理和を源振信号ＴＩＭとして出力する。

ＮＯＲ回路ＮＯＲの出力側は、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１、及びＮＭＯＳトランジスタＮ２のゲートに接続されると共に、分周器４２の入力側に接続される。

このような源振回路４０は、タイマーコントロール回路３２から出力された信号ＴＩＭＥＢがローレベルになると、図５（Ａ）に示すような源振周期Ｔ３の源振信号ＴＩＭを生成して分周器４２に出力する。

分周器４２は、入力された源振信号ＴＩＭの周期をｎ倍（例えば６４倍）に分周した図５（Ａ）に示すような周期Ｔ１の周期信号ＴＩＭ２を内部電源イネーブル信号発生回路３６へ出力する。

なお、図５（Ｂ）には初段のインバータＩ１に入力されるＡ点の電圧の波形を、同図（Ｃ）には初段のインバータＩ１から出力されるＢ点の電圧の波形を、同図（Ｃ）には、２段目のインバータＩ２から出力されるＣ点の電圧の波形をそれぞれ示した。

図６に示すように、内部電源回路２８は、基準電位発生回路５０、電圧ＶＣＷＰを発生させる第１の電圧発生回路５２Ａ、電圧ＶＣＷを発生させる第２の電圧発生回路５２Ｂ、電圧ＣＤＶを発生させる第３の電圧発生回路５２Ｃを含んで構成されている。

基準電位発生回路５０は、内部電源イネーブル信号発生回路３６から出力された内部電源イネーブル信号ＣＥＢ＿ＧＥＮがローレベルになると、基準電圧ＶＣＷＲＥＦを発生させて、第１の電圧発生回路５２Ａ〜第３の電圧発生回路５２Ｃへ出力する。

第１の電圧発生回路５２Ａは、入力された基準電圧ＶＣＷＲＥＦに基づいて、電圧ＶＣＷＰを発生させてロウデコーダセレクタ１６及びカラムデコーダ１８に出力する。

第２の電圧発生回路５２Ｂは、入力された基準電圧ＶＣＷＲＥＦに基づいて、電圧ＶＣＷを発生させてロウデコーダセレクタ１６に出力する。

第３の電圧発生回路５２Ｃは、入力された基準電圧ＶＣＷＲＥＦに基づいて、電圧ＣＤＶを発生させてセンスアンプ２２に出力する。

内部電源回路２８は、内部電源イネーブル信号発生回路３６から出力された内部電源イネーブル信号ＣＥＢ＿ＧＥＮがローレベルになると、ＲＯＭ１０内の各部へ電源を供給する。図３（Ｅ）には、スタンバイモードにおける内部電源回路２８の消費電流を示した。

このように、スタンバイモードにおいて、内部電源イネーブル信号ＣＥＢ＿ＧＥＮは、間欠的に内部電源回路２８からの電源供給を許可する信号である。また、ＣＥＢ＿ＧＥＮがハイレベルの場合は、内部電源回路２８の消費電流はほぼゼロとなる。これにより、スタンバイモードでは、ＲＯＭ１０は間欠的に動作することになるため、内部電源回路２８から出力される電圧ＶＣＷＰ、ＶＣＷ、ＣＤＶは、図３（Ａ）に示すように、信号ＴＩＭＥＢがローレベルの期間において、内部電源イネーブル信号ＣＥＢ＿ＧＥＮがローレベルとなるＴ２の期間は通常動作時と同様に設定した値を出力し、その他の期間は徐々に低下することを繰り返す。

従って、スタンバイモード中においても、ある程度の電圧レベルを維持しつつ、消費電流を抑えることができる。従って、スタンバイモードにおけるＲＯＭ１０の消費電流を抑制することができると共に、通常動作モードへ移行した場合には、ＲＯＭ１０の各部に印加する電圧を速やかに必要なレベルまで上昇させることができるため、アクセス速度の低下を抑制することができる。

次に、周期信号発生回路３４が出力する周期信号ＴＩＭ２の周期Ｔ１の設定について説明する。

周期信号ＴＩＭ２の周期Ｔ１は、一例として以下のように設定される。

Ｔ１＝（ＩＶＣＬ×ＣＶ）／ＩＬ・・・（１）

ここで、ＩＶＣＬは、スタンバイモード中に内部電源回路２８から供給される電圧、例えば電圧ＶＣＷが低下した場合の電圧低下値［Ｖ］、すなわちスタンバイモード中にどの程度電圧の低下を許容するかを示す値であり、ＲＯＭ１０のアクセス規格を満たすことができる程度の値に設定される。また、ＣＶは、内部電源回路２８内の寄生容量を含む容量成分全ての容量値［Ｆ］を示し、回路の設計値等に基づいて予め求められる。また、ＩＬは、スタンバイモードにおける内部電源回路２８からのリーク電流の最大値［Ａ］であり、測定により予め求められる。

例えばＩＣＶＬを０．１［Ｖ］すなわちスタンバイモード中に０．１［Ｖ］までの電圧低下を許容し、ＣＶが１×１０^−９［Ｆ］、ＩＬが１×１０^−７［Ａ］とすると、上記（１）式より、周期Ｔ１は１［ｍｓ］となる。また、デューティ比Ｎを１／１００００とすると、内部電源イネーブル信号ＣＥＢ＿ＧＥＮがローレベルとなる期間Ｔ２は約１００［ｎｓ］となる。

なお、仮にＩＬが設定値（上記例の場合は１Ｅ^−７［Ａ］）よりも多く、上記（１）式により決定した周期Ｔ１では、設定したＩＶＣＬよりも電圧低下値が大きくなってしまうＲＯＭを選別するためには、例えばスタンバイモード時における各種内部電源レベルからのリーク電流の発生源（ロウデコーダやカラムデコーダなど）を接続したままにして、スタンバイモード以外における内部電源レベルからのリーク源（トリミング回路など）をオープン（非接続）にすることができるテストモードを用意し、このテストモードでスタンバイモードにおける各種内部電源レベルのリーク電流を測定し、設定したＩＬ値よりも測定したリーク電流が大きいＲＯＭを不良と判定すればよい。

また、内部電源回路２８を間欠的に動作させるときのアクティブ時間、すなわち、内部電源イネーブル信号ＣＥＢ＿ＧＥＮがローレベルとなる期間Ｔ２は、内部電源回路２８から出力される各電圧のレベルが予め定めた安定値を示すまでの時間となるように設定する。

本発明者は、周期信号ＴＩＭ２の周期Ｔ１と、内部電源イネーブル信号ＣＥＢ＿ＧＥＮがローレベルとなる期間Ｔ２とから、デューティ比Ｎが約１／１００００となり、内部電源回路２８の動作時の最大電流Ｉａ（図３（Ｅ）参照）が約５ｍＡの場合に、その１／１００００である平均０．５［μＡ］に内部電源回路２８の消費電流を抑制することができることを確認した。また、周期信号発生回路３４の消費電流Ｉｂ（図３（Ｅ）参照）は約１μＡ程度であるため、両者を足して全体で約１．５［μＡ］程度の消費電流に抑制することができることを確認した。

内部電源回路２８を常時動作させた場合、少なくとも数１０〜数１００［μＡ］程度の電流が流れるが、本実施形態の構成の採用することにより、スタンバイモード中に内部電源回路２８から出力される電圧のレベルを保持しながら、消費電流を例えば１〜２［μＡ］程度に抑制することができ、スタンバイモードにおける電流規格が１０［μＡ］程度の場合でも、十分に規格を満たすことができる。

図７には、本実施形態に係る内部電源回路２８を様々な温度及び電源電圧でスタンバイモードにおける回路全体の消費電流（ＩＣＣＳ）を測定した結果を示した。同図に示すように、スタンバイモード電流の規格が２μＡ以下とされた場合でも、全ての条件においてスタンバイモード時の消費電流が１．５［μＡ］以下となっているのが判る。

次に、遅延回路の遅延時間について説明する。まず、図８に示すような従来の抵抗Ｒ１０及びコンデンサＣ１０が並列接続されたＲＣ型の遅延回路１００の遅延時間について説明する。

このような遅延回路１００では、ノードＡの電位Ｖ（ｔ）は以下の式で表される。

Ｖ（ｔ）＝Ｖ×ＥＸＰ（−ｔ／τ）・・・（２）

ここで、抵抗Ｒ１０の抵抗値Ｒ、コンデンサＣ１０の容量値をＣとして、τ＝ＲＣである。また、Ｖは電源電圧である。

例えばＶ＝３．３Ｖ、Ｒ＝１ＭΩ、Ｃ＝１０ｐＦ（τ＝０．００００１）の場合、ノードＡが１．６５Ｖとなるまでに要する時間は、上記（２）式より、６．９３１５×１０^−６［ｓ］となる。

次に、本実施形態に係る遅延回路４６の遅延時間について図９を参照して説明する。なお、図９におけるコンデンサＣ１０は、図４のＤＭＯＳトランジスタＤ２に相当している。

遅延回路４６では、ノードＢの電位が高くなると抵抗Ｒ１０を流れる電流Ｉｒは増加するが、ＤＭＯＳトランジスタＤ１を流れる電流Ｉｄは減少する。ＤＭＯＳトランジスタＤ１と抵抗Ｒ１は直列接続されているため、両者の電流が等しくなるところがノードＡの放電電流となる。なお、ノードＡのレベルによらず、ほぼ一定の電流が流れる。ただし、ＤＭＯＳトランジスタＤ１のＩ−Ｖ特性により、ノードＡの放電電流は増減する。

前述したＲＣ型遅延回路と同等の条件（Ｒ＝１［ＭΩ］、Ｃ＝１０［ｐＦ］、Ｖ＝３．３［Ｖ］）の場合で、ノードＢの電圧が１［Ｖ］のとき、ノードＡの放電電流Ｉａは、Ｉａ＝１［Ｖ］／１［ＭΩ］＝１［μＡ］となる。この時、ノードＡの電圧Ｖ（ｔ）は以下のようになる。

Ｖ（ｔ）＝３．３−１×１０^５×ｔ・・・（３）

この場合、ノードＡが１．６５［Ｖ］となるまでに要する放電時間は、上記（３）式より、１６．５×１０^−６［ｓ］となり、前述のＲＣ型遅延回路と比較して約２．４倍の遅延時間とすることができる。

また、前述したＲＣ型遅延回路と同等の条件（Ｒ＝１［ＭΩ］、Ｃ＝１０［ｐＦ］、Ｖ＝３．３［Ｖ］）の場合で、上記の場合よりＤＭＯＳトランジスタＤ１の電位Ｖｔが１［Ｖ］程度低く、ノードＢの電圧が２［Ｖ］になったとすると、ノードＡの放電電流Ｉａは倍増し、Ｉａ＝２［Ｖ］／１［ＭΩ］＝２［μＡ］となる。

この時、ノードＡの電圧Ｖ（ｔ）は以下のようになる。

Ｖ（ｔ）＝３．３−２×１０^５×ｔ・・・（４）

この場合、ノードＡが１．６５［Ｖ］となるまでに要する放電時間は、８．２５×１０^−６［ｓ］となり、前述のＲＣ型遅延回路とほとんど同等となり、このような場合は遅延時間をそれほど延ばすことはできない。

図１０には、特性の異なる２つのＤＭＯＳトランジスタＤ１のノードＢの電圧と電流Ｉｄとの関係を示すＩ−Ｖ特性ＩＶ−１、ＩＶ−２及び抵抗Ｒを流れる電流Ｉｒの特性を示した。

また、図１１には、ＲＣ型遅延回路のノードＡの電圧と放電時間との関係を示す特性Ａ−１、本実施形態に係る遅延回路４６のノードＢの電圧が１Ｖの場合におけるノードＡの電圧と放電時間との関係を示す特性Ｂ−１、遅延回路４６のノードＢの電圧が２Ｖの場合におけるノードＡの電圧と放電時間との関係を示す特性Ｂ−２を示した。図１０及び図１１に示すように、遅延回路４６の場合、ＤＭＯＳトランジスタＤ１のＩ−Ｖ特性によってノードＡの放電時間に差が出るため、適切なＩ−Ｖ特性のＤＭＯＳトランジスタＤ１を用いることにより、従来のＲＣ型遅延回路と比較して、遅延時間を効果的に延ばすことができる。これにより、抵抗のサイズを小さくすることができる。

また、図１２には、電圧ＶＣＣ＝２．７［Ｖ］、温度Ｔ＝２５［°Ｃ］の条件下において、トリミング抵抗ＴＲによる抵抗値のトリミング（調整）前、すなわちトリミングを行わない場合における周期信号ＴＩＭ２の周期と、トリミング後における周期信号ＴＩＭ２の周期との関係を測定した結果を示した。同図に示すように、トリミング抵抗ＴＲによる抵抗値のトリミングを行わない場合は、周期が８５０〜１３５０［μｓ］の範囲で変動しているのに対し、トリミング抵抗ＴＲによる抵抗値の調整を行った場合、周期が約１０００［μｓ］前後に調整できているのがわかる。

また、図１３には、トリミング抵抗ＴＲによる抵抗値の調整を行った場合における電圧ＶＣＣと周期信号ＴＩＭ２の周期との関係を周期信号発生回路３４に用いられるＭＯＳトランジスタのパラメータを様々に変更して測定した結果を示し、図１４には、トリミング抵抗ＴＲによる抵抗値の調整を行った場合における電圧ＶＣＣとスタンバイモードにおける周期信号発生回路３４の消費電流（ＩＣＣＳ）との関係を周期信号発生回路３４に用いられるＭＯＳトランジスタのパラメータを様々に変更して測定した結果を示した。図１３に示すように、トリミング抵抗ＴＲによる抵抗値の調整を行った場合、ＭＯＳトランジスタのパラメータに拘わらず、周期信号ＴＩＭ２の周期のばらつきが抑えられているのが判る。また、図１４に示すように、トリミング抵抗ＴＲによる抵抗値の調整を行った場合、ＭＯＳトランジスタのパラメータに拘わらず、ＩＣＣＳは１．１［μＡ］未満に調整できているのが判る。

なお、本実施形態では、半導体メモリとしてのＲＯＭに本発明を適用した場合について説明したが、例えばＤＲＡＭ等の内部電源を有する半導体メモリであれば、本発明を適用可能である。

１０ＲＯＭ
１２メモリセルアレイ
１４アドレスバッファ
１６ロウデコーダセレクタ
１８カラムデコーダ
２０ＢＬセレクタ
２２センスアンプ
２４出力バッファ
２６内部電源制御回路
２８内部電源回路
３０スタートアップ回路
３２タイマーコントロール回路
３４周期信号発生回路
３６内部電源イネーブル信号発生回路
４０源振回路
４２分周器
４４リングオシレータ
４６遅延回路
５０基準電位発生回路
５２Ａ第１の電圧発生回路
５２Ｂ第２の電圧発生回路
５２Ｃ第３の電圧発生回路

Claims

半導体メモリの内部電源回路から前記半導体メモリの内部回路に常時電源が供給される通常動作モードから、前記通常動作モードよりも消費電力を抑えるスタンバイモードに移行した場合に、前記内部電源回路から前記内部回路への電源供給を予め定めた周期で間欠的に許可するための間欠許可信号を生成するための周期信号を発生する周期信号発生手段と、
前記通常動作モード及び前記スタンバイモードの何れかのモードを示すモード信号と、前記周期信号と、が入力され、入力された前記モード信号が前記スタンバイモードを示す場合に、前記周期信号に同期した前記間欠許可信号を前記内部電源回路に出力する間欠許可信号出力手段と、
電源が投入された後の所定期間は、前記スタンバイモードに移行する前に、前記内部電源回路から前記内部回路への前記電源の供給を連続的に許可する制御信号を出力するスタートアップ回路と、
を備え、
前記内部電源回路は、前記制御信号に応じて、前記所定期間、前記内部回路に対して連続的に電源を供給し、
前記周期信号発生手段は、直列接続された奇数個の反転論理素子から成る発振手段と、前記発振手段に入力される入力信号を遅延させる遅延回路と、を含むリングオシレータを含んで構成され、
前記遅延回路が、ドレイン及びソースの一方が前記発振手段の入力側に接続されたＭＯＳトランジスタと、一端が前記ＭＯＳトランジスタのドレイン及びソースの他方に接続されると共に他端が前記ＭＯＳトランジスタのゲートに接続され、抵抗値を調整可能な可変抵抗素子と、を直列接続した回路を含む
半導体メモリの内部電源制御回路。