JPH07141865A - 発振回路および半導体記憶装置 - Google Patents

発振回路および半導体記憶装置

Info

Publication number
JPH07141865A
JPH07141865A JP6019210A JP1921094A JPH07141865A JP H07141865 A JPH07141865 A JP H07141865A JP 6019210 A JP6019210 A JP 6019210A JP 1921094 A JP1921094 A JP 1921094A JP H07141865 A JPH07141865 A JP H07141865A
Authority
JP
Japan
Prior art keywords
transistor
node
reference current
current
clock signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP6019210A
Other languages
English (en)
Inventor
Shigeru Mori
茂 森
Takeshi Kajimoto
毅 梶本
Masanori Hayashigoe
正紀 林越
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP6019210A priority Critical patent/JPH07141865A/ja
Priority to US08/257,845 priority patent/US5499214A/en
Priority to DE4420666A priority patent/DE4420666C2/de
Priority to KR1019940014617A priority patent/KR950001771A/ko
Publication of JPH07141865A publication Critical patent/JPH07141865A/ja
Priority to US08/577,354 priority patent/US5600281A/en
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/354—Astable circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40626—Temperature related aspects of refresh operations
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H03K3/0315—Ring oscillators

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

(57)【要約】 （修正有） 【目的】 リフレッシュ動作が必要なＤＲＡＭにおい
て、リング発振器の発振周期を動作温度が上昇するにつ
れて短くなるようにする。 【構成】 動作温度に応じてクロック周期を変化させ
る。例えば、正の温度係数を有する抵抗ＲＡに一定電圧
を与え、それに流れる参照電流ｉ0 を抵抗ＲＢによって
電圧に変換する。その電圧をＰチャネルＭＯＳトランジ
スタＱP12 によって参照電流ｉ1 に変換し、その参照電
流ｉ1 と等しい値の電流ｉ1 をカレントミラー回路によ
って各インバータＩ１〜Ｉ７内に流す。参照電流ｉ0 は
動作温度が上昇するにつれて減少し、参照電流ｉ1 は増
加する。それにより、動作温度が上昇するにつれてリン
グ発振器２０の発振周期が短くなるようにする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は発振回路およびそれを
用いた半導体記憶装置に関し、たとえばリフレッシュ動
作を制御するためのクロック信号を生成する発振回路の
改良に関する。
【０００２】
【従来の技術】クロック信号を生成するための発振回
路、特に半導体集積回路に組込まれる発振回路として、
近年、動作温度の変化に応じてクロック信号の周波数が
変化する発振回路が要望されてきている。このような要
望は、たとえばＤＲＡＭにおいて、リフレッシュ動作を
制御するためのクロック信号を生成するための発振回路
に対して強くなっている。
【０００３】すなわち、ＤＲＡＭのメモリセルにおける
データ保持時間は、動作温度が上昇するとリーク電流が
増え、短くなる傾向にあるため、リフレッシュを多く、
つまりリフレッシュ周期を短くして行なう必要がある。
しかし、リフレッシュ周期を短くして行なうと、動作温
度が低い場合、つまり常温においては、リフレッシュが
多くなり過ぎ、消費電流が増加してしまう。これは、５
Ｖの電源で動作させていたものを、３．３Ｖの低電源で
動作させる場合において、非常に重要な問題になってき
ている。
【０００４】ゆえに、常温で動作しているときは、リフ
レッシュ周期を長くして消費電流を抑え、温度が高くな
るとリフレッシュ周期を短くして確実なリフレッシュが
行なえるように、リフレッシュ動作を制御するクロック
信号を生成するための発振回路の発振周波数が温度変化
に応じて変化するものが望まれている。
【０００５】以下、ＤＲＡＭに適用されている発振回路
を例にとり、上述した点についてさらに詳しく説明す
る。
【０００６】図２２は、一般的なダイナミックランダム
アクセスメモリ（以下、「ＤＲＡＭ」という）の全体構
成を示すブロック図である。
【０００７】図２２を参照して、このＤＲＡＭは、メモ
リセルアレイ１と、ＲＡＳバッファ２と、ＣＡＳバッフ
ァ３と、ＷＥバッファ４と、ロウアドレスバッファ５
と、ロウデコーダ６と、ワードドライバ７と、センスア
ンプ８と、コラムアドレスバッファ９と、コラムデコー
ダ１０と、Ｉ／Ｏ回路１１とを備える。
【０００８】メモリセルアレイ１は、複数のワード線、
それらに交差する複数のビット線対、およびそれらの交
差部付近に配設された複数のメモリセルを含む。各メモ
リセルは、データを記憶するキャパシタおよびＮチャネ
ルトランジスタを含む。Ｎチャネルトランジスタは、キ
ャパシタとビット線との間に接続され、そのゲートはワ
ード線に接続される。
【０００９】ＲＡＳバッファ２は、外部ロウアドレスス
トローブ信号／ＲＡＳを受け、内部ロウアドレスストー
ロブ信号／ＲＡＳＩを発生する。ＣＡＳバッファ３は、
外部コラムアドレスストーロブ信号／ＣＡＳを受け、内
部コラムアドレスストローブ信号／ＣＡＳＩを発生す
る。ＷＥバッファ４は、外部ライトイネーブル信号／Ｗ
を受け、内部ライトイネーブル信号／ＷＩを発生する。
【００１０】通常の動作時において、ロウアドレスバッ
ファ５は、スイッチ手段１７を介して外部ロウアドレス
信号ＡＤＤを受け、内部ロウアドレスストローブ信号／
ＲＡＳＩに応答してロウアドレス信号を発生する。ロウ
デコーダ６は、ロウアドレスバッファ５からのロウアド
レス信号に応答してメモリセルアレイ１内の複数のワー
ド線のいずれか１つのワード線を選択する。ワードドラ
イバ７は、ロウデコーダ６により選択されたワード線を
所定の電圧に駆動する。それにより、選択されたワード
線に接続された複数のメモリセルからそれぞれ対応する
ビット線にデータが読出される。各ビット線に読出され
たデータはセンスアンプ８により増幅される。
【００１１】コラムアドレスバッファ９は、外部コラム
アドレス信号ＡＤＤを受け、内部コラムアドレスストロ
ーブ信号／ＣＡＳＩに応答してコラムアドレス信号を発
生する。コラムデコーダ１０は、コラムアドレス信号に
応答して複数のビット線対のうちいずれか１対のビット
線対を選択する。それにより、選択されたビット線対が
入出力線対１２に接続される。
【００１２】書込み動作時には、外部から与えられる入
力データＤがＩ／Ｏ回路１１を介して入出力線対に与え
られる。読出し動作時は、入出力線対上のデータがＩ／
Ｏ回路１１を介して出力データＤとして出力される。
【００１３】このように、ＤＲＡＭはキャパシタに電荷
を蓄積することによってデータを記憶する。したがっ
て、記憶されたデータを保持するためには一定時間内に
再度データを書込む必要がある。
【００１４】そこで、このＤＲＡＭはさらに、セルフリ
フレッシュ切替回路１３、内部アドレス発生回路１４、
リング発振器１５および分周器１６を備える。
【００１５】セルフリフレッシュ切替回路１３は、内部
ロウアドレスストローブ信号／ＲＡＳＩおよび内部コラ
ムアドレスストローブ信号／ＣＡＳＩに応答して、内部
で自動的にリフレッシュが実行されることを指示するセ
ルフリフレッシュ信号ＳＲＥＦを生成する。また、内部
アドレス発生回路１４は、セルフリフレッシュ信号ＳＲ
ＥＦに応答して活性化されるとともに、内部ロウアドレ
スストローブ信号／ＲＡＳＩに応答してリフレッシュア
ドレスを示すリフレッシュアドレス信号を順次発生す
る。
【００１６】図２３を参照して、リング発振器１５はリ
ング状に接続された奇数段のインバータＩ１〜Ｉ７を含
み、一定周期のクロック信号φCPを生成する。また、分
周器１６は複数のカウンタＣ１〜Ｃｎを含み、クロック
信号φCPを分周してリフレッシュイネーブル信号ＲＥＦ
Ｅを生成する。ＲＡＳバッファはさらに、リフレッシュ
イネーブル信号ＲＥＦＥに応答して内部ロウアドレスス
トローブ信号／ＲＡＳＩを生成する。
【００１７】次に、図２４のタイミングチャートを参照
して、このＤＲＡＭのセルフリフレッシュ動作を説明す
る。
【００１８】図２４を参照して、外部コラムアドレスス
トローブ信号／ＣＡＳがＬレベルへ立下がった後、外部
ロウアドレスストローブ信号／ＲＡＳが時刻ｔ１でＬレ
ベルへ立下がると（／ＣＡＳビフォア／ＲＡＳリフレッ
シュサイクル）、セルフリフレッシュ切替回路１３は、
時刻ｔ１から一定時間経過後の時刻ｔ２でセルフリフレ
ッシュ信号ＳＲＥＦをＨレベルへ立上げる。それによ
り、内部アドレス発生回路１４およびリング発振器１５
が活性化される。その結果、リング発振器１５はクロッ
ク信号φCPを生成する。分周器１６はクロック信号φCP
を分周し、リフレッシュイネーブル信号ＲＥＦＥを生成
する。ＲＡＳバッファ２は、このリフレッシュイネーブ
ル信号ＲＥＦＥに応答して、内部ロウアドレスストロー
ブ信号／ＲＡＳＩをＨレベルおよびＬレベルに交互に変
化させる。内部アドレス発生回路１４は、この内部ロウ
アドレスストローブ信号／ＲＡＳＩに応答してリフレッ
シュアドレス信号を順次生成する。
【００１９】ロウアドレスバッファ５は、外部ロウアド
レスストローブ信号／ＲＡＳＩの立下がりに応答して、
内部アドレス発生回路１４により与えられるリフレッシ
ュアドレス信号をロウデコーダ６へ順次与える。ロウデ
コーダ６は、リフレッシュアドレス信号に応答してメモ
リセルアレイ１内のワード線を順次選択する。ワードド
ライバ７は、ロウデコーダ６により選択されたワード線
を所定の電圧に駆動する。それにより、選択されたワー
ド線に接続された複数のメモリセルからそれぞれ対応す
るビット線にデータが読出される。各ビット線に読出さ
れたデータはセンスアンプ８により増幅される。この増
幅されたデータがビット線を介して読出されたメモリセ
ルに再書込されることになる。その結果、選択されたワ
ード線に接続された複数のメモリセル内のデータがリフ
レッシュされる。
【００２０】このようにセルフリフレッシュ動作が実行
されると、メモリセルからデータが読出され、かつ再び
そのメモリセルへそのデータが書込まれるため、電流が
消費される。したがって、単位時間当たりのリフレッシ
ュ回数が多いほど大量の電流が消費される。
【００２１】そこで、消費電流をできるだけ少なくする
ため、リング発振器１５および分周器１６に基づいて生
成される内部ロウアドレスストローブ信号／ＲＡＳＩの
周期は、メモリセルのデータ保持性能上問題のない限
り、できるだけ長くされる。一般に、分周器１６の分周
率を連続的に変化させることは困難なため、リング発振
器１５の発振周期ができるだけ長くされる。
【００２２】データ保持性能がよい場合は、内部ロウア
ドレスストローブ信号／ＲＡＳＩの周期を非常に長くす
ることが可能であるが、データ保持性能が悪い場合は、
その周期を短くする必要がある。そのため、一定時間内
にリフレッシュ動作が実行される回数が増加し、動作電
流が増加する。
【００２３】なお、データ保持性能は、メモリセルの構
造、製造プロセスにおける条件、キャパシタの容量、あ
るいはセンスアンプの感度など、様々な要因に基づいて
決定される。そのため、各々のＤＡＲＭごとに内部ロウ
アドレスストローブ信号／ＲＡＳの周期が最適になるよ
うに適時調整が行なわれている。
【００２４】このＤＲＡＭにおいて、ＲＡＳバッファ２
と、ロウアドレスバッファ５と、ロウデコーダ６と、ワ
ードドライバ７と、センスアンプ８と、セルフリフレッ
シュ切替回路１３と、内部アドレス発生回路１４と、分
周器１６と、リング発振器１５とは、メモリセルのリフ
レッシュ動作を実行するリフレッシュ手段を構成する。
【００２５】
【発明が解決しようとする課題】以上のように従来のＤ
ＲＡＭでは、内部ロウアドレスストローブ信号／ＲＡＳ
Ｉの周期はリング発振器１５によって決定されるため、
動作温度が高くなり、インバータＩ１〜Ｉ７を構成する
トランジスタの導通抵抗が大きくなると、その発振周期
が長くなる。すなわち、セルフリフレッシュ信号ＳＲＥ
ＦがＨレベルの間において、リフレッシュイネーブル信
号ＲＥＦＥが立下がったときから次に立下がるときまで
の期間（以下、「セルフリフレッシュ周期」という）
が、動作温度が上昇するにつれて長くなるという問題が
あった。
【００２６】一方、メモリセルにおけるデータ保持時間
は、動作温度が上昇するにつれてメモリセル内のサブス
レッショルド電流またはＰＮ接合におけるリーク電流が
増加するため、短くなるという傾向がある。したがっ
て、データを正確に保持し続けるためには、リフレッシ
ュ周期を高温時の最悪状態を想定して短めに設定する必
要がある。したがって、常温時においては必要以上にリ
フレッシュが行なわれ、消費電流が増加するという問題
があった。
【００２７】このような問題を解決するため、次のよう
な回路が開示されている。図２５は、特開昭６３−１０
０６９８号公報に開示された発振回路の全体構成を示す
回路図である。
【００２８】図２５を参照して、この発振回路は、リン
グ状に接続された３段のインバータと、終段のインバー
タの出力を初段のインバータへフィードバックするため
のサーミスタＳとを含む。各インバータは、Ｐチャネル
ＭＯＳトランジスタＱP1，Ｑ P2，ＱP3およびＮチャネル
ＭＯＳトランジスタＱN1，ＱN2，ＱN3をそれぞれ含む。
【００２９】サーミスタＳは、温度が上昇するにつれて
抵抗値が小さくなるという特性を有する。そのため、ト
ランジスタＱP1，ＱN1のゲートへの充放電は温度が上昇
するにつれて早くなり、その結果、発振周期が短くな
る。したがって、この発振回路をＤＲＡＭのリフレッシ
ュのために用いれば、動作温度が上昇するにつれてその
リフレッシュ周期を短くすることができる。
【００３０】また同様に、サーミスタを用いることによ
って動作温度が上昇するにつれてリフレッシュ周期を短
くすることができる回路は、特開平４−１９２１７８号
公報にも開示されている。
【００３１】これらの回路によれば、温度シフトに応答
してリフレッシュ周期を変化させることは理論的には可
能である。しかしながら温度が上昇するにつれて抵抗値
が小さくなる物質、つまり負の温度係数を有する物質は
自然界に稀にしか存在しない。また、たとえ負の温度係
数を有する物質であってもその絶対値は非常に小さいた
め、温度シフトに応答して十分にリフレッシュ周期を変
化させることは困難であるという問題があった。
【００３２】また特開平４−３４４３８７号公報には、
メモリセルと同一特性を有するリークモニタを備え、そ
のリークモニタにおけるストレージノードの電圧が所定
の基準電圧よりも低下すると、リフレッシュ動作が開始
される回路が開示されている。リークモニタに蓄積され
た電荷は、正規のメモリセルと同様に動作温度が上昇す
るにつれてより急速に消滅する。したがって、この回路
によれば、温度シフトに応答して適時リフレッシュ動作
が実行される。
【００３３】また、特開昭６１−１３９９９５号公報で
は、上記のようなリークモニタにおけるキャパシタへ適
切な電荷を充電できるようにしたものが開示されてい
る。これによれば、正規のメモリセル内のデータが消滅
する前に確実にリフレッシュ動作が開始される。
【００３４】これらによれば、動作温度の変化に応答し
て適時リフレッシュ動作が実行されるが、リフレッシュ
動作を開始すべきストレージノードの基準電圧を決定す
ることはきわめて困難である。また、ストレージノード
の電圧が所定の基準電圧よりも低下したとき初めてリフ
レッシュ動作が実行されるので、急速な温度変化に対し
ては対応することが困難であった。
【００３５】ところで、上述したように、リング発振器
１５の発振周期は長く、しかもそれによって消費される
電力は少ないことが要求されている。しかしながら、そ
の発振周期を数μｓにするためには、リング発振器にお
ける各インバータを構成するトランジスタのオン抵抗を
１ＭΩ程度にする必要がある。したがって、これを実現
するためにはそれらトランジスタのゲート長を数１０μ
ｍに設定する必要がある。そのため、トランジスタ１個
あたりのゲート容量は１ｐＦ程度になる。
【００３６】図２３に示した７段のインバータから構成
されるリング発振器１５の場合、電源電圧ＶCCを３Ｖと
すると、数μｓの時間内に流れる電流ｉは次の数１で表
わされる。
【００３７】
【数１】
【００３８】このように、リング発振器の発振周期を長
くし、かつリング発振器で消費される電流を小さくする
ことは困難であった。
【００３９】図２６は、特開昭６３−２７６３１６号公
報に開示された発振回路の全体構成を示す回路図であ
る。図２６を参照して、この発振回路は、２つの基準電
圧を発生する基準電圧発生回路１８と、一定周期のクロ
ック信号φCPを発生する発振部１９とを含む。発振部１
９は、３つのインバータ１９１，１９２および１９３を
含むリングオシレータから構成される。
【００４０】この発振回路によれば、インバータ１９１
〜１９３内のＰチャネルＭＯＳトランジスタＱP5〜ＱP7
のゲートへ電源電圧ＶCCよりも基準電圧発生回路１８内
のＰチャネルＭＯＳトランジスタＱP4のしきい値電圧だ
け低い電圧が与えられ、かつＮチャネルＭＯＳトランジ
スタＱN5〜ＱN7のゲートへ接地電圧よりもＮチャネルＭ
ＯＳトランジスタＱN4のしきい値電圧だけ高い電圧が与
えられるため、電源電圧ＶCCが変動しても常に一定周期
のクロック信号φCPを発生することができる。したがっ
て、この発振回路の目的はリングオシレータの発振周期
を安定させることであり、以下に述べる本願発明の目的
と異なる。
【００４１】この発明は、上述した点に鑑みてなされた
ものであり、その一の目的は、動作温度の変化に応じて
クロック信号の周波数が変化する発振回路を提供するこ
とである。
【００４２】この発明の他の目的は、動作温度が上昇す
るにつれてリフレッシュ周期を短くすることである。
【００４３】この発明のさらに他の目的は、消費電流を
低減することである。この発明のさらに他の目的は、正
の温度係数を有する材料を用いることによって、動作温
度が上昇するにつれてリフレッシュ周期が短くなる半導
体記憶装置を提供することである。
【００４４】この発明のさらに他の目的は、動作温度の
変動に応答してリフレッシュ周期を迅速に変化させるこ
とである。
【００４５】この発明のさらに他の目的は、動作温度の
変動に応答してリフレッシュ周期を適時連続的に変化さ
せることである。
【００４６】この発明のさらに他の目的は、メモリセル
におけるリーク電流の量に応答してリフレッシュ周期を
連続的に変化させることである。
【００４７】
【課題を解決するための手段】この発明の請求項１に係
る発振回路は、動作温度に基づいて変化する参照電流を
生成する参照電流生成手段、この参照電流生成手段の参
照電流に基づいて制御され、出力するクロック信号の周
期が変化する発振手段を備える。
【００４８】この発明の請求項２に係る発振回路は、参
照電流生成手段、発振手段を備える。参照電流生成手段
は、動作温度に基づいて変化する出力電位を出力する電
位生成手段と、この電位生成手段からの出力電位を受
け、受けた出力電位に基づいて変化する参照電流を生成
する電圧電流変換手段とを有する。発振手段は、リング
状に接続された奇数からなる複数個のインバータ手段を
有し、これら複数個のインバータ手段のうちの少なくと
も１つのインバータ手段が、その出力ノードに入力ノー
ドが接続されるインバータ手段の入力ノードへの充電電
流または放電電流の少なくとも一方が参照電流生成手段
の参照電流に基づいて流れるように構成され、最終段の
インバータ手段の出力ノードからクロック信号を出力す
る。
【００４９】この発明の請求項３に係る発振回路は、参
照電流生成手段、発振手段を備える。参照電流生成手段
は、動作温度に基づいて変化する参照電流が流される参
照用トランジスタを有する。発振手段は、リング状に接
続された奇数からなる複数個のインバータ手段を有し、
各インバータ手段は、入力ノードと、出力ノードと、第
１の電源電位ノードと出力ノードとの間に接続される第
１のトランジスタと、出力ノードと第２の電源ノードと
の間に接続されるとともに制御電極が入力ノードに接続
される第２のトランジスタとを有し、複数個のインバー
タ手段の少なくとも１つのインバータ手段は、さらに、
自己の出力ノードと第２の電源電位ノードとの間に自己
の第２のトランジスタと直列に接続され、参照電流生成
手段の参照用トランジスタとカレントミラー回路を構成
するトランジスタを有し、最終段のインバータ手段の出
力ノードからクロック信号を出力する。
【００５０】この発明の請求項４に係る発振回路は、参
照電流生成手段、発振手段を備える。参照電流生成手段
は、動作温度に基づいて変化する参照電流が流される参
照用トランジスタを有する。発振手段は、リング状に接
続された奇数からなる複数個のインバータ手段を有し、
各インバータ手段は、入力ノードと、出力ノードと、第
１の電源電位ノードと出力ノードとの間に接続されると
ともに制御電極が入力ノードに接続される第１のトラン
ジスタと、出力ノードと第２の電源電位ノードとの間に
接続される第２のトランジスタとを有し、複数個のイン
バータ手段の少なくとも１つのインバータ手段は、さら
に、第１の電源電位ノードと自己の出力ノードとの間に
自己の第１のトランジスタと直列に接続され、参照電流
生成手段の参照用トランジスタとカレントミラー回路を
構成するトランジスタを有し、最終段のインバータ手段
の出力ノードからクロック信号を出力する発振手段を備
える。
【００５１】この発明の請求項５に係る発振回路は、参
照電流生成手段、発振手段を備える。参照電流生成手段
は、動作温度に基づいて変化する参照電流が流されるＰ
チャネルＭＯＳトランジスタからなる第１の参照用トラ
ンジスタと、動作温度に基づいて変化する参照電流が流
されるＮチャネルＭＯＳトランジスタからなる第２の参
照用トランジスタとを有する。発振手段は、リング状に
接続された奇数からなる複数個のインバータ手段を有
し、各インバータ手段は、入力ノードと、出力ノード
と、第１の電源電位ノードと出力ノードとの間に接続さ
れるとともに制御電極が入力ノードに接続されるＰチャ
ネルＭＯＳトランジスタからなる第１のトランジスタ
と、出力ノードと第２の電源電位ノードとの間に接続さ
れるとともに制御電極が入力ノードに接続されるＮチャ
ネルＭＯＳトランジスタからなる第２のトランジスタと
を有し、複数個のインバータ手段のうち少なくとも１つ
のインバータ手段は、さらに、第１の電源電位ノードと
自己の出力ノードとの間に自己のＰチャネルトランジス
タと直列に接続され、参照電流生成手段の第１の参照用
トランジスタとカレントミラー回路を構成するＰチャネ
ルトランジスタと、自己の出力ノードと第２の電源電位
ノードとの間に自己のＮチャネルトランジスタと直列に
接続され、参照電流生成手段の第２の参照用トランジス
タとカレントミラー回路を構成するＮチャネルトランジ
スタとを有し、最終段のインバータ手段の出力ノードか
らクロック信号を出力する。
【００５２】この発明の請求項６に係る発振回路は、請
求項３ないし請求項５のいずれかに記載の発振回路にお
ける参照電流生成手段は、動作温度に基づいて変化する
出力電位を出力する電位生成手段と、この電位生成手段
からの出力電位を受け、受けた出力電位に基づいて変化
する電流を生成する電圧電流変換手段とを有し、この電
圧電流変換手段の電流に基づいて参照用トランジスタの
参照電流が流されるものである。
【００５３】この発明の請求項７に係る発振回路は、請
求項２または請求項６に係る発振回路における電位生成
手段は、出力電位を出力するノードと第１の電源電位ノ
ードとの間に接続される正の温度係数を有する抵抗手段
を有するものである。
【００５４】この発明の請求項８に係る発振回路は、請
求項７に係る発振回路における抵抗手段は、正の温度係
数を有する複数の抵抗素子と、これら複数の抵抗素子に
対応して設けられ、それぞれが対応した抵抗素子を活性
化または非活性化するための複数のプログラム素子とを
有するものである。
【００５５】この発明の請求項９に係る発振回路は、請
求項３ないし請求項５のいずれかに係る発振回路におけ
る参照電流生成手段は、一方の電極が所定電位ノードに
接続されたキャパシタ素子と、このキャパシタ素子の他
方の電極と第１の電源電位ノードとの間に接続され、上
記キャパシタ素子の他方の電極に電流を供給するための
トランジスタを有し、このトランジスタに流れる電流に
基づいて参照用トランジスタの参照電流が流されるもの
である。
【００５６】この発明の請求項１０に係る発振回路は、
請求項３ないし請求項５のいずれかに係る発振回路にお
ける参照電流生成手段は、これらが組込まれる半導体基
板を一方の電極とし、半導体基板に半導体基板とは逆導
電型の拡散領域を他方の電極とするＰＮ接合をもったダ
イオード素子と、このダイオード素子の他方の電極と第
１の電源電位ノードとの間に接続され、ダイオード素子
の他方の電極に電流を供給するためのトランジスタを有
し、このトランジスタに流れる電流に基づいて参照用ト
ランジスタの参照電流が流されるものである。
【００５７】この発明の請求項１１に係る発振回路は、
請求項２ないし請求項１０のいずれかに係る発振回路
が、発振手段のクロック信号を受け、このクロック信号
を波形整形する波形整形手段をさらに備える。
【００５８】この発明の請求項１２に係る発振回路は、
請求項１１に係る発振回路における波形整形回路は、第
１の波形整形用インバータ手段と、第２の波形整形用イ
ンバータ手段とを備える。第１の波形整形用インバータ
手段は、発振手段のクロック信号を受ける入力ノード
と、出力ノードと、第１の電源電位ノードと出力ノード
との間に直列に接続された２つのＰチャネルトランジス
タと、出力ノードと第２の電源電位ノードとの間に接続
された２つのＮチャネルトランジスタとを有し、２つの
Ｐチャネルトランジスタの一方のＰチャネルトランジス
タのゲート電極は入力ノードに接続され、２つのＰチャ
ネルトランジスタの他方のＰチャネルトランジスタのゲ
ート電極は発振手段を構成する途中の段のインバータ手
段の出力ノードに接続され、２つのＮチャネルトランジ
スタの一方のＮチャネルトランジスタのゲート電極は入
力ノードに接続され、２つのＮチャネルトランジスタの
他方のＮチャネルトランジスタのゲート電極は発振手段
を構成する途中の段のインバータ手段の出力ノードに接
続される。
【００５９】第２の波形整形用インバータ手段は、この
第１の波形整形用インバータ手段の出力ノードに接続さ
れる入力ノードと、波形整形されたクロック信号を出力
する出力ノードと、第１の電源電位ノードと出力ノード
との間に直列に接続された２つのＰチャネルトランジス
タと、出力ノードと第２の電源電位ノードとの間に接続
された２つのＮチャネルトランジスタとを有し、２つの
Ｐチャネルトランジスタの一方のＰチャネルトランジス
タのゲート電極は入力ノードに接続され、２つのＰチャ
ネルトランジスタの他方のＰチャネルトランジスタのゲ
ート電極は第１の波形整形用インバータ手段が接続され
る発振手段のインバータ手段の前段のインバータ手段の
出力ノードに接続され、２つのＮチャネルトランジスタ
の他方のＮチャネルトランジスタのゲート電極は第１の
波形整形用インバータ手段が接続される発振手段のイン
バータ手段の前段のインバータ手段の出力ノードに接続
される。
【００６０】この発明の請求項１３に係る半導体記憶装
置は、メモリセルアレイ、リフレッシュ手段、発振回路
を備える。メモリセルアレイは、リフレッシュ動作が必
要なメモリセルを複数有する。リフレッシュ手段は、ク
ロック信号に応答して、メモリセルアレイのメモリセル
のリフレッシュ動作を行なう。発振回路は、動作温度に
基づいて変化する参照電流を生成する参照電流生成手段
と、この参照電流生成手段の参照電流に基づいて制御さ
れ、出力するクロック信号の周期が変化する発振手段と
を有し、この発振手段からのクロック信号をリフレッシ
ュ手段へのクロック信号とする。
【００６１】この発明の請求項１４に係る半導体記憶装
置は、メモリセルアレイ、リフレッシュ手段、発振回路
を備える。メモリセルアレイは、リフレッシュ動作が必
要なメモリセルを複数有する。リフレッシュ手段は、ク
ロック信号に応答して、メモリセルアレイのメモリセル
のリフレッシュ動作を行なう。発振回路は、参照電流生
成手段と、発振手段とを有し、この発振手段からのクロ
ック信号をリフレッシュ手段へのクロック信号とする。
参照電流生成手段は、動作温度に基づいて変化する出力
電位を出力する電位生成手段、およびこの電位生成手段
からの出力電位を受け、受けた出力電位に基づいて変化
する参照電流を生成する電圧電流変換手段とを有する。
発振手段は、リング状に接続された奇数からなる複数個
のインバータ手段を有し、これら複数個のインバータ手
段のうちの少なくとも１つのインバータ手段が、その出
力ノードに入力ノードが接続されるインバータ手段の入
力ノードへの充電電流または放電電流の少なくとも一方
が参照電流生成手段の参照電流に基づいて流され、最終
段のインバータ手段の出力ノードからクロック信号を出
力する。
【００６２】この発明の請求項１５に係る半導体記憶装
置は、メモリセルアレイ、リフレッシュ手段、発振回路
を備える。メモリセルアレイは、リフレッシュ動作が必
要なメモリセルを複数有する。リフレッシュ手段は、ク
ロック信号に応答して、メモリセルアレイのメモリセル
のリフレッシュ動作を行なう。発振回路は、参照電流生
成手段と、発振手段とを有し、この発振手段からのクロ
ック信号をリフレッシュ手段へのクロック信号とする。
参照電流生成手段は、動作温度に基づいて変化する参照
電流が流される参照用トランジスタを有する。発振手段
は、リング状に接続された奇数からなる複数個のインバ
ータ手段を有し、各インバータ手段は、入力ノードと、
出力ノードと、第１の電源電位ノードと出力ノードとの
間に接続される第１のトランジスタと、出力ノードと第
２の電源電位ノードとの間に接続されるとともに制御電
極が入力ノードに接続される第２のトランジスタとを有
し、複数個のインバータ手段の少なくとも１つのインバ
ータ手段は、さらに、自己の出力ノードと第２の電源電
位ノードとの間に自己の第２のトランジスタと直列に接
続され、参照電流生成手段の参照用トランジスタとカレ
ントミラー回路を構成するトランジスタとを有し、最終
段のインバータ手段の出力ノードからクロック信号を出
力する。
【００６３】この発明の請求項１６に係る半導体記憶装
置は、メモリセルアレイ、リフレッシュ手段、発振回路
を備える。メモリセルアレイは、リフレッシュ動作が必
要なメモリセルを複数有する。リフレッシュ手段は、ク
ロック信号に応答して、メモリセルアレイのメモリセル
のリフレッシュ動作を行なう。発振回路は、参照電流生
成手段と、発振手段とを有し、この発振手段からのクロ
ック信号をリフレッシュ手段へのクロック信号とする。
参照電流生成手段は、動作温度に基づいて変化する参照
電流が流される参照用トランジスタを有する。発振手段
は、リング状に接続された奇数からなる複数個のインバ
ータ手段を有し、各インバータ手段は、入力ノードと、
出力ノードと、第１の電源電位ノードと出力ノードとの
間に接続されるとともに制御電極が入力ノードに接続さ
れる第１のトランジスタと、出力ノードと第２の電源電
位ノードとの間に接続される第２のトランジスタとを有
し、複数個のインバータ手段の少なくとも１つのインバ
ータ手段は、さらに、第１の電源電位ノードと自己の出
力ノードとの間に自己の第１のトランジスタと直列に接
続され、参照電流生成手段の参照用トランジスタとカレ
ントミラー回路を構成するトランジスタとを有し、最終
段のインバータ手段の出力ノードからクロック信号を出
力する。
【００６４】この発明の請求項１７に係る半導体記憶装
置は、メモリセルアレイ、リフレッシュ手段、発振回路
を備える。メモリセルアレイは、リフレッシュ動作が必
要なメモリセルを複数有する。リフレッシュ手段は、ク
ロック信号に応答して、メモリセルアレイのメモリセル
のリフレッシュ動作を行なう。発振回路は、参照電流生
成手段と、発振手段とを有し、この発振手段からのクロ
ック信号をリフレッシュ手段へのクロック信号とする。
参照電流生成手段は、動作温度に基づいて変化する参照
電流が流されるＰチャネルＭＯＳトランジスタからなる
第１の参照用トランジスタおよび動作温度に基づいて変
化する参照電流が流されるＮチャネルＭＯＳトランジス
タからなる第２の参照用トランジスタとを有する。発振
手段は、リング状に接続された奇数からなる複数個のイ
ンバータ手段を有し、各インバータ手段は、入力ノード
と、出力ノードと、第１の電源電位ノードと出力ノード
との間に接続されるとともに制御電極が入力ノードに接
続されるＰチャネルＭＯＳトランジスタからなる第１の
トランジスタと、出力ノードと第２の電源電位ノードと
の間に接続されるとともに制御電極が入力ノードに接続
されるＮチャネルＭＯＳトランジスタからなる第２のト
ランジスタとを有し、複数個のインバータ手段の少なく
とも１つのインバータ手段は、さらに、第１の電源電位
ノードと自己の出力ノードとの間に自己のＰチャネルト
ランジスタと直列に接続され、参照電流生成手段の第１
の参照用トランジスタとカレントミラー回路を構成する
Ｐチャネルトランジスタと、自己の出力ノードと第２の
電源電位ノードとの間に自己のＮチャネルトランジスタ
と直列に接続され、参照電流生成手段の第２の参照用ト
ランジスタとカレントミラー回路を構成するＮチャネル
トランジスタとを有し、最終段のインバータ手段の出力
ノードからクロック信号を出力する。
【００６５】この発明の請求項１８に係る半導体記憶装
置は、請求項１５ないし請求項１７のいずれかに係る半
導体記憶装置における参照電流生成手段が、動作温度に
基づいて変化する出力電位を出力する電位生成手段と、
この電位生成手段からの出力電位を受け、受けた出力電
位に基づいて変化する電流を生成する電圧電流変換手段
とを有し、この電圧電流変換手段の電流に基づいて参照
用トランジスタの参照電流が流されるものである。
【００６６】この発明の請求項１９に係る半導体記憶装
置は、請求項１４または請求項１８に係る半導体記憶装
置における電位生成手段が、出力電位を出力するノード
と第１の電源電位ノードとの間に接続される正の温度係
数を有する抵抗手段を有するものである。
【００６７】この発明の請求項２０に係る半導体記憶装
置は、請求項１９に係る半導体記憶装置における抵抗手
段が、正の温度係数を有する複数の抵抗素子と、これら
複数の抵抗素子に対応して設けられ、それぞれが対応し
た抵抗素子を活性化または非活性化するための複数のプ
ログラム素子とを有するものである。
【００６８】この発明の請求項２１に係る半導体記憶装
置は、請求項１５ないし請求項１７のいずれかに係る半
導体記憶装置において、メモリセルアレイにおける各メ
モリセルが、１つのトランジスタ素子と１つのキャパシ
タ素子とを有し、参照電流生成手段が、メモリセルのキ
ャパシタ素子と同じ形状および同じ大きさからなり、一
方の電極がメモリセルのキャパシタ素子の一方の電極に
接続された参照用キャパシタ素子と、この参照用キャパ
シタ素子の他方電極と第１の電源電位ノードとの間に接
続され、参照用キャパシタ素子の他方の電極に電流を供
給するためのトランジスタを有し、このトランジスタに
流れる電流に基づいて参照用トランジスタの参照電流が
流されるものである。
【００６９】この発明の請求項２２に係る半導体記憶装
置は、請求項１５ないし請求項１７のいずれかに係る半
導体記憶装置において、メモリセルアレイにおける各メ
モリセルが、１つのトランジスタ素子と１つのキャパシ
タ素子とを有し、参照電流生成手段が、メモリセルのト
ランジスタ素子を形成しているＰＮ接合と同じ形状およ
び同じ大きさのＰＮ接合をもったダイオード素子と、こ
のダイオード素子の他方の電極と第１の電源電位ノード
との間に接続され、ダイオード素子の他方の電極に電流
を供給するためのトランジスタを有し、このトランジス
タに流れる電流に基づいて参照用トランジスタの参照電
流が流されるものである。
【００７０】この発明の請求項２３に係る半導体記憶装
置は、請求項１４ないし請求項２２のいずれかに係る半
導体記憶装置が、発振手段のクロック信号を受け、この
クロック信号を波形整形する波形整形回路をさらに備え
る。
【００７１】この発明の請求項２４に係る半導体記憶装
置は、請求項２３に係る半導体記憶装置における波形整
形回路が、第１の波形整形用インバータ手段と、第２の
波形整形用インバータ手段とを備える。第１の波形整形
用インバータ手段は、発振手段のクロック信号を受ける
入力ノードと、出力ノードと、第１の電源電位ノードと
出力ノードとの間に直列に接続された２つのＰチャネル
トランジスタと、出力ノードと第２の電源電位ノードと
の間に接続された２つのＮチャネルトランジスタとを有
し、２つのＰチャネルトランジスタの一方のＰチャネル
トランジスタのゲート電極は入力ノードに接続され、２
つのＰチャネルトランジスタの他方のＰチャネルトラン
ジスタのゲート電極は発振手段を構成する途中の段のイ
ンバータ手段の出力ノードに接続され、２つのＮチャネ
ルトランジスタの一方のＮチャネルトランジスタのゲー
ト電極は入力ノードに接続され、２つのＮチャネルトラ
ンジスタの他方のＮチャネルトランジスタのゲート電極
は発振手段を構成する途中の段のインバータ手段の出力
ノードに接続される。
【００７２】第２の波形整形用インバータ手段は、この
第１の波形整形用インバータ手段の出力ノードに接続さ
れる入力ノードと、波形整形されたクロック信号を出力
する出力ノードと、第１の電源電位ノードと出力ノード
との間に直列に接続された２つのＰチャネルトランジス
タと、出力ノードと第２の電源電位ノードとの間に接続
された２つのＮチャネルトランジスタとを有し、２つの
Ｐチャネルトランジスタの一方のＰチャネルトランジス
タのゲート電極は入力ノードに接続され、２つのＰチャ
ネルトランジスタの他方のＰチャネルトランジスタのゲ
ート電極は第１の波形整形用インバータ手段が接続され
る発振手段のインバータ手段の前段のインバータ手段の
出力ノードに接続され、２つのＮチャネルトランジスタ
の一方のＮチャネルトランジスタのゲート電極は入力ノ
ードに接続され、２つのＮチャネルトランジスタの他方
のＮチャネルトランジスタのゲート電極は第１の波形整
形用インバータ手段が接続される発振手段のインバータ
手段の前段のインバータ手段の出力ノードに接続され
る。
【００７３】この発明の請求項２５に係る半導体記憶装
置は、請求項１４ないし請求項２３のいずれかに係る半
導体記憶装置における発振回路が、セルフリフレッシュ
信号を受け、このセルフリフレッシュ信号がセルフリフ
レッシュの実行を示すとき、クロック信号を出力し、セ
ルフリフレッシュ信号がセルフリフレッシュの実行を示
さないとき、クロック信号の出力を停止するものであ
る。
【００７４】
【作用】この発明の請求項１に係る発振回路において
は、参照電流生成手段が動作温度に基づいて変化する参
照電流を生成し、発振手段がこの参照電流に基づいて制
御されるため、動作温度が上昇するにつれてクロック信
号の周期が短くなる。
【００７５】この発明の請求項２に係る発振回路におい
ては、電位生成手段が動作温度に基づいて変化する出力
電位を出力し、電圧電流変換手段がこの出力電位に基づ
いて変化する参照電流を生成し、さらに発振手段を構成
する少なくとも１つのインバータ手段における充電電流
または放電電流の少なくとも一方がこの参照電流に基づ
いて流れるため、動作温度が上昇するにつれてクロック
信号の周期が短くなる。
【００７６】この発明の請求項３に係る発振回路におい
ては、参照電流生成手段における参照用トランジスタに
流れる参照電流が動作温度に基づいて変化し、発振手段
のインバータにおける第２のトランジスタと直列に接続
されたトランジスタにこの参照電流に応答して電流が流
れるため、動作温度が上昇するにつれてクロック信号の
周期が短くなる。
【００７７】この発明の請求項４に係る発振回路におい
ては、参照電流生成手段における参照用トランジスタに
流れる参照電流が動作温度に基づいて変化し、発振手段
のインバータにおける第１のトランジスタと直列に接続
されたトランジスタにこの参照電流に応答して電流が流
れるため、動作温度が上昇するにつれてクロック信号の
周期が短くなる。
【００７８】この発明の請求項５に係る発振回路におい
ては、参照電流生成手段における第１および第２の参照
用トランジスタに流れる参照電流が動作温度に基づいて
変化し、発振手段のインバータにおける第１のトランジ
スタと直列に接続されたトランジスタにこの第１の参照
用トランジスタに流れる参照電流に応答して電流が流
れ、かつ第２のトランジスタと直列に接続されたトラン
ジスタにこの第２の参照用トランジスタに流れる参照電
流に応答して電流が流れるため、動作温度が上昇するに
つれてクロック信号の周期が短くなる。
【００７９】この発明の請求項６に係る発振回路におい
ては、電位生成手段が動作温度に基づいて変化する出力
電位を生成し、電圧電流変換手段がこの出力電位に基づ
いて変化する電流を生成し、この電流に基づいて参照用
トランジスタに参照電流が流されるため、参照用トラン
ジスタに流れる参照電流は動作温度に基づいて変化す
る。
【００８０】この発明の請求項７に係る発振回路におい
ては、電位生成手段が正の温度係数を有する抵抗手段を
備えているため、この抵抗手段によって出力電位は動作
温度に基づいて変化する。しかも、この発振回路は正の
温度係数を有する抵抗手段を用いているため、負の温度
係数を有する抵抗手段を用いたものに比べて、より実用
的なものである。
【００８１】この発明の請求項８に係る発振回路におい
ては、抵抗手段が複数の抵抗素子と複数のプログラム素
子とを備えているため、それらプログラム素子が活性化
した抵抗素子によって電位生成手段の出力電位が動作温
度に基づいて変化する。この出力電位に基づいて動作温
度が上昇するにつれてクロック信号の周期が短くなる
が、抵抗手段の値を予め選択的に設定できるため、所定
温度におけるクロック信号の周期を予め選択的に設定す
ることができる。
【００８２】この発明の請求項９に係る発振回路の参照
電流生成手段においては、キャパシタへ供給される電流
に基づいて参照用トランジスタに参照電流が流されるた
め、動作温度に基づいて変化する参照電流が生成され
る。
【００８３】この発明の請求項１０に係る発振回路の参
照電流生成手段においては、ダイオード素子へ供給され
る電流に基づいて参照用トランジスタに参照電流が流さ
れるため、動作温度に基づいて変化する参照電流が生成
される。
【００８４】この発明の請求項１１に係る発振回路にお
いては、波形整形回路が備えられているため、この波形
整形回路によってクロック信号が波形整形される。
【００８５】この発明の請求項１２に係る発振回路の波
形整形回路においては、第１の波形整形用インバータ手
段におけるＰおよびＮチャネルトランジスタのゲートに
発振手段を構成する１つの段のインバータ手段の出力ノ
ードが接続され、かつ第２の波形整形用インバータ手段
におけるＰおよびＮチャネルトランジスタのゲートにそ
の前段のインバータ手段の出力ノードが接続されている
ため、発振手段から出力されるクロック信号の立上がり
および立下がりが急峻にされ、これによりクロック信号
が波形整形される。
【００８６】この発明の請求項１３に係る半導体記憶装
置においては、請求項１に係る発振回路からのクロック
信号に応答してメモリセルのリフレッシュ動作が行なわ
れるため、メモリセルのデータ保持性能が低い高温にお
いてはリフレッシュ回数が増加し、データ保持性能が高
い低温においてはリフレッシュ回数が減少する。したが
って、どのような動作温度においても常に必要かつ十分
な頻度でリフレッシュ動作が行なわれ、無駄な消費電流
が低減される。
【００８７】この発明の請求項１４に係る半導体記憶装
置においては、請求項２に係る発振回路からのクロック
信号に応答してメモリセルのリフレッシュ動作が行なわ
れるため、どのような動作温度においても常に必要かつ
十分な頻度でリフレッシュ動作が行なわれ、無駄な消費
電流が低減される。
【００８８】この発明の請求項１５に係る半導体記憶装
置においては、請求項３に係る発振回路からのクロック
信号に応答してメモリセルのリフレッシュ動作が行なわ
れるため、どのような動作温度においても常に必要かつ
十分な頻度でリフレッシュ動作が行なわれ、無駄な消費
電流が低減される。
【００８９】この発明の請求項１６に係る半導体記憶装
置においては、請求項４に係る発振回路からのクロック
信号に応答してメモリセルのリフレッシュ動作が行なわ
れるため、どのような動作温度においても常に必要かつ
十分な頻度でリフレッシュ動作が行なわれ、無駄な消費
電流が低減される。
【００９０】この発明の請求項１７に係る半導体記憶装
置においては、請求項５に係る発振回路からのクロック
信号に応答してメモリセルのリフレッシュ動作が行なわ
れるため、どのような動作温度においても常に必要かつ
十分な頻度でリフレッシュ動作が行なわれ、無駄な消費
電流が低減される。
【００９１】この発明の請求項１８に係る半導体記憶装
置の参照電流生成手段においては、請求項６に係る発振
回路と同様に、電位生成手段が動作温度に基づいて変化
する出力電位を生成し、電圧電流変換手段がこの出力電
位に基づいて変化する電流を生成し、この電流に基づい
て参照用トランジスタに参照電流が流されるため、参照
用トランジスタに流れる参照電流は動作温度に基づいて
変化する。
【００９２】この発明の請求項１９に係る半導体記憶装
置の電位生成手段においては、請求項７に係る発振回路
と同様に、電位生成手段が正の温度係数を有する抵抗手
段を備えているため、この抵抗手段によって出力電位は
動作温度に基づいて変化する。しかも、この発振回路は
正の温度係数を有する抵抗手段を用いているため、負の
温度係数を有する抵抗手段を用いたものに比べて、より
実用的なものである。
【００９３】この発明の請求項２０に係る半導体記憶装
置の抵抗手段においては、請求項８に係る発振回路と同
様に、抵抗手段が複数の抵抗素子と複数のプログラム素
子とを備えているため、それらプログラム素子が活性化
した抵抗素子によって電位生成手段の出力電位が動作温
度に基づいて変化する。この出力電位に基づいて動作温
度が上昇するにつれてクロック信号の周期が短くなる
が、抵抗手段の値を予め選択的に設定できるため、所定
温度におけるクロック信号の周期を予め選択的に設定す
ることができる。
【００９４】この発明の請求項２１に係る半導体記憶装
置のメモリセルにおいては、１つのトランジスタ素子と
１つのキャパシタ素子とが備えられ、しかも参照電流生
成手段においては、請求項９に係る発振回路と同様に、
キャパシタへ供給される電流に基づいて参照用トランジ
スタに参照電流が流されるため、動作温度に基づいて変
化する参照電流が生成される。したがって、メモリセル
のデータ保持性能に応じてリフレッシュ動作が行なわれ
る。この発明の請求項２２に係る半導体記憶装置のメモ
リセルにおいては、１つのトランジスタ素子と１つのキ
ャパシタ素子とが備えられ、しかも参照電流生成手段に
おいては、請求項１０に係る発振回路と同様に、ダイオ
ード素子へ供給される電流に基づいて参照用トランジス
タに参照電流が流されるため、動作温度に基づいて変化
する参照電流が生成される。したがって、メモリセルの
データ保持性能に応じてリフレッシュ動作が行なわれ
る。
【００９５】この発明の請求項２３に係る半導体記憶装
置においては、請求項１１に係る発振回路と同様に、波
形整形回路が備えられ、これにより発振手段からのクロ
ック信号が波形整形される。
【００９６】この発明の請求項２４に係る半導体記憶装
置の波形整形回路においては、請求項１２に係る発振回
路と同様に、第１の波形整形用インバータ手段における
ＰおよびＮチャネルトランジスタのゲートに発振手段を
構成する１つの段のインバータ手段の出力ノードが接続
され、かつ第２の波形整形用インバータ手段におけるＰ
およびＮチャネルトランジスタのゲートにその前段のイ
ンバータ手段の出力ノードが接続されているため、発振
手段から出力されるクロック信号の立上がりおよび立下
がりが急峻にされ、これによりクロック信号が波形整形
される。
【００９７】この発明の請求項２５に係る半導体記憶装
置の発振回路においては、セルフリフレッシュ動作が行
なわれるときだけクロック信号が出力され、セルフリフ
レッシュ動作が行なわれないときはクロック信号の出力
が停止されるため、発振回路における無駄な消費電流が
低減される。
【００９８】
【実施例】
［実施例１］図１は、この発明の実施例１によるＤＲＡ
Ｍにおけるリフレッシュ動作を制御するためクロック信
号を生成するための発振回路の構成を示す回路図であ
る。なお、実施例１によるＤＲＡＭの全体構成は、図２
１に示される構成と同様である。
【００９９】図１を参照して、この発振回路は、リング
発振器２０と、電流源２２と、抵抗ＲＢと、Ｐチャネル
ＭＯＳトランジスタＱP12 と、制御回路２４とを備え
る。
【０１００】このリング発振器２０は７段の相補型ＭＯ
ＳインバータＩ１〜Ｉ７を含み、可変周期のクロック信
号φCPを生成する。インバータＩ１〜Ｉ７は、それぞ
れ、ＰチャネルＭＯＳトランジスタＱP21 〜ＱP27 およ
びＮチャネルＭＯＳトランジスタＱN21 〜ＱN27 を含
む。インバータＩ１〜Ｉ７はさらに、ＰチャネルＭＯＳ
トランジスタＱP21 〜ＱP27 のドレイン電極とインバー
タＩ１〜Ｉ７の出力ノードとの間に接続されたＰチャネ
ルＭＯＳトランジスタＱP14 〜ＱP20 と、ＮチャネルＭ
ＯＳトランジスタＱN21 〜ＱN27 のドレイン電極とイン
バータＩ１〜Ｉ７の出力ノードとの間に接続されたＮチ
ャネルＭＯＳトランジスタＱN14 〜ＱN20 とをそれぞれ
含む。
【０１０１】ＰチャネルＭＯＳトランジスタＱP21 〜Ｑ
P27 は、インバータＩ１〜Ｉ７の入力ノードがＬレベル
のとき導通状態となり、その次の段のインバータＩ１〜
Ｉ７におけるＰチャネルＭＯＳトランジスタＱP21 〜Ｑ
P27 およびＮチャネルＭＯＳトランジスタＱN21 〜Ｑ
N27 のゲート電極を充電する。
【０１０２】ＮチャネルＭＯＳトランジスタＱN21 〜Ｑ
N27 は、インバータＩ１〜Ｉ７の入力ノードがＨレベル
のとき導通状態となり、その次の段のインバータＩ１〜
Ｉ７におけるＰチャネルＭＯＳトランジスタＱP21 〜Ｑ
P27 およびＮチャネルＭＯＳトランジスタＱN21 〜Ｑ
N27 のゲート電極を放電する。
【０１０３】制御回路２４は、ＰチャネルＭＯＳトラン
ジスタＱP12 のドレイン電極とグランドノードとの間に
接続されたＮチャネルＭＯＳトランジスタＱN12 と、こ
のＮチャネルＭＯＳトランジスタＱN12 とカレントミラ
ー回路を構成するＮチャネルＭＯＳトランジスタＱN13
と、このＮチャネルＭＯＳトランジスタＱN13 のドレイ
ン電極と電源ノードとの間に接続されたＰチャネルＭＯ
ＳトランジスタＱP13とを含む。
【０１０４】制御回路２４におけるＰチャネルＭＯＳト
ランジスタＱP13 は、リング発振器２０におけるＰチャ
ネルＭＯＳトランジスタＱP14 〜ＱP20 とともにカレン
トミラー回路を構成する。制御回路２４におけるＮチャ
ネルＭＯＳトランジスタＱN1 2 は、リング発振器２０に
おけるＮチャネルＭＯＳトランジスタＱN14 〜ＱN20と
ともにカレントミラー回路を構成する。
【０１０５】電流源２２は、電源ノードにそのソースが
接続されたＰチャネルＭＯＳトランジスタＱP10 と、こ
のＰチャネルＭＯＳトランジスタＱP10 のドレイン電極
とグランドノードとの間に接続され、そのゲート電極が
電源ノードに接続されたＮチャネルＭＯＳトランジスタ
ＱN10 と、電源ノードとＰチャネルＭＯＳトランジスタ
ＱP10 のゲート電極との間に接続された正の温度係数を
有する抵抗ＲＡと、ＰチャネルＭＯＳトランジスタＱ
P10 のゲート電極と出力ノードＮＯ１との間に接続さ
れ、そのゲート電極がＰチャネルＭＯＳトランジスタＱ
P10 のドレイン電極およびＮチャネルＭＯＳトランジス
タＱN10 のドレイン電極が接続されたノードＮＯ５に接
続されたＰチャネルＭＯＳトランジスタＱP11 とを備え
る。ここで、正の温度係数を有する抵抗ＲＡとしては、
たとえばポリシリコンなどが用いられる。したがって、
この電流源２２は動作温度が上昇するにつれて減少する
参照電流ｉ0 を生成する。
【０１０６】抵抗ＲＢは、比較的小さい正の温度係数ま
たは負の温度係数を有し、電流源２２の出力ノードＮＯ
１とグランドノードとの間に接続される。ここで、負の
温度係数を有する抵抗ＲＢとしては、たとえばＮ+ 拡散
層などが用いられる。この抵抗ＲＢは、電流源２２から
供給される参照電流ｉ0 を電圧Ｖ１に変換する手段であ
る。
【０１０７】ＰチャネルＭＯＳトランジスタＱP12 は電
源ノードと制御回路２４におけるＮチャネルＭＯＳトラ
ンジスタＱN12 のドレイン電極との間に接続され、その
ゲート電極が電流源２２の出力ノードＮＯ１に接続され
ている。したがって、このＰチャネルＭＯＳトランジス
タＱP12 は、ノードＮＯ１のところに生成された電位Ｖ
１を参照電流ｉ1 に変換する手段である。
【０１０８】次に、この発振回路の動作について説明す
る。今、ＰチャネルＭＯＳトランジスタＱP10 が非導通
状態であるとすると、ＮチャネルＭＯＳトランジスタＱ
N10 は導通状態なので、ノードＮＯ５の電位はほぼグラ
ンドレベルである。それにより、ＰチャネルＭＯＳトラ
ンジスタＱP11 は導通状態である。このときトランジス
タＱP11 に流れる参照電流ｉ0 の値は、抵抗ＲＡおよび
ＲＢの値と、トランジスタＱP11 の導通抵抗の値とによ
り決定される。
【０１０９】その結果、ノードＮＯ４の電位は抵抗ＲＡ
の電圧降下によって電源レベルＶCCよりも低下するた
め、その電位をゲート電極に受けるＰチャネルＭＯＳト
ランジスタＱP10 はある導通抵抗をもって導通状態にな
る。そのため、電源ノードからＰチャネルＭＯＳトラン
ジスタＱP10 およびＮチャネルＭＯＳトランジスタＱN1
0 を介してグランドノードへ電流が流れ、ノードＮＯ５
の電位がＰチャネルＭＯＳトランジスタＱP10 およびＮ
チャネルＭＯＳトランジスタＱN10 の導通抵抗の比に基
づいて上昇する。ノードＮＯ５の電位をゲート電極に受
けるＰチャネルＭＯＳトランジスタＱP11 はそのゲート
電位の上昇に伴ってその導通抵抗が上昇する。ここで、
ＮチャネルＭＯＳトランジスタＱN10 は高抵抗素子とし
て機能し、ノードＮＯ５の電圧レベルが電源レベルＶCC
まで上昇するのを防止する。
【０１１０】ノードＮＯ５の電位の上昇に伴ってＰチャ
ネルＭＯＳトランジスタＱP11 が非導通状態に近づく
と、ノードＮＯ４の電位が上昇し、ノードＮＯ４の電位
をゲート電極に受けるＰチャネルＭＯＳトランジスタＱ
P10 が非導通状態になろうとする。それにより、Ｐチャ
ネルＭＯＳトランジスタＱP10 の導通抵抗は上昇し、ノ
ードＮＯ５の電位は僅かに低下する。
【０１１１】上記のような結果、ＰチャネルＭＯＳトラ
ンジスタＱP10 およびＱP11 はともに僅かに導通状態
で、この電流源２２は安定状態となる。したがって、抵
抗ＲＡ，ＲＢおよびＰチャネルＭＯＳトランジスタＱ
P11 に流れる参照電流ｉ0 が安定し、ノードＮＯ１の電
位Ｖ１も安定する。
【０１１２】このとき、ＰチャネルＭＯＳトランジスタ
ＱP10 は僅かに導通状態であるため、電源ノードとＰチ
ャネルＭＯＳトランジスタＱP10 のゲート電極との間の
電位差は、ＰチャネルＭＯＳトランジスタＱP10 のしき
い値電圧ＶTH0 となる。それにより、抵抗ＲＡの両端間
の電圧はＰチャネルＭＯＳトランジスタＱP10 のしきい
値電圧ＶTH0 となる。したがって、抵抗ＲＡの値をＲ0
とすると、抵抗ＲＢに流れる参照電流ｉ0 は次の数２で
表わされる。
【０１１３】
【数２】
【０１１４】また、抵抗ＲＢの値をＲ1 とすると、ノー
ドＮＯ１の電位Ｖ１は次の数３で表わされる。
【０１１５】
【数３】
【０１１６】このノードＮＯ１の電位Ｖ１はＰチャネル
ＭＯＳトランジスタＱP12 のゲート電極へ与えられる。
それにより、ＰチャネルＭＯＳトランジスタＱP12 には
常に一定の参照電流ｉ1 が流れる。したがって、Ｐチャ
ネルＭＯＳトランジスタＱP1 3 およびＮチャネルＭＯＳ
トランジスタＱN13 には、それらトランジスタＱN12お
よびＱN13 により構成されるカレントミラー回路によっ
て、トランジスタＱN1 2 に流れる参照電流ｉ1 と等しい
値の参照電流ｉ1 が流れる。
【０１１７】リング発振器２０においては、たとえば初
段のインバータＩ１の入力ノードがＬレベルのとき、イ
ンバータＩ１におけるＰチャネルＭＯＳトランジスタＱ
P21は導通状態となり、ＮチャネルＭＯＳトランジスタ
ＱN21 は非導通状態となる。それにより電源ノードから
ＰチャネルＭＯＳトランジスタＱP21 およびＱP14 を介
して第２段のインバータＩ２におけるＰチャネルＭＯＳ
トランジスタＱP22 およびＮチャネルＭＯＳトランジス
タＱN22 のゲート電極へ電流ｉC1が流れ、それらゲート
電極がＨレベルに充電される。
【０１１８】このとき、ＰチャネルＭＯＳトランジスタ
ＱP14 に流れる電流ｉC1は、ＰチャネルＭＯＳトランジ
スタＱP13 およびＱP14 がカレントミラー回路を構成す
るため、そのＰチャネルＭＯＳトランジスタＱP13 に流
れる参照電流ｉ1 と等しくなる。
【０１１９】また、初段のインバータＩ1 の入力ノード
がＨレベルのとき、インバータＩ１におけるＰチャネル
ＭＯＳトランジスタＱP21 は非導通状態となり、Ｎチャ
ネルＭＯＳトランジスタＱN21 は導通状態となる。それ
により、第２段のインバータＩ２におけるＰチャネルＭ
ＯＳトランジスタＱP22 およびＮチャネルＭＯＳトラン
ジスタＱN22 のゲート電極からＮチャネルＭＯＳトラン
ジスタＱN14 およびＱ N21 を介してグランドノードへ電
流ｉD1が流れる。
【０１２０】このとき、ＮチャネルＭＯＳトランジスタ
ＱN14 に流れる電流ｉD1は、ＮチャネルＭＯＳトランジ
スタＱP12 およびＱP14 がカレントミラー回路を構成す
るため、ＮチャネルＭＯＳトランジスタＱP12 に流れる
参照電流ｉ1 と等しくなる。
【０１２１】このように、ＰチャネルＭＯＳトランジス
タＱP14 〜ＱP20 に流れる電流ｉC1〜ｉC7は、その次の
段のインバータＩ１〜Ｉ７におけるＰチャネルＭＯＳト
ランジスタＱP21 〜ＱP27 およびＮチャネルＭＯＳトラ
ンジスタＱN21 〜ＱN27 のゲート電極を充電し、Ｎチャ
ネルＭＯＳトランジスタＱN14 〜ＱN20 に流れる電流ｉ
D1〜ｉD7は、その次の段のインバータＩ１〜Ｉ７におけ
るＰチャネルＭＯＳトランジスタＱP21 〜ＱP27 および
ＮチャネルＭＯＳトランジスタＱN21 〜ＱN27のゲート
電極を放電する。
【０１２２】したがって、それら電流ｉC1〜ｉC7，ｉD1
〜ｉD7の値によってリング発振器２０から出力されるブ
ロック信号φCPの周期が決定される。すなわち、電流ｉ
C1〜ｉC7，ｉD1〜ｉD7の値が大きいほどその充放電速度
は速くなるので、クロック信号φCPの周期は短くなる。
また、電流ｉC1〜ｉC7，ｉD1〜ｉD7の値が小さいほどそ
の充放電速度は遅くなるので、クロック信号φCPの周期
は長くなる。
【０１２３】次に、動作温度が変化する場合における動
作を図２のタイミングチャートを参照して説明する。
【０１２４】抵抗ＲＡは正の温度係数を有するので、動
作温度が上昇するにつれてその抵抗値は大きくなる。そ
れにより、電流源２２から供給される参照電流ｉ0 は減
少する。一方、抵抗ＲＢは比較的小さい正の温度係数ま
たは負の温度係数を有するので、動作温度が上昇しても
その抵抗値はあまり大きくならない。したがって、ノー
ドＮＯ１の電位Ｖ１は、参照電流ｉ0 が減少するにつれ
て降下する。
【０１２５】ＰチャネルＭＯＳトランジスタＱP12 の導
通抵抗は、そのゲート電位が一定のとき、温度は上昇す
るにつれて僅かに大きくなるが、そのゲート電極へ与え
られる電位Ｖ１がより大きく降下するため、結果的にＰ
チャネルＭＯＳトランジスタＱP12 の導通抵抗は小さく
なる。したがって、ＰチャネルＭＯＳトランジスタＱ
P12 に流れる参照電流ｉ1 は、動作温度が上昇するにつ
れて増加する。
【０１２６】このＮチャネルＭＯＳトランジスタＱN12
に流れる参照電流ｉ1 と等しい参照電流ｉ1 が、Ｎチャ
ネルＭＯＳトランジスタＱN12 およびＱN13 により構成
されるカレントミラー回路によって、ＰチャネルＭＯＳ
トランジスタＱP13 およびＮチャネルＭＯＳトランジス
タＱN13 に流れる。
【０１２７】したがって、たとえば初段のインバータＩ
１の入力ノードがＬレベルのとき、ＰチャネルＭＯＳト
ランジスタＱP21 が導通状態となり、このＰチャネルＭ
ＯＳトランジスタＱP13 に流れる参照電流ｉ1 と等しい
電流ｉC1が、ＰチャネルＭＯＳトランジスタＱP13 およ
びＱP14 により構成されるカレントミラー回路によっ
て、ＰチャネルＭＯＳトランジスタＱP14 に流れる。こ
のときＰチャネルＭＯＳトランジスタＱP14 に流れる電
流ｉC1は、常温のときに流れるものよりも大きいため、
その次の段のインバータＩ２におけるＰチャネルＭＯＳ
トランジスタＱP2 2 およびＮチャネルＭＯＳトランジス
タＱN22 のゲート電極は急速に充電される。
【０１２８】また、初段のインバータＩ１の入力ノード
がＨレベルのとき、ＮチャネルＭＯＳトランジスタＱ
N21 が導通状態となり、制御回路２４におけるＮチャネ
ルＭＯＳトランジスタＱN12 に流れる参照電流ｉ1 と等
しい電流ｉD1が、ＮチャネルＭＯＳトランジスタＱN12
およびＱN14 により構成されるカレントミラー回路によ
って、そのＮチャネルＭＯＳトランジスタＱN14 に流れ
る。このときＮチャネルＭＯＳトランジスタＱN14 に流
れる電流ｉD1は、常温のときに流れるものよりも大きい
ため、その次の段のインバータＩ２におけるＰチャネル
ＭＯＳトランジスタＱP22 およびＮチャネルＭＯＳトラ
ンジスタＱN22 のゲート電極は急速に放電される。
【０１２９】したがって、インバータＩ１〜Ｉ７内に流
れる電流ｉC1〜ｉC7，ｉD1〜ｉD7は、動作温度が上昇す
るにつれて増加する。それにより各インバータＩ１〜Ｉ
７を構成するトランジスタＱP21 〜ＱP27 およびＱN21
〜ＱN27 のゲート電極は急速に充放電されるので、リン
グ発振器２０の発振周期が短くなる。すなわち、リング
発振器２０によって生成されるクロック信号φCPの周期
は、動作温度が上昇するにつれて短くなる。
【０１３０】このクロック信号φCPに応答してリフレッ
シュ動作が行なわれるので、動作温度が上昇するにつれ
てリフレッシュ周期は連続的に短くなる。したがって、
動作温度が上昇するにつれてメモリセルのデータ保持時
間は短くなるが、単位時間当たりのリフレッシュ回数が
増加するため、メモリセルには常に正確なデータが保持
される。
【０１３１】逆に、動作温度が下降するにつれてリング
発振器２０から出力されるクロック信号φCPの周期は長
くなるので、動作温度が下降するにつれてリフレッシュ
周期は連続的に長くなる。したがって、動作温度が下降
するにつれてメモリセルのデータ保持時間は長くなる
が、このとき必要以上にリフレッシュ動作が行なわれな
いので、無駄な消費電流が低減される。
【０１３２】すなわち、上記のような発振回路を備えた
ＤＲＡＭにおいては、どのような動作温度においても必
要かつ十分な回数でリフレッシュが行なわれるので、消
費電流は低減される。
【０１３３】また、他の局面から見れば、各インバータ
Ｉ１〜Ｉ７に流れる電流ｉC1〜ｉC7，ｉD1〜ｉD7は、Ｐ
チャネルＭＯＳトランジスタＱP14 〜ＱP20 およびＮチ
ャネルＭＯＳトランジスタＱN14 〜ＱN20 によって制限
されている。したがって、ＰチャネルＭＯＳトランジス
タＱP21 〜ＱP27 およびＮチャネルＭＯＳトランジスタ
ＱN21 〜ＱN27 のゲート長を長くすることなく、このリ
ング発振器２０の消費電流を低減することができる。
【０１３４】たとえば、常温における参照電流ｉ1 を１
μＡ程度にすれば、たとえ各トランジスタＱP21 〜Ｑ
P27 およびＱN21 〜ＱN27 のゲート容量を０．０１ｐＦ
程度にしても、このクロック信号φCPの周期を数μｓに
設定することができる。このときの充放電電流ｉは、次
の数４で表わされる。
【０１３５】
【数４】
【０１３６】この充放電電流ｉに加えて、トランジスタ
ＱN12 と、トランジスタＱP13 ，Ｑ N13 にそれぞれ１μ
Ａ程度が流れるので、このリング発振器全体の消費電流
は２．２μＡとなり、従来例よりも小さくなる。
【０１３７】以上のように、この実施例１によれば、動
作温度が上昇するにつれてリフレッシュ周期が連続的に
短くなるので、常に必要かつ十分な回数で単位時間にリ
フレッシュが行なわれ、無駄な消費電流が低減される。
【０１３８】また、正の温度係数を有する抵抗ＲＡが用
いられているので、非常に実用的である。また、正の温
度係数を有する抵抗は自然界に数多く存在するので、製
造されたＤＲＡＭの特性に応じて常に最適の周期でリフ
レッシュ動作が行なわれるように設定することができ
る。さらに、十分に大きな負の温度係数を有する物質は
ほとんど存在しないが、十分に大きな正の温度係数を有
する物質は数多く存在するので、動作温度の変動に応答
してリフレッシュ周期を十分に変化させることは容易に
できる。
【０１３９】この実施例１において、電流源２２と、抵
抗ＲＢと、ＰチャネルＭＯＳトランジスタＱP12 と、制
御回路２４とは、参照電流生成手段を構成する。また、
リング発振器２０は発振手段を構成する。電流源２２
と、抵抗ＲＢとは、電位生成手段を構成する。また、Ｐ
チャネルＭＯＳトランジスタＱP12 は電圧電流変換手段
を構成する。制御回路２４におけるＰチャネルＭＯＳト
ランジスタＱP13 およびＮチャネルＭＯＳトランジスタ
ＱN12 は、それぞれ参照電流生成手段における参照用ト
ランジスタを構成する。
【０１４０】［実施例２］図３はこの発明の実施例２を
示す回路図であり、同図（ａ）は図１に示した抵抗ＲＡ
の改良を示し、同図（ｂ）は図１に示した抵抗ＲＢの改
良を示す。
【０１４１】上記実施例１によれば、動作温度が上昇す
るにつれてリフレッシュ周期を短くすることができる
が、そのＤＲＡＭを構成する素子のすべては半導体基板
上に形成されるため、製造工程において必ずばらつきが
生じる。また、メモリセルのデータ保持性能、抵抗およ
びトランジスタの温度依存性などについては、実際に半
導体基板上に素子を形成しなければ正確に把握すること
はできない。そのため、予め抵抗ＲＡおよびＲＢの値と
して最適のものを予測することは非常に困難である。
【０１４２】そこで、複数の素子を冗長に半導体基板上
に形成しておき、製造されたＤＲＡＭの特性に応じてそ
れら素子のいずれかを活性化したり、非活性化したりす
ることは非常に有効な手法である。
【０１４３】図３（ａ）を参照して、抵抗ＲＡは、抵抗
ＲＡ0 〜ＲＡN およびＮ個のヒューズＦを含む。抵抗Ｒ
Ａ0 〜ＲＡN は直列に接続される。各ヒューズＦは抵抗
ＲＡ 1 〜ＲＡN とそれぞれ並列に接続される。
【０１４４】したがって、すべてのヒューズＦが切断さ
れない状態では、抵抗ＲＡ1 〜ＲＡ N はそれぞれ短絡さ
れているので、この抵抗ＲＡは全体として抵抗ＲＡ0 の
値を有する。また、いずれかのヒューズＦを切断するこ
とによって、抵抗ＲＡの値を選択的に大きくすることが
できる。
【０１４５】図３（ｂ）を参照して、抵抗ＲＢは、抵抗
ＲＢ0 〜ＲＢN およびＮ個のヒューズＦを含む。この抵
抗ＲＢの構成も、上記図３（ａ）に示した抵抗ＲＡと同
様である。
【０１４６】この実施例２によれば、予め冗長に抵抗Ｒ
Ａ1 〜ＲＡN およびＲＢ1 〜ＲＢNを形成しておき、そ
れらと並列に接続されたヒューズＦを適宜切断すること
によって、それら抵抗ＲＡおよびＲＢの値を選択的に変
えることができる。そのため、製造されたＤＲＡＭの特
性に応じて最適の周期でリフレッシュ動作を実行するこ
とができる。この実施例２において、ヒューズＦはプロ
グラム素子を構成する。 ［実施例３］図４はこの発明の実施例３を示す回路図で
あり、同図（ａ）は図１に示した抵抗ＲＡの他の例を示
し、同図（ｂ）は図１に示した抵抗ＲＢの他の例を示
す。
【０１４７】図４（ａ）を参照して、この抵抗ＲＡは、
抵抗ＲＡ0 〜ＲＡN およびヒューズＦを含む。各ヒュー
ズＦは抵抗ＲＡ0 〜ＲＡN にそれぞれ直列に接続され
る。各抵抗ＲＡ0 〜ＲＡN と各ヒューズＦの直列体は互
いに並列に接続される。
【０１４８】したがって、すべてのヒューズＦを切断し
ない状態では、この抵抗ＲＡの値はそれら抵抗ＲＡ0 〜
ＲＡN を並列に構成した値となる。また、いずれかのヒ
ューズＦを適宜切断することによって抵抗ＲＡの値を選
択的に大きくすることができる。
【０１４９】図４（ｂ）を参照して、この抵抗ＲＢは、
抵抗ＲＢ0 〜ＲＢN およびヒューズＦを含む。この抵抗
ＲＢの構成も、上記図４（ａ）に示した抵抗ＲＡと同様
である。
【０１５０】このように、冗長に形成される抵抗ＲＡ0
〜ＲＡN およびＲＢ0 〜ＲＢN は直列に接続されても、
並列に接続されてもよい。この実施例３において、プロ
グラム素子を構成する。
【０１５１】［実施例４］図５はこの発明の実施例４を
示す回路図であり、同図（ａ）は図１に示した抵抗ＲＡ
のさらに他の例を示し、同図（ｂ）は図１に示したＲＢ
のさらに他の例を示す。
【０１５２】図５（ａ）を参照して、この抵抗ＲＡは、
所定の温度係数を有する抵抗ＲＡ0〜ＲＡN と、それら
と異なる所定の温度係数を有する抵抗ＲＢ0 〜ＲＢ
N と、２（Ｎ＋１）個のヒューズＦとを含む。抵抗ＲＡ
0 〜ＲＡN およびＲＢ0 〜ＲＢNはすべて直列に接続さ
れる。ヒューズＦは抵抗ＲＡ0 〜ＲＡN およびＲＢ0 〜
ＲＢN とそれぞれ並列に接続される。
【０１５３】また図５（ｂ）を参照して、この抵抗ＲＢ
は、所定の温度係数を有する抵抗ＲＡ0 〜ＲＡN と、そ
れらと異なる所定の温度係数を有する抵抗ＲＢ0 〜ＲＢ
N と、２（Ｎ＋１）個のヒューズＦとを含む。抵抗ＲＡ
0 〜ＲＡN およびＲＢ0 〜ＲＢN はすべて直列に接続さ
れる。ヒューズＦは抵抗ＲＡ0 〜ＲＡN およびＲＢ0〜
ＲＢN とそれぞれ並列に接続される。
【０１５４】この実施例４によれば、抵抗ＲＡおよびＲ
Ｂが異なる温度係数を有する抵抗を含むので、抵抗値を
最適に設定できるだけでなく、それら抵抗ＲＡおよびＲ
Ｂが有する温度特性を最適に設定することもできる。そ
のため、上記実施例２および３よりもさらに的確に、製
造されたＤＲＡＭの特性に応じてリフレッシュ動作を実
行することができる。
【０１５５】この実施例４から明らかなように、抵抗Ｒ
Ａ0 〜ＲＡN はすべて同一でもよいが、すべて異なって
いてもよい。抵抗ＲＢ0 〜ＲＢN も同様である。この実
施例４において、ヒューズＦはプログラム素子を構成す
る。
【０１５６】［実施例５］図６はこの発明の実施例５を
示すものであり、図１に示した実施例１におけるトラン
ジスタＱP12 を変更したものである。図６を参照して、
電流電圧変換手段であるＰチャネルＭＯＳトランジスタ
ＱP12 は、ＰチャネルＭＯＳトランジスタＱP120〜Ｑ
P12nおよびヒューズＦを含む。ヒューズＦはトランジス
タＱP120〜Ｑ P12nとそれぞれ直列に接続される。トラン
ジスタＱP120〜ＱP12nおよびヒューズＦは互いに並列に
接続される。
【０１５７】この実施例５によれば、いずれかのヒュー
ズＦを適宜切断することによって、トランジスタＱP12
の導通抵抗を選択的に大きくすることができる。すなわ
ち、トランジスタＱP12 のサイズを選択的に設定するこ
とができる。そのため、製造されたＤＲＡＭの特性に応
じて最適な周期でリフレッシュ動作を実行することがで
きる。この実施例５において、ヒューズＦはプログラム
素子を構成する。 ［実施例６］図７はこの発明の実施例６を示すものであ
り、図１に示した実施例１におけるトランジスタＱP12
を変更したものである。図７を参照して、電圧電流変換
手段であるＰチャネルＭＯＳトランジスタＱP12 は、Ｐ
チャネルＭＯＳトランジスタＱP120〜ＱP12nおよびヒュ
ーズＦを含む。トランジスタＱP120〜ＱP12nはすべて直
列に接続される。ヒューズＦはトランジスタＱP120〜Ｑ
P12nとそれぞれ並列に接続される。
【０１５８】この実施例６によれば、いずれかのヒュー
ズＦを適宜切断することによってトランジスタＱP12 の
導通抵抗を選択的に大きくすることができる。すなわ
ち、トランジスタＱP12 のサイズを選択的に設定するこ
とができる。そのため、製造されたＤＲＡＭの特性に応
じて最適な周期でリフレッシュ動作を実行することがで
きる。この実施例６において、ヒューズＦはプログラム
素子を構成する。
【０１５９】［実施例７］図８は、この発明の実施例７
によるＤＲＡＭにおける発振回路の構成を示す回路図で
ある。なお、この実施例７によるＤＲＡＭの全体構成
は、図２２に示される構成と同様である。
【０１６０】図８を参照して、この発振回路は、リング
発振器２０と、電流源２２と、抵抗ＲＢと、Ｐチャネル
ＭＯＳトランジスタＱP12 と、制御回路２５とを備え
る。この実施例７による発振回路が上記実施例１による
発振回路と異なるところは、リング発振器２０Ａおよび
制御回路２５である。
【０１６１】リング発振器２０Ａは、リング状に接続さ
れた７つのインバータＩ１〜Ｉ７を備え、各インバータ
Ｉ１〜Ｉ７は、ＰチャネルＭＯＳトランジスタＱP21 〜
ＱP2 7 およびＮチャネルＭＯＳトランジスタＱN21 〜Ｑ
N27 を備える。
【０１６２】各インバータＩ１〜Ｉ７はさらに、その出
力ノードとＮチャネルＭＯＳトランジスタＱN21 〜Ｑ
N27 のドレイン電極との間に接続されたＮチャネルＭＯ
ＳトランジスタＱN14 〜ＱN20 を備える。この実施例７
における各インバータＩ１〜Ｉ７は、その出力ノードと
ＰチャネルＭＯＳトランジスタＱP21 〜ＱP27 のドレイ
ン電極との間にＰチャネルＭＯＳトランジスタを備えて
いない。
【０１６３】制御回路２５は、ＰチャネルＭＯＳトラン
ジスタＱP12 のドレイン電極とグランドノードとの間に
接続され、ダイオード接続されたＮチャネルＭＯＳトラ
ンジスタＱN12 を備える。このトランジスタＱN12 のゲ
ート電極は、インバータＩ１〜Ｉ７におけるＮチャネル
ＭＯＳトランジスタＱN14 〜ＱN20 のすべてのゲート電
極に接続される。
【０１６４】この実施例７においては、たとえば初段の
インバータＩ１の入力ノードがＬレベルのとき、Ｐチャ
ネルＭＯＳトランジスタＱP21 が導通状態になり、Ｎチ
ャネルＭＯＳトランジスタＱN21 が非導通状態になる。
それにより、電源ノードからトランジスタＱP21 を介し
て第２段のインバータＩ２におけるＰおよびＮチャネル
ＭＯＳトランジスタＱP22 およびＱN22 のゲート電極へ
充電電流ｉC1が流れる。
【０１６５】一方、初段のインバータＩ１の入力ノード
がＨレベルのとき、ＰチャネルＭＯＳトランジスタＱ
P21 が非導通状態になり、ＮチャネルＭＯＳトランジス
タＱN2 1 が導通状態になる。それにより、第２段のイン
バータＩ２におけるＰおよびＮチャネルＭＯＳトランジ
スタＱP22 およびＱN22 のゲート電極から２つのトラン
ジスタＱN14 およびＱN21 を介してグランドノードへ放
電電流ｉD1が流れる。
【０１６６】制御回路２５におけるＮチャネルＭＯＳト
ランジスタＱN12 およびインバータＩ１〜Ｉ７における
ＮチャネルＭＯＳトランジスタＱN14 〜ＱN20 はカレン
トミラー回路を構成するため、それらの放電電流ｉD1〜
ｉD7はＮチャネルＭＯＳトランジスタＱN12 に流れる参
照電流ｉ1 に等しくなる。この参照電流ｉ1 は動作温度
が上昇するにつれて増加するため、それらの放電電流ｉ
D1〜ｉD7も動作温度が上昇するにつれて増加する。した
がって、このリング発振器２０Ａにおいては、放電速度
が速くなるため、そのクロック信号φCPの周期は動作温
度が上昇するにつれて短くなる。
【０１６７】上記実施例１による発振回路に比べて、こ
の実施例７による発振回路によって生成されるクロック
信号φCPの周期は短い。なぜならば、次の段のインバー
タＩ１〜Ｉ７を構成するＰおよびＮチャネルＭＯＳトラ
ンジスタＱP21 〜ＱP27 およびＱN21 〜ＱN27 のゲート
電極への充電電流ｉC1〜ｉC7が制限されないからであ
る。
【０１６８】しかしながら、参照電流ｉ1 が流れる経路
は１つだけであるので、消費電流は低減される。たとえ
ば電流源２２から供給される参照電流ｉ0 を１μＡ程度
に設定すると、消費される参照電流ｉ1 は上記実施例１
におけるそれの半分の１μＡとなる。
【０１６９】このように、各インバータＩ１〜Ｉ７にお
けるＮチャネルＭＯＳトランジスタＱN21 〜ＱN27 側だ
けにその放電電流を制限するＮチャネルＭＯＳトランジ
スタＱN14 〜ＱN20 が、接続されていてもよい。
【０１７０】この実施例７において、電流源２２、抵抗
ＲＢ、ＰチャネルＭＯＳトランジスタＱP12 および制御
回路２５は、参照電流生成手段を構成する。また、リン
グ発振器２０Ａは発振手段を構成する。また、電流源２
２および抵抗ＲＢは、電位生成手段を構成する。また、
ＰチャネルＭＯＳトランジスタＱP12 は、電圧電流変換
手段を構成する。また、制御回路２５におけるＮチャネ
ルＭＯＳトランジスタＱN12 は、参照電流生成手段にお
ける参照用トランジスタを構成する。
【０１７１】［実施例８］図９は、この発明の実施例８
によるＤＲＡＭにおける発振回路の構成を示す回路図で
ある。なお、この実施例８によるＤＲＡＭの全体構成
は、図２２に示される構成と同様である。
【０１７２】図９を参照して、この発振回路は、リング
発振器２０と、電流源２２と、抵抗ＲＢと、Ｐチャネル
ＭＯＳトランジスタＱP12 と、制御回路２７とを備え
る。この実施例８による発振回路が上記実施例１による
発振回路と異なるところは、リング発振器２０Ｂであ
る。
【０１７３】このリング発振器２０Ｂは、リング状に接
続された７つのインバータＩ１〜Ｉ７を備え、各インバ
ータＩ１〜Ｉ７は、ＰチャネルＭＯＳトランジスタＱ
P21 〜ＱP27 、およびＮチャネルＭＯＳトランジスタＱ
N21 〜ＱN27 を備える。
【０１７４】各インバータＩ１〜Ｉ７はさらに、その出
力ノードとＰチャネルＭＯＳトランジスタＱP21 〜Ｑ
P27 のドレイン電極との間に接続されたＰチャネルＭＯ
ＳトランジスタＱP14 〜ＱP20 を備える。これらＰチャ
ネルＭＯＳトランジスタＱP14〜ＱP20 は、制御回路２
４におけるＰチャネルＭＯＳトランジスタＱP13 ととも
にカレントミラー回路を構成する。
【０１７５】このリング発振２０Ｂにおいては、初段の
インバータＩ１の入力ノードがＬレベルのとき、Ｐチャ
ネルＭＯＳトランジスタＱP21 が導通状態になり、Ｎチ
ャネルＭＯＳトランジスタＱN21 が非導通状態になる。
それにより、電源ノードから２つのトランジスタＱP21
およびＱP14 を介して第２段のインバータＩ２における
ＰおよびＮチャネルＭＯＳトランジスタＱP22 およびＱ
N22 のゲート電極へ充電電流ｉC1が流れる。
【０１７６】一方、初段のインバータＩ１の入力ノード
がＨレベルのとき、ＰチャネルＭＯＳトランジスタＱ
P21 が非導通状態になり、ＮチャネルＭＯＳトランジス
タＱN2 1 が導通状態になる。それにより、第２段のイン
バータＩ２におけるＰおよびＮチャネルＭＯＳトランジ
スタＱP22 およびＱN22 のゲート電極からトランジスタ
ＱN21 を介してグランドノードへ放電電流ｉD1が流れ
る。
【０１７７】ＰチャネルＭＯＳトランジスタＱP13 およ
びＱP14 がカレントミラー回路を構成するため、上記充
電電流ｉC1はそのトランジスタＱP13 に流れる参照電流
ｉ1に等しくなる。さらに、ＮチャネルＭＯＳトランジ
スタＱN12 およびＱN13 がカレントミラー回路を構成す
るため、上記参照電流ｉ1 はそのトランジスタＱN12に
流れる参照電流ｉ1 に等しくなる。
【０１７８】このＮチャネルＭＯＳトランジスタＱN12
に流れる参照電流ｉ1 は動作温度が上昇するにつれて増
加するため、充電電流ｉC1も動作温度が上昇するにつれ
て増加する。そのため、リング発振器２０Ｂにおける充
電速度が速くなり、そのクロック信号φCPの周期が短く
なる。
【０１７９】上記実施例１による発振回路に比べて、こ
の実施例８による発振回路によって生成されるクロック
信号φCPの周期は短い。なぜならば、次段のインバータ
Ｉ１〜Ｉ７を構成するＰおよびＮチャネルＭＯＳトラン
ジスタＱP21 〜ＱP27 およびＱN21 〜ＱN27 のゲート電
極からの放電電流ｉD1〜ｉD7が制限されないからであ
る。
【０１８０】このように、各インバータＩ１〜Ｉ７にお
けるＰチャネルＭＯＳトランジスタＱP21 〜ＱP27 側だ
けにその充電電流ｉC1〜ｉC7を制限するためのＰチャネ
ルＭＯＳトランジスタＱP14 〜ＱP20 が接続されていて
もよい。
【０１８１】この実施例８において、電流源２２、抵抗
ＲＢ、ＰチャネルＭＯＳトランジスタＱP12 および制御
回路２４は、参照電流生成手段を構成する。また、リン
グ発振器２０Ｂは発振手段を構成する。また、電流源２
２および抵抗ＲＢは、電位生成手段を構成する。また、
ＰチャネルＭＯＳトランジスタＱP12 は電圧電流変換手
段を構成する。また、制御回路２４におけるＰチャネル
ＭＯＳトランジスタＱ P13 は、参照電流生成手段におけ
る参照用トランジスタを構成する。
【０１８２】［実施例９］図１０は、この発明の実施例
９によるＤＲＡＭにおける発振回路の構成を示す回路図
である。なお、この実施例９によるＤＲＡＭの全体構成
も、図２２に示される構成と同様である。
【０１８３】図１０を参照して、この発振回路は、リン
グ発振器２０と、電流源２２と、抵抗ＲＢと、Ｐチャネ
ルＭＯＳトランジスタＱP12 と、制御回路２９とを備え
る。この実施例９による発振回路が上記実施例１による
発振回路と異なるところは、リング発振器２０Ｃであ
る。
【０１８４】このリング発振器２０Ｃは、リング状に接
続された７つのインバータＩ１〜Ｉ７を備え、各インバ
ータＩ１〜Ｉ７は、ＰチャネルＭＯＳトランジスタＱ
P21 〜ＱP27 、およびＮチャネルＭＯＳトランジスタＱ
N21 〜ＱN27 を備える。
【０１８５】最終段のインバータＩ７を除く各インバー
タＩ１〜Ｉ６はさらに、その出力ノードとＰチャネルＭ
ＯＳトランジスタＱP21 〜ＱP26 のドレイン電極との間
に接続されたＰチャネルＭＯＳトランジスタＱP14 と、
その出力ノードとＮチャネルＭＯＳトランジスタＱN21
〜ＱN26 のドレイン電極との間に接続されたＮチャネル
ＭＯＳトランジスタＱN14 〜ＱN19 とを備える。
【０１８６】すなわち、上記実施例１と異なり、このリ
ング発振器２０Ｃにおける最終段のインバータＩ７は、
充放電電流ｉC7，ｉD7を制限するためのトランジスタを
備えていない。
【０１８７】そのため、次段の分周器１６を駆動するた
めの電流は、電源ノードからＰチャネルＭＯＳトランジ
スタＱP27 だけを介してその出力ノードに流れ、あるい
はその出力ノードからＮチャネルＭＯＳトランジスタＱ
N27 だけを介してグランドノードへ流れるので、このリ
ング発振器２０Ｃの出力インピーダンスが低くなる。し
たがって、次段の分周器１６を十分に駆動することがで
きる。
【０１８８】なお、終段のインバータＩ７における充放
電速度だけが速くなるが、７つのインバータＩ１〜Ｉ７
のうち６つのインバータＩ１〜Ｉ６が充放電電流を制限
するためのトランジスタＱP14 〜ＱP19 ，ＱN14 〜Ｑ
N19 を備えているため、このリング発振器２０Ｃによっ
て生成されるクロック信号φCPの周期は上記実施例１と
ほとんど変わらない。この実施例９において、リング発
振器２０Ｃは発振手段を構成する。
【０１８９】［実施例１０］図１１は、この発明の実施
例１０によるＤＲＡＭにおける発振回路の構成を示す回
路図である。なお、この実施例１０によるＤＲＡＭの全
体構成も、図２２に示される構成と同様である。
【０１９０】図１１を参照して、この発振回路は、リン
グ発振器２０と、定電流源３１と、抵抗ＲＡと、Ｐチャ
ネルＭＯＳトランジスタＱP12 と、制御回路２４とを備
える。リング発振器２０、ＰチャネルＭＯＳトランジス
タＱP12 および制御回路２４は、上記実施例１における
それらと同一である。
【０１９１】定電流源３１は、実施例１における電流源
２２と同様に、ＰチャネルＭＯＳトランジスタＱP10 お
よびＱP11 と、ＮチャネルＭＯＳトランジスタＱN10 と
を備える。定電流源３１はさらに、電源ノードとＰチャ
ネルＭＯＳトランジスタＱP1 0 のゲート電極との間に接
続された抵抗ＲＢと、ＰチャネルＭＯＳトランジスタＱ
P11 のドレイン電極とグランドノードとの間に接続さ
れ、ダイオード接続されたＮチャネルＭＯＳトランジス
タＱN11 と、その出力ノードＮＯ１とグランドノードと
の間に接続され、そのゲート電極がＮチャネルＭＯＳト
ランジスタＱN11のゲート電極に接続されたＮチャネル
ＭＯＳトランジスタＱN30 とを備える。
【０１９２】抵抗ＲＢは、たとえばＮ+ 拡散層などから
なり、非常に小さい負の温度係数か、あるいはほぼゼロ
の温度係数を有する。したがって、抵抗ＲＢの値は動作
温度が上昇するにつれてわずかに小さくなるか、あるい
はほとんど変化しない。
【０１９３】一方、ＰチャネルＭＯＳトランジスタＱ
P10 のしきい値電圧ＶTH0 の絶対値は、動作温度が上昇
するにつれて小さくなる。
【０１９４】上記実施例１の場合と同様に、抵抗ＲＢに
はＰチャネルＭＯＳトランジスタＱ P10 のしきい値電圧
が印加されているが、動作温度が上昇しても抵抗ＲＢに
流れる電流ｉ0 の値はほとんど変化しないか、あるいは
わずかに小さくなる程度である。
【０１９５】この電流ｉ0 と等しい値の電位ｉ0 が、カ
レントミラー回路を構成するＮチャネルＭＯＳトランジ
スタＱN11 およびＱN30 によって抵抗ＲＡに流れる。し
たがって、この定電流源３１は抵抗ＲＡに一定電流ｉ0
を供給する。抵抗ＲＡは正の温度係数を有するため、そ
の値は動作温度が上昇するにつれて大きくなる。また、
この抵抗ＲＡの一方のノードには電源レベルＶCCが与え
られている。
【０１９６】この発振回路によれば、動作温度が上昇す
るにつれて抵抗ＲＡの値が大きくなり、抵抗ＲＡに流れ
る電流ｉ0 はほぼ一定であるので抵抗ＲＡによる電圧降
下が大きくなる。これによりＰチャネルＭＯＳトランジ
スタＱP12 のゲート電極にはより低い電圧レベルが与え
られるので、ＰチャネルＭＯＳトランジスタＱP12 の導
通抵抗が小さくなり、このトランジスタＱP12 にはより
大きな参照電流ｉ1 が流れる。
【０１９７】したがって、上記実施例１と同様に、この
参照電流ｉ1 と等しい値の電流が各インバータにおける
ＰチャネルおよびＮチャネルＭＯＳトランジスタに流れ
るので、リング発振器によって生成されるクロック信号
φCPの周期は動作温度が上昇するにつれて短くなる。
【０１９８】加えて、抵抗ＲＡの一方のノードおよびＰ
チャネルＭＯＳトランジスタＱP12のソースにはともに
電源レベルＶCCが与えられているので、電源レベルＶCC
が変動しただけではＰチャネルＭＯＳトランジスタＱ
P12 のソースおよびゲートの間に印加される電圧は変化
しない。そのため、トランジスタＱP12 に流れる参照電
流ｉ1 も変化しない。
【０１９９】したがって、動作温度が一定のときに電源
レベルＶCCが変動しても、この発振回路の発振周期はほ
とんど変動しない。そのため、発振周期は動作温度だけ
に追従して変化する。
【０２００】この実施例１０において、抵抗ＲＡは、電
源レベルＶCCを受けるノードを用い、かつ正の温度係数
を有する第３の抵抗手段を構成する。また定電流源３１
は、抵抗ＲＡに一定電流ｉ0 を供給する定電流手段を構
成する。また、定電流源３１および抵抗ＲＡは、動作温
度が上昇するにつれて降下する電圧レベルを生成する電
圧生成手段を構成する。
【０２０１】［実施例１１］図１２は、この発明の実施
例１１によるＤＲＡＭにおける発振回路の構成を示す回
路図である。なお、この実施例１１によるＤＲＡＭの全
体構成も、図２２に示される構成と同様である。
【０２０２】図１２を参照して、この発振回路は、リン
グ発振器２０と、リークモニタ２６と、増幅回路２８
と、制御回路２４とを備える。リークモニタ２６は、キ
ャパシタＣP と、ダイオードＤと、ＮチャネルＭＯＳト
ランジスタＱN28 とを備える。
【０２０３】キャパシタＣP は、メモリセルアレイ１を
構成するメモリセルのキャパシタと同一構造を有する。
ダイオードＤは、メモリセルアレイ１およびリング発振
器２０などが形成されたＰ型の半導体基板と、その半導
体基板上に形成されたＮ型の拡散領域とからなるＰＮ接
合を有する。このＰＮ接合は、メモリセルのトランスフ
ァゲートにおけるＮ型のソース／ドレイン領域とＰ型の
半導体基板とからなるＰＮ接合と同一構造を有する。ま
た、ＮチャネルＭＯＳトランジスタＱN28 は、ビット線
をプリチャージするためのトランジスタと同一構造を有
する。したがって、リークモニタ２６は、メモリセルと
同一特性を有する。
【０２０４】キャパシタＣP の一方の電極、ダイオード
Ｄのカソード電極およびトランジスタＱN28 のソース電
極はともにノードＮＯ６に接続される。キャパシタＣP
の他方の電極にはセルプレート電圧ＶCP、一般には１／
２ＶCCが与えられる。ダイオードＤのアノード電極には
基板電圧ＶBB、一般には負電圧が与えられる。トランジ
スタＱN28 のドレイン電極にはビット線をプリチャージ
するためのプリチャージ電圧ＶBL、一般には１／２ＶCC
が与えられ、そのゲート電極にはグランドレベルが与え
られる。
【０２０５】増幅回路２８は、ＰチャネルＭＯＳトラン
ジスタＱP28 およびＱP29 により構成されるカレントミ
ラー回路を備える。制御回路２４およびリング発振器２
０はともに、上記実施例１におけるそれらと同一であ
る。
【０２０６】次に、この実施例１１の動作について説明
する。リークモニタ２６へ流れ込む参照電流ｉ2 は、上
述した正規のメモリセルと同様に、動作温度が上昇する
につれてリーク電流などが増加するため、動作温度が上
昇するにつれて増加する。リークモニタ２６はメモリセ
ルアレイ１における正規のメモリセルと同一構造を有す
るので、その正規のメモリセルにおけるリーク電流と等
しい値の参照電流ｉ2 が流れる。
【０２０７】増幅回路２８を構成するトランジスタＱ
P29 のサイズはトランジスタＱP28 のサイズの、たとえ
ば１０倍にされているので、リークモニタ２６へ流れ込
む参照電流ｉ2 の１０倍の参照電流ｉ3 が制御回路２４
へ流れ込む。それにより、増幅回路２８から供給された
参照電流ｉ3 と等しい値の参照電流ｉ3 が制御回路２４
によってリング発振器２０内に流れる。
【０２０８】たとえば初段のインバータＩ１の入力ノー
ドがＬレベルのとき、ＰチャネルＭＯＳトランジスタＱ
P21 は導通状態になり、ＮチャネルＭＯＳトランジスタ
ＱN2 1 は非導通状態になる。それにより、電源ノードか
ら２つのＰチャネルＭＯＳトランジスタＱP21 およびＱ
P14 を介して第２段のインバータＩ２におけるＰおよび
ＮチャネルＭＯＳトランジスタＱP22 およびＱN22 のゲ
ート電極へ充電電流ｉ C1が流れる。この充電電流ｉC1は
上記参照電流ｉ3 と等しい。
【０２０９】一方、初段のインバータＩ１の入力ノード
がＨレベルのとき、ＰチャネルＭＯＳトランジスタＱ
P21 は非導通状態になり、ＮチャネルＭＯＳトランジス
タＱN2 1 は導通状態になる。それにより、第２段のイン
バータＩ２におけるＰおよびＮチャネルＭＯＳトランジ
スタＱP22 およびＱN22 のゲート電極から２つのＮチャ
ネルＭＯＳトランジスタＱN14 およびＱN21 を介してグ
ランドノードへ放電電流ｉD1が流れる。この放電電流ｉ
D1は上記参照電流ｉ3 に等しい。
【０２１０】したがって、動作温度が一定の場合は、リ
ークモニタ２６へ流れ込む参照電流ｉ2 も一定であり、
かつリング発振器２０を構成する各インバータＩ１〜Ｉ
７内に流れる電流ｉ3 も一定であるので、リング発振器
２０によって生成されるクロック信号φCPの周期も一定
となる。そのため、一定の周期でリフレッシュ動作が実
行される。
【０２１１】一方、動作温度が上昇すると、リークモニ
タ２６へ流れ込む参照電流ｉ2 も増加する。これにとも
なって増幅回路２８から供給される参照電流ｉ3 も増加
する。それにより、各インバータＩ１〜Ｉ７内に流れる
電流ｉC1〜ｉC7，ｉD1〜ｉD7も増加する。そのため、リ
ング発振器２０によって生成されるクロック信号φCPの
周期は短くなる。
【０２１２】このように、動作温度が上昇するにつれて
クロック信号φCPの周期が短くなるので、常に最適の周
期でリフレッシュ動作が実行される。そのため、無駄な
消費電流は低減される。
【０２１３】また、この実施例１１はリークモニタ２６
を利用しているため、リフレッシュ周期はメモリセルア
レイ１のデータ保持性能に応じて直接的に決定される。
そのため、上記実施例１よりもさらに最適の周期でリフ
レッシュを実行することができる。
【０２１４】この実施例１１において、リークモニタ２
６、増幅回路２８および制御回路２４は、参照電流生成
手段を構成する。また、リング発振器２０は発振手段を
構成する。また、制御回路２４におけるＰチャネルＭＯ
ＳトランジスタＱP13 およびＮチャネルＭＯＳトランジ
スタＱN12 は、それぞれ参照電流生成手段における参照
用トランジスタを構成する。
【０２１５】［実施例１２］図１３は、この発明の実施
例１２によるＤＲＡＭにおける発振回路の構成を示す回
路図である。なお、この実施例１２によるＤＲＡＭの全
体構成も、図２２に示される構成と同様である。
【０２１６】図１３を参照して、この発振回路は、リン
グ発振器２０と、複数のリークモニタ２６１〜２６ｎ
と、制御回路３０とを備える。リークモニタ２６１〜２
６ｎの各々は、上記実施例１１におけるリークモニタ２
６と同一である。また、リング発振器２０も上記実施例
１１のものと同一である。
【０２１７】制御回路３０は、カレントミラー回路を構
成する２つのＰチャネルＭＯＳトランジスタＱP30 およ
びＱP31 と、リング発振器２０におけるＮチャネルＭＯ
ＳトランジスタＱN14 〜ＱN20 とともにカレントミラー
回路を構成するＮチャネルＭＯＳトランジスタＱN29 と
を備える。
【０２１８】この実施例１２によれば、リークモニタ２
６１〜２６ｎの各々へ流れ込む電流の総電流ｉ4 が参照
電流としてトランジスタＱP30 内に流れる。このトラン
ジスタＱP30 内に流れる参照電流ｉ4 と等しい電流ｉC1
〜ｉC7が、トランジスタＱP3 0 およびＱP14 〜ＱP20 に
より構成されるカレントミラー回路によって、各インバ
ータＩ１〜Ｉ７内に流れる。一方、このトランジスタＱ
P30 内に流れる参照電流ｉ4 と等しい参照電流ｉ4 がト
ランジスタＱP30 およびＱP31 により構成されるカレン
トミラー回路によってトランジスタＱN29 内に流れる。
さらに、このトランジスタＱN29 内に流れる参照電流ｉ
4 と等しい電流ｉD1〜ｉD7が、トランジスタＱN29 およ
びＱN14 〜ＱN20 により構成されるカレントミラー回路
によって、各インバータＩ１〜Ｉ７内に流れる。
【０２１９】したがって、リークモニタ２６１〜２６ｎ
の各々へ流れ込む電流の総電流ｉ4が一定の場合は、各
インバータＩ１〜Ｉ７に流れる電位ｉC1〜ｉC7，ｉD1〜
ｉD7も一定であるので、リング発振器２０によって生成
されるクロック信号φCPの周期も一定になる。
【０２２０】一方、たとえば動作温度が上昇すると、リ
ークモニタ２６１〜２６ｎの各々へ流れ込む電流の総電
流ｉ4 は増加する。したがって、メモリセルにおけるリ
ーク電流が増加するにつれて各インバータＩ１〜Ｉ７内
に流れる電流ｉC1〜ｉC7，ｉ D1〜ｉD7が増加するので、
リング発振器２０によって生成されるクロック信号φ CP
の周期は短くなる。
【０２２１】この実施例１２によれば、メモリセルにお
けるリーク電流の量に応答して常に適正な周期でリフレ
ッシュ動作が実行されるので、無駄な消費電流を低減す
ることができる。また、この実施例１２は複数のリーク
モニタ２６１〜２６ｎを利用しているため、上記実施例
１１のように増幅回路２８を設ける必要は必ずしもな
い。
【０２２２】一般に正規のメモリセルと同じリーク電流
を生じるリークモニタを設けることは困難で、各リーク
モニタ２６１〜２６ｎによって生成されるリーク電流に
はばらつきが生じる。しかしながら、この実施例１２の
ように、複数のリークモニタ２６１〜２６ｎを設け、か
つそれらへ流れ込む総電流を参照電流として用いれば、
各リークモニタ２６１〜２６ｎへ流れ込む電流のばらつ
きは平均化される。そのため、この実施例１２は上記実
施例１１よりもさらに適正な周期でリフレッシュ動作を
実行することができ、非常に実用的である。
【０２２３】なお、複数のリークモニタを設け、さらに
それらへ流れ込む総電流を増幅する増幅回路を設けて
も、上記実施例と同様の効果が得られることは言うまで
もない。
【０２２４】この実施例１２において、リークモニタ２
６１〜２６ｎ、および制御回路３０は、参照電流生成手
段を構成する。また、リング発振器２０は発振手段を構
成する。また、制御回路３０におけるＰチャネルＭＯＳ
トランジスタＱP30 およびＮチャネルＭＯＳトランジス
タＱN29 は、それぞれ参照電流生成手段における参照用
トランジスタを構成する。
【０２２５】［実施例１３］図１４は、この発明の実施
例１３を示すものであり、図１２に示した実施例１１に
おける増幅回路２８を変更したものである。
【０２２６】図１４を参照して、この増幅回路３２は、
ＰチャネルＭＯＳトランジスタＱP2 8 と、複数のＰチャ
ネルＭＯＳトランジスタＱP290〜ＱP29nと、それらと同
数のヒューズＦとを備える。ヒューズＦはトランジスタ
ＱP290〜ＱP29nとそれぞれ直列に接続される。トランジ
スタＱP290〜ＱP29nおよびヒューズＦは、互いに並列に
接続される。
【０２２７】この実施例１３によれば、いずれかのヒュ
ーズＦを適宜切断することによってトランジスタＱP29
のサイズを選択的に変えることができる。それにより、
増幅回路３２の増幅率を選択的に設定することができ
る。したがって、この実施例１３は上記実施例１１より
もさらに最適の周期でリフレッシュ動作を実行すること
ができる。この実施例１３において、ヒューズＦはプロ
グラム素子を構成する。
【０２２８】［実施例１４］図１５は、この発明の実施
例１４を示すものであり、図１２に示した実施例１１に
おける増幅回路２８を変更したものである。
【０２２９】図１５を参照して、この増幅回路３３は、
ＰチャネルＭＯＳトランジスタＱP2 8 と、複数のＰチャ
ネルＭＯＳトランジスタＱP290〜ＱP29nと、それらと同
数のヒューズＦとを備える。トランジスタＱP290〜Ｑ
P29nは、すべて直列に接続される。ヒューズＦは、トラ
ンジスタＱP290〜ＱP29nとそれぞれ並列に接続される。
【０２３０】この実施例１４によれば、いずれかのヒュ
ーズＦを適宜切断することによってトランジスタＱP29
のサイズを選択的に変えることができる。それにより、
増幅回路３３の増幅率を選択的に設定することができる
など、上記実施例１３と同様の効果が得られる。この実
施例１４において、ヒューズＦはプログラム素子を構成
する。
【０２３１】［実施例１５］図１６は、この発明の実施
例１５を示すものであり、図１３に示した実施例１２に
おけるリークモニタを変更したものである。
【０２３２】図１６を参照して、この実施例１５は、複
数のリークモニタ２６１〜２６ｎと、それらと同数のヒ
ューズＦとを備える。ヒューズＦはリークモニタ２６１
〜２６ｎとそれぞれ直列に接続される。
【０２３３】この実施例１５によれば、いずれかのヒュ
ーズＦを適宜切断することによってリークモニタへ流れ
込む電流の総電流ｉ4 の値を選択的に変えることができ
るので、リング発振器２０の発振周期を選択的に変える
ことができる。そのため、この実施例１５は上記実施例
１２よりもさらに最適の周期でリフレッシュ動作を実行
することができる。
【０２３４】［実施例１６］図１７は、この発明の実施
例１６によるＤＲＡＭにおける発振回路の構成を示す回
路図である。なお、この実施例１６によるＤＲＡＭの全
体構成も、図２２に示される構成と同様である。
【０２３５】図１７を参照して、この発振回路は、リン
グ発振器２０と、リークモニタ３５と、増幅回路２８
と、制御回路２４とを備える。この実施例１６による発
振回路が上記実施例１１による発振回路と異なるところ
は、リークモニタ３５である。
【０２３６】このリークモニタ３５は、ＰＮ接合から構
成されるダイオードＤを備える。このＰＮ接合は、正規
のメモリセルにおけるトランスファゲートのＮ型のソー
ス／ドレイン領域とＰ型の半導体基板とから構成される
ＰＮ接合と同一構造を有する。このダイオードＤのアノ
ード電極には、基板電圧ＶBBが与えられている。
【０２３７】一般に、動作温度が上昇すると、主にメモ
リセルにおけるＰＮ接合を介して逆方向に流れるリーク
電流が増加する。したがって、リークモニタは少なくと
も正規のメモリセルにおけるＰＮ接合と同一構造を有す
るダイオードＤを備えていればよく、上記実施例１１の
ように正規のメモリセルにおけるキャパシタＣP および
プリチャージのためのトランジスタＱN28 を備えていな
くてもよい。
【０２３８】また、この実施例１６においてダイオード
Ｄのアノード電極には基板電圧ＶBBが与えられている
が、これに代えてグランド電圧が与えられていてもよ
い。
【０２３９】［実施例１７］前述した実施例では、リン
グ発振器２０の出力をそのままクロック信号φCPとして
次段の分周器１６へ与えているが、クロック信号φCPの
周期が長くなる場合は、クロック信号φCPの波形がなま
るという問題が生じる。
【０２４０】図１８は、この発明の実施例１７による発
振回路の一部構成を示す回路図である。図１８を参照し
て、この発振回路は、リング発振器２０と、波形整形回
路３４とを備える。
【０２４１】リング発振器２０は、上記実施例と同様に
リング状に接続された７つのインバータＩ１〜Ｉ７を備
え、それらインバータＩ１〜Ｉ７におけるＰチャネルＭ
ＯＳトランジスタＱP14 〜ＱP20 のゲート電極は、たと
えば図１に示した実施例１における制御回路２４のＰチ
ャネルＭＯＳトランジスタＱP13 のゲート電極に接続さ
れる。また、ＮチャネルＭＯＳトランジスタＱN14 〜Ｑ
N20 のゲート電極は、図１に示した実施例１における制
御回路２４のＮチャネルＭＯＳトランジスタＱ N12 のゲ
ート電極に接続される。
【０２４２】波形整形回路３４は、直列に接続された２
つのクロックドインバータＩ８およびＩ９を備える。ク
ロックドインバータＩ８およびＩ９は、ＰチャネルＭＯ
ＳトランジスタＱP32 ，ＱP33 およびＮチャネルＭＯＳ
トランジスタＱN32 ，ＱN33をそれぞれ備え、さらにＰ
チャネルＭＯＳトランジスタＱP34 ，ＱP35 およびＮチ
ャネルＭＯＳトランジスタＱN34 ，ＱN35 をそれぞれ備
える。トランジスタＱ P32 およびトランジスタＱN32 の
ゲート電極はともに、インバータＩ７の出力信号Ｓ３を
受ける。トランジスタＱP33 およびＱN33 のゲート電極
はともに、クロックドインバータＩ８の出力信号Ｓ４を
受ける。一方、トランジスタＱP34 およびＱN34 のゲー
ト電極はともに、インバータＩ５の出力信号Ｓ２を受け
る。トランジスタＱP35 およびＱN35 のゲート電極はと
もに、インバータＩ４の出力信号Ｓ１を受ける。
【０２４３】図１９は、このリング発振器３４の動作を
示すタイミングチャートである。図１９を参照して、イ
ンバータＩ５およびＩ７の出力信号Ｓ２およびＳ３がと
もにＬレベルになると、クロックドインバータＩ８の出
力信号Ｓ４はＨレベルになる。一方、インバータＩ５お
よびＩ７の出力信号Ｓ２およびＳ３がともにＨレベルに
なると、クロックドインバータＩ８の出力信号Ｓ４はＬ
レベルになる。
【０２４４】また、インバータＩ４およびＩ８の出力信
号Ｓ１およびＳ４がともにＬレベルになると、クロック
ドインバータＩ９の出力信号φCPはＨレベルになる。一
方、インバータＩ４およびＩ８の出力信号Ｓ１およびＳ
４がともにＨレベルになると、クロックドインバータＩ
９の出力信号φCPはＬレベルになる。
【０２４５】したがって、この発振回路によれば、波形
成形されたクロック信号ΦCPを生成することができる。
このようにクロック信号の波形を整形することは、発振
周期が非常に長いリング発振器において特に有効であ
る。
【０２４６】［実施例１８］図２０は、この発明の実施
例１８によるリング発振器を示す回路図である。図２０
を参照して、このリング発振器３６は、リング状に接続
された７段のインバータＩ１〜Ｉ７と、論理ゲートＬ
と、インバータＩ１０およびＩ１１とを備える。論理ゲ
ートＬの一方の端子はインバータＩ７の出力信号を受
け、他方の端子はインバータＩ１１を介してセルフリフ
レッシュ信号ＳＲＥＦを受ける。論理ゲートＬの出力信
号はインバータＩ１０を介してクロック信号φCPとして
出力される。
【０２４７】このリング発振器３６によれば、リング発
振器３６の前段は常に発振しているが、リフレッシュ動
作が実行されないときは、セルフリフレッシュ信号ＳＲ
ＥＦがＬレベルにされ、クロック信号φCPは常にＨレベ
ルに維持される。一方、リフレッシュ動作が実行される
ときは、セルフリフレッシュ信号ＳＲＥＦがＨレベルに
され、インバータＩ７の出力信号がそのままクロック信
号φCPとして出力される。このリング発振器３６は、前
述したリング発振器に代えて用いることができる。
【０２４８】［実施例１９］図２１は、この発明の実施
例１９によるリング発振器を示す回路図である。図２１
を参照して、このリング発振器３８は、リング状に接続
された７段のインバータＩ１〜Ｉ７を備え、さらにイン
バータＩ１２と、ＰチャネルＭＯＳトランジスタＱP36
およびＮチャネルＭＯＳトランジスタＱN36 とを備え
る。トランジスタＱP36 は、インバータＩ６を構成する
トランジスタＱP26 および電源ノードの間に接続され
る。トランジスタＱN36 は、インバータＩ６を構成する
トランジスタＱN26 と並列に接続される。トランジスタ
ＱP36 およびＱN36 のゲート電極はともにインバータＩ
１２を介してセルフリフレッシュ信号ＳＲＥＦを受け
る。
【０２４９】このリング発振器３８によれば、リフレッ
シュ動作が実行されるとき、セルフリフレッシュ信号Ｓ
ＲＥＦがＨレベルにされ、トランジスタＱP36 が導通状
態になり、トランジスタＱN36 が非導通状態になる。こ
れにより、インバータＩ６が活性化される。したがっ
て、リング発振器３８は発振し、クロック信号φCPを生
成する。
【０２５０】一方、リフレッシュ動作が実行されないと
きは、セルフリフレッシュ信号ＳＲＥＦがＬレベルにさ
れ、トランジスタＱP36 が非導通状態になり、トランジ
スタＱN36 が導通状態になる。これによりインバータＩ
６は非活性化される。したがって、リング発振器３８の
発振は停止させられ、クロック信号φCPは生成されな
い。
【０２５１】したがって、このリング発振器３８は、リ
フレッシュ周期をカウントする間だけ発振する。また、
このリング発振器３８は、前述したリング発振器に代え
て用いることができる。
【０２５２】［その他の実施例］上記第２ないし第６、
ならびに第１２ないし実施例１５においては、ヒューズ
Ｆを切断することによって製造されたＤＲＡＭの特性に
応じてリフレッシュ周期を最適に調節しているが、配線
パターン用のマスクなどを変更することによって調節す
るようにしてもよい。
【０２５３】
【発明の効果】この発明の請求項１に係る発振回路によ
れば、動作温度に基づいて変化する参照電流が生成さ
れ、その参照電流に基づいてクロック信号の周期が変化
するため、動作温度が上昇するにつれてその周期が短く
なるクロック信号を生成することができる。
【０２５４】この発明の請求項２に係る発振回路によれ
ば、動作温度に基づいて変化する出力電位が出力され、
その出力電位に基づいて変化する参照電流が生成され、
さらにその参照電流に基づいて発振手段を構成するイン
バータ手段の入力ノードへの充電電流および／または放
電電流が変化するため、動作温度が上昇するにつれてそ
の周期が短くなるクロック信号を生成することができ
る。
【０２５５】この発明の請求項３に係る発振回路によれ
ば、参照電流生成手段における参照用トランジスタに動
作温度に基づいて変化する参照電流が流れ、その参照電
流に基づいて発振手段を構成するインバータ手段の入力
ノードからの放電電流が変化するため、動作温度が上昇
するにつれてその周期が短くなるクロック信号を生成す
ることができる。しかも、その第２のトランジスタのゲ
ート長を長くしなくてもクロック信号の周期を長くする
ことができ、かつ参照用トランジスタとカレントミラー
回路を構成するトランジスタによってその次の段のイン
バータ手段の入力ノードからの放電電流が制限されるの
で、さらに消費電流を低減することができる。
【０２５６】この発明の請求項４に係る発振回路によれ
ば、参照電流生成手段における参照用トランジスタに動
作温度に基づいて変化する参照電流が流れ、その参照電
流に基づいて発振手段を構成するインバータ手段の入力
ノードへの充電電流が変化するため、動作温度が上昇す
るにつれてその周期が短くなるクロック信号を生成する
ことができる。しかも、その第１のトランジスタのゲー
ト長を長くしなくてもクロック信号の周期を長くするこ
とができ、かつ参照用トランジスタとカレントミラー回
路を構成するトランジスタによってその次の段のインバ
ータ手段の入力ノードへの充電電流が制限されるので、
さらに消費電流を低減することができる。
【０２５７】この発明の請求項５に係る発振回路によれ
ば、参照電流生成手段における第１の参照用トランジス
タに動作温度に基づいて変化する参照電流が流れ、その
参照電流に基づいて発振手段を構成するインバータ手段
の入力ノードへの充電電流が変化するとともに、参照電
流生成手段における第２の参照用トランジスタに動作温
度に基づいて変化する参照電流が流れ、その参照電流に
基づいて発振手段を構成するインバータ手段の入力ノー
ドからの放電電流が変化するため、動作温度が上昇につ
れてその周期が短くなるクロック信号を生成することが
できる。しかも、その第１および第２のトランジスタの
ゲート長を長くしなくてもクロック信号の周期を長くす
ることができ、かつ第１の参照用トランジスタとカレン
トミラー回路を構成するＰチャネルトランジスタによっ
てその次の段のインバータ手段の入力ノードへの充電電
流が制限され、また第２の参照用トランジスタとカレン
トミラー回路を構成するＮチャネルトランジスタによっ
てその次の段のインバータ手段の入力ノードからの放電
電流が制限されるので、さらに消費電流を低減すること
ができる。
【０２５８】この発明の請求項６に係る発振回路によれ
ば、参照電流生成手段において、動作温度に基づいて変
化する出力電位が生成され、その出力電位に基づいて変
化する電流が生成され、さらにこの電流に基づいて参照
用トランジスタに参照電流が流れるため、動作温度が上
昇するにつれてその周期が短くなるクロック信号を生成
することができる。
【０２５９】この発明の請求項７に係る発振回路によれ
ば、正の温度係数を有する抵抗手段を用いて動作温度に
基づいて変化する出力電位が生成されるため、正の温度
係数を有する数多くの物質の中から選択して抵抗手段と
して用いることができ、非常に実用的である。
【０２６０】この発明の請求項８に係る発振回路によれ
ば、プログラム素子によって抵抗素子が適宜活性化また
は非活性化されるため、動作温度が上昇するにつれてク
ロック信号の周期が短くなる割合を適宜調節することが
できる。
【０２６１】この発明の請求項９に係る発振回路によれ
ば、キャパシタ素子へ供給される電流に基づいて参照用
トランジスタに参照電流が流れ、その参照電流に基づい
てその周期が変化するクロック信号が生成されるため、
動作温度が上昇するにつれてその周期が短くなるクロッ
ク信号を生成することができる。
【０２６２】この発明の請求項１０に係る発振回路によ
れば、ダイオード素子へ供給される電流に基づいて参照
用トランジスタに参照電流が流れ、その参照電流に基づ
いてクロック信号の周期が変化するため、動作温度が上
昇するにつれてその周期が短くなるクロック信号を生成
することができる。
【０２６３】この発明の請求項１１に係る発振回路によ
れば、クロック信号の波形が整形されるため、クロック
信号の周期が非常に長い場合であっても、正確な波形の
クロック信号を得ることができる。
【０２６４】この発明の請求項１２に係る発振回路によ
れば、第１および第２の波形整形用インバータ手段によ
ってクロック信号の波形が整形されるため、クロック信
号の周期が非常に長い場合であっても、正確な波形のク
ロック信号を得ることができる。
【０２６５】この発明の請求項１３に係る半導体記憶装
置によれば、請求項１に係る発振回路によって生成され
たクロック信号に応答して、メモリセルアレイにおける
メモリセルのためのリフレッシュ動作が行なわれるた
め、動作温度が上昇するにつれて単位時間当たりのリフ
レッシュ回数が多くなる。したがって、メモリセルのデ
ータ保持性能に優れる低温領域から、データ保持性能に
劣る高温領域までの幅広い温度領域において、メモリセ
ルのデータ保持性能の実力に応じてリフレッシュ周期を
最適に合わせ込むことができ、しかもリフレッシュ時に
おける消費電流を低減することができる。
【０２６６】この発明の請求項１４に係る半導体記憶装
置によれば、請求項２に係る発振回路によって生成され
たクロック信号に応答して、メモリセルアレイにおける
メモリセルのためのリフレッシュ動作が行なわれるた
め、動作温度が上昇するにつれて単位時間当たりのリフ
レッシュ回数が多くなる。そのため、メモリセルのデー
タ保持性能に優れる低温領域から、データ保持性能に劣
る高温領域までの幅広い温度領域において、メモリセル
のデータ保持性能の実力に応じてリフレッシュ周期を最
適に合わせ込むことができ、しかもリフレッシュ時にお
ける消費電流を低減することができる。
【０２６７】この発明の請求項１５に係る半導体記憶装
置によれば、請求項３に係る発振回路によって生成され
たクロック信号に応答して、メモリセルアレイにおける
メモリセルのためのリフレッシュ動作が行なわれるた
め、動作温度が上昇するにつれて単位時間当たりのリフ
レッシュ回数が多くなる。そのため、メモリセルのデー
タ保持性能に優れる低温領域から、データ保持性能に劣
る高温領域までの幅広い温度領域において、メモリセル
のデータ保持性能の実力に応じてリフレッシュ周期を最
適に合わせ込むことができ、しかもリフレッシュ時にお
ける消費電流を低減することができる。
【０２６８】また、発振手段を構成する少なくとも１つ
のインバータが、自己の第２のトランジスタと直列に接
続されたトランジスタを備えているため、その第２のト
ランジスタのゲート長を長くしなくてもクロック信号の
周期を長くすることができ、しかもそのトランジスタに
よってその次の段のインバータ手段の入力ノードからの
放電電流が制限されるので、さらに消費電流を低減する
ことができる。
【０２６９】この発明の請求項１６に係る半導体記憶装
置によれば、請求項４に係る発振回路によって生成され
たクロック信号に応答して、メモリセルアレイにおける
メモリセルのためのリフレッシュ動作が行なわれるた
め、動作温度が上昇するにつれて単位時間当たりのリフ
レッシュ回数が多くなる。そのため、メモリセルのデー
タ保持性能に優れる低温領域から、データ保持性能に劣
る高温領域までの幅広い温度領域において、メモリセル
のデータ保持性能の実力に応じてリフレッシュ周期を最
適に合わせ込むことができ、しかもリフレッシュ時にお
ける消費電流を低減することができる。
【０２７０】また、発振手段を構成する少なくとも１つ
のインバータが、自己の第１のトランジスタと直列に接
続されたトランジスタを備えるため、その第１のトラン
ジスタのゲート長を長くしなくてもクロック信号の周期
を長くすることができ、しかもその次の段のインバータ
手段の入力ノードへの充電電流が制限されるので、消費
電流をさらに低減することができる。
【０２７１】この発明の請求項１７に係る半導体記憶装
置によれば、請求項５に係る発振回路によって生成され
たクロック信号に応答して、メモリセルアレイにおける
メモリセルのためのリフレッシュ動作が行なわれるた
め、動作温度が上昇するにつれて単位時間当たりのリフ
レッシュ回数が多くなる。そのため、メモリセルのデー
タ保持性能に優れる低温領域から、データ保持性能に劣
る高温領域までの幅広い温度領域において、メモリセル
のデータ保持性能の実力に応じてリフレッシュ周期を最
適に合わせ込むことができ、しかもリフレッシュ時にお
ける消費電流を低減することができる。
【０２７２】また、発振手段を構成する少なくとも１つ
のインバータ手段が、自己の第１のトランジスタと直列
に接続されたＰチャネルトランジスタと、自己の第２の
トランジスタと直列に接続されたＮチャネルトランジス
タとを備えるため、それら第１および第２のトランジス
タのゲート長を長くしなくてもクロック信号の周期を長
くすることができ、しかもそれらＰおよびＮチャネルト
ランジスタによってその次の段のインバータ手段の入力
ノードへの充電電流およびその入力ノードからの放電電
流が制限されるので、消費電流をさらに低減することが
できる。
【０２７３】この発明の請求項１８に係る半導体記憶装
置によれば、請求項６に係る発振回路によって生成され
たクロック信号に応答してメモリセルアレイにおけるメ
モリセルのためのリフレッシュ動作が行なわれる。
【０２７４】この発明の請求項１９に係る半導体記憶装
置によれば、請求項７に係る発振回路によって生成され
たクロック信号に応答して、メモリセルアレイにおける
メモリセルのためのリフレッシュ動作が行なわれる。し
かも正の温度係数を有する抵抗手段を用い、それにより
動作温度に基づいて変化する出力電位が出力されるた
め、負の温度係数を有する抵抗手段を用いたものに比べ
て非常に実用的なものになる。また、正の温度係数を有
するものは数多く存在するので、リフレッシュ周期をよ
り最適に合わせ込むことができる。
【０２７５】この発明の請求項２０に係る半導体記憶装
置によれば、請求項８に係る発振回路によって生成され
たクロック信号に応答して、メモリセルアレイにおける
メモリセルのためのリフレッシュ動作が行なわれる。し
かも複数の抵抗素子を用い、プログラム素子によってそ
れら抵抗素子が活性化または非活性化されるため、リフ
レッシュ周期をより最適に合わせ込むことができる。
【０２７６】この発明の請求項２１に係る半導体記憶装
置によれば、請求項９に係る発振回路によって生成され
たクロック信号に応答して、メモリセルアレイにおける
メモリセルのためのリフレッシュ動作が行なわれる。し
かもキャパシタ素子へ供給される参照電流に基づいてそ
の周期が変化するクロック信号が生成されるため、正規
のメモリセルのデータ保持性能に応じてより最適な周期
でリフレッシュを行なうことができる。また、リフレッ
シュ時における消費電流をさらに低減することもでき
る。
【０２７７】この発明の請求項２２に係る半導体記憶装
置によれば、請求項１０に係る発振回路によって生成さ
れたクロック信号に応答して、メモリセルアレイにおけ
るメモリセルのためのリフレッシュ動作が行なわれる。
しかもダイオード素子へ供給される参照電流に基づいて
その周期が変化するクロック信号が生成されるため、正
規のメモリセルのデータ保持性能に応じてより最適な周
期でリフレッシュを行なうことができる。また、リフレ
ッシュ時における消費電流をさらに低減することもでき
る。
【０２７８】この発明の請求項２３に係る半導体記憶装
置によれば、請求項１１に係る発振回路によって生成さ
れたクロック信号に応答して、メモリセルアレイにおけ
るメモリセルのためのリフレッシュ動作が行なわれる。
しかもそのクロック信号の波形は整形されるため、クロ
ック信号の周期が非常に長い場合であっても、安定した
周期でリフレッシュを行なうことができる。
【０２７９】この発明の請求項２４に係る半導体記憶装
置によれば、請求項１２に係る発振回路によって生成さ
れたクロック信号に応答して、メモリセルアレイにおけ
るメモリセルのためのリフレッシュ動作が行なわれる。
しかもクロック信号の波形は第１および第２の波形整形
用インバータ手段によって整形されるため、クロック信
号の周期が非常に長い場合であっても、安定した周期で
リフレッシュを行なうことができる。
【０２８０】この発明の請求項２５に係る半導体記憶装
置によれば、セルフリフレッシュ動作が実行されないと
きはクロック信号が生成されないため、無駄な消費電流
を低減することができる。
【図面の簡単な説明】
【図１】この発明の実施例１に従ったＤＲＡＭにおける
発振回路の全体構成を示す回路図である。
【図２】図１に示した発振回路の動作を示すタイミング
チャートである。
【図３】この発明の実施例２に従ったＤＲＡＭにおける
発振回路の主要部を示す回路図であり、（ａ）は図１に
示した抵抗ＲＡの他の例を示し、（ｂ）は図１に示した
抵抗ＲＢの他の例を示す。
【図４】この発明の実施例３に従ったＤＲＡＭにおける
発振回路の主要部を示す回路図であり、（ａ）は図１に
示した抵抗ＲＡのさらに他の例を示し、（ｂ）は図１に
示した抵抗ＲＢのさらに他の例を示す。
【図５】この発明の実施例４に従ったＤＲＡＭにおける
発振回路の主要部を示す回路図であり、（ａ）は図１に
示した抵抗ＲＡのさらに他の例を示し、（ｂ）は図１に
示した抵抗ＲＢのさらに他の例を示す。
【図６】この発明の実施例５に従ったＤＲＡＭにおける
発振回路の主要部を示す回路図であり、特に図１に示し
た電圧電流変換用のＰチャネルＭＯＳトランジスタの他
の例を示す。
【図７】この発明の実施例６に従ったＤＲＡＭにおける
発振回路の主要部を示す回路図であり、特に図１に示し
た電圧電流変換用のＰチャネルＭＯＳトランジスタのさ
らに他の例を示す。
【図８】この発明の実施例７に従ったＤＲＡＭにおける
発振回路の全体構成を示す回路図である。
【図９】この発明の実施例８に従ったＤＲＡＭにおける
発振回路の全体構成を示す回路図である。
【図１０】この発明の実施例９に従ったＤＲＡＭにおけ
る発振回路の全体構成を示す回路図である。
【図１１】この発明の実施例１０に従ったＤＲＡＭにお
ける発振回路の一部構成を示す回路図である。
【図１２】この発明の実施例１１に従ったＤＲＡＭにお
ける発振回路の全体構成を示す回路図である。
【図１３】この発明の実施例１２に従ったＤＲＡＭにお
ける発振回路の全体構成を示す回路図である。
【図１４】この発明の実施例１３に従ったＤＲＡＭにお
ける発振回路の一部構成を示す回路図であり、特に図１
２に示した増幅用のＰチャネルＭＯＳトランジスタの他
の例を示す。
【図１５】この発明の実施例１４に従ったＤＲＡＭにお
ける発振回路の一部構成を示す回路図であり、特に図１
２に示した増幅用のＰチャネルＭＯＳトランジスタのさ
らに他の例を示す。
【図１６】この発明の実施例１５に従ったＤＲＡＭにお
ける発振回路の一部構成を示す回路図である。
【図１７】この発明の実施例１６に従ったＤＲＡＭにお
ける発振回路の全体構成を示す回路図である。
【図１８】この発明の実施例１７に従ったＤＲＡＭにお
ける発振回路の一部構成を示す回路図である。
【図１９】図１８に示した発振回路の動作を示すタイミ
ングチャートである。
【図２０】この発明の実施例１８に従ったＤＲＡＭにお
ける発振回路の一部構成を示す回路図である。
【図２１】この発明の実施例１９に従ったＤＲＡＭにお
ける発振回路の一部構成を示す回路図である。
【図２２】従来のＤＲＡＭの全体構成を示すブロック図
である。
【図２３】図２２に示したＤＲＡＭにおけるリング発振
器および分周器を示すブロック図である。
【図２４】図２２に示したＤＲＡＭの動作を示すタイミ
ングチャートである。
【図２５】従来のＤＲＡＭにおけるリング発振器の一例
を示す回路図である。
【図２６】従来のリング発振器の一例を示す回路図であ
る。
【符号の説明】
１ メモリセルアレイ １３ セルフリフレッシュ切換回路 １４ 内部アドレス発生回路 ２０，２０Ａ，２０Ｂ，２０Ｃ，３６，３８ リング発
振器 ２２ 電流源 ２４，２５，３０ 制御回路 ２６，２６１〜２６ｎ，３５ リークモニタ ＲＡ，ＲＢ 抵抗 Ｉ１〜Ｉ１２ インバータ Ｆ ヒューズ

Claims (25)

    【特許請求の範囲】
  1. 【請求項１】 動作温度に基づいて変化する参照電流を
    生成する参照電流生成手段、 この参照電流生成手段の参照電流に基づいて制御され、
    出力するクロック信号の周期が変化する発振手段を備え
    た発振回路。
  2. 【請求項２】 動作温度に基づいて変化する出力電位を
    出力する電位生成手段と、この電位生成手段からの出力
    電位を受け、受けた出力電位に基づいて変化する参照電
    流を生成する電圧電流変換手段とを有する参照電流生成
    手段、 リング状に接続された奇数からなる複数個のインバータ
    手段を有し、これら複数個のインバータ手段のうちの少
    なくとも１つのインバータ手段が、その出力ノードに入
    力ノードが接続されるインバータ手段の入力ノードへの
    充電電流または放電電流の少なくとも一方が上記参照電
    流生成手段の参照電流に基づいて流されるように構成さ
    れ、最終段のインバータ手段の出力ノードからクロック
    信号を出力する発振手段を備えた発振回路。
  3. 【請求項３】 動作温度に基づいて変化する参照電流が
    流される参照用トランジスタを有する参照電流生成手
    段、 リング状に接続された奇数からなる複数個のインバータ
    手段を有し、各インバータ手段は、入力ノードと、出力
    ノードと、第１の電源電位ノードと上記出力ノードとの
    間に接続される第１のトランジスタと、上記出力ノード
    と第２の電源ノードとの間に接続されるとともに制御電
    極が入力ノードに接続される第２のトランジスタとを有
    し、上記複数個のインバータ手段の少なくとも１つのイ
    ンバータ手段は、さらに、自己の出力ノードと上記第２
    の電源電位ノードとの間に自己の第２のトランジスタと
    直列に接続され、上記参照電流生成手段の参照用トラン
    ジスタとカレントミラー回路を構成するトランジスタを
    有し、最終段のインバータ手段の出力ノードからクロッ
    ク信号を出力する発振手段を備えた発振回路。
  4. 【請求項４】 動作温度に基づいて変化する参照電流が
    流される参照用トランジスタを有する参照電流生成手
    段、 リング状に接続された奇数からなる複数個のインバータ
    手段を有し、各インバータ手段は、入力ノードと、出力
    ノードと、第１の電源電位ノードと上記出力ノードとの
    間に接続されるとともに制御電極が入力ノードに接続さ
    れる第１のトランジスタと、上記出力ノードと第２の電
    源電位ノードとの間に接続される第２のトランジスタと
    を有し、上記複数個のインバータ手段の少なくとも１つ
    のインバータ手段は、さらに、上記第１の電源電位ノー
    ドと自己の出力ノードとの間に自己の第１のトランジス
    タと直列に接続され、上記参照電流生成手段の参照用ト
    ランジスタとカレントミラー回路を構成するトランジス
    タを有し、最終段のインバータ手段の出力ノードからク
    ロック信号を出力する発振手段を備えた発振回路。
  5. 【請求項５】 動作温度に基づいて変化する参照電流が
    流されるＰチャネルＭＯＳトランジスタからなる第１の
    参照用トランジスタと、動作温度に基づいて変化する参
    照電流が流されるＮチャネルＭＯＳトランジスタからな
    る第２の参照用トランジスタとを有する参照電流生成手
    段、 リング状に接続された奇数からなる複数個のインバータ
    手段を有し、各インバータ手段は、入力ノードと、出力
    ノードと、第１の電源電位ノードと上記出力ノードとの
    間に接続されるとともに制御電極が入力ノードに接続さ
    れるＰチャネルＭＯＳトランジスタからなる第１のトラ
    ンジスタと、上記出力ノードと第２の電源電位ノードと
    の間に接続されるとともに制御電極が入力ノードに接続
    されるＮチャネルＭＯＳトランジスタからなる第２のト
    ランジスタとを有し、上記複数個のインバータ手段のう
    ち少なくとも１つのインバータ手段は、さらに、上記第
    １の電源電位ノードと自己の出力ノードとの間に自己の
    Ｐチャネルトランジスタと直列に接続され、上記参照電
    流生成手段の第１の参照用トランジスタとカレントミラ
    ー回路を構成するＰチャネルトランジスタと、自己の出
    力ノードと上記第２の電源電位ノードとの間に自己のＮ
    チャネルトランジスタと直列に接続され、上記参照電流
    生成手段の第２の参照用トランジスタとカレントミラー
    回路を構成するＮチャネルトランジスタとを有し、最終
    段のインバータ手段の出力ノードからクロック信号を出
    力する発振手段を備えた発振回路。
  6. 【請求項６】 参照電流生成手段は、動作温度に基づい
    て変化する出力電位を出力する電位生成手段と、この電
    位生成手段からの出力電位を受け、受けた出力電位に基
    づいて変化する電流を生成する電圧電流変換手段とを有
    し、この電圧電流変換手段の電流に基づいて参照用トラ
    ンジスタの参照電流が流されることを特徴とする請求項
    ３ないし請求項５のいずれかに記載の発振回路。
  7. 【請求項７】 電位生成手段は、出力電位を出力するノ
    ードと第１の電源電位ノードとの間に接続される正の温
    度係数を有する抵抗手段を有していることを特徴とする
    請求項２または請求項６記載の発振回路。
  8. 【請求項８】 抵抗手段は、正の温度係数を有する複数
    の抵抗素子と、これら複数の抵抗素子に対応して設けら
    れ、それぞれが対応した抵抗素子を活性化または非活性
    化するための複数のプログラム素子とを有していること
    を特徴とする請求項７記載の発振回路。
  9. 【請求項９】 参照電流生成手段は、一方の電極が所定
    電位ノードに接続されたキャパシタ素子と、このキャパ
    シタ素子の他方の電極と第１の電源電位ノードとの間に
    接続され、上記キャパシタ素子の他方の電極に電流を供
    給するためのトランジスタを有し、このトランジスタに
    流れる電流に基づいて参照用トランジスタの参照電流が
    流されることを特徴とする請求項３ないし請求項５のい
    ずれかに記載の発振回路。
  10. 【請求項１０】 参照電流生成手段は、これらが組込ま
    れる半導体基板を一方の電極とし、上記半導体基板に半
    導体基板とは逆導電型の拡散領域を他方の電極とするＰ
    Ｎ接合をもったダイオード素子と、このダイオード素子
    の他方の電極と第１の電源電位ノードとの間に接続さ
    れ、上記ダイオード素子の他方の電極に電流を供給する
    ためのトランジスタを有し、このトランジスタに流れる
    電流に基づいて参照用トランジスタの参照電流が流され
    ることを特徴とする請求項３ないし請求項５のいずれか
    に記載の発振回路。
  11. 【請求項１１】 発振手段のクロック信号を受け、この
    クロック信号を波形整形する波形整形回路を備えたこと
    を特徴とする請求項２ないし請求項１０のいずれかに記
    載の発振回路。
  12. 【請求項１２】 波形整形回路は、発振手段のクロック
    信号を受ける入力ノードと、出力ノードと、第１の電源
    電位ノードと出力ノードとの間に直列に接続された２つ
    のＰチャネルトランジスタと、出力ノードと第２の電源
    電位ノードとの間に接続された２つのＮチャネルトラン
    ジスタとを有し、２つのＰチャネルトランジスタの一方
    のＰチャネルトランジスタのゲート電極は入力ノードに
    接続され、２つのＰチャネルトランジスタの他方のＰチ
    ャネルトランジスタのゲート電極は発振手段を構成する
    途中の段のインバータ手段の出力ノードに接続され、２
    つのＮチャネルトランジスタの一方のＮチャネルトラン
    ジスタのゲート電極は入力ノードに接続され、２つのＮ
    チャネルトランジスタの他方のＮチャネルトランジスタ
    のゲート電極は発振手段を構成する途中の段のインバー
    タ手段の出力ノードに接続される第１の波形整形用イン
    バータ手段と、この第１の波形整形用インバータ手段の
    出力ノードに接続される入力ノードと、波形整形された
    クロック信号を出力する出力ノードと、第１の電源電位
    ノードと出力ノードとの間に直列に接続された２つのＰ
    チャネルトランジスタと、出力ノードと第２の電源電位
    ノードとの間に接続された２つのＮチャネルトランジス
    タとを有し、２つのＰチャネルトランジスタの一方のＰ
    チャネルトランジスタのゲート電極は入力ノードに接続
    され、２つのＰチャネルトランジスタの他方のＰチャネ
    ルトランジスタのゲート電極は第１の波形整形用インバ
    ータ手段が接続される発振手段のインバータ手段の前段
    のインバータ手段の出力ノードに接続され、２つのＮチ
    ャネルトランジスタの一方のＮチャネルトランジスタの
    ゲート電極は入力ノードに接続され、２つのＮチャネル
    トランジスタの他方のＮチャネルトランジスタのゲート
    電極は第１の波形整形用インバータ手段が接続される発
    振手段のインバータ手段の前段のインバータ手段の出力
    ノードに接続される第２の波形整形用インバータ手段と
    を備えていることを特徴とする請求項１１記載の発振回
    路。
  13. 【請求項１３】 リフレッシュ動作が必要なメモリセル
    を複数有するメモリセルアレイ、 クロック信号に応答して、上記メモリセルアレイのメモ
    リセルのリフレッシュ動作を行なうリフレッシュ手段、 動作温度に基づいて変化する参照電流を生成する参照電
    流生成手段と、この参照電流生成手段の参照電流に基づ
    いて制御され、出力するクロック信号の周期が変化する
    発振手段とを有し、この発振手段からのクロック信号を
    上記リフレッシュ手段への上記クロック信号とする発振
    回路を備えた半導体記憶装置。
  14. 【請求項１４】 リフレッシュ動作が必要なメモリセル
    を複数有するメモリセルアレイ、 クロック信号に応答して、上記メモリセルアレイのメモ
    リセルのリフレッシュ動作を行なうリフレッシュ手段、 動作温度に基づいて変化する出力電位を出力する電位生
    成手段およびこの電位生成手段からの出力電位を受け、
    受けた出力電位に基づいて変化する参照電流を生成する
    電圧電流変換手段とを有する参照電流生成手段と、リン
    グ状に接続された奇数からなる複数個のインバータ手段
    を有し、これら複数個のインバータ手段のうちの少なく
    とも１つのインバータ手段が、その出力ノードに入力ノ
    ードが接続されるインバータ手段の入力ノードへの充電
    電流または放電電流の少なくとも一方が上記参照電流生
    成手段の参照電流に基づいて流されるように構成され、
    最終段のインバータ手段の出力ノードからクロック信号
    を出力する発振手段とを有し、この発振手段からのクロ
    ック信号を上記リフレッシュ手段への上記クロック信号
    とする発振回路を備えた半導体記憶装置。
  15. 【請求項１５】 リフレッシュ動作が必要なメモリセル
    を複数有するメモリセルアレイ、 クロック信号に応答して、上記メモリセルアレイのメモ
    リセルのリフレッシュ動作を行なうリフレッシュ手段、 動作温度に基づいて変化する参照電流が流される参照用
    トランジスタを有する参照電流生成手段と、リング状に
    接続された奇数からなる複数個のインバータ手段を有
    し、各インバータ手段は、入力ノードと、出力ノード
    と、第１の電源電位ノードと上記出力ノードとの間に接
    続される第１のトランジスタと、上記出力ノードと第２
    の電源電位ノードとの間に接続されるとともに制御電極
    が入力ノードに接続される第２のトランジスタとを有
    し、上記複数個のインバータ手段の少なくとも１つのイ
    ンバータ手段は、さらに、自己の出力ノードと上記第２
    の電源電位ノードとの間に自己の第２のトランジスタと
    直列に接続され、上記参照電流生成手段の参照用トラン
    ジスタとカレントミラー回路を構成するトランジスタと
    を有し、最終段のインバータ手段の出力ノードからクロ
    ック信号を出力する発振手段とを有し、この発振手段か
    らのクロック信号を上記リフレッシュ手段への上記クロ
    ック信号とする発振回路を備えた半導体記憶装置。
  16. 【請求項１６】 リフレッシュ動作が必要なメモリセル
    を複数有するメモリセルアレイ、 クロック信号に応答して、上記メモリセルアレイのメモ
    リセルのリフレッシュ動作を行なうリフレッシュ手段、 動作温度に基づいて変化する参照電流が流される参照用
    トランジスタを有する参照電流生成手段と、リング状に
    接続された奇数からなる複数個のインバータ手段を有
    し、各インバータ手段は、入力ノードと、出力ノード
    と、第１の電源電位ノードと上記出力ノードとの間に接
    続されるとともに制御電極が入力ノードに接続される第
    １のトランジスタと、上記出力ノードと第２の電源電位
    ノードとの間に接続される第２のトランジスタとを有
    し、上記複数個のインバータ手段の少なくとも１つのイ
    ンバータ手段は、さらに、上記第１の電源電位ノードと
    自己の出力ノードとの間に自己の第１のトランジスタと
    直列に接続され、上記参照電流生成手段の参照用トラン
    ジスタとカレントミラー回路を構成するトランジスタと
    を有し、最終段のインバータ手段の出力ノードからクロ
    ック信号を出力する発振手段とを有し、この発振手段か
    らのクロック信号を上記リフレッシュ手段への上記クロ
    ック信号とする発振回路を備えた半導体記憶装置。
  17. 【請求項１７】 リフレッシュ動作が必要なメモリセル
    を複数有するメモリセルアレイ、 クロック信号に応答して、上記メモリセルアレイのメモ
    リセルのリフレッシュ動作を行なうリフレッシュ手段、 動作温度に基づいて変化する参照電流が流されるＰチャ
    ネルＭＯＳトランジスタからなる第１の参照用トランジ
    スタおよび動作温度に基づいて変化する参照電流が流さ
    れるＮチャネルＭＯＳトランジスタからなる第２の参照
    用トランジスタとを有する参照電流生成手段と、リング
    状に接続された奇数からなる複数個のインバータ手段を
    有し、各インバータ手段は、入力ノードと、出力ノード
    と、第１の電源電位ノードと上記出力ノードとの間に接
    続されるとともに制御電極が入力ノードに接続されるＰ
    チャネルＭＯＳトランジスタからなる第１のトランジス
    タと、上記出力ノードと第２の電源電位ノードとの間に
    接続されるとともに制御電極が入力ノードに接続される
    ＮチャネルＭＯＳトランジスタからなる第２のトランジ
    スタとを有し、上記複数個のインバータ手段の少なくと
    も１つのインバータ手段は、さらに、上記第１の電源電
    位ノードと自己の出力ノードとの間に自己のＰチャネル
    トランジスタと直列に接続され、上記参照電流生成手段
    の第１の参照用トランジスタとカレントミラー回路を構
    成するＰチャネルトランジスタと、自己の出力ノードと
    上記第２の電源電位ノードとの間に自己のＮチャネルト
    ランジスタと直列に接続され、上記参照電流生成手段の
    第２の参照用トランジスタとカレントミラー回路を構成
    するＮチャネルトランジスタとを有し、最終段のインバ
    ータ手段の出力ノードからクロック信号を出力する発振
    手段とを有し、この発振手段からのクロック信号を上記
    リフレッシュ手段への上記クロック信号とする発振回路
    を備えた半導体記憶装置。
  18. 【請求項１８】 参照電流生成手段は、動作温度に基づ
    いて変化する出力電位を出力する電位生成手段と、この
    電位生成手段からの出力電位を受け、受けた出力電位に
    基づいて変化する電流を生成する電圧電流変換手段とを
    有し、この電圧電流変換手段の電流に基づいて参照用ト
    ランジスタの参照電流が流されることを特徴とする請求
    項１５ないし請求項１７のいずれかに記載の半導体記憶
    装置。
  19. 【請求項１９】 電位生成手段は、出力電位を出力する
    ノードと第１の電源電位ノードとの間に接続される正の
    温度係数を有する抵抗手段を有していることを特徴とす
    る請求項１４または請求項１８記載の半導体記憶装置。
  20. 【請求項２０】 抵抗手段は、正の温度係数を有する複
    数の抵抗素子と、これら複数の抵抗素子に対応して設け
    られ、それぞれが対応した抵抗素子を活性化または非活
    性化するための複数のプログラム素子とを有しているこ
    とを特徴とする請求項１９記載の半導体記憶装置。
  21. 【請求項２１】 メモリセルアレイにおける各メモリセ
    ルは、１つのトランジスタ素子と１つのキャパシタ素子
    とを有し、 参照電流生成手段は、上記メモリセルのキャパシタ素子
    と同じ形状および同じ大きさからなり、一方の電極が上
    記メモリセルのキャパシタ素子の一方の電極に接続され
    た参照用キャパシタ素子と、この参照用キャパシタ素子
    の他方の電極と第１の電源電位ノードとの間に接続さ
    れ、上記参照用キャパシタ素子の他方の電極に電流を供
    給するためのトランジスタとを有し、このトランジスタ
    に流れる電流に基づいて参照用トランジスタの参照電流
    が流されることを特徴とする請求項１５ないし請求項１
    ７のいずれかに記載の半導体記憶装置。
  22. 【請求項２２】 メモリセルアレイにおける各メモリセ
    ルは、１つのトランジスタ素子と１つのキャパシタ素子
    とを有し、 参照電流生成手段は、上記メモリセルのトランジスタ素
    子を形成しているＰＮ接合と同じ形状および同じ大きさ
    のＰＮ接合をもったダイオード素子と、このダイオード
    素子の他方の電極と第１の電源電位ノードとの間に接続
    され、上記ダイオード素子の他方の電極に電流を供給す
    るためのトランジスタを有し、このトランジスタに流れ
    る電流に基づいて参照用トランジスタの参照電流が流さ
    れることを特徴とする請求項１５ないし請求項１７のい
    ずれかに記載の半導体記憶装置。
  23. 【請求項２３】 発振手段のクロック信号を受け、この
    クロック信号を波形整形する波形整形回路を備えたこと
    を特徴とする請求項１４ないし請求項２２のいずれかに
    記載の半導体記憶装置。
  24. 【請求項２４】 波形整形回路は、発振手段のクロック
    信号を受ける入力ノードと、出力ノードと、第１の電源
    電位ノードと出力ノードとの間に直列に接続された２つ
    のＰチャネルトランジスタと、出力ノードと第２の電源
    電位ノードとの間に接続された２つのＮチャネルトラン
    ジスタとを有し、２つのＰチャネルトランジスタの一方
    のＰチャネルトランジスタのゲート電極は入力ノードに
    接続され、２つのＰチャネルトランジスタの他方のＰチ
    ャネルトランジスタのゲート電極は発振手段を構成する
    途中の段のインバータ手段の出力ノードに接続され、２
    つのＮチャネルトランジスタの一方のＮチャネルトラン
    ジスタのゲート電極は入力ノードに接続され、２つのＮ
    チャネルトランジスタの他方のＮチャネルトランジスタ
    のゲート電極は発振手段を構成する途中の段のインバー
    タ手段の出力ノードに接続される第１の波形整形用イン
    バータ手段と、この第１の波形整形用インバータ手段の
    出力ノードに接続される入力ノードと、波形整形された
    クロック信号を出力する出力ノードと、第１の電源電位
    ノードと出力ノードとの間に直列に接続された２つのＰ
    チャネルトランジスタと、出力ノードと第２の電源電位
    ノードとの間に接続された２つのＮチャネルトランジス
    タとを有し、２つのＰチャネルトランジスタの一方のＰ
    チャネルトランジスタのゲート電極は入力ノードに接続
    され、２つのＰチャネルトランジスタの他方のＰチャネ
    ルトランジスタのゲート電極は第１の波形整形用インバ
    ータ手段が接続される発振手段のインバータ手段の前段
    のインバータ手段の出力ノードに接続され、２つのＮチ
    ャネルトランジスタの一方のＮチャネルトランジスタの
    ゲート電極は入力ノードに接続され、２つのＮチャネル
    トランジスタの他方のＮチャネルトランジスタのゲート
    電極は第１の波形整形用インバータ手段が接続される発
    振手段のインバータ手段の前段のインバータ手段の出力
    ノードに接続される第２の波形整形用インバータ手段と
    を備えていることを特徴とする請求項２３記載の半導体
    記憶装置。
  25. 【請求項２５】 発振回路は、セルフリフレッシュ信号
    を受け、このセルフリフレッシュ信号がセルフリフレッ
    シュの実行を示すとき、クロック信号を出力し、セルフ
    リフレッシュ信号がセルフリフレッシュの実行を示さな
    いとき、クロック信号の出力を停止することを特徴とす
    る請求項１４ないし請求項２３のいずれかに記載の半導
    体記憶装置。
JP6019210A 1993-06-28 1994-02-16 発振回路および半導体記憶装置 Withdrawn JPH07141865A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP6019210A JPH07141865A (ja) 1993-06-28 1994-02-16 発振回路および半導体記憶装置
US08/257,845 US5499214A (en) 1993-06-28 1994-06-10 Oscillator circuit generating a clock signal having a temperature dependent cycle and a semiconductor memory device including the same
DE4420666A DE4420666C2 (de) 1993-06-28 1994-06-14 Oszillatorschaltung in einer Halbleiterspeichereinrichtung
KR1019940014617A KR950001771A (ko) 1993-06-28 1994-06-24 온도에 따른 주기를 가지는 클록신호를 발생하는 발진회로 및 이를 포함하는 반도체 기억장치
US08/577,354 US5600281A (en) 1993-06-28 1995-12-22 Oscillator circuit generating a clock signal having a temperature dependent cycle and a semiconductor memory device including the same

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP15723793 1993-06-28
JP5-157237 1993-06-28
JP6019210A JPH07141865A (ja) 1993-06-28 1994-02-16 発振回路および半導体記憶装置

Publications (1)

Publication Number Publication Date
JPH07141865A true JPH07141865A (ja) 1995-06-02

Family

ID=26356041

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6019210A Withdrawn JPH07141865A (ja) 1993-06-28 1994-02-16 発振回路および半導体記憶装置

Country Status (4)

Country Link
US (2) US5499214A (ja)
JP (1) JPH07141865A (ja)
KR (1) KR950001771A (ja)
DE (1) DE4420666C2 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040019151A (ko) * 2002-08-26 2004-03-05 주식회사 하이닉스반도체 온도보상 셀프 리프레쉬 기본주기 발생회로
US6856566B2 (en) 2000-08-04 2005-02-15 Nec Electronics Corporation Timer circuit and semiconductor memory incorporating the timer circuit
US6998901B2 (en) 2003-11-25 2006-02-14 Hynix Semiconductor Inc. Self refresh oscillator
KR100714308B1 (ko) * 2005-08-10 2007-05-02 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 리프레쉬 클럭신호발생기
JP2007523507A (ja) * 2003-09-26 2007-08-16 テラダイン・インコーポレーテッド バイアス電流補償回路を有するタイミング発生器及び方法
US7315221B2 (en) 2005-04-29 2008-01-01 Samsung Electronics Co., Ltd. Method and circuit for controlling a refresh of a semiconductor memory device

Families Citing this family (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2787639B2 (ja) * 1992-08-07 1998-08-20 三菱電機株式会社 パルス信号発生回路および半導体記憶装置
US5455801A (en) * 1994-07-15 1995-10-03 Micron Semiconductor, Inc. Circuit having a control array of memory cells and a current source and a method for generating a self-refresh timing signal
JP3714696B2 (ja) * 1994-10-21 2005-11-09 富士通株式会社 半導体記憶装置
JP3780030B2 (ja) * 1995-06-12 2006-05-31 株式会社ルネサステクノロジ 発振回路およびｄｒａｍ
KR0179550B1 (ko) * 1995-12-29 1999-04-15 김주용 반도체 메모리 장치의 리던던시 회로
KR0172758B1 (ko) * 1995-12-29 1999-03-30 김주용 주파수의 주기조절이 가능한 주파수발생기
US6696879B1 (en) 1996-05-13 2004-02-24 Micron Technology, Inc. Radio frequency data communications device
US6130602A (en) 1996-05-13 2000-10-10 Micron Technology, Inc. Radio frequency data communications device
US6774685B2 (en) 1996-05-13 2004-08-10 Micron Technology, Inc. Radio frequency data communications device
US6836468B1 (en) 1996-05-13 2004-12-28 Micron Technology, Inc. Radio frequency data communications device
US5760657A (en) * 1996-09-30 1998-06-02 Intel Corporation Method and apparatus employing a process dependent impedance that compensates for manufacturing variations in a voltage controlled oscillator
US5994937A (en) * 1996-11-06 1999-11-30 International Business Machines Corporation Temperature and power supply adjusted address transition detector
US5869952A (en) * 1997-08-07 1999-02-09 Wahl Clipper Corporation Battery charge indicator having improved resolution
JP3282792B2 (ja) * 1997-08-27 2002-05-20 株式会社リコー 電圧制御発振器及びこれを用いた半導体集積回路及び位相同期ループ回路及びこれを用いた中間周波数処理回路
JPH1188127A (ja) * 1997-09-04 1999-03-30 Texas Instr Japan Ltd 発振回路
EP1498905B1 (en) * 1998-02-26 2008-12-17 STMicroelectronics S.r.l. Operating voltage selection circuit for non-volatile semiconductor memories
US6005824A (en) * 1998-06-30 1999-12-21 Lsi Logic Corporation Inherently compensated clocking circuit for dynamic random access memory
JP2000077984A (ja) * 1998-08-31 2000-03-14 Nec Corp リングオッシレータと遅延回路
KR100631935B1 (ko) * 2000-06-30 2006-10-04 주식회사 하이닉스반도체 반도체 메모리 장치의 셀프 리프레시 회로
EP1330051B1 (en) * 2000-10-26 2009-12-16 Fujitsu Limited Pulse width control circuit
JP2002215258A (ja) * 2001-01-23 2002-07-31 Mitsubishi Electric Corp 半導体集積回路装置
US6628558B2 (en) * 2001-06-20 2003-09-30 Cypress Semiconductor Corp. Proportional to temperature voltage generator
DE10214103A1 (de) * 2002-03-28 2003-10-23 Infineon Technologies Ag Oszillator mit einstellbaren Temparturgradienten der Referenzspannung und virtuellem Ground
US6908227B2 (en) * 2002-08-23 2005-06-21 Intel Corporation Apparatus for thermal management of multiple core microprocessors
US6894917B2 (en) * 2003-01-17 2005-05-17 Etron Technology, Inc. DRAM refresh scheme with flexible frequency for active and standby mode
JP4211922B2 (ja) * 2003-06-13 2009-01-21 パナソニック株式会社 半導体装置
US6891769B2 (en) * 2003-07-17 2005-05-10 Actel Corporation Flash/dynamic random access memory field programmable gate array
US7187610B1 (en) 2003-07-17 2007-03-06 Actel Corporation Flash/dynamic random access memory field programmable gate array
KR100509357B1 (ko) * 2003-08-08 2005-08-22 삼성전자주식회사 온도 독립형 전압 제어 발진기 및 주파수 발생 방법
US7719343B2 (en) * 2003-09-08 2010-05-18 Peregrine Semiconductor Corporation Low noise charge pump method and apparatus
KR20050028172A (ko) * 2003-09-17 2005-03-22 삼성전자주식회사 고속 전압 제어 발진기
JP4477429B2 (ja) * 2003-11-05 2010-06-09 富士通マイクロエレクトロニクス株式会社 半導体集積回路
US6934652B2 (en) * 2003-11-10 2005-08-23 Sun Microsystems, Inc. On-chip temperature measurement technique
KR100554844B1 (ko) * 2003-12-10 2006-03-03 주식회사 하이닉스반도체 리프레쉬 오실레이터
KR100576480B1 (ko) * 2003-12-26 2006-05-10 주식회사 하이닉스반도체 온도 센서용 오실레이터 회로
KR100685640B1 (ko) * 2004-03-17 2007-02-22 주식회사 하이닉스반도체 리프레쉬 오실레이터
US8122187B2 (en) 2004-07-02 2012-02-21 Qualcomm Incorporated Refreshing dynamic volatile memory
KR100626913B1 (ko) * 2004-09-08 2006-09-20 주식회사 하이닉스반도체 전압 제어 발진기
US7330080B1 (en) * 2004-11-04 2008-02-12 Transmeta Corporation Ring based impedance control of an output driver
JP4838518B2 (ja) * 2005-02-22 2011-12-14 富士通セミコンダクター株式会社 半導体記憶装置
JP4772363B2 (ja) * 2005-04-12 2011-09-14 株式会社東芝 不揮発性半導体記憶装置
US9262326B2 (en) * 2006-08-14 2016-02-16 Qualcomm Incorporated Method and apparatus to enable the cooperative signaling of a shared bus interrupt in a multi-rank memory subsystem
JP2011528870A (ja) * 2008-07-18 2011-11-24 ペレグリン セミコンダクター コーポレーション 低ノイズ高効率バイアス生成回路及び方法
US9660590B2 (en) 2008-07-18 2017-05-23 Peregrine Semiconductor Corporation Low-noise high efficiency bias generation circuits and method
US8816659B2 (en) 2010-08-06 2014-08-26 Peregrine Semiconductor Corporation Low-noise high efficiency bias generation circuits and method
TWI357213B (en) * 2008-09-18 2012-01-21 Holtek Semiconductor Inc Circuit and method with temperature compensation
US8076980B2 (en) * 2010-01-19 2011-12-13 Elite Semiconductor Memory Technology Inc. Temperature-compensated ring oscillator
WO2011140655A1 (en) 2010-05-10 2011-11-17 Dalhousie University Phenolic compositions derived from apple skin and uses thereof
US9264053B2 (en) 2011-01-18 2016-02-16 Peregrine Semiconductor Corporation Variable frequency charge pump
US8686787B2 (en) 2011-05-11 2014-04-01 Peregrine Semiconductor Corporation High voltage ring pump with inverter stages and voltage boosting stages
DE102012215947A1 (de) * 2011-09-12 2013-03-14 Continental Teves Ag & Co. Ohg Verfahren zum Messen eines Ladestandes einer elektrischen Energiequelle
KR20130132186A (ko) * 2012-05-25 2013-12-04 에스케이하이닉스 주식회사 주기신호생성회로
KR101948899B1 (ko) * 2012-05-25 2019-02-18 에스케이하이닉스 주식회사 주기신호생성회로
US8866536B1 (en) 2013-11-14 2014-10-21 United Microelectronics Corp. Process monitoring circuit and method
CN103595402B (zh) * 2013-11-18 2017-05-24 四川和芯微电子股份有限公司 高精度振荡器
CN107830940A (zh) * 2017-10-13 2018-03-23 京东方科技集团股份有限公司 一种温度传感器、阵列基板、显示装置
US10547273B2 (en) * 2017-10-27 2020-01-28 Advanced Micro Devices, Inc. Compact supply independent temperature sensor
US10541688B2 (en) * 2017-12-05 2020-01-21 Bae Systems Information And Electronic Systems Integration Inc. Ring oscillator circuit with frequency stabilization
CN108155891B (zh) * 2017-12-22 2021-08-31 中国电子科技集团公司第五十四研究所 一种时钟产生电路

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4453834A (en) * 1981-07-03 1984-06-12 Citizen Watch Company Limited Electronic timepiece with temperature compensation
JPS59227090A (ja) * 1983-06-06 1984-12-20 Hitachi Ltd 不揮発性メモリ装置
JPS61139995A (ja) * 1984-12-12 1986-06-27 Toshiba Corp リ−ク電流センス回路
JPS63100698A (ja) * 1986-10-16 1988-05-02 Nec Corp 発振回路
JPS63276316A (ja) * 1987-05-07 1988-11-14 Nec Corp 発振回路
JP2928263B2 (ja) * 1989-03-20 1999-08-03 株式会社日立製作所 半導体装置
JPH04192178A (ja) * 1990-11-27 1992-07-10 Tokyo Electric Co Ltd メモリのリフレッシュ装置
KR920022293A (ko) * 1991-05-16 1992-12-19 김광호 비정기적인 리프레쉬 동작을 실행하는 반도체 메모리 장치
JPH06169237A (ja) * 1991-09-13 1994-06-14 Mitsubishi Electric Corp リングオシレータ回路
KR940008147B1 (ko) * 1991-11-25 1994-09-03 삼성전자 주식회사 저전력 데이타 리텐션 기능을 가지는 반도체 메모리장치
US5375093A (en) * 1992-01-21 1994-12-20 Matsushita Electric Industrial Co., Ltd. Temperature detecting circuit and dynamic random access memory device
JP2787639B2 (ja) * 1992-08-07 1998-08-20 三菱電機株式会社 パルス信号発生回路および半導体記憶装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6856566B2 (en) 2000-08-04 2005-02-15 Nec Electronics Corporation Timer circuit and semiconductor memory incorporating the timer circuit
KR20040019151A (ko) * 2002-08-26 2004-03-05 주식회사 하이닉스반도체 온도보상 셀프 리프레쉬 기본주기 발생회로
JP2007523507A (ja) * 2003-09-26 2007-08-16 テラダイン・インコーポレーテッド バイアス電流補償回路を有するタイミング発生器及び方法
JP4842131B2 (ja) * 2003-09-26 2011-12-21 テラダイン・インコーポレーテッド バイアス電流補償回路を有するタイミング発生器及び方法
US6998901B2 (en) 2003-11-25 2006-02-14 Hynix Semiconductor Inc. Self refresh oscillator
US7315221B2 (en) 2005-04-29 2008-01-01 Samsung Electronics Co., Ltd. Method and circuit for controlling a refresh of a semiconductor memory device
KR100714308B1 (ko) * 2005-08-10 2007-05-02 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 리프레쉬 클럭신호발생기

Also Published As

Publication number Publication date
DE4420666C2 (de) 1997-12-11
DE4420666A1 (de) 1995-01-12
US5600281A (en) 1997-02-04
US5499214A (en) 1996-03-12
KR950001771A (ko) 1995-01-03

Similar Documents

Publication Publication Date Title
JPH07141865A (ja) 発振回路および半導体記憶装置
JP3714696B2 (ja) 半導体記憶装置
US5446418A (en) Ring oscillator and constant voltage generation circuit
US6341098B2 (en) Semiconductor integrated circuit device having hierarchical power source arrangement
JP3026474B2 (ja) 半導体集積回路
KR100993517B1 (ko) 집적 회로, 집적 회로 구동 회로, 및 관련방법
JP3995069B2 (ja) 温度変化に関わらず一定のパルス周波数を供給する発振器
JP3510335B2 (ja) 半導体記憶装置、内部電源電圧発生回路、内部高電圧発生回路、中間電圧発生回路、定電流源、および基準電圧発生回路
US7177220B2 (en) Refresh counter with dynamic tracking of process, voltage and temperature variation for semiconductor memory
US6304148B1 (en) Oscillator circuit for a semiconductor memory having a temperature dependent cycle
US6288963B1 (en) Semiconductor memory device
US7038967B2 (en) Semiconductor apparatus capable of performing refresh control
US6100768A (en) Ring oscillator generating pulse signal at constant pulse period under unstable power voltage
US8553487B2 (en) Internal power supply circuit, semiconductor device, and manufacturing method of semiconductor device
US5563837A (en) Semiconductor memory device with reduced consumption power and refreshing method of the same
JP2004079555A (ja) 半導体集積回路
JP2000163955A (ja) リフレッシュタイマー及びそのリフレッシュ周期の調整方法
US8179738B2 (en) Internal power supply control circuit of semiconductor memory
KR100668739B1 (ko) 오실레이터 회로
KR100745947B1 (ko) 셀프 리프레쉬 장치_
JP5632064B2 (ja) 電源制御回路
JP3300322B2 (ja) 半導体記憶装置
JP2006228383A (ja) 半導体記憶装置
JP2004253127A (ja) 半導体装置
JPH117774A (ja) メモリ装置

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20010508