JP4211922B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、タイマー回路およびタイマー回路を利用したリフレッシュ制御回路を搭載した半導体装置に関するものである。
【０００２】
【従来の技術】
ダイナミックランダムアクセスメモリ（以下、ＤＲＡＭと呼ぶ）は、一つのアクセストランジスタと一つのキャパシタからなるメモリセルで構成され、そのキャパシタに電荷を蓄え、その電荷を論理“１”データあるいは論理“０”データとして保持している。しかし、その電荷はリークにより時間とともに減少するため、放置すればデータは消失してしまう。そこで、ＤＲＡＭには、データが消失する前に定期的に電荷を再書込みするリフレッシュという動作が存在する。
【０００３】
以下に従来の半導体装置について説明する。
【０００４】
図９は従来の半導体装置の回路構成を示すブロック図である。この半導体装置は、タイマー回路１とセルフリフレッシュ制御回路３から構成されている。タイマー回路１は、奇数個のＣＭＯＳインバータＩＶ１〜ＩＶ３からなるリングオシレータ２と、その発振パルス信号ＯＳＣをバッファリングするバッファＢＦ１から構成されている。セルフリフレッシュ制御回路３は、タイマー回路１の出力クロック信号ＯＳＣＯＵＴとセルフリフレッシュ制御信号ＳＥＬＦＥＮを入力とし、セルフリフレッシュ用の内部ＲＡＳ信号ＳＩＲＡＳを出力するように構成されている（ＲＡＳ：ロウ・アドレス・ストローブ）。
【０００５】
以上のように構成された半導体装置について、以下にその動作を説明する。
【０００６】
図９および図１０に示すように、タイマー回路１の出力クロック信号ＯＳＣＯＵＴ（周期ｔｂ）を受けたセルフリフレッシュ制御回路３はセルフリフレッシュ制御信号ＳＥＬＦＥＮがアクティブハイ状態の期間、出力クロック信号ＯＳＣＯＵＴを分周した内部ＲＡＳ信号ＳＩＲＡＳ（周期ｔａ）を生成し、この内部ＲＡＳ信号ＳＩＲＡＳによりセルフリフレッシュ動作を行う。
【０００７】
例えば２ＭＢのＤＲＡＭの場合、内部ＲＡＳ信号ＳＩＲＡＳが２５６回発生すると全メモリセルをリフレッシュすることができる。従って、あるメモリセルを１回リフレッシュしてから再びリフレッシュするまでの時間、すなわちリフレッシュ間隔ＴRFは、ｔａ＊２５６ということになる。ゆえに、この時刻ｔａ＊２５６がメモリセルのデータが消失する時間以下であればよい。また、通常メモリセルのデータ保持時間ＴDHは、図１１に示すように温度上昇とともに低下する。従って、リフレッシュ間隔ＴRFは最高保証温度Ｔｍａｘで確実にリフレッシュができる時間Ｔ1に設定されている。
【０００８】
【特許文献１】
特開２００２−１１７６７１号公報（第１４−１６頁、第２図）
【０００９】
【発明が解決しようとする課題】
しかしながら、上記従来のＣＭＯＳインバータで構成されるリングオシレータで生成されるパルス信号は、通常、温度上昇とともにその周期ｔｂが長くなるため、その信号に同期した内部ＲＡＳ信号ＳＩＲＡＳの周期も同様に長くなる。従って、リフレッシュ間隔ＴRFも図１１に示すように温度上昇とともに長くなる。前述のようにリフレッシュ間隔ＴRFは最高保証温度Ｔｍａｘで確実にリフレッシュができる時間Ｔ1に設定されているが、低温側（最低保証温度Ｔｍｉｎ）では、温度の低下に伴い向上するデータ保持特性から、リフレッシュ間隔ＴRFは時間Ｔ2であれば良いが、実際は、リフレッシュ間隔ＴRFは温度低下とともに短くなり、Ｔ3となる。ゆえに、低温側では必要以上の頻度でリフレッシュが行われるため、電力を無駄に消費してしまうという欠点を有していた。
【００１０】
また、電源電圧が変動するとリングオシレータの発振パルス周期も変動するため、所望の周期から誤差が生じる。
【００１１】
本発明は上記従来の問題点を解決するもので、低温側での電力消費の無駄と、電源変動による発振パルス周期の変動を低減する半導体装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記の課題を解決するために、本発明は次のような手段を講じる。
【００１９】
本発明による半導体装置は、定電圧を発生する定電圧発生回路と、前記定電圧発生回路に接続され、温度上昇に伴い電流量が増加する電流を使用する発振回路と、前記定電圧発生回路による定電圧を電源回路の参照電圧とし、前記発振回路の出力クロックまたはその分周クロックに同期してリフレッシュを行うメモリとを備え、前記定電圧発生回路は、カレントミラー回路を構成する第１のトランジスタ及び第２のトランジスタと、前記第１のトランジスタの電極の一方と接地間に接続される、第１の抵抗と第３の抵抗と第２のダイオードの直列回路及び第２の抵抗と第１のダイオードの直列回路と、前記第２のトランジスタの電極の一方とゲートの接続点と接地間に接続される第３のトランジスタと、前記第１の抵抗と前記第３の抵抗の接続点と前記第２の抵抗と前記第１のダイオードの接続点の電位差に応じた電圧を生成して、前記第３のトランジスタの制御電極に与えて、前記第１のダイオードの閾値電圧と前記第２のダイオードの閾値電圧の差分電圧に比例した電流を発生するとともに、前記電位差を無くすように制御するオペアンプとからなり、前記第１のトランジスタの電極の一方から前記電源回路に与えられる定電圧を得るとともに、前記第３のトランジスタの制御電極に与えられる電圧によって、前記発振回路に流れる動作電流を制御することを特徴とする。
【００２０】
このように構成すれば、次の利点がある。ダイオードの閾値電圧は温度上昇に伴って減少し、順方向電流が増加する正の温度特性を有する。ダイオードの閾値電圧の差分電圧に比例した電流を発生することにより、電源電圧依存のない定電圧発生回路を構成することができる。この差分電圧に比例した電流は正の温度特性を有する。従って、温度降下に伴って発振回路の出力クロックの周期は長くなり、低温時のリフレッシュ頻度を低減することにより、電力の無駄な消費を低減することができる。また、電源変動による出力クロックの発振周波数の変動を低減することができる。
【００２１】
また、定電圧発生回路の定電圧をメモリにおける電源回路の参照電圧とする場合には、温度特性と電源電圧依存性のない優れた特性を有する電源を作ることができる。
【００２２】
また、上記において好ましい態様は、前記定電圧発生回路が次のような構成要素で構成されていることである。後述する実施の形態の図２、図６で用いる参照符号を括弧書きで併記するが、本発明はこのような記述の仕方によって後述の実施の形態に限定されるものではない。第１導電型の第１のトランジスタ（Ｐ１）の第１端子が電源端子に接続され、第２導電型の第１のトランジスタ（Ｐ２）の第１端子が前記電源端子に接続されている。前記第１導電型の第１のトランジスタ（Ｐ１）の第２端子が第１の抵抗（Ｒ１）の一端および第２の抵抗（Ｒ２）の一端に接続されている。前記第１導電型の第１のトランジスタ（Ｐ１）の制御端子と前記第２導電型の第１のトランジスタ（Ｐ２）の制御端子と前記第２導電型の第１のトランジスタ（Ｐ２）の第２端子とが互いに接続されている。前記第１の抵抗（Ｒ１）のもう一端が第３の抵抗（Ｒ３）の一端およびオペアンプ（ＡＭＰ）の第１入力端子に接続されている。前記第２の抵抗（Ｒ２）のもう一端が前記オペアンプ（ＡＭＰ）の第２入力端子および第１のダイオード（Ｄ１）のアノード端子に接続され、前記第１のダイオード（Ｄ１）のカソード端子がグランド電位に接続されている。前記第３の抵抗（Ｒ３）のもう一端が第２のダイオード（Ｄ２）のアノード端子に接続され、前記第２のダイオード（Ｄ２）のカソード端子がグランド電位に接続されている。前記第２導電型の第１のトランジスタ（Ｐ２）の第２端子と第２導電型の第３のトランジスタ（Ｎ１）の第１端子が接続され、前記第２導電型の第３のトランジスタ（Ｎ１）の制御端子が前記オペアンプ（ＡＭＰ）の出力端子に接続され、前記第２導電型の第３のトランジスタ（Ｎ１）の第２端子がグランド電位に接続されている。そして、この構成によって、第１のダイオード（Ｄ１）の閾値電圧と第２のダイオード（Ｄ２）の閾値電圧の差分電圧（ΔＤｄ）に比例した電流を発生する。
【００２３】
このように構成すれば、温度Ｔに比例した定電流Ｉ0を得ることができる。その比例係数は、抵抗値Ｒ1〜Ｒ3による関数で与えられ、電源電圧依存性のないものとなり、電源変動による出力クロックの発振周波数の変動を低減することができる。
【００２４】
また、この電源電圧依存のない定電圧発生回路の定電圧をメモリにおける電源回路の参照電圧とする場合には、温度特性と電源電圧依存性のない優れた特性を有する電源を作ることができる。
【００２５】
上記において、前記発振回路は、奇数個のインバータが直列に接続されたリングオシレータで構成することができる。
【００２６】
また、前記発振回路は、２ｎ−１個の第２導電型のトランジスタで構成されたリングオシレータで構成することができる。すなわち、１番目から２ｎ−２番目までの複数のトランジスタの第１端子はそれぞれ１つ番号が大きいトランジスタの制御端子に接続され、２ｎ−１番目のトランジスタの第１端子は１番目のトランジスタの制御端子に接続され、すべてのトランジスタの第２端子はグランド電位に接続される。
【００２７】
また、上記において好ましい態様は、前記発振回路が、入力端子により発振を停止する機能を備えていることである。これによれば、必要のないときは発振回路を停止させておくことにより、消費電力の削減を図ることができる。
【００２８】
また、上記において好ましい態様は、前記発振回路が、入力端子により周波数を可変に構成されていることである。これにより、発振周波数つまりリフレッシュ間隔の微調整が可能となる。
【００２９】
また、上記において好ましい態様は、前記発振回路と前記定電圧発生回路の電源は別電源とすることである。これによれば、発振回路の電源を定電圧発生回路よりも低い電圧で動作することで消費電力を抑えることができる。
【００３０】
また、上記において好ましい態様は、前記定電圧発生回路は、入力端子により動作を停止可能に構成されていることである。これによれば、必要のないときは発振回路に対する定電圧発生回路を停止させておくことにより、消費電力の削減を図ることができる。
【００３１】
また、上記において好ましい態様は、前記定電圧発生回路の定電圧を記憶装置の内部回路の参照電位として用いるように構成されていることである。これによれば、定電圧発生回路による定電圧を記憶装置・メモリの内部の電源回路の参照電位として用いるので、温度特性のない優れた特性を有する電源を作ることができる。
【００３２】
ところで、上記構成の半導体装置において、定電圧発生回路や発振回路を構成する具体的な構成要素のトランジスタ、ダイオード、抵抗について、それぞれの素子形態に以下のような工夫をすることも有用なことである。
【００３３】
上記構成の定電圧発生回路にオペアンプを備えた半導体装置において、オペアンプの出力ノードを受ける定電圧発生回路内のトランジスタと発振回路内のトランジスタについて、両者が互いに異なる絶縁膜厚のトランジスタであれば、膜厚の相違に起因するトランジスタ特性の違いのために、発振回路における定電流を所望の温度特性に制御することがむずかしくなる。
【００３４】
そこで、複数の絶縁膜厚のトランジスタを有するシステムＬＳＩにおいて、前記オペアンプの出力端子に接続される前記定電圧発生回路の前記第２導電型の第３のトランジスタと、この第３のトランジスタに接続の前記発振回路のトランジスタには、ともに同じ絶縁膜厚のトランジスタを使用することが好ましい。これによれば、発振回路における定電流を所望の温度特性に制御することが容易となる。
【００３５】
別の形態として、複数の絶縁膜厚のトランジスタを有するシステムＬＳＩにおいて、前記オペアンプの出力端子に接続される前記定電圧発生回路の前記第２導電型の第３のトランジスタと、この第３のトランジスタに接続の前記発振回路のトランジスタにはともに厚い絶縁膜のトランジスタを使用し、さらに、前記定電圧発生回路と前記発振回路を構成するその他のトランジスタには薄い絶縁膜厚のトランジスタを使用するのでもよい。閾値電圧の調整を有利にするために、定電圧発生回路の第２導電型の第３のトランジスタと、この第３のトランジスタに接続の前記発振回路のトランジスタについては、厚い絶縁膜のトランジスタを使用し、その他のトランジスタについては、薄い絶縁膜厚のトランジスタを使用することにより、省面積化と低電圧化を確保することができる。
【００３６】
なお、複数の絶縁膜厚のトランジスタを有するシステムＬＳＩにおいて、前記定電圧発生回路および前記発振回路がともに薄い絶縁膜厚のトランジスタを使用するのでもよい。全て薄膜化することにより、省面積化と低電圧化をさらに進めることができる。
【００３７】
また、前記定電圧発生回路のダイオードについて、次のように構成することが好ましい。すなわち、定電圧発生回路のダイオードをＤＲＡＭのメモリセル領域のウェル構造と同じ構造の内部に構成することである。これによれば、ダイオードから基板へ注入される少数キャリアの拡散を防止でき、メモリセルに蓄えられた電荷の消失等によるＤＲＡＭの誤動作を防止することができる。また、ＤＲＡＭと同じ工程でダイオードを作ることができる。
【００３８】
また、前記定電圧発生回路の抵抗について、次のように構成することが好ましい。すなわち、定電圧発生回路の抵抗をＤＲＡＭのワード線と同じ配線で形成することである。この場合に、ＤＲＡＭのワード線形成工程と同じ工程で定電圧発生回路の抵抗を形成する。これによれば、工程の増加なく、ＤＲＡＭと同工程で形成することができる。
【００３９】
また、上記構成において、前記発振回路を次のように構成することは好ましいことである。すなわち、発振回路が、サイズの異なるカレントミラートランジスタを備え、電流値を変えることにより発振周波数を可変可能に構成されていることである。これによれば、カレントミラートランジスタで電流値を変化させることによりオシレータに供給する電流を調整し、オシレータの発振周波数を可変することができる。
【００４０】
さらに、上記において、前記カレントミラートランジスタのサイズの切り替えにヒューズを用いることも好ましい。ヒューズの任意の切断により、カレントミラートランジスタで電流値を変化させてオシレータの発振周波数を可変するが、対応がヒューズの切断であるので、発振周波数調整を容易に実現できる。
【００４１】
また、前記定電圧を発生する前記定電圧発生回路については、この定電圧発生回路の定電圧を他の回路の電圧源として用いることも好ましい。この定電圧の定電圧発生回路は温度特性のない定電圧発生回路となり、かつ電源電圧依存項がないため、電源電圧が変動しても常に一定の電圧を供給することができる。つまり、温度依存性と電源電圧依存性のない優れた特性を有する電源として有効利用することができる。また、別途に内部電源回路を設ける必要がなくなるため、チップ面積の縮小化を図ることができる。
【００４２】
なお、瞬間電流に起因するノイズ発生を抑制するために、システムＬＳＩにおいて、前記発振回路をＤＲＡＭコア内に配置する一方、前記定電圧発生回路はＤＲＡＭコアの外に配置することが好ましい。定電圧発生回路をＤＲＡＭコアの外に配置することにより、ＤＲＡＭコアからの定電圧発生回路へのノイズの影響をなくし、定電圧発生回路の動作を安定化させることができる。
【００４３】
【発明の実施の形態】
以下、本発明にかかわる半導体装置の実施の形態を図面に基づいて詳細に説明する。
【００４４】
（実施の形態１）
図１は本発明の実施の形態１における半導体装置のシステムＬＳＩの構成を示すブロック図である。図１に示すように、本実施の形態の半導体装置であるシステムＬＳＩ１００は、ロジック回路１１、定電圧発生回路となるバンドギャップリファレンス回路（以下ＢＧＲ回路）１２、発振回路となるタイマー回路１３、メモリとなるＤＲＡＭ混載コア１４、セルフリフレッシュ制御回路１５および電源回路１６から構成されている。
【００４５】
ロジック回路１１は、ＢＧＲ回路１２の動作／非動作を制御するＢＧＲ回路制御信号ＢＧＲＯＮと、タイマー回路１３の動作／非動作を制御するタイマー回路信号ＯＳＣＯＮと、タイマー回路１３で生成される出力クロック信号ＯＳＣＯＵＴの発振周期を調整する発振周期調整信号ＦＣＯＮ０，ＦＣＯＮ１と、ＤＲＡＭ混載コア１４のセルフリフレッシュ動作を制御するセルフリフレッシュ制御信号ＳＥＬＦＥＮを生成する。タイマー回路１３は、ＢＧＲ回路１２の定電流源を構成するＩＢＧＲノードを受け、その電流に応じた出力クロック信号ＯＳＣＯＵＴを生成する。ＤＲＡＭ混載コア１４は、タイマー回路１３の出力クロック信号ＯＳＣＯＵＴを受け、その信号に同期したセルフリフレッシュ用の内部ＲＡＳ信号ＳＩＲＡＳを生成する。ＤＲＡＭ混載コア１４は、ロジック回路１１からのセルフリフレッシュ制御信号ＳＥＬＦＥＮとタイマー回路１３からの出力クロック信号ＯＳＣＯＵＴを入力してリフレッシュ動作を行うセルフリフレッシュ制御回路１５を内蔵するとともに、ＢＧＲ回路１２で生成される定電圧源ＶＢＧＲノードが接続される電源回路１６を有している。また、ロジック回路１１にはデジタル回路用電源ＤＶＤＤが供給され、ＢＧＲ回路１２にはアナログ回路用電源ＡＶＤＤが供給され、タイマー回路１３にはＤＶＤＤ電源が供給され、ＤＲＡＭ混載コア１４にはＤＶＤＤ電源およびＡＶＤＤ電源が供給される。
【００４６】
図２はＢＧＲ回路１２とタイマー回路１３の詳細な回路構成を示すブロック図である。ＢＧＲ回路１２は、インバータＩＶ４と、ＰＭＯＳトランジスタＰ０〜Ｐ２と、ＮＭＯＳトランジスタＮ１と、抵抗Ｒ１〜Ｒ３と、ダイオードＤ１，Ｄ２と、オペアンプＡＭＰで構成される。
【００４７】
ＰＭＯＳトランジスタＰ０のソースはＡＶＤＤ電源に接続され、ＰＭＯＳトランジスタＰ０のゲートはＢＧＲ回路１２の動作／非動作を制御する制御信号ＢＧＲＯＮをインバータＩＶ４にて反転させた信号が入力される。また、ＰＭＯＳトランジスタＰ０のドレインはＰＭＯＳトランジスタＰ１，Ｐ２のソースに接続され、ＰＭＯＳトランジスタＰ１，Ｐ２のゲートはＰＭＯＳトランジスタＰ２のドレインに接続され、ＰＭＯＳトランジスタＰ２のドレインはＮＭＯＳトランジスタＮ１のドレインに接続され、ＮＭＯＳトランジスタＮ１のゲートはオペアンプＡＭＰの出力ノードが接続され、ＮＭＯＳトランジスタＮ１のソースはグランド電位ＶＳＳに接続される。また、抵抗Ｒ１と抵抗Ｒ２の一端はＰＭＯＳトランジスタＰ１のドレインに接続され、抵抗Ｒ１のもう一端は抵抗Ｒ３の一端とオペアンプＡＭＰの反転入力端子（−）に接続され、抵抗Ｒ３のもう一端はダイオードＤ２のアノードに接続され、ダイオードＤ２のカソードはグランド電位ＶＳＳに接続される。また、抵抗Ｒ２のもう一端はダイオードＤ１のアノードとオペアンプＡＭＰの非反転入力端子（＋）に接続され、ダイオードＤ１のカソードはグランド電位ＶＳＳに接続される。
【００４８】
上記構成を有するＢＧＲ回路１２の動作を以下に説明する。
【００４９】
制御信号ＢＧＲＯＮがアクティブハイ状態のとき、インバータＩＶ４の出力はローとなりＰＭＯＳトランジスタＰ０はターンオンし、ＡＶＤＤ電源から電流を供給し、ＢＧＲ回路１２が動作する。また、ＰＭＯＳトランジスタＰ１のゲートとＰＭＯＳトランジスタＰ２のゲートを接続し、カレントミラー回路が構成されているので、ＰＭＯＳトランジスタＰ２に流れる電流はＰＭＯＳトランジスタＰ１に流れる電流Ｉ0のトランジスタサイズ比（Ｐ１／Ｐ２）で表され、例えば、ここでＰＭＯＳトランジスタＰ１とＰＭＯＳトランジスタＰ２のサイズを同じにすれば、ＰＭＯＳトランジスタＰ２側に流れる電流はＰＭＯＳトランジスタＰ１側に流れる定電流Ｉ0と等しくなる。また、抵抗Ｒ１，Ｒ３、ダイオードＤ２が直列に接続される系に流れる電流をＩ2、抵抗Ｒ２とダイオードＤ１が直列に接続される系に流れる電流をＩ1とすると、下記（数１）のように表される。
【００５０】
【数１】
また、ダイオードの電流特性は下記（数２）のように表される。
【００５１】
【数２】
ここで、Ｉｓは飽和電流、Ｖｄは閾値電圧、ｋはボルツマン常数、Ｔは絶対温度、ｑは電子の電荷量を表す。ここで（数２）は下記（数３）のように変形できる。
【００５２】
【数３】
ここで、ダイオードＤ１を流れる電流をＩ1、ダイオードＤ１の閾値電圧をＶｄ1、ダイオードＤ１の飽和電流をＩｓ1、ダイオードＤ２を流れる電流をＩ2、ダイオードＤ２の閾値電圧をＶｄ2、ダイオードＤ２の飽和電流をＩｓ2とすると、Ｖｄ1とＶｄ2の閾値電圧差ΔＶｄは下記（数４）のように表される。
【００５３】
【数４】
ここで、比例定数Ｋ1として、
【００５４】
【数５】
とおくと、（数４）は、
【００５５】
【数６】
の形に表わすことができる。比例係数のＫ1は正であるから、二つのダイオードＤ１とダイオードＤ２の閾値電圧差ΔＶｄは正の温度特性を持つ。
【００５６】
また、ノードＡとノードＢが同電位となるようにオペアンプＡＭＰは働くため、下記（数７）と（数８）が成り立つ。
【００５７】
【数７】
【００５８】
【数８】
（数７）より、下記（数９）、（数１０）が導かれる。
【００５９】
【数９】
【００６０】
【数１０】
また、ΔＶｄ＝Ｖｄ1−Ｖｄ2であるので、（数８）より、下記（数１１）が導かれる。
【００６１】
【数１１】
従って、Ｉ1は（数１１）を用いて下記（数１２）のように表される。
【００６２】
【数１２】
従って、（数１）、（数４）、（数９）より下記（数１３）が導かれる。
【００６３】
【数１３】
ここで、比例定数Ｋ2として、
【００６４】
【数１４】
とおくと、（数１４）は、
【００６５】
【数１５】
の形に表わすことができる。比例係数のＫ2は正であるから、定電流Ｉ0は正の温度特性を持つ。
【００６６】
また、定電圧源ＶＢＧＲは、（数１２）、（数１３）を用いて下記（数１６）のように表される。
【００６７】
【数１６】
（数１６）の第１式に（数１２）のＩ1を代入し、さらに（数６）を利用して変形すると、
【００６８】
【数１７】
となる。さらに、比例定数Ｋ3として、
【００６９】
【数１８】
とおいて、
【００７０】
【数１９】
（数１５）に示すように、定電流Ｉ0は正の温度特性を有し、且つ、電源電圧依存項がないため、電源電圧が変動しても常に一定の電流を供給することができる。また、抵抗Ｒ１〜Ｒ３の抵抗値Ｒ1〜Ｒ3やＩｓ2／Ｉｓ1の比を変えることで任意の温度特性を持たすことが可能である。
【００７１】
また、（数１９）において、第１項のＶｄ1は負の温度特性を有し、第２項のＫ3・Ｔは正の温度特性を有するため、第１項と第２項が互いに温度特性を打ち消し合うことになる。その結果、定電圧源は温度特性のない電圧源となり、かつ（数１５）と同様に電源電圧依存項がないため、電源電圧が変動しても常に一定の電圧を供給することができる。従って、この定電圧源ＶＢＧＲをＤＲＡＭ混載コア１４の内部の電源回路１６の参照電位（例えばレベル検知回路を構成する差動増幅器のリファレンス電圧等）として用いれば、温度依存性と電源電圧依存性のない優れた特性を有する電源を作ることができる。
【００７２】
次にタイマー回路１３は、インバータＩＶ５〜ＩＶ８と、ＰＭＯＳトランジスタＰ４〜Ｐ９と、ＮＭＯＳトランジスタＮ２〜Ｎ１１と、バッファＢＦ２で構成される。ＰＭＯＳトランジスタＰ４のソースはＤＶＤＤ電源に接続され、ＰＭＯＳトランジスタＰ４のゲートはタイマー回路１３の動作／非動作を制御するタイマー回路信号ＯＳＣＯＮをインバータＩＶ５にて反転させた信号が入力される。また、ＰＭＯＳトランジスタＰ４のドレインはＰＭＯＳトランジスタＰ５〜Ｐ９のソースに接続され、ＰＭＯＳトランジスタＰ５〜Ｐ９のゲートはＰＭＯＳトランジスタＰ５のドレインに接続される。ＰＭＯＳトランジスタＰ５のドレインはＮＭＯＳトランジスタＮ４のドレインに接続され、ＮＭＯＳトランジスタＮ４のゲートはタイマー回路信号ＯＳＣＯＮが接続される。ＮＭＯＳトランジスタＮ４のソースにはＮＭＯＳトランジスタＮ７のドレインが接続され、ＮＭＯＳトランジスタＮ７のソースにはグランド電位ＶＳＳが接続される。また、ＮＭＯＳトランジスタＮ２とＮＭＯＳトランジスタＮ３のドレインはＮＭＯＳトランジスタＮ４のドレインに接続され、ＮＭＯＳトランジスタＮ２のゲートは発振周期調整信号ＦＣＯＮ０に接続され、ＮＭＯＳトランジスタＮ３のゲートは発振周期調整信号ＦＣＯＮ１に接続される。ＮＭＯＳトランジスタＮ２のソースはＮＭＯＳトランジスタＮ５のドレインに接続され、ＮＭＯＳトランジスタＮ３のソースはＮＭＯＳトランジスタＮ６のドレインに接続され、ＮＭＯＳトランジスタＮ５，Ｎ６のソースはグランド電位ＶＳＳに接続される。ＮＭＯＳトランジスタＮ５〜Ｎ７のゲートにはＢＧＲ回路１２から出力されるＩＢＧＲノードが接続されている。
【００７３】
また、ＮＭＯＳトランジスタＮ８のドレインはＰＭＯＳトランジスタＰ６のドレインに接続され、ＮＭＯＳトランジスタＮ８〜Ｎ１１のソースはグランド電位ＶＳＳに接続される。ＮＭＯＳトランジスタＮ８〜Ｎ１１のゲートはＮＭＯＳトランジスタＮ８のドレインに接続される。ＰＭＯＳトランジスタＰ７〜Ｐ９のドレインはそれぞれインバータＩＶ６〜ＩＶ８のハイ側の電源電位を与え、ＮＭＯＳトランジスタＮ９〜Ｎ１１のドレインはそれぞれインバータＩＶ６〜ＩＶ８のロー側の電源電位を与える。インバータＩＶ８の出力ノードＯＳＣはインバータＩＶ６の入力に接続され、かつノードＯＳＣはバッファＢＦ２の入力端子に接続される。バッファＢＦ２から出力される出力クロック信号ＯＳＣＯＵＴが図１に示すＤＲＡＭ混載コア１４に内蔵のセルフリフレッシュ制御回路１５に入力される。
【００７４】
上記構成を有するタイマー回路１３の動作を以下に説明する。
【００７５】
タイマー回路信号ＯＳＣＯＮがアクティブハイ状態のとき、インバータＩＶ５の出力はローとなり、ＰＭＯＳトランジスタＰ４はターンオンし、ＤＶＤＤ電源から電流を供給し、タイマー回路１３が動作する。
【００７６】
前述のように、ＢＧＲ回路１２のカレントミラーで生成される一次側と二次側を流れる定電流Ｉ0は、オペアンプＡＭＰでＮＭＯＳトランジスタＮ１のゲート電圧を制御し、ノードＡとノードＢの電位を同じにするように働くことで正の温度特性を有することができる。このオペアンプＡＭＰの出力ノードＩＢＧＲを取り出し、タイマー回路１３のカレントミラーの一次側であるＮＭＯＳトランジスタＮ５〜Ｎ７のゲートに接続している。このように、ＮＭＯＳトランジスタＮ５〜Ｎ７のゲートをオペアンプＡＭＰで同様に制御することで、タイマー回路１３のカレントミラーの一次側を流れる定電流Ｉ3も同様に正の温度特性を有することになる。
【００７７】
また、ＮＭＯＳトランジスタＮ４のゲートにはタイマー回路信号ＯＳＣＯＮが接続されており、タイマー回路信号ＯＳＣＯＮがアクティブハイのときはＮＭＯＳトランジスタＮ４はターンオンし導通状態となる。同様に、ＮＭＯＳトランジスタＮ２とＮＭＯＳトランジスタＮ３のゲートにはロジック回路１１で生成される発振周期調整信号ＦＣＯＮ０，ＦＣＯＮ１がそれぞれ入力されており、発振周期調整信号ＦＣＯＮ０，ＦＣＯＮ１がアクティブハイ状態になれば、ＮＭＯＳトランジスタＮ２とＮＭＯＳトランジスタＮ３はターンオンし、導通状態となる。
【００７８】
従って、発振周期調整信号ＦＣＯＮ０，ＦＣＯＮ１がともにロー状態のときは、ＮＭＯＳトランジスタＮ２とＮＭＯＳトランジスタＮ３はターンオフし、定電流Ｉ3はＰＭＯＳトランジスタＰ５、ＮＭＯＳトランジスタＮ４、ＮＭＯＳトランジスタＮ７を経てグランド電位ＶＳＳに流れる。
【００７９】
次に、例えば発振周期調整信号ＦＣＯＮ０のみをアクティブハイ状態とすると、ＰＭＯＳトランジスタＰ５のドレインノードとグランド電位ＶＳＳ間には、ＮＭＯＳトランジスタＮ２のドレインとＮＭＯＳトランジスタＮ５のソース間の抵抗とＮＭＯＳトランジスタＮ４のドレインとＮＭＯＳトランジスタＮ７のソース間の抵抗が並列に接続された構成になるため、ＰＭＯＳトランジスタＰ５のドレインノードとグランド電位ＶＳＳ間の抵抗値は、発振周期調整信号ＦＣＯＮ０，ＦＣＯＮ１がともにロー状態のときに比べて低くなる。従って、ＰＭＯＳトランジスタＰ５の抵抗と、ＰＭＯＳトランジスタＰ５のドレインとグランド電位ＶＳＳ間の抵抗の分圧比で決まるＰＭＯＳトランジスタＰ５のドレイン電圧は低くなり、ＰＭＯＳトランジスタＰ５のゲートソース間電圧ＶGSが大きくなるため、定電流Ｉ3は、発振周期調整信号ＦＣＯＮ０，ＦＣＯＮ１がともにロー状態のときに比べて多くなる。
【００８０】
さらに、発振周期調整信号ＦＣＯＮ０，ＦＣＯＮ１が両方ともアクティブハイ状態であれば、前述の仕組みによりＰＭＯＳトランジスタＰ５のドレインとグランド電位ＶＳＳ間の抵抗値がさらに低くなり、ＰＭＯＳトランジスタＰ５のドレイン電圧はさらに低くなるため、ＰＭＯＳトランジスタＰ５のゲートソース間電圧ＶGSはさらに大きくなり、定電流Ｉ3はさらに多くなる。
【００８１】
以上のような仕組みにより、発振周期調整信号ＦＣＯＮ０，ＦＣＯＮ１により正の温度特性を持つ定電流Ｉ3の電流量を制御することができる。
【００８２】
また、ＰＭＯＳトランジスタＰ６〜Ｐ９のゲートにＰＭＯＳトランジスタＰ５のゲートを接続し、かつＮＭＯＳトランジスタＮ８のゲートをＮＭＯＳトランジスタＮ９〜Ｎ１１のゲートに接続することで、正の温度特性を有する定電流Ｉ3をカレントミラーし、正の温度特性を有する定電流Ｉ4〜Ｉ7を得ることができる。インバータＩＶ６〜ＩＶ８で構成されるリングオシレータ１７は、この正の温度特性を有する定電流Ｉ5〜Ｉ7を電流源としている。温度上昇とともに定電流Ｉ5〜Ｉ7の電流値は増加し、また、温度低下とともに定電流Ｉ5〜Ｉ7の電流値は減少する。従って、リングオシレータ１７の発振パルス信号ＯＳＣの周期は、温度上昇とともに短くなり、また、温度低下とともに長くなる。この発振パルス信号ＯＳＣをバッファＢＦ２によりバッファリングし、出力クロック信号ＯＳＣＯＵＴ（周期ｔｂ1）を得る（波形については図３参照）。
【００８３】
この出力クロック信号ＯＳＣＯＵＴは前述のようにＤＲＡＭ混載コア１４に内蔵されるセルフリフレッシュ制御回路１５に入力され、この信号を分周した内部ＲＡＳ信号ＳＩＲＡＳによりセルフリフレッシュを行う。従って、前述のように温度の低下により発振パルス信号ＯＳＣの周期は長くなるため、この発振パルス信号ＯＳＣに同期した内部ＲＡＳ信号ＳＩＲＡＳの周期も同様に長くなる。従って、リフレッシュ間隔ＴRFは図４に示すように、温度の低下とともに長くなる。また、最低保証温度Ｔｍｉｎでのリフレッシュ間隔ＴRFはＴ4となり、Ｔｍｉｎでのデータ保持時間Ｔ2との差異が、図１１に示す従来条件と比較すると大幅に小さくなる。
【００８４】
以上のように、従来の課題であった低温側での消費電力の無駄を低減できるとともに、電源電圧依存のない電流源を使用することで電源変動による出力クロックの発振周波数の変動を低減することができる。また、前述のようにタイマー回路１３の定電流Ｉ3の電流値は発振周期調整信号ＦＣＯＮ０，ＦＣＯＮ１により調整することができるため、カレントミラーにより生成される電流値Ｉ4〜Ｉ7も同様に調整することができる。従って、発振パルス信号ＯＳＣの発振周期も同様に発振周期調整信号ＦＣＯＮ０，ＦＣＯＮ１により調整することができる。また、タイマー回路１３は、ＢＧＲ回路１２のＡＶＤＤ電源よりも低い電圧（ロジック回路用電源ＤＶＤＤ）で動作すれば良い。従って、タイマー回路１３はＤＶＤＤ電源を用いることにより消費電流を抑えることができる。
【００８５】
次に、上記動作をタイミングチャート図５を用いて説明する。
【００８６】
ロジック回路１１による制御信号ＢＧＲＯＮがアクティブハイ状態となると、ＢＧＲ回路１２は動作し、定電流Ｉ0を発生する。次に、時刻ｔ4でタイマー回路信号ＯＳＣＯＮをアクティブハイ状態にすると、周期ｔｂ2の出力クロック信号ＯＳＣＯＵＴが発生される。このときタイマー回路１３に入力される発振周期調整信号ＦＣＯＮ０，ＦＣＯＮ１はともにロー状態である。同時に、セルフリフレッシュ制御信号ＳＥＬＦＥＮをアクティブハイ状態にすれば、出力クロック信号ＯＳＣＯＵＴに同期したセルフリフレッシュ用の内部ＲＡＳ信号（周期ｔａ2）ＳＩＲＡＳが生成され、この信号によりセルフリフレッシュが行われる。
【００８７】
次に、時刻ｔ5で発振周期調整信号ＦＣＯＮ０のみをアクティブハイ状態にすれば、出力クロック信号ＯＳＣＯＵＴの発振周期はｔｂ3と短くなり、それに伴い内部ＲＡＳ信号ＳＩＲＡＳの発振周期もｔａ3と短くなる。
【００８８】
さらに、時刻ｔ6で発振周期調整信号ＦＣＯＮ０，発振周期調整信号ＦＣＯＮ１をともにアクティブハイ状態にすれば、出力クロック信号ＯＳＣＯＵＴの発振周期はさらに短いｔｂ4となり、それに伴い内部ＲＡＳ信号ＳＩＲＡＳの発振周期もｔａ4とさらに短くなる。
【００８９】
そして、時刻ｔ7でタイマー回路信号ＯＳＣＯＮをローにすれば、出力クロック信号ＯＳＣＯＵＴが出力されなくなり、セルフリフレッシュ動作を停止する。
【００９０】
このように、適宜、ＢＧＲ回路１２とタイマー回路１３の動作／非動作を制御することにより、必要なときのみ出力クロック信号ＯＳＣＯＵＴが生成されるため、消費電力を低減することができる。
【００９１】
（実施の形態２）
以下、本発明の実施の形態２について図面を参照しながら説明する。
【００９２】
図６は本発明の実施の形態２における半導体装置の発振回路となるタイマー回路１８とＢＧＲ回路１２の回路構成を示すブロック図である。図６において、ＢＧＲ回路１２は、図２の構成と同様なものである。図２の構成と異なるのはタイマー回路１８であり、その中でも図２のブロック１３ａと図６のブロック１８ａが異なるのみであり、その他の部分は実施の形態１と同一である。ブロック１８ａは、ＰＭＯＳトランジスタＰ１０〜Ｐ１３と、ＮＭＯＳトランジスタＮ１２〜Ｎ１５と、コンパレータＣＰで構成される。ＰＭＯＳトランジスタＰ１０〜Ｐ１３のソースはＰＭＯＳトランジスタＰ４のドレインおよびＰＭＯＳトランジスタＰ５のソースに接続され、ＰＭＯＳトランジスタＰ１０〜Ｐ１３のゲートはＰＭＯＳトランジスタＰ５のゲートおよびＰＭＯＳトランジスタＰ５のドレインに接続される。ＰＭＯＳトランジスタＰ１０のドレインはＮＭＯＳトランジスタＮ１２のドレインとＮＭＯＳトランジスタＮ１３のゲートに接続される。ＮＭＯＳトランジスタＮ１２のゲートはＰＭＯＳトランジスタＰ１２のドレインとＮＭＯＳトランジスタＮ１４のドレインとコンパレータＣＰの一端に接続され、ＮＭＯＳトランジスタＮ１２のソースはグランド電位ＶＳＳに接続される。ＰＭＯＳトランジスタＰ１１のドレインはＮＭＯＳトランジスタＮ１３のドレインとＮＭＯＳトランジスタＮ１４のゲートに接続され、ＮＭＯＳトランジスタＮ１３のゲートはＮＭＯＳトランジスタＮ１２のドレインに接続され、ＮＭＯＳトランジスタＮ１３のソースはグランド電位ＶＳＳに接続される。ＰＭＯＳトランジスタＰ１２のドレインはＮＭＯＳトランジスタＮ１４のドレインとＮＭＯＳトランジスタＮ１２のゲートに接続され、ＮＭＯＳトランジスタＮ１４のソースはグランド電位ＶＳＳに接続される。ＰＭＯＳトランジスタＰ１３のドレインはＮＭＯＳトランジスタＮ１５のドレインとＮＭＯＳトランジスタＮ１５のゲートとコンパレータＣＰのもう一端に接続され、ＮＭＯＳトランジスタＮ１５のソースはグランド電位ＶＳＳに接続される。
【００９３】
以上の構成のブロック１８ａを含むタイマー回路１８の動作を以下に説明する。
【００９４】
実施の形態１で説明したように、ＢＧＲ回路１２で生成された正の温度特性を有する定電流Ｉ0から、同じく正の温度特性を有する定電流Ｉ3を生成するが、ＰＭＯＳトランジスタＰ１０〜Ｐ１３のゲートはＰＭＯＳトランジスタＰ５のゲートに接続されているため、本実施の形態２においても、カレントミラーにより正の温度特性を有する定電流Ｉ8〜Ｉ11を生成することができる。このＩ8〜Ｉ10の電流を電流源として、ＮＭＯＳトランジスタＮ１２〜Ｎ１４で構成されるリングオシレータ１７ａは動作するため、このリングオシレータ１７ａの発振パルス信号ＯＳＣの発振周期も温度が上昇するほどその周期が短くなるという正の温度特性を有する。
【００９５】
ここで、ＮＭＯＳトランジスタＮ１２〜Ｎ１５の閾値電圧を全て同じＶtnとし、ＮＭＯＳトランジスタＮ１２のドレインをＣノード、ＮＭＯＳトランジスタＮ１３のドレインをＤノード、ＮＭＯＳトランジスタＮ１４のノードをＯＳＣとし、これらのノードの動きと、コンパレータＣＰの出力である出力クロック信号ＯＳＣＯＵＴの動きを図７を用いて説明する。
【００９６】
時刻ｔ10で、ノードＯＳＣの電位が閾値電圧Ｖtnを超えたとき、ＮＭＯＳトランジスタＮ１２がターンオンし、ノードＣのチャージがＮＭＯＳトランジスタＮ１２を通してグランド電位ＶＳＳに抜けるため、ノードＣの電位はある電位Ｖtn＋αより下降し始める。
【００９７】
そして、時刻ｔ11でノードＣの電位が閾値電圧Ｖtnを下回ると、ＮＭＯＳトランジスタＮ１３がターンオフし、ノードＤは電流Ｉ9で充電されるため、ノードＤの電位はある電位Ｖtn−αから上昇し始める。
【００９８】
そして、時刻ｔ12でノードＤの電位が閾値電圧Ｖtnを超えると、ＮＭＯＳトランジスタＮ１４がターンオンし、ノードＯＳＣのチャージがＮＭＯＳトランジスタＮ１４を通してグランド電位ＶＳＳに抜けるため、ノードＯＳＣの電位は閾値電圧Ｖtn＋αより下降し始める。
【００９９】
そして、時刻ｔ13でノードＯＳＣの電位が閾値電圧Ｖtnを下回ると、ＮＭＯＳトランジスタＮ１２がターンオフし、ノードＣは電流Ｉ8で充電されるため、ノードＣの電位はＶtn−αから上昇し始める。
【０１００】
さらに、時刻ｔ14でノードＣの電位が閾値電圧Ｖtnを超えると、ＮＭＯＳトランジスタＮ１３がターンオンし、ノードＤのチャージがＮＭＯＳトランジスタＮ１３を通してグランド電位ＶＳＳに抜けるため、ノードＤの電位はある電位Ｖtn＋αより下降し始める。
【０１０１】
そして、時刻ｔ15でノードＤの電位が閾値電圧Ｖtnを下回ると、ＮＭＯＳトランジスタＮ１４がターンオフし、ノードＯＳＣは電流Ｉ10で充電されるため、ノードＯＳＣの電位はＶtn−αから上昇し始め、時刻ｔ16で再び閾値電圧Ｖtnに達する。
【０１０２】
このように得られた発振パルス信号ＯＳＣを、参照電位（ＮＭＯＳトランジスタＮ１５をダイオード接続し、Ｖtn電位のドレインノードＥを得る）とコンパレータＣＰで比較することにより、ＤＶＤＤ電源−グランド電位ＶＳＳ間をフルスイングする周期ｔｂ5の出力クロック信号ＯＳＣＯＵＴを得ることができる。ここで、ＰＭＯＳトランジスタＰ１３とＮＭＯＳトランジスタＮ１５のトランジスタサイズは、ノードＥの電位が常に閾値電圧Ｖtnになるように調整されている。
【０１０３】
以上のように、リングオシレータ１７ａをＮＭＯＳトランジスタで構成することにより、ＣＭＯＳインバータでリングオシレータ１７を構成した実施の形態１に比較して回路規模を小さくすることができるとともに、実施の形態１と同様、温度が低下するほど、発振パルスの周期が長くなり、低温側でのリフレッシュ間隔ＴRFが長くなるので、低温側での無駄な電力消費を低減することができる。
【０１０４】
なお、実施の形態１および実施の形態２において、発振周期調整用として発振周期調整信号ＦＣＯＮ０，ＦＣＯＮ１を用いたが、この信号の本数およびこの信号を受けるトランジスタ数については、これら実施の形態に限定されるものではない。
【０１０５】
また、実施の形態１において、リングオシレータ１７は、ＣＭＯＳインバータ、その電流源となるＰＭＯＳトランジスタ、ＭＯＳトランジスタの回路構成組の３段で構成したが、リングオシレータ１７は奇数段で構成すればよく、実施の形態に限定されるものではない。
【０１０６】
また、実施の形態２において、リングオシレータ１７ａは、ＮＭＯＳトランジスタ、その電流源となるＰＭＯＳトランジスタの回路構成組の３段で構成したが、段数は奇数段であればよく、実施の形態に限定されるものではない。
【０１０７】
なお、ＢＧＲ回路制御信号ＢＧＲＯＮ、タイマー回路信号ＯＳＣＯＮ、発振周期調整信号ＦＣＯＮ０，ＦＣＯＮ１、セルフリフレッシュ制御信号ＳＥＬＦＥＮはハイアクティブとしたが、ローアクティブとして、極性を反転させた状態でＢＧＲ回路１２、タイマー回路１３，１８を構成しても構わない。
【０１０８】
また、本発明の実施の形態１と実施の形態２において、オペアンプＡＭＰの出力ノードＩＢＧＲを受けるＢＧＲ回路１２中のＮＭＯＳトランジスタＮ１とタイマー回路１３，１８中のＮＭＯＳトランジスタＮ５〜Ｎ７として、互いに異なる膜厚のトランジスタを用いた場合、膜厚の違いにより、トランジスタの特性が異なるため、タイマー回路の定電流を所望の温度特性に制御できなくなる。したがって、ＮＭＯＳトランジスタＮ１とＮＭＯＳトランジスタＮ５〜Ｎ７は同じ膜厚のトランジスタで構成する必要がある。これにより、タイマー回路の定電流を所望の温度特性に制御することができる。
【０１０９】
また、本発明の実施の形態１と実施の形態２において、ＢＧＲ回路１２およびタイマー回路１３，１８のトランジスタを全て薄膜化すれば、省面積化と低電圧化が可能になるメリットがある。
【０１１０】
また、本発明の実施の形態１と実施の形態２において、ＤＲＡＭのメモリセル領域と同じトリプルウェル構造内でＢＧＲ回路１２のダイオードＤ１，Ｄ２を形成すれば、ダイオードから基板へ注入される少数キャリアの拡散を防止できるので、メモリセルに蓄えられた電荷の消失等によるＤＲＡＭの誤動作を防止することができ、且つＤＲＡＭと同じ工程で作れる。
【０１１１】
また、本発明の実施の形態１と実施の形態２において、ＢＧＲ回路１２の抵抗の材料をＤＲＡＭのワード線と同じ材料で、同じ形成工程で形成すれば、工程の増加なく、ＤＲＡＭと同工程で形成することができる。
【０１１２】
また、タイマー回路の発振周波数を可変にするために、図８に示すタイマー回路２３のように、ＰＭＯＳトランジスタＰ６に並列にＰＭＯＳトランジスタＰ１４，Ｐ１５を設け、ＰＭＯＳトランジスタＰ１４，Ｐ１５に直列にそれぞれヒューズＦＵＳＥ１，ＦＵＳＥ２を設ける。そして、ＮＭＯＳトランジスタＮ８に並列にＮＭＯＳトランジスタＮ１６，Ｎ１７を設け、ＮＭＯＳトランジスタＮ１６，Ｎ１７に直列にそれぞれヒューズＦＵＳＥ３，ＦＵＳＥ４を設ける。
【０１１３】
これらのヒューズを任意に切断することにより、定電流Ｉ12の電流値を変化させることができる。この電流に従ってリングオシレータ１７に供給する電流Ｉ13〜Ｉ15も変化するので、リングオシレータ１７の発振周波数を可変にすることができる。
【０１１４】
なお、ＰＭＯＳトランジスタＰ６およびＮＭＯＳトランジスタＮ８に並列に接続されるトランジスタの数、ヒューズの数、ヒューズの形態は図示のものに限定されるものではない。また、タイマー回路２３については、実施の形態１のタイマー回路１３をもとに説明したが、実施の形態２においても同様に構成することができる。
【０１１５】
また、本発明の実施の形態１と実施の形態２において、ＢＧＲ回路で生成される定電圧源ＶＢＧＲを例えばＤＲＡＭの内部電源として利用することで、システムＬＳＩ内に別途ＤＲＡＭ用の内部電源回路を設ける必要がなくなるため、チップ面積の縮小化を図ることができる。
【０１１６】
また、本発明の実施の形態１と実施の形態２において、ＤＲＡＭは瞬間電流が大きく、ノイズを発生するので、ＢＧＲ回路はＤＲＡＭの外に配置し、ＤＲＡＭからのノイズの影響をなくし、ＢＧＲ回路の安定動作を実現する方法もある。
【０１１７】
【発明の効果】
以上のように本発明は、正の温度特性を持つ発振回路（タイマー回路）を構成することで、低温になるほど発振回路（タイマー回路）の出力クロックの発振周期を長くすることができ、その出力クロックを用いてリフレッシュするときの低温側での消費電力の無駄を低減することができ、かつ電源電圧依存性のない定電圧発生回路を使用することで電源変動による出力クロックの発振周波数の変動を低減することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１および実施の形態２における半導体装置であるシステムＬＳＩの構成を示すブロック図
【図２】本発明の実施の形態１における半導体装置のＢＧＲ回路とタイマー回路の構成を示す回路図
【図３】本発明の実施の形態１における半導体装置のタイマー回路の内部波形および出力波形を表す図
【図４】本発明の実施の形態１および実施の形態２における半導体装置のリフレッシュ間隔とデータ保持時間の関係図
【図５】本発明の実施の形態１および実施の形態２における半導体装置の動作を示すタイミングチャート
【図６】本発明の実施の形態２における半導体装置のＢＧＲ回路とタイマー回路の構成を示す回路図
【図７】本発明の実施の形態２における半導体装置のタイマー回路の内部波形および出力波形を表す図
【図８】本発明の実施の形態１および実施の形態２の変形の形態における半導体装置のＢＧＲ回路とタイマー回路の構成を示す回路図
【図９】従来の半導体装置のタイマー回路とセルフリフレッシュ制御回路の構成を示すブロック図
【図１０】従来の半導体装置の動作を示すタイミングチャート
【図１１】従来の半導体装置のリフレッシュ間隔とデータ保持時間の関係図
【符号の説明】
１１……ロジック回路
１２……ＢＧＲ回路（バンドギャップリファレンス回路）
１３，１８，２３……タイマー回路
１４……ＤＲＡＭ混載コア
１５……セルフリフレッシュ制御回路
１６……電源回路
１７，１７ａ……リングオシレータ
１００……システムＬＳＩ
ＡＭＰ……オペアンプ
ＢＦ１，ＢＦ２……バッファ
ＣＰ……コンパレータ
Ｄ１，Ｄ２……ダイオード
ＦＵＳＥ１〜ＦＵＳＥ４……ヒューズ
ＩＶ１〜ＩＶ８……ＣＭＯＳインバータ
Ｎ１〜Ｎ１７……ＮＭＯＳトランジスタ
Ｐ０〜Ｐ２，Ｐ４〜Ｐ１５……ＰＭＯＳトランジスタ
Ｒ１〜Ｒ３……抵抗
ＡＶＤＤ……アナログ回路用電源
ＤＶＤＤ……デジタル回路用電源
ＶＳＳ……グランド電位
ＢＧＲＯＮ ＢＧＲ回路制御信号
ＦＣＯＮ０，ＦＣＯＮ１ 発振周期調整信号
ＯＳＣＯＮ タイマー回路信号
ＯＳＣＯＵＴ 出力クロック信号
ＳＥＬＦＥＮ セルフリフレッシュ制御信号
【発明の属する技術分野】
本発明は、タイマー回路およびタイマー回路を利用したリフレッシュ制御回路を搭載した半導体装置に関するものである。
【０００２】
【従来の技術】
ダイナミックランダムアクセスメモリ（以下、ＤＲＡＭと呼ぶ）は、一つのアクセストランジスタと一つのキャパシタからなるメモリセルで構成され、そのキャパシタに電荷を蓄え、その電荷を論理“１”データあるいは論理“０”データとして保持している。しかし、その電荷はリークにより時間とともに減少するため、放置すればデータは消失してしまう。そこで、ＤＲＡＭには、データが消失する前に定期的に電荷を再書込みするリフレッシュという動作が存在する。
【０００３】
以下に従来の半導体装置について説明する。
【０００４】
図９は従来の半導体装置の回路構成を示すブロック図である。この半導体装置は、タイマー回路１とセルフリフレッシュ制御回路３から構成されている。タイマー回路１は、奇数個のＣＭＯＳインバータＩＶ１〜ＩＶ３からなるリングオシレータ２と、その発振パルス信号ＯＳＣをバッファリングするバッファＢＦ１から構成されている。セルフリフレッシュ制御回路３は、タイマー回路１の出力クロック信号ＯＳＣＯＵＴとセルフリフレッシュ制御信号ＳＥＬＦＥＮを入力とし、セルフリフレッシュ用の内部ＲＡＳ信号ＳＩＲＡＳを出力するように構成されている（ＲＡＳ：ロウ・アドレス・ストローブ）。
【０００５】
以上のように構成された半導体装置について、以下にその動作を説明する。
【０００６】
図９および図１０に示すように、タイマー回路１の出力クロック信号ＯＳＣＯＵＴ（周期ｔｂ）を受けたセルフリフレッシュ制御回路３はセルフリフレッシュ制御信号ＳＥＬＦＥＮがアクティブハイ状態の期間、出力クロック信号ＯＳＣＯＵＴを分周した内部ＲＡＳ信号ＳＩＲＡＳ（周期ｔａ）を生成し、この内部ＲＡＳ信号ＳＩＲＡＳによりセルフリフレッシュ動作を行う。
【０００７】
例えば２ＭＢのＤＲＡＭの場合、内部ＲＡＳ信号ＳＩＲＡＳが２５６回発生すると全メモリセルをリフレッシュすることができる。従って、あるメモリセルを１回リフレッシュしてから再びリフレッシュするまでの時間、すなわちリフレッシュ間隔ＴRFは、ｔａ＊２５６ということになる。ゆえに、この時刻ｔａ＊２５６がメモリセルのデータが消失する時間以下であればよい。また、通常メモリセルのデータ保持時間ＴDHは、図１１に示すように温度上昇とともに低下する。従って、リフレッシュ間隔ＴRFは最高保証温度Ｔｍａｘで確実にリフレッシュができる時間Ｔ1に設定されている。
【０００８】
【特許文献１】
特開２００２−１１７６７１号公報（第１４−１６頁、第２図）
【０００９】
【発明が解決しようとする課題】
しかしながら、上記従来のＣＭＯＳインバータで構成されるリングオシレータで生成されるパルス信号は、通常、温度上昇とともにその周期ｔｂが長くなるため、その信号に同期した内部ＲＡＳ信号ＳＩＲＡＳの周期も同様に長くなる。従って、リフレッシュ間隔ＴRFも図１１に示すように温度上昇とともに長くなる。前述のようにリフレッシュ間隔ＴRFは最高保証温度Ｔｍａｘで確実にリフレッシュができる時間Ｔ1に設定されているが、低温側（最低保証温度Ｔｍｉｎ）では、温度の低下に伴い向上するデータ保持特性から、リフレッシュ間隔ＴRFは時間Ｔ2であれば良いが、実際は、リフレッシュ間隔ＴRFは温度低下とともに短くなり、Ｔ3となる。ゆえに、低温側では必要以上の頻度でリフレッシュが行われるため、電力を無駄に消費してしまうという欠点を有していた。
【００１０】
また、電源電圧が変動するとリングオシレータの発振パルス周期も変動するため、所望の周期から誤差が生じる。
【００１１】
本発明は上記従来の問題点を解決するもので、低温側での電力消費の無駄と、電源変動による発振パルス周期の変動を低減する半導体装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記の課題を解決するために、本発明は次のような手段を講じる。
【００１９】
本発明による半導体装置は、定電圧を発生する定電圧発生回路と、前記定電圧発生回路に接続され、温度上昇に伴い電流量が増加する電流を使用する発振回路と、前記定電圧発生回路による定電圧を電源回路の参照電圧とし、前記発振回路の出力クロックまたはその分周クロックに同期してリフレッシュを行うメモリとを備え、前記定電圧発生回路は、カレントミラー回路を構成する第１のトランジスタ及び第２のトランジスタと、前記第１のトランジスタの電極の一方と接地間に接続される、第１の抵抗と第３の抵抗と第２のダイオードの直列回路及び第２の抵抗と第１のダイオードの直列回路と、前記第２のトランジスタの電極の一方とゲートの接続点と接地間に接続される第３のトランジスタと、前記第１の抵抗と前記第３の抵抗の接続点と前記第２の抵抗と前記第１のダイオードの接続点の電位差に応じた電圧を生成して、前記第３のトランジスタの制御電極に与えて、前記第１のダイオードの閾値電圧と前記第２のダイオードの閾値電圧の差分電圧に比例した電流を発生するとともに、前記電位差を無くすように制御するオペアンプとからなり、前記第１のトランジスタの電極の一方から前記電源回路に与えられる定電圧を得るとともに、前記第３のトランジスタの制御電極に与えられる電圧によって、前記発振回路に流れる動作電流を制御することを特徴とする。
【００２０】
このように構成すれば、次の利点がある。ダイオードの閾値電圧は温度上昇に伴って減少し、順方向電流が増加する正の温度特性を有する。ダイオードの閾値電圧の差分電圧に比例した電流を発生することにより、電源電圧依存のない定電圧発生回路を構成することができる。この差分電圧に比例した電流は正の温度特性を有する。従って、温度降下に伴って発振回路の出力クロックの周期は長くなり、低温時のリフレッシュ頻度を低減することにより、電力の無駄な消費を低減することができる。また、電源変動による出力クロックの発振周波数の変動を低減することができる。
【００２１】
また、定電圧発生回路の定電圧をメモリにおける電源回路の参照電圧とする場合には、温度特性と電源電圧依存性のない優れた特性を有する電源を作ることができる。
【００２２】
また、上記において好ましい態様は、前記定電圧発生回路が次のような構成要素で構成されていることである。後述する実施の形態の図２、図６で用いる参照符号を括弧書きで併記するが、本発明はこのような記述の仕方によって後述の実施の形態に限定されるものではない。第１導電型の第１のトランジスタ（Ｐ１）の第１端子が電源端子に接続され、第２導電型の第１のトランジスタ（Ｐ２）の第１端子が前記電源端子に接続されている。前記第１導電型の第１のトランジスタ（Ｐ１）の第２端子が第１の抵抗（Ｒ１）の一端および第２の抵抗（Ｒ２）の一端に接続されている。前記第１導電型の第１のトランジスタ（Ｐ１）の制御端子と前記第２導電型の第１のトランジスタ（Ｐ２）の制御端子と前記第２導電型の第１のトランジスタ（Ｐ２）の第２端子とが互いに接続されている。前記第１の抵抗（Ｒ１）のもう一端が第３の抵抗（Ｒ３）の一端およびオペアンプ（ＡＭＰ）の第１入力端子に接続されている。前記第２の抵抗（Ｒ２）のもう一端が前記オペアンプ（ＡＭＰ）の第２入力端子および第１のダイオード（Ｄ１）のアノード端子に接続され、前記第１のダイオード（Ｄ１）のカソード端子がグランド電位に接続されている。前記第３の抵抗（Ｒ３）のもう一端が第２のダイオード（Ｄ２）のアノード端子に接続され、前記第２のダイオード（Ｄ２）のカソード端子がグランド電位に接続されている。前記第２導電型の第１のトランジスタ（Ｐ２）の第２端子と第２導電型の第３のトランジスタ（Ｎ１）の第１端子が接続され、前記第２導電型の第３のトランジスタ（Ｎ１）の制御端子が前記オペアンプ（ＡＭＰ）の出力端子に接続され、前記第２導電型の第３のトランジスタ（Ｎ１）の第２端子がグランド電位に接続されている。そして、この構成によって、第１のダイオード（Ｄ１）の閾値電圧と第２のダイオード（Ｄ２）の閾値電圧の差分電圧（ΔＤｄ）に比例した電流を発生する。
【００２３】
このように構成すれば、温度Ｔに比例した定電流Ｉ0を得ることができる。その比例係数は、抵抗値Ｒ1〜Ｒ3による関数で与えられ、電源電圧依存性のないものとなり、電源変動による出力クロックの発振周波数の変動を低減することができる。
【００２４】
また、この電源電圧依存のない定電圧発生回路の定電圧をメモリにおける電源回路の参照電圧とする場合には、温度特性と電源電圧依存性のない優れた特性を有する電源を作ることができる。
【００２５】
上記において、前記発振回路は、奇数個のインバータが直列に接続されたリングオシレータで構成することができる。
【００２６】
また、前記発振回路は、２ｎ−１個の第２導電型のトランジスタで構成されたリングオシレータで構成することができる。すなわち、１番目から２ｎ−２番目までの複数のトランジスタの第１端子はそれぞれ１つ番号が大きいトランジスタの制御端子に接続され、２ｎ−１番目のトランジスタの第１端子は１番目のトランジスタの制御端子に接続され、すべてのトランジスタの第２端子はグランド電位に接続される。
【００２７】
また、上記において好ましい態様は、前記発振回路が、入力端子により発振を停止する機能を備えていることである。これによれば、必要のないときは発振回路を停止させておくことにより、消費電力の削減を図ることができる。
【００２８】
また、上記において好ましい態様は、前記発振回路が、入力端子により周波数を可変に構成されていることである。これにより、発振周波数つまりリフレッシュ間隔の微調整が可能となる。
【００２９】
また、上記において好ましい態様は、前記発振回路と前記定電圧発生回路の電源は別電源とすることである。これによれば、発振回路の電源を定電圧発生回路よりも低い電圧で動作することで消費電力を抑えることができる。
【００３０】
また、上記において好ましい態様は、前記定電圧発生回路は、入力端子により動作を停止可能に構成されていることである。これによれば、必要のないときは発振回路に対する定電圧発生回路を停止させておくことにより、消費電力の削減を図ることができる。
【００３１】
また、上記において好ましい態様は、前記定電圧発生回路の定電圧を記憶装置の内部回路の参照電位として用いるように構成されていることである。これによれば、定電圧発生回路による定電圧を記憶装置・メモリの内部の電源回路の参照電位として用いるので、温度特性のない優れた特性を有する電源を作ることができる。
【００３２】
ところで、上記構成の半導体装置において、定電圧発生回路や発振回路を構成する具体的な構成要素のトランジスタ、ダイオード、抵抗について、それぞれの素子形態に以下のような工夫をすることも有用なことである。
【００３３】
上記構成の定電圧発生回路にオペアンプを備えた半導体装置において、オペアンプの出力ノードを受ける定電圧発生回路内のトランジスタと発振回路内のトランジスタについて、両者が互いに異なる絶縁膜厚のトランジスタであれば、膜厚の相違に起因するトランジスタ特性の違いのために、発振回路における定電流を所望の温度特性に制御することがむずかしくなる。
【００３４】
そこで、複数の絶縁膜厚のトランジスタを有するシステムＬＳＩにおいて、前記オペアンプの出力端子に接続される前記定電圧発生回路の前記第２導電型の第３のトランジスタと、この第３のトランジスタに接続の前記発振回路のトランジスタには、ともに同じ絶縁膜厚のトランジスタを使用することが好ましい。これによれば、発振回路における定電流を所望の温度特性に制御することが容易となる。
【００３５】
別の形態として、複数の絶縁膜厚のトランジスタを有するシステムＬＳＩにおいて、前記オペアンプの出力端子に接続される前記定電圧発生回路の前記第２導電型の第３のトランジスタと、この第３のトランジスタに接続の前記発振回路のトランジスタにはともに厚い絶縁膜のトランジスタを使用し、さらに、前記定電圧発生回路と前記発振回路を構成するその他のトランジスタには薄い絶縁膜厚のトランジスタを使用するのでもよい。閾値電圧の調整を有利にするために、定電圧発生回路の第２導電型の第３のトランジスタと、この第３のトランジスタに接続の前記発振回路のトランジスタについては、厚い絶縁膜のトランジスタを使用し、その他のトランジスタについては、薄い絶縁膜厚のトランジスタを使用することにより、省面積化と低電圧化を確保することができる。
【００３６】
なお、複数の絶縁膜厚のトランジスタを有するシステムＬＳＩにおいて、前記定電圧発生回路および前記発振回路がともに薄い絶縁膜厚のトランジスタを使用するのでもよい。全て薄膜化することにより、省面積化と低電圧化をさらに進めることができる。
【００３７】
また、前記定電圧発生回路のダイオードについて、次のように構成することが好ましい。すなわち、定電圧発生回路のダイオードをＤＲＡＭのメモリセル領域のウェル構造と同じ構造の内部に構成することである。これによれば、ダイオードから基板へ注入される少数キャリアの拡散を防止でき、メモリセルに蓄えられた電荷の消失等によるＤＲＡＭの誤動作を防止することができる。また、ＤＲＡＭと同じ工程でダイオードを作ることができる。
【００３８】
また、前記定電圧発生回路の抵抗について、次のように構成することが好ましい。すなわち、定電圧発生回路の抵抗をＤＲＡＭのワード線と同じ配線で形成することである。この場合に、ＤＲＡＭのワード線形成工程と同じ工程で定電圧発生回路の抵抗を形成する。これによれば、工程の増加なく、ＤＲＡＭと同工程で形成することができる。
【００３９】
また、上記構成において、前記発振回路を次のように構成することは好ましいことである。すなわち、発振回路が、サイズの異なるカレントミラートランジスタを備え、電流値を変えることにより発振周波数を可変可能に構成されていることである。これによれば、カレントミラートランジスタで電流値を変化させることによりオシレータに供給する電流を調整し、オシレータの発振周波数を可変することができる。
【００４０】
さらに、上記において、前記カレントミラートランジスタのサイズの切り替えにヒューズを用いることも好ましい。ヒューズの任意の切断により、カレントミラートランジスタで電流値を変化させてオシレータの発振周波数を可変するが、対応がヒューズの切断であるので、発振周波数調整を容易に実現できる。
【００４１】
また、前記定電圧を発生する前記定電圧発生回路については、この定電圧発生回路の定電圧を他の回路の電圧源として用いることも好ましい。この定電圧の定電圧発生回路は温度特性のない定電圧発生回路となり、かつ電源電圧依存項がないため、電源電圧が変動しても常に一定の電圧を供給することができる。つまり、温度依存性と電源電圧依存性のない優れた特性を有する電源として有効利用することができる。また、別途に内部電源回路を設ける必要がなくなるため、チップ面積の縮小化を図ることができる。
【００４２】
なお、瞬間電流に起因するノイズ発生を抑制するために、システムＬＳＩにおいて、前記発振回路をＤＲＡＭコア内に配置する一方、前記定電圧発生回路はＤＲＡＭコアの外に配置することが好ましい。定電圧発生回路をＤＲＡＭコアの外に配置することにより、ＤＲＡＭコアからの定電圧発生回路へのノイズの影響をなくし、定電圧発生回路の動作を安定化させることができる。
【００４３】
【発明の実施の形態】
以下、本発明にかかわる半導体装置の実施の形態を図面に基づいて詳細に説明する。
【００４４】
（実施の形態１）
図１は本発明の実施の形態１における半導体装置のシステムＬＳＩの構成を示すブロック図である。図１に示すように、本実施の形態の半導体装置であるシステムＬＳＩ１００は、ロジック回路１１、定電圧発生回路となるバンドギャップリファレンス回路（以下ＢＧＲ回路）１２、発振回路となるタイマー回路１３、メモリとなるＤＲＡＭ混載コア１４、セルフリフレッシュ制御回路１５および電源回路１６から構成されている。
【００４５】
ロジック回路１１は、ＢＧＲ回路１２の動作／非動作を制御するＢＧＲ回路制御信号ＢＧＲＯＮと、タイマー回路１３の動作／非動作を制御するタイマー回路信号ＯＳＣＯＮと、タイマー回路１３で生成される出力クロック信号ＯＳＣＯＵＴの発振周期を調整する発振周期調整信号ＦＣＯＮ０，ＦＣＯＮ１と、ＤＲＡＭ混載コア１４のセルフリフレッシュ動作を制御するセルフリフレッシュ制御信号ＳＥＬＦＥＮを生成する。タイマー回路１３は、ＢＧＲ回路１２の定電流源を構成するＩＢＧＲノードを受け、その電流に応じた出力クロック信号ＯＳＣＯＵＴを生成する。ＤＲＡＭ混載コア１４は、タイマー回路１３の出力クロック信号ＯＳＣＯＵＴを受け、その信号に同期したセルフリフレッシュ用の内部ＲＡＳ信号ＳＩＲＡＳを生成する。ＤＲＡＭ混載コア１４は、ロジック回路１１からのセルフリフレッシュ制御信号ＳＥＬＦＥＮとタイマー回路１３からの出力クロック信号ＯＳＣＯＵＴを入力してリフレッシュ動作を行うセルフリフレッシュ制御回路１５を内蔵するとともに、ＢＧＲ回路１２で生成される定電圧源ＶＢＧＲノードが接続される電源回路１６を有している。また、ロジック回路１１にはデジタル回路用電源ＤＶＤＤが供給され、ＢＧＲ回路１２にはアナログ回路用電源ＡＶＤＤが供給され、タイマー回路１３にはＤＶＤＤ電源が供給され、ＤＲＡＭ混載コア１４にはＤＶＤＤ電源およびＡＶＤＤ電源が供給される。
【００４６】
図２はＢＧＲ回路１２とタイマー回路１３の詳細な回路構成を示すブロック図である。ＢＧＲ回路１２は、インバータＩＶ４と、ＰＭＯＳトランジスタＰ０〜Ｐ２と、ＮＭＯＳトランジスタＮ１と、抵抗Ｒ１〜Ｒ３と、ダイオードＤ１，Ｄ２と、オペアンプＡＭＰで構成される。
【００４７】
ＰＭＯＳトランジスタＰ０のソースはＡＶＤＤ電源に接続され、ＰＭＯＳトランジスタＰ０のゲートはＢＧＲ回路１２の動作／非動作を制御する制御信号ＢＧＲＯＮをインバータＩＶ４にて反転させた信号が入力される。また、ＰＭＯＳトランジスタＰ０のドレインはＰＭＯＳトランジスタＰ１，Ｐ２のソースに接続され、ＰＭＯＳトランジスタＰ１，Ｐ２のゲートはＰＭＯＳトランジスタＰ２のドレインに接続され、ＰＭＯＳトランジスタＰ２のドレインはＮＭＯＳトランジスタＮ１のドレインに接続され、ＮＭＯＳトランジスタＮ１のゲートはオペアンプＡＭＰの出力ノードが接続され、ＮＭＯＳトランジスタＮ１のソースはグランド電位ＶＳＳに接続される。また、抵抗Ｒ１と抵抗Ｒ２の一端はＰＭＯＳトランジスタＰ１のドレインに接続され、抵抗Ｒ１のもう一端は抵抗Ｒ３の一端とオペアンプＡＭＰの反転入力端子（−）に接続され、抵抗Ｒ３のもう一端はダイオードＤ２のアノードに接続され、ダイオードＤ２のカソードはグランド電位ＶＳＳに接続される。また、抵抗Ｒ２のもう一端はダイオードＤ１のアノードとオペアンプＡＭＰの非反転入力端子（＋）に接続され、ダイオードＤ１のカソードはグランド電位ＶＳＳに接続される。
【００４８】
上記構成を有するＢＧＲ回路１２の動作を以下に説明する。
【００４９】
制御信号ＢＧＲＯＮがアクティブハイ状態のとき、インバータＩＶ４の出力はローとなりＰＭＯＳトランジスタＰ０はターンオンし、ＡＶＤＤ電源から電流を供給し、ＢＧＲ回路１２が動作する。また、ＰＭＯＳトランジスタＰ１のゲートとＰＭＯＳトランジスタＰ２のゲートを接続し、カレントミラー回路が構成されているので、ＰＭＯＳトランジスタＰ２に流れる電流はＰＭＯＳトランジスタＰ１に流れる電流Ｉ0のトランジスタサイズ比（Ｐ１／Ｐ２）で表され、例えば、ここでＰＭＯＳトランジスタＰ１とＰＭＯＳトランジスタＰ２のサイズを同じにすれば、ＰＭＯＳトランジスタＰ２側に流れる電流はＰＭＯＳトランジスタＰ１側に流れる定電流Ｉ0と等しくなる。また、抵抗Ｒ１，Ｒ３、ダイオードＤ２が直列に接続される系に流れる電流をＩ2、抵抗Ｒ２とダイオードＤ１が直列に接続される系に流れる電流をＩ1とすると、下記（数１）のように表される。
【００５０】
【数１】
【００５１】
【数２】
【００５２】
【数３】
【００５３】
【数４】
【００５４】
【数５】
【００５５】
【数６】
【００５６】
また、ノードＡとノードＢが同電位となるようにオペアンプＡＭＰは働くため、下記（数７）と（数８）が成り立つ。
【００５７】
【数７】
【数８】
【００５９】
【数９】
【数１０】
【００６１】
【数１１】
【００６２】
【数１２】
【００６３】
【数１３】
【００６４】
【数１４】
【００６５】
【数１５】
【００６６】
また、定電圧源ＶＢＧＲは、（数１２）、（数１３）を用いて下記（数１６）のように表される。
【００６７】
【数１６】
【００６８】
【数１７】
【００６９】
【数１８】
【００７０】
【数１９】
【００７１】
また、（数１９）において、第１項のＶｄ1は負の温度特性を有し、第２項のＫ3・Ｔは正の温度特性を有するため、第１項と第２項が互いに温度特性を打ち消し合うことになる。その結果、定電圧源は温度特性のない電圧源となり、かつ（数１５）と同様に電源電圧依存項がないため、電源電圧が変動しても常に一定の電圧を供給することができる。従って、この定電圧源ＶＢＧＲをＤＲＡＭ混載コア１４の内部の電源回路１６の参照電位（例えばレベル検知回路を構成する差動増幅器のリファレンス電圧等）として用いれば、温度依存性と電源電圧依存性のない優れた特性を有する電源を作ることができる。
【００７２】
次にタイマー回路１３は、インバータＩＶ５〜ＩＶ８と、ＰＭＯＳトランジスタＰ４〜Ｐ９と、ＮＭＯＳトランジスタＮ２〜Ｎ１１と、バッファＢＦ２で構成される。ＰＭＯＳトランジスタＰ４のソースはＤＶＤＤ電源に接続され、ＰＭＯＳトランジスタＰ４のゲートはタイマー回路１３の動作／非動作を制御するタイマー回路信号ＯＳＣＯＮをインバータＩＶ５にて反転させた信号が入力される。また、ＰＭＯＳトランジスタＰ４のドレインはＰＭＯＳトランジスタＰ５〜Ｐ９のソースに接続され、ＰＭＯＳトランジスタＰ５〜Ｐ９のゲートはＰＭＯＳトランジスタＰ５のドレインに接続される。ＰＭＯＳトランジスタＰ５のドレインはＮＭＯＳトランジスタＮ４のドレインに接続され、ＮＭＯＳトランジスタＮ４のゲートはタイマー回路信号ＯＳＣＯＮが接続される。ＮＭＯＳトランジスタＮ４のソースにはＮＭＯＳトランジスタＮ７のドレインが接続され、ＮＭＯＳトランジスタＮ７のソースにはグランド電位ＶＳＳが接続される。また、ＮＭＯＳトランジスタＮ２とＮＭＯＳトランジスタＮ３のドレインはＮＭＯＳトランジスタＮ４のドレインに接続され、ＮＭＯＳトランジスタＮ２のゲートは発振周期調整信号ＦＣＯＮ０に接続され、ＮＭＯＳトランジスタＮ３のゲートは発振周期調整信号ＦＣＯＮ１に接続される。ＮＭＯＳトランジスタＮ２のソースはＮＭＯＳトランジスタＮ５のドレインに接続され、ＮＭＯＳトランジスタＮ３のソースはＮＭＯＳトランジスタＮ６のドレインに接続され、ＮＭＯＳトランジスタＮ５，Ｎ６のソースはグランド電位ＶＳＳに接続される。ＮＭＯＳトランジスタＮ５〜Ｎ７のゲートにはＢＧＲ回路１２から出力されるＩＢＧＲノードが接続されている。
【００７３】
また、ＮＭＯＳトランジスタＮ８のドレインはＰＭＯＳトランジスタＰ６のドレインに接続され、ＮＭＯＳトランジスタＮ８〜Ｎ１１のソースはグランド電位ＶＳＳに接続される。ＮＭＯＳトランジスタＮ８〜Ｎ１１のゲートはＮＭＯＳトランジスタＮ８のドレインに接続される。ＰＭＯＳトランジスタＰ７〜Ｐ９のドレインはそれぞれインバータＩＶ６〜ＩＶ８のハイ側の電源電位を与え、ＮＭＯＳトランジスタＮ９〜Ｎ１１のドレインはそれぞれインバータＩＶ６〜ＩＶ８のロー側の電源電位を与える。インバータＩＶ８の出力ノードＯＳＣはインバータＩＶ６の入力に接続され、かつノードＯＳＣはバッファＢＦ２の入力端子に接続される。バッファＢＦ２から出力される出力クロック信号ＯＳＣＯＵＴが図１に示すＤＲＡＭ混載コア１４に内蔵のセルフリフレッシュ制御回路１５に入力される。
【００７４】
上記構成を有するタイマー回路１３の動作を以下に説明する。
【００７５】
タイマー回路信号ＯＳＣＯＮがアクティブハイ状態のとき、インバータＩＶ５の出力はローとなり、ＰＭＯＳトランジスタＰ４はターンオンし、ＤＶＤＤ電源から電流を供給し、タイマー回路１３が動作する。
【００７６】
前述のように、ＢＧＲ回路１２のカレントミラーで生成される一次側と二次側を流れる定電流Ｉ0は、オペアンプＡＭＰでＮＭＯＳトランジスタＮ１のゲート電圧を制御し、ノードＡとノードＢの電位を同じにするように働くことで正の温度特性を有することができる。このオペアンプＡＭＰの出力ノードＩＢＧＲを取り出し、タイマー回路１３のカレントミラーの一次側であるＮＭＯＳトランジスタＮ５〜Ｎ７のゲートに接続している。このように、ＮＭＯＳトランジスタＮ５〜Ｎ７のゲートをオペアンプＡＭＰで同様に制御することで、タイマー回路１３のカレントミラーの一次側を流れる定電流Ｉ3も同様に正の温度特性を有することになる。
【００７７】
また、ＮＭＯＳトランジスタＮ４のゲートにはタイマー回路信号ＯＳＣＯＮが接続されており、タイマー回路信号ＯＳＣＯＮがアクティブハイのときはＮＭＯＳトランジスタＮ４はターンオンし導通状態となる。同様に、ＮＭＯＳトランジスタＮ２とＮＭＯＳトランジスタＮ３のゲートにはロジック回路１１で生成される発振周期調整信号ＦＣＯＮ０，ＦＣＯＮ１がそれぞれ入力されており、発振周期調整信号ＦＣＯＮ０，ＦＣＯＮ１がアクティブハイ状態になれば、ＮＭＯＳトランジスタＮ２とＮＭＯＳトランジスタＮ３はターンオンし、導通状態となる。
【００７８】
従って、発振周期調整信号ＦＣＯＮ０，ＦＣＯＮ１がともにロー状態のときは、ＮＭＯＳトランジスタＮ２とＮＭＯＳトランジスタＮ３はターンオフし、定電流Ｉ3はＰＭＯＳトランジスタＰ５、ＮＭＯＳトランジスタＮ４、ＮＭＯＳトランジスタＮ７を経てグランド電位ＶＳＳに流れる。
【００７９】
次に、例えば発振周期調整信号ＦＣＯＮ０のみをアクティブハイ状態とすると、ＰＭＯＳトランジスタＰ５のドレインノードとグランド電位ＶＳＳ間には、ＮＭＯＳトランジスタＮ２のドレインとＮＭＯＳトランジスタＮ５のソース間の抵抗とＮＭＯＳトランジスタＮ４のドレインとＮＭＯＳトランジスタＮ７のソース間の抵抗が並列に接続された構成になるため、ＰＭＯＳトランジスタＰ５のドレインノードとグランド電位ＶＳＳ間の抵抗値は、発振周期調整信号ＦＣＯＮ０，ＦＣＯＮ１がともにロー状態のときに比べて低くなる。従って、ＰＭＯＳトランジスタＰ５の抵抗と、ＰＭＯＳトランジスタＰ５のドレインとグランド電位ＶＳＳ間の抵抗の分圧比で決まるＰＭＯＳトランジスタＰ５のドレイン電圧は低くなり、ＰＭＯＳトランジスタＰ５のゲートソース間電圧ＶGSが大きくなるため、定電流Ｉ3は、発振周期調整信号ＦＣＯＮ０，ＦＣＯＮ１がともにロー状態のときに比べて多くなる。
【００８０】
さらに、発振周期調整信号ＦＣＯＮ０，ＦＣＯＮ１が両方ともアクティブハイ状態であれば、前述の仕組みによりＰＭＯＳトランジスタＰ５のドレインとグランド電位ＶＳＳ間の抵抗値がさらに低くなり、ＰＭＯＳトランジスタＰ５のドレイン電圧はさらに低くなるため、ＰＭＯＳトランジスタＰ５のゲートソース間電圧ＶGSはさらに大きくなり、定電流Ｉ3はさらに多くなる。
【００８１】
以上のような仕組みにより、発振周期調整信号ＦＣＯＮ０，ＦＣＯＮ１により正の温度特性を持つ定電流Ｉ3の電流量を制御することができる。
【００８２】
また、ＰＭＯＳトランジスタＰ６〜Ｐ９のゲートにＰＭＯＳトランジスタＰ５のゲートを接続し、かつＮＭＯＳトランジスタＮ８のゲートをＮＭＯＳトランジスタＮ９〜Ｎ１１のゲートに接続することで、正の温度特性を有する定電流Ｉ3をカレントミラーし、正の温度特性を有する定電流Ｉ4〜Ｉ7を得ることができる。インバータＩＶ６〜ＩＶ８で構成されるリングオシレータ１７は、この正の温度特性を有する定電流Ｉ5〜Ｉ7を電流源としている。温度上昇とともに定電流Ｉ5〜Ｉ7の電流値は増加し、また、温度低下とともに定電流Ｉ5〜Ｉ7の電流値は減少する。従って、リングオシレータ１７の発振パルス信号ＯＳＣの周期は、温度上昇とともに短くなり、また、温度低下とともに長くなる。この発振パルス信号ＯＳＣをバッファＢＦ２によりバッファリングし、出力クロック信号ＯＳＣＯＵＴ（周期ｔｂ1）を得る（波形については図３参照）。
【００８３】
この出力クロック信号ＯＳＣＯＵＴは前述のようにＤＲＡＭ混載コア１４に内蔵されるセルフリフレッシュ制御回路１５に入力され、この信号を分周した内部ＲＡＳ信号ＳＩＲＡＳによりセルフリフレッシュを行う。従って、前述のように温度の低下により発振パルス信号ＯＳＣの周期は長くなるため、この発振パルス信号ＯＳＣに同期した内部ＲＡＳ信号ＳＩＲＡＳの周期も同様に長くなる。従って、リフレッシュ間隔ＴRFは図４に示すように、温度の低下とともに長くなる。また、最低保証温度Ｔｍｉｎでのリフレッシュ間隔ＴRFはＴ4となり、Ｔｍｉｎでのデータ保持時間Ｔ2との差異が、図１１に示す従来条件と比較すると大幅に小さくなる。
【００８４】
以上のように、従来の課題であった低温側での消費電力の無駄を低減できるとともに、電源電圧依存のない電流源を使用することで電源変動による出力クロックの発振周波数の変動を低減することができる。また、前述のようにタイマー回路１３の定電流Ｉ3の電流値は発振周期調整信号ＦＣＯＮ０，ＦＣＯＮ１により調整することができるため、カレントミラーにより生成される電流値Ｉ4〜Ｉ7も同様に調整することができる。従って、発振パルス信号ＯＳＣの発振周期も同様に発振周期調整信号ＦＣＯＮ０，ＦＣＯＮ１により調整することができる。また、タイマー回路１３は、ＢＧＲ回路１２のＡＶＤＤ電源よりも低い電圧（ロジック回路用電源ＤＶＤＤ）で動作すれば良い。従って、タイマー回路１３はＤＶＤＤ電源を用いることにより消費電流を抑えることができる。
【００８５】
次に、上記動作をタイミングチャート図５を用いて説明する。
【００８６】
ロジック回路１１による制御信号ＢＧＲＯＮがアクティブハイ状態となると、ＢＧＲ回路１２は動作し、定電流Ｉ0を発生する。次に、時刻ｔ4でタイマー回路信号ＯＳＣＯＮをアクティブハイ状態にすると、周期ｔｂ2の出力クロック信号ＯＳＣＯＵＴが発生される。このときタイマー回路１３に入力される発振周期調整信号ＦＣＯＮ０，ＦＣＯＮ１はともにロー状態である。同時に、セルフリフレッシュ制御信号ＳＥＬＦＥＮをアクティブハイ状態にすれば、出力クロック信号ＯＳＣＯＵＴに同期したセルフリフレッシュ用の内部ＲＡＳ信号（周期ｔａ2）ＳＩＲＡＳが生成され、この信号によりセルフリフレッシュが行われる。
【００８７】
次に、時刻ｔ5で発振周期調整信号ＦＣＯＮ０のみをアクティブハイ状態にすれば、出力クロック信号ＯＳＣＯＵＴの発振周期はｔｂ3と短くなり、それに伴い内部ＲＡＳ信号ＳＩＲＡＳの発振周期もｔａ3と短くなる。
【００８８】
さらに、時刻ｔ6で発振周期調整信号ＦＣＯＮ０，発振周期調整信号ＦＣＯＮ１をともにアクティブハイ状態にすれば、出力クロック信号ＯＳＣＯＵＴの発振周期はさらに短いｔｂ4となり、それに伴い内部ＲＡＳ信号ＳＩＲＡＳの発振周期もｔａ4とさらに短くなる。
【００８９】
そして、時刻ｔ7でタイマー回路信号ＯＳＣＯＮをローにすれば、出力クロック信号ＯＳＣＯＵＴが出力されなくなり、セルフリフレッシュ動作を停止する。
【００９０】
このように、適宜、ＢＧＲ回路１２とタイマー回路１３の動作／非動作を制御することにより、必要なときのみ出力クロック信号ＯＳＣＯＵＴが生成されるため、消費電力を低減することができる。
【００９１】
（実施の形態２）
以下、本発明の実施の形態２について図面を参照しながら説明する。
【００９２】
図６は本発明の実施の形態２における半導体装置の発振回路となるタイマー回路１８とＢＧＲ回路１２の回路構成を示すブロック図である。図６において、ＢＧＲ回路１２は、図２の構成と同様なものである。図２の構成と異なるのはタイマー回路１８であり、その中でも図２のブロック１３ａと図６のブロック１８ａが異なるのみであり、その他の部分は実施の形態１と同一である。ブロック１８ａは、ＰＭＯＳトランジスタＰ１０〜Ｐ１３と、ＮＭＯＳトランジスタＮ１２〜Ｎ１５と、コンパレータＣＰで構成される。ＰＭＯＳトランジスタＰ１０〜Ｐ１３のソースはＰＭＯＳトランジスタＰ４のドレインおよびＰＭＯＳトランジスタＰ５のソースに接続され、ＰＭＯＳトランジスタＰ１０〜Ｐ１３のゲートはＰＭＯＳトランジスタＰ５のゲートおよびＰＭＯＳトランジスタＰ５のドレインに接続される。ＰＭＯＳトランジスタＰ１０のドレインはＮＭＯＳトランジスタＮ１２のドレインとＮＭＯＳトランジスタＮ１３のゲートに接続される。ＮＭＯＳトランジスタＮ１２のゲートはＰＭＯＳトランジスタＰ１２のドレインとＮＭＯＳトランジスタＮ１４のドレインとコンパレータＣＰの一端に接続され、ＮＭＯＳトランジスタＮ１２のソースはグランド電位ＶＳＳに接続される。ＰＭＯＳトランジスタＰ１１のドレインはＮＭＯＳトランジスタＮ１３のドレインとＮＭＯＳトランジスタＮ１４のゲートに接続され、ＮＭＯＳトランジスタＮ１３のゲートはＮＭＯＳトランジスタＮ１２のドレインに接続され、ＮＭＯＳトランジスタＮ１３のソースはグランド電位ＶＳＳに接続される。ＰＭＯＳトランジスタＰ１２のドレインはＮＭＯＳトランジスタＮ１４のドレインとＮＭＯＳトランジスタＮ１２のゲートに接続され、ＮＭＯＳトランジスタＮ１４のソースはグランド電位ＶＳＳに接続される。ＰＭＯＳトランジスタＰ１３のドレインはＮＭＯＳトランジスタＮ１５のドレインとＮＭＯＳトランジスタＮ１５のゲートとコンパレータＣＰのもう一端に接続され、ＮＭＯＳトランジスタＮ１５のソースはグランド電位ＶＳＳに接続される。
【００９３】
以上の構成のブロック１８ａを含むタイマー回路１８の動作を以下に説明する。
【００９４】
実施の形態１で説明したように、ＢＧＲ回路１２で生成された正の温度特性を有する定電流Ｉ0から、同じく正の温度特性を有する定電流Ｉ3を生成するが、ＰＭＯＳトランジスタＰ１０〜Ｐ１３のゲートはＰＭＯＳトランジスタＰ５のゲートに接続されているため、本実施の形態２においても、カレントミラーにより正の温度特性を有する定電流Ｉ8〜Ｉ11を生成することができる。このＩ8〜Ｉ10の電流を電流源として、ＮＭＯＳトランジスタＮ１２〜Ｎ１４で構成されるリングオシレータ１７ａは動作するため、このリングオシレータ１７ａの発振パルス信号ＯＳＣの発振周期も温度が上昇するほどその周期が短くなるという正の温度特性を有する。
【００９５】
ここで、ＮＭＯＳトランジスタＮ１２〜Ｎ１５の閾値電圧を全て同じＶtnとし、ＮＭＯＳトランジスタＮ１２のドレインをＣノード、ＮＭＯＳトランジスタＮ１３のドレインをＤノード、ＮＭＯＳトランジスタＮ１４のノードをＯＳＣとし、これらのノードの動きと、コンパレータＣＰの出力である出力クロック信号ＯＳＣＯＵＴの動きを図７を用いて説明する。
【００９６】
時刻ｔ10で、ノードＯＳＣの電位が閾値電圧Ｖtnを超えたとき、ＮＭＯＳトランジスタＮ１２がターンオンし、ノードＣのチャージがＮＭＯＳトランジスタＮ１２を通してグランド電位ＶＳＳに抜けるため、ノードＣの電位はある電位Ｖtn＋αより下降し始める。
【００９７】
そして、時刻ｔ11でノードＣの電位が閾値電圧Ｖtnを下回ると、ＮＭＯＳトランジスタＮ１３がターンオフし、ノードＤは電流Ｉ9で充電されるため、ノードＤの電位はある電位Ｖtn−αから上昇し始める。
【００９８】
そして、時刻ｔ12でノードＤの電位が閾値電圧Ｖtnを超えると、ＮＭＯＳトランジスタＮ１４がターンオンし、ノードＯＳＣのチャージがＮＭＯＳトランジスタＮ１４を通してグランド電位ＶＳＳに抜けるため、ノードＯＳＣの電位は閾値電圧Ｖtn＋αより下降し始める。
【００９９】
そして、時刻ｔ13でノードＯＳＣの電位が閾値電圧Ｖtnを下回ると、ＮＭＯＳトランジスタＮ１２がターンオフし、ノードＣは電流Ｉ8で充電されるため、ノードＣの電位はＶtn−αから上昇し始める。
【０１００】
さらに、時刻ｔ14でノードＣの電位が閾値電圧Ｖtnを超えると、ＮＭＯＳトランジスタＮ１３がターンオンし、ノードＤのチャージがＮＭＯＳトランジスタＮ１３を通してグランド電位ＶＳＳに抜けるため、ノードＤの電位はある電位Ｖtn＋αより下降し始める。
【０１０１】
そして、時刻ｔ15でノードＤの電位が閾値電圧Ｖtnを下回ると、ＮＭＯＳトランジスタＮ１４がターンオフし、ノードＯＳＣは電流Ｉ10で充電されるため、ノードＯＳＣの電位はＶtn−αから上昇し始め、時刻ｔ16で再び閾値電圧Ｖtnに達する。
【０１０２】
このように得られた発振パルス信号ＯＳＣを、参照電位（ＮＭＯＳトランジスタＮ１５をダイオード接続し、Ｖtn電位のドレインノードＥを得る）とコンパレータＣＰで比較することにより、ＤＶＤＤ電源−グランド電位ＶＳＳ間をフルスイングする周期ｔｂ5の出力クロック信号ＯＳＣＯＵＴを得ることができる。ここで、ＰＭＯＳトランジスタＰ１３とＮＭＯＳトランジスタＮ１５のトランジスタサイズは、ノードＥの電位が常に閾値電圧Ｖtnになるように調整されている。
【０１０３】
以上のように、リングオシレータ１７ａをＮＭＯＳトランジスタで構成することにより、ＣＭＯＳインバータでリングオシレータ１７を構成した実施の形態１に比較して回路規模を小さくすることができるとともに、実施の形態１と同様、温度が低下するほど、発振パルスの周期が長くなり、低温側でのリフレッシュ間隔ＴRFが長くなるので、低温側での無駄な電力消費を低減することができる。
【０１０４】
なお、実施の形態１および実施の形態２において、発振周期調整用として発振周期調整信号ＦＣＯＮ０，ＦＣＯＮ１を用いたが、この信号の本数およびこの信号を受けるトランジスタ数については、これら実施の形態に限定されるものではない。
【０１０５】
また、実施の形態１において、リングオシレータ１７は、ＣＭＯＳインバータ、その電流源となるＰＭＯＳトランジスタ、ＭＯＳトランジスタの回路構成組の３段で構成したが、リングオシレータ１７は奇数段で構成すればよく、実施の形態に限定されるものではない。
【０１０６】
また、実施の形態２において、リングオシレータ１７ａは、ＮＭＯＳトランジスタ、その電流源となるＰＭＯＳトランジスタの回路構成組の３段で構成したが、段数は奇数段であればよく、実施の形態に限定されるものではない。
【０１０７】
なお、ＢＧＲ回路制御信号ＢＧＲＯＮ、タイマー回路信号ＯＳＣＯＮ、発振周期調整信号ＦＣＯＮ０，ＦＣＯＮ１、セルフリフレッシュ制御信号ＳＥＬＦＥＮはハイアクティブとしたが、ローアクティブとして、極性を反転させた状態でＢＧＲ回路１２、タイマー回路１３，１８を構成しても構わない。
【０１０８】
また、本発明の実施の形態１と実施の形態２において、オペアンプＡＭＰの出力ノードＩＢＧＲを受けるＢＧＲ回路１２中のＮＭＯＳトランジスタＮ１とタイマー回路１３，１８中のＮＭＯＳトランジスタＮ５〜Ｎ７として、互いに異なる膜厚のトランジスタを用いた場合、膜厚の違いにより、トランジスタの特性が異なるため、タイマー回路の定電流を所望の温度特性に制御できなくなる。したがって、ＮＭＯＳトランジスタＮ１とＮＭＯＳトランジスタＮ５〜Ｎ７は同じ膜厚のトランジスタで構成する必要がある。これにより、タイマー回路の定電流を所望の温度特性に制御することができる。
【０１０９】
また、本発明の実施の形態１と実施の形態２において、ＢＧＲ回路１２およびタイマー回路１３，１８のトランジスタを全て薄膜化すれば、省面積化と低電圧化が可能になるメリットがある。
【０１１０】
また、本発明の実施の形態１と実施の形態２において、ＤＲＡＭのメモリセル領域と同じトリプルウェル構造内でＢＧＲ回路１２のダイオードＤ１，Ｄ２を形成すれば、ダイオードから基板へ注入される少数キャリアの拡散を防止できるので、メモリセルに蓄えられた電荷の消失等によるＤＲＡＭの誤動作を防止することができ、且つＤＲＡＭと同じ工程で作れる。
【０１１１】
また、本発明の実施の形態１と実施の形態２において、ＢＧＲ回路１２の抵抗の材料をＤＲＡＭのワード線と同じ材料で、同じ形成工程で形成すれば、工程の増加なく、ＤＲＡＭと同工程で形成することができる。
【０１１２】
また、タイマー回路の発振周波数を可変にするために、図８に示すタイマー回路２３のように、ＰＭＯＳトランジスタＰ６に並列にＰＭＯＳトランジスタＰ１４，Ｐ１５を設け、ＰＭＯＳトランジスタＰ１４，Ｐ１５に直列にそれぞれヒューズＦＵＳＥ１，ＦＵＳＥ２を設ける。そして、ＮＭＯＳトランジスタＮ８に並列にＮＭＯＳトランジスタＮ１６，Ｎ１７を設け、ＮＭＯＳトランジスタＮ１６，Ｎ１７に直列にそれぞれヒューズＦＵＳＥ３，ＦＵＳＥ４を設ける。
【０１１３】
これらのヒューズを任意に切断することにより、定電流Ｉ12の電流値を変化させることができる。この電流に従ってリングオシレータ１７に供給する電流Ｉ13〜Ｉ15も変化するので、リングオシレータ１７の発振周波数を可変にすることができる。
【０１１４】
なお、ＰＭＯＳトランジスタＰ６およびＮＭＯＳトランジスタＮ８に並列に接続されるトランジスタの数、ヒューズの数、ヒューズの形態は図示のものに限定されるものではない。また、タイマー回路２３については、実施の形態１のタイマー回路１３をもとに説明したが、実施の形態２においても同様に構成することができる。
【０１１５】
また、本発明の実施の形態１と実施の形態２において、ＢＧＲ回路で生成される定電圧源ＶＢＧＲを例えばＤＲＡＭの内部電源として利用することで、システムＬＳＩ内に別途ＤＲＡＭ用の内部電源回路を設ける必要がなくなるため、チップ面積の縮小化を図ることができる。
【０１１６】
また、本発明の実施の形態１と実施の形態２において、ＤＲＡＭは瞬間電流が大きく、ノイズを発生するので、ＢＧＲ回路はＤＲＡＭの外に配置し、ＤＲＡＭからのノイズの影響をなくし、ＢＧＲ回路の安定動作を実現する方法もある。
【０１１７】
【発明の効果】
以上のように本発明は、正の温度特性を持つ発振回路（タイマー回路）を構成することで、低温になるほど発振回路（タイマー回路）の出力クロックの発振周期を長くすることができ、その出力クロックを用いてリフレッシュするときの低温側での消費電力の無駄を低減することができ、かつ電源電圧依存性のない定電圧発生回路を使用することで電源変動による出力クロックの発振周波数の変動を低減することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１および実施の形態２における半導体装置であるシステムＬＳＩの構成を示すブロック図
【図２】本発明の実施の形態１における半導体装置のＢＧＲ回路とタイマー回路の構成を示す回路図
【図３】本発明の実施の形態１における半導体装置のタイマー回路の内部波形および出力波形を表す図
【図４】本発明の実施の形態１および実施の形態２における半導体装置のリフレッシュ間隔とデータ保持時間の関係図
【図５】本発明の実施の形態１および実施の形態２における半導体装置の動作を示すタイミングチャート
【図６】本発明の実施の形態２における半導体装置のＢＧＲ回路とタイマー回路の構成を示す回路図
【図７】本発明の実施の形態２における半導体装置のタイマー回路の内部波形および出力波形を表す図
【図８】本発明の実施の形態１および実施の形態２の変形の形態における半導体装置のＢＧＲ回路とタイマー回路の構成を示す回路図
【図９】従来の半導体装置のタイマー回路とセルフリフレッシュ制御回路の構成を示すブロック図
【図１０】従来の半導体装置の動作を示すタイミングチャート
【図１１】従来の半導体装置のリフレッシュ間隔とデータ保持時間の関係図
【符号の説明】
１１……ロジック回路
１２……ＢＧＲ回路（バンドギャップリファレンス回路）
１３，１８，２３……タイマー回路
１４……ＤＲＡＭ混載コア
１５……セルフリフレッシュ制御回路
１６……電源回路
１７，１７ａ……リングオシレータ
１００……システムＬＳＩ
ＡＭＰ……オペアンプ
ＢＦ１，ＢＦ２……バッファ
ＣＰ……コンパレータ
Ｄ１，Ｄ２……ダイオード
ＦＵＳＥ１〜ＦＵＳＥ４……ヒューズ
ＩＶ１〜ＩＶ８……ＣＭＯＳインバータ
Ｎ１〜Ｎ１７……ＮＭＯＳトランジスタ
Ｐ０〜Ｐ２，Ｐ４〜Ｐ１５……ＰＭＯＳトランジスタ
Ｒ１〜Ｒ３……抵抗
ＡＶＤＤ……アナログ回路用電源
ＤＶＤＤ……デジタル回路用電源
ＶＳＳ……グランド電位
ＢＧＲＯＮ ＢＧＲ回路制御信号
ＦＣＯＮ０，ＦＣＯＮ１ 発振周期調整信号
ＯＳＣＯＮ タイマー回路信号
ＯＳＣＯＵＴ 出力クロック信号
ＳＥＬＦＥＮ セルフリフレッシュ制御信号
Claims (20)
- 定電圧を発生する定電圧発生回路と、
前記定電圧発生回路に接続され、温度上昇に伴い電流量が増加する電流を使用する発振回路と、
前記定電圧発生回路による定電圧を電源回路の参照電圧とし、前記発振回路の出力クロックまたはその分周クロックに同期してリフレッシュを行うメモリとを備え、
前記定電圧発生回路は、
カレントミラー回路を構成する第１のトランジスタ及び第２のトランジスタと、
前記第１のトランジスタの電極の一方と接地間に接続される、第１の抵抗と第３の抵抗と第２のダイオードの直列回路及び第２の抵抗と第１のダイオードの直列回路と、
前記第２のトランジスタの電極の一方とゲートの接続点と接地間に接続される第３のトランジスタと、
前記第１の抵抗と前記第３の抵抗の接続点と前記第２の抵抗と前記第１のダイオードの接続点の電位差に応じた電圧を生成して、前記第３のトランジスタの制御電極に与えて、前記第１のダイオードの閾値電圧と前記第２のダイオードの閾値電圧の差分電圧に比例した電流を発生するとともに、前記電位差を無くすように制御するオペアンプとからなり、
前記第１のトランジスタの電極の一方から前記電源回路に与えられる定電圧を得るとともに、
前記第３のトランジスタの制御電極に与えられる電圧によって、前記発振回路に流れる動作電流を制御する
ことを特徴とする半導体装置。 - 前記定電圧発生回路は、第１導電型の第１のトランジスタの第１端子が電源端子に接続され、第１導電型の第２のトランジスタの第１端子が前記電源端子に接続され、前記第１導電型の第１のトランジスタの第２端子が第１の抵抗の一端および第２の抵抗の一端に接続され、前記第１導電型の第１のトランジスタの制御端子と前記第１導電型の第２のトランジスタの制御端子と前記第１導電型の第２のトランジスタの第２端子とが互いに接続され、前記第１の抵抗のもう一端が第３の抵抗の一端およびオペアンプの第１入力端子が接続され、前記第２の抵抗のもう一端が前記オペアンプの第２入力端子および第１のダイオードのアノード端子に接続され、前記第１のダイオードのカソード端子がグランド電位に接続され、前記第３の抵抗のもう一端が第２のダイオードのアノード端子に接続され、前記第２のダイオードのカソード端子がグランド電位に接続され、前記第１導電型の第２のトランジスタの第２端子と第２導電型の第３のトランジスタの第１端子とが接続され、前記第２導電型の第３のトランジスタの制御端子が前記オペアンプの出力端子に接続され、前記第２導電型の第３のトランジスタの第２端子がグランド電位に接続される構成を有し、第１のダイオードの閾値電圧と第２のダイオードの閾値電圧の差分電圧に比例した電流を発生することを特徴とする請求項１に記載の半導体装置。
- 前記発振回路は、奇数個のインバータが直列に接続されたリングオシレータで構成されている請求項１に記載の半導体装置。
- 前記発振回路は、２ｎ−１個の第２導電型のトランジスタで構成されたリングオシレータである請求項１に記載の半導体装置。
- 前記発振回路は、第２導電型の２ｎ−１個のトランジスタからなり、１番目から２ｎ−２番目までの複数のトランジスタの第１端子はそれぞれ１つ番号が大きいトランジスタの制御端子に接続され、２ｎ−１番目のトランジスタの第１端子は１番目のトランジスタの制御端子に接続され、すべてのトランジスタの第２端子はグランド電位に接続されるリングオシレータで構成されている請求項１に記載の半導体装置。
- 前記発振回路は、入力端子により発振を停止する機能を備えている請求項１から請求項５までのいずれかに記載の半導体装置。
- 前記発振回路は、入力端子により周波数を可変可能に構成されている請求項１から請求項６までのいずれかに記載の半導体装置。
- 前記発振回路と前記定電圧発生回路の電源は別電源である請求項１から 請求項７までのいずれかに記載の半導体装置。
- 前記定電圧発生回路は、入力端子により動作を停止できるように構成されている請求項１から請求項８までのいずれかに記載の半導体装置。
- 前記定電圧発生回路の定電圧を記憶装置の内部回路の参照電位として用いることを特徴とする請求項１から請求項９までのいずれかに記載の半導体装置。
- 複数の絶縁膜厚のトランジスタを有するシステムＬＳＩにおいて、前記オペアンプの出力端子に接続される前記定電圧発生回路の前記第２導電型の第３のトランジスタと、この第３のトランジスタに接続の前記発振回路のトランジスタにはともに同じ絶縁膜厚のトランジスタを使用していることを特徴とする請求項２から請求項１０までのいずれかに記載の半導体装置。
- 複数の絶縁膜厚のトランジスタを有するシステムＬＳＩにおいて、前記オペアンプの出力端子に接続される前記定電圧発生回路の前記第２導電型の第３のトランジスタと、この第３のトランジスタに接続の前記発振回路のトランジスタにはともに厚い絶縁膜のトランジスタを使用しており、前記定電圧発生回路と前記発振回路を構成するその他のトランジスタには薄い絶縁膜厚のトランジスタを使用していることを特徴とする請求項２から請求項１０までのいずれかに記載の半導体装置。
- 複数の絶縁膜厚のトランジスタを有するシステムＬＳＩにおいて、前記定電圧発生回路および前記発振回路がともに薄い絶縁膜厚のトランジスタを使用していることを特徴とする請求項２から請求項１０までのいずれかに記載の半導体装置。
- 前記定電圧発生回路のダイオードは、ＤＲＡＭのメモリセル領域のウェル構造と同じ構造の内部に構成されていることを特徴とする請求項１から請求項１３までのいずれかに記載の半導体装置。
- 前記定電圧発生回路の抵抗は、ＤＲＡＭのワード線と同じ配線で形成されていることを特徴とする請求項１から請求項１４までのいずれかに記載の半導体装置。
- 前記定電圧発生回路の抵抗は、ＤＲＡＭのワード線形成工程と同じ工程で形成されていることを特徴とする請求項１から請求項１５までのいずれかに記載の半導体装置。
- 前記発振回路は、サイズの異なるカレントミラートランジスタを備え、電流値を変えることにより発振周波数を可変可能に構成されていることを特徴とする請求項２から請求項１６までのいずれかに記載の半導体装置。
- 前記カレントミラートランジスタのサイズの切り替えにヒューズを用いていることを特徴とする請求項１７に記載の半導体装置。
- 前記定電圧発生回路の定電圧を他の回路の電圧源として用いることを特徴とする請求項１から請求項１８までのいずれかに記載の半導体装置。
- システムＬＳＩにおいて前記発振回路はＤＲＡＭコア内に配置され、前記定電圧発生回路は前記ＤＲＡＭコアの外に配置されていることを特徴とする請求項１から請求項１９までのいずれかに記載の半導体装置。
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