JP2020047349A - 記憶装置 - Google Patents
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Abstract
【課題】 抵抗変化記憶素子に対して適切な立ち下り/立ち上がり制御を行うことが可能な記憶装置を提供する。【解決手段】 実施形態に係る記憶装置は、抵抗変化記憶素子11と選択素子12とを含むメモリセル10と、ワード線20と、メモリセルの一端に接続されたビット線30と、演算増幅器40と、演算増幅器の出力端子に接続された第1の端子と、ビット線に接続された第2の端子と、第3の端子とを有する出力回路と、キャパシタ61と、充電回路部62と、放電回路部63とを含み、充電回路部の一端、放電回路部の一端及びキャパシタの一端が演算増幅器の反転入力端子に接続された充放電回路60とを備え、メモリセルへの書き込み電圧の少なくとも立ち下り時において、メモリセルの他端の電位は放電回路部の他端の電位及びキャパシタの他端の電位よりも高く設定される。【選択図】 図1
Description
本発明の実施形態は、記憶装置(半導体記憶装置)に関する。
半導体基板上にトランジスタと相変化メモリ(PCM)素子等の抵抗変化記憶素子とが集積化された記憶装置(半導体集積回路装置)が提案されている。抵抗変化記憶素子は、印加電圧の立ち下り速度(低立ち下り速度及び高立ち下り速度)に応じて低抵抗状態(Set)又は高抵抗状態(Reset)を設定することが可能である。
しかしながら、上述したような抵抗変化記憶素子を用いた記憶装置では、必ずしも適切な立ち下り/立ち上がり制御が行われているとは言えなかった。
抵抗変化記憶素子に対して適切な立ち下り/立ち上がり制御を行うことが可能な記憶装置を提供する。
実施形態に係る記憶装置は、両端子間に印加される電圧の立ち下り速度に応じて低抵抗状態又は高抵抗状態を設定することが可能な抵抗変化記憶素子と、前記抵抗変化記憶素子に直列に接続された選択素子と、を含むメモリセルと、前記メモリセルを選択するための信号が供給されるワード線と、前記メモリセルの一端に接続されたビット線と、前記ビット線に接続された非反転入力端子と、反転入力端子と、出力端子とを有する演算増幅器と、前記演算増幅器の出力端子に接続された第1の端子と、前記ビット線に接続された第2の端子と、所定の電位が与えられる第3の端子とを有する出力回路と、キャパシタと、前記キャパシタを充電する充電回路部と、前記キャパシタを放電する放電回路部とを含み、前記充電回路部の一端、前記放電回路部の一端及び前記キャパシタの一端が前記演算増幅器の反転入力端子に接続された充放電回路と、を備えた記憶装置であって、前記メモリセルへの書き込み電圧の少なくとも立ち下り時において、前記メモリセルの他端の電位は前記放電回路部の他端の電位及び前記キャパシタの他端の電位よりも高く設定される。
以下、図面を参照して実施形態を説明する。
(実施形態1)
図1は、本実施形態に係る記憶装置(半導体集積回路装置)の第1の構成例を示した回路図である。
図1は、本実施形態に係る記憶装置(半導体集積回路装置)の第1の構成例を示した回路図である。
図1に示した記憶装置は、メモリセル10、ワード線20、ビット線30、演算増幅器40、出力回路50及び充放電回路60を含んでいる。
メモリセル10は、抵抗変化記憶素子11と、抵抗変化記憶素子11に直列に接続された選択素子12とを含んでいる。
抵抗変化記憶素子11は、印加電圧の立ち下り速度に応じて低抵抗状態(Set)又は高抵抗状態(Reset)が設定される。図2は、抵抗変化記憶素子11の抵抗状態を設定するときの印加電圧を示した図である。図2(a)は高抵抗状態(Reset)を設定する場合の印加電圧波形であり、図2(b)は低抵抗状態(Set)を設定する場合の印加電圧波形である。図2に示すように、低抵抗状態(Set)を設定する場合の印加電圧の立ち下り速度は、高抵抗状態(Reset)を設定する場合の印加電圧の立ち下り速度よりも遅い。抵抗変化記憶素子11には、PCM(phase change memory)素子、iPCM(interfacial phase change memory)素子、ReRAM(resistive RAM)素子、或いはCBRAM(conduction bridge RAM)素子等を用いることができる。
選択素子12は、抵抗変化記憶素子11を選択するものである。すなわち、選択素子12によって選択された抵抗変化記憶素子11に対して書き込み及び読み出しを行うことができる。本構成例では、選択素子12として3端子スイッチ素子であるMOSトランジスタ(NMOSトランジスタ)を用いている。
メモリセル10には、ワード線20及びビット線30が接続されている。具体的には、ワード線20とビット線30との交差点にメモリセル10が設けられている。ワード線20には、メモリセル10を選択するための信号VWLが供給される。すなわち、選択されたワード線20からMOSトランジスタ(選択素子12)のゲート(制御端子)に選択信号を印加することで、MOSトランジスタがオン状態となる。MOSトランジスタ(選択素子12)には抵抗変化記憶素子11が直列に接続されているため、MOSトランジスタのソースの電位VSLとビット線30の電位VBLとの間に所定の電位差を与えることで、抵抗変化記憶素子11に対して書き込み或いは読み出しを行うことができる。
演算増幅器40は、非反転入力端子、反転入力端子及び出力端子を有している。非反転入力端子には、ビット線30が接続されており、電位VBLが印加される。反転入力端子には、後述する充放電回路60が接続されており、参照電位VREFBLが印加される。
演算増幅器40の出力には、出力回路としてMOSトランジスタ(PMOSトランジスタ)50が接続され、ゲート(第1の端子)には演算増幅器40の出力端子が接続され、ドレイン(第2の端子)にはビット線30が接続され、ソース(第3の端子)には所定の電位が与えられている。
演算増幅器40の反転入力端子には、充放電回路60が接続されている。充放電回路60は、キャパシタ61と、キャパシタ61を充電する充電回路部62と、キャパシタ61を放電する放電回路部63とを含み、キャパシタ61の一端、充電回路部62の一端及び放電回路部63の一端が演算増幅器40の反転入力端子に接続されている。
充電回路部62はPMOSトランジスタによって構成されており、このPMOSトランジスタのゲートにはプリチャージ信号VPrchが供給される。プリチャージ信号VPrchによってPMOSトランジスタ62をオン状態にすることで、キャパシタ61を充電することができる。
放電回路部63は、NMOSトランジスタ63a及びNMOSトランジスタ63bによって構成されている。NMOSトランジスタ63aのゲートにはクエンチ信号VQuenchが供給され、NMOSトランジスタ63bのゲートにはバイアス信号VBiasが供給される。クエンチ信号VQuench及びバイアス信号VBiasによってNMOSトランジスタ63a及びNMOSトランジスタ63bをオン状態にすることで、キャパシタ61を放電することができる。
本実施形態では、メモリセル10の低電位側の電位VSLが、放電回路部63の低電位側の電位(NMOSトランジスタ63bのソースの電位)VS1及びキャパシタ61の低電位側の電位VS2よりも高く設定されている。言い換えると、電位VS1及び電位VS2が電位VSLよりも低く設定されている。電位VS1と電位VS2とは同じ電位であってもよい。このように電位を設定することにより、抵抗変化記憶素子11に対して書き込みを行う際に、抵抗変化記憶素子11への印加電圧の立ち下りを適切に制御することが可能となる。以下、説明を加える。
図3は、各部の電位関係について示した図である。図3の例では、放電回路部63の低電位側の電位VS1及びキャパシタ61の低電位側の電位VS2をゼロとしている。上述したように、本実施形態では、メモリセル10の低電位側の電位VSLは、電位VS1及び電位VS2よりも高く設定されている。そのため、ビット線電位VBLの立ち下りの最後の部分(テール部分)を急峻にすることができる。仮に、電位VSLが電位VS1及び電位VS2と等しいとすると、演算増幅器40の反転入力端子に印加される参照電位VREFBLが電位VSL近傍で飽和してしまうため、ビット線電位VBLの立ち下りのテール部分が緩やかになってしまう。本実施形態では、参照電位VREFBLを電位VSLよりも低くすることができるため、ビット線電位VBLの立ち下りのテール部分を急峻にすることができる。
上述したように、本実施形態では、ビット線電位VBLのテール部分を急峻にすることができるため、抵抗変化記憶素子11に対して書き込みを行う際に、抵抗変化記憶素子11への印加電圧の立ち下りを適切に制御することが可能となる。
図4は、本実施形態に係る記憶装置の第2の構成例を示した回路図である。なお、基本的な事項は第1の構成例と同様であるため、第1の構成例で説明した事項の説明は省略する。
上述した第1の構成例ではメモリセル10内の選択素子12として3端子スイッチ素子を用いたが、本構成例では選択素子13として2端子スイッチ素子を用いている。選択素子13として2端子スイッチ素子を用いた場合には、ワード線20はメモリセル10の低電位側に接続される。
2端子スイッチ素子13としては、ダイオード或いはカルコゲン元素等の抵抗変化記憶素子に含有される元素と同一の元素を含有した2端子スイッチ素子を用いることができる。
上記2端子スイッチ素子では、2端子間に印加される電圧が閾電圧又はビルトインポテンシャルよりも小さい場合には、2端子スイッチ素子は高抵抗状態(例えば、電気的に非導通状態)である。2端子間に印加される電圧が閾電圧又はビルトインポテンシャルよりも大きい場合には、2端子スイッチ素子は低抵抗状態(例えば、電気的に導通状態)である。2端子スイッチ素子は、双方向において、上述した機能を有していてもよい。上述したスイッチ素子は、Te、Se及びSからなる群から選択された少なくとも1つのカルコゲン元素を含む。或いは、これらのカルコゲン元素を含有する化合物であるカルコゲナイドを含んでいてもよい。また、上述したスイッチ素子は、B、Al、Ga、In、C、Si、Ge、Sn、As、P及びSbからなる群から選択された少なくとも1つの元素を含んでいてもよい。また、上述したスイッチ素子が抵抗変化記憶素子に含有される元素と同一の元素を含有する場合には、製造が容易になるため、好ましい。
選択素子13として2端子スイッチ素子を用いた場合には、選択されたメモリセル10に接続されたワード線20と選択されたメモリセル10に接続されたビット線30との間に所定の電位差を与えることで、選択されたメモリセル10に対して書き込み及び読み出しを行うことができる。
本構成例でも、上述した第1の構成例と同様に、メモリセル10の低電位側の電位VSLが、放電回路部63の低電位側の電位VS1及びキャパシタ61の低電位側の電位VS2よりも高く設定されている。すなわち、図3に示したような各部の電位関係を有している。したがって、上述した第1の構成例と同様に、ビット線電位VBLの立ち下りの最後の部分(テール部分)を急峻にすることができ、抵抗変化記憶素子11に対して書き込みを行う際に、抵抗変化記憶素子11への印加電圧の立ち下りを適切に制御することが可能となる。
(実施形態2)
次に、第2の実施形態について説明する。なお、基本的な事項は第1の実施形態と同様であるため、第1の実施形態で説明した事項の説明は省略する。
次に、第2の実施形態について説明する。なお、基本的な事項は第1の実施形態と同様であるため、第1の実施形態で説明した事項の説明は省略する。
図5は、本実施形態に係る記憶装置(半導体集積回路装置)の第1の構成例を示した回路図である。
図5に示した記憶装置は、メモリセル10、ワード線20、ビット線30、演算増幅器40、出力回路50、充放電回路60、ブリーダー回路70及びキャパシタ80を含んでいる。
第1の実施形態と同様、メモリセル10は、抵抗変化記憶素子11と、抵抗変化記憶素子11に直列に接続された選択素子12とを含んでいる。抵抗変化記憶素子11及び選択素子12の基本的な構成及び機能は、第1の実施形態の第1の構成例で述べた抵抗変化記憶素子11及び選択素子12と同様である。ただし、本構成例では、選択素子12としてPMOSトランジスタを用いている。
メモリセル10には、ワード線20及びビット線30が接続されている。ワード線20及びビット線30の基本的な構成及び機能は、第1の実施形態の第1の構成例で述べたワード線20及びビット線30と同様である。
演算増幅器40は、非反転入力端子、反転入力端子及び出力端子を有している。非反転入力端子にはビット線30が接続されており、電位VBLが入力される。反転入力端子には後述する充放電回路60が接続されており、参照電位VREFBLが入力される。
演算増幅器40の出力には、出力回路としてMOSトランジスタ(NMOSトランジスタ)50が接続され、ゲート(第1の端子)には演算増幅器40の出力端子が接続され、ドレイン(第2の端子)にはビット線30が接続され、ソース(第3の端子)には電圧VSLが与えられる。
演算増幅器40の反転入力端子には、充放電回路60が接続されている。充放電回路60は、キャパシタ61と、キャパシタ61を充電する充電回路部62と、キャパシタ61を放電する放電回路部63とを含み、キャパシタ61の一端、充電回路部62の一端及び放電回路部63の一端が演算増幅器40の反転入力端子に接続されている。
充電回路部62はPMOSトランジスタによって構成されており、このPMOSトランジスタのゲートにはバイアス電圧信号VPBiasが供給される。バイアス電圧信号VPBiasによってPMOSトランジスタ62をオン状態にすることで、キャパシタ61を充電することができる。
放電回路部63は、NMOSトランジスタ63によって構成されている。NMOSトランジスタ63のゲートにはリセット信号VRESETが供給される。リセット信号VRESETによってNMOSトランジスタ63をオン状態にすることで、キャパシタ61を放電することができる。
本実施形態では、ビット線30にブリーダー回路70が接続されている。ブリーダー回路70は、PMOSトランジスタによって構成されている。PMOSトランジスタのゲートにはブリーダーゲート信号VBLEEDERGATEが供給され、PMOSトランジスタのソースにはブリーダー電位VBLEEDERが供給されている。ブリーダーゲート信号VBLEEDERGATEを、PMOSトランジスタ70が弱くオンする電位にすることで、ブリーダー回路70を介して或る一定の電流が流れる。
本実施形態では、出力回路50の低電位側の電位VSLが、放電回路部63の低電位側の電位(NMOSトランジスタ63のソースの電位)VS1及びキャパシタ61の低電位側の電位VS2よりも高く設定されている。言い換えると、電位VS1及び電位VS2が電位VSLよりも低く設定されている。電位VS1と電位VS2とは同じ電位であってもよい。このように電位を設定することにより、抵抗変化記憶素子11に対して書き込みを行う際に、抵抗変化記憶素子11の両端間に印加される電圧の立ち下り(すなわち、メモリセル10に接続されたビット線30への書き込み電圧の立ち上がり)を適切に制御することが可能となる。以下、説明を加える。
図6は、各部の電位関係について示した図である。図6の例では、放電回路部63の低電位側の電位VS1及びキャパシタ61の低電位側の電位VS2をゼロとしている。上述したように、本実施形態では、出力回路50の低電位側の電位VSLは、電位VS1及び電位VS2よりも高く設定されている。そのため、ビット線電位VBLの立ち上がりの最初の部分を急峻にすることができる。仮に、電位VSLが電位VS1及び電位VS2と等しいとすると、演算増幅器40の反転入力端子に印加される参照電位VREFBLの立ち上がり開始時に、参照電位VREFBLが電位VSLと等しくなっているため、ビット線電位VBLの立ち上がりの最初の部分が緩やかになってしまう。本実施形態では、参照電位VREFBLを電位VSLよりも低くすることができるため、ビット線電位VBLの立ち上がりの最初の部分を急峻にすることができる。
上述したように、本実施形態では、ビット線電位VBLの立ち上がりの最初の部分を急峻にすることができるため、抵抗変化記憶素子11に対して書き込みを行う際に、抵抗変化記憶素子11の両端間に印加される電圧の立ち下り(メモリセル10に接続されたビット線30への書き込み電圧の立ち上がり)を適切に制御することが可能となる。
また、本実施形態では、PMOSトランジスタ62のソース(充電回路部62の高電位側の端子)の電位VDDREFは、PMOSトランジスタ12のソース(選択素子12の高電位側の端子)の電位VDDよりも高い。すなわち、
VDDREF>VDD
である。また、PMOSトランジスタ62のソース(充電回路部62の高電位側の端子)の電位VDDREFは、PMOSトランジスタ70のソース(ブリーダー回路70の高電位側の端子)の電位VBLEEDERよりも高い。すなわち、
VDDREF>VBLEEDER
である。このように電位関係を設定することで、抵抗変化素子11に対して書き込みを行う際に、ビット線電位VBLの立ち上がりの最後の部分(テール部分)を急峻にすることができる。そのため、抵抗変化素子11の両端子間に印加される電圧の立ち下りを適切に制御することが可能となる。
VDDREF>VDD
である。また、PMOSトランジスタ62のソース(充電回路部62の高電位側の端子)の電位VDDREFは、PMOSトランジスタ70のソース(ブリーダー回路70の高電位側の端子)の電位VBLEEDERよりも高い。すなわち、
VDDREF>VBLEEDER
である。このように電位関係を設定することで、抵抗変化素子11に対して書き込みを行う際に、ビット線電位VBLの立ち上がりの最後の部分(テール部分)を急峻にすることができる。そのため、抵抗変化素子11の両端子間に印加される電圧の立ち下りを適切に制御することが可能となる。
また、本実施形態では、図6に示すように、ブリーダー回路(MOSトランジスタ)70がオン状態になるタイミングと、充電回路部62によってキャパシタ61の充電が開始されるタイミングとが、互いに対応(同期)している。すなわち、本実施形態では、キャパシタ61の充電が開始されるまでブリーダー回路70をオフ状態にしておく。このような構成を採用することで、消費電力を低減することが可能である。
図7は、本実施形態に係る記憶装置の第2の構成例を示した回路図である。なお、基本的な事項は第1の構成例と同様であるため、第1の構成例で説明した事項の説明は省略する。
上述した第1の構成例ではメモリセル10内の選択素子12として3端子スイッチ素子を用いたが、本構成例では選択素子13として2端子スイッチ素子を用いている。選択素子13として2端子スイッチ素子を用いた場合には、ワード線20はメモリセル10の高電位側に接続される。
2端子スイッチ素子13としては、第1の実施形態で述べた2端子スイッチ素子13と同様に、ダイオード或いはカルコゲン元素等の抵抗変化記憶素子に含有される元素と同一の元素を含有した2端子スイッチ素子を用いることができる。
選択素子13として2端子スイッチ素子を用いた場合には、選択されたメモリセル10に接続されたワード線20と選択されたメモリセル10に接続されたビット線30との間に所定の電位差を与えることで、選択されたメモリセル10に対して書き込み及び読み出しを行うことができる。
本構成例でも、上述した第1の構成例と同様に、出力回路50の低電位側の電位VSLが、放電回路部63の低電位側の電位VS1及びキャパシタ61の低電位側の電位VS2よりも高く設定されている。したがって、上述した第1の構成例と同様に、ビット線電位VBLの立ち上がりの最初の部分を急峻にすることができ、抵抗変化記憶素子11に対して書き込みを行う際に、抵抗変化記憶素子11の両端間に印加される電圧の立ち下り(メモリセル10に接続されたビット線30への書き込み電圧の立ち上がり)を適切に制御することが可能となる。
また、上述した第1の構成例と同様に、ブリーダー回路(MOSトランジスタ)70がオン状態になるタイミングと、充電回路部62によってキャパシタ61の充電が開始されるタイミングとが、互いに対応(同期)しているため、消費電力を低減することが可能である。
(実施形態3)
次に、第3の実施形態について説明する。なお、基本的な事項は第1及び第2の実施形態と同様であるため、第1及び第2の実施形態で説明した事項の説明は省略する。
次に、第3の実施形態について説明する。なお、基本的な事項は第1及び第2の実施形態と同様であるため、第1及び第2の実施形態で説明した事項の説明は省略する。
本実施形態は、主として、第1及び第2の実施形態で説明した演算増幅器40に関するものである。
図8は、本実施形態に係る演算増幅器40の第1の構成例を示した回路図である。
本構成例の演算増幅器40は、PMOSトランジスタ(第1のトランジスタ)41Pと、PMOSトランジスタ(第2のトランジスタ)42Pと、PMOSトランジスタ(第3のトランジスタ)43Pと、NMOSトランジスタ(第4のトランジスタ)44Nと、NMOSトランジスタ(第5のトランジスタ)45Nと、PMOSトランジスタ(第6のトランジスタ)46Pと、PMOSトランジスタ(第7のトランジスタ)47Pと、を含んでいる。
PMOSトランジスタ41Pのソースと、PMOSトランジスタ42Pのソースと、PMOSトランジスタ43Pのドレインとは互いに接続されている。PMOSトランジスタ41Pのゲートは演算増幅器40の反転入力端子に対応し、PMOSトランジスタ42Pのゲートは演算増幅器40の非反転入力端子に対応し、PMOSトランジスタ41Pのドレインは演算増幅器40の出力端子に対応する。すなわち、PMOSトランジスタ41Pのゲートには参照電圧VREFBLが入力し、PMOSトランジスタ42Pのゲートにはビット線電圧VBLが入力し、PMOSトランジスタ41Pのドレインからは演算増幅器40の出力信号OPが出力される。PMOSトランジスタ46Pのゲート及びPMOSトランジスタ47Pのゲートには、電位VPBIASが与えられている。
従来は、演算増幅器40に一定の電流を流すために、PMOSトランジスタ43Pのゲートには、PMOSトランジスタ43Pを弱くオンさせるための一定電位VCMPが入力されるが、本実施形態では、PMOSトランジスタ43Pのゲートには、PMOSトランジスタ41Pのゲートに入力する信号の変動に応じた信号が入力される。具体的には、PMOSトランジスタ41Pのゲート信号VREFBLの電圧が減少すると、PMOSトランジスタ43Pのゲート信号VCMPの電圧も減少し、PMOSトランジスタ41Pのゲート信号VREFBLの電圧が増加すると、PMOSトランジスタ43Pのゲート信号VCMPの電圧も増加する。本構成例では、PMOSトランジスタ41Pのゲート信号VREFBLとPMOSトランジスタ43Pのゲート信号VCMPとを共通にしている。すなわち、本実施形態では、「VREFBL=VCMP」である。
NMOSトランジスタ44Nのドレインは、PMOSトランジスタ41Pのドレイン及びPMOSトランジスタ46Pのドレインに接続されている。NMOSトランジスタ45Nのドレインは、PMOSトランジスタ42Pのドレイン、NMOSトランジスタ44Nのゲート、NMOSトランジスタ45Nのゲート及びPMOSトランジスタ47Pのドレインに接続されている。
PMOSトランジスタ43Pのソース、PMOSトランジスタ46Pのソース及びPMOSトランジスタ47Pのソースには、プラス側(高電位側)電源が接続されている。NMOSトランジスタ44Nのソース及びNMOSトランジスタ45Nのソースには、マイナス側(低電位側)電源が接続されている。
図8に示すような回路について回路シミュレーションを行ったところ、以下のシミュレーション結果が得られた。
参照電圧VREFBL及びビット線電圧VBLが低く、出力電圧OP電圧が高い場合には、PMOSトランジスタ43Pのゲート電圧VCMPは低い方が良好な回路特性が得られることがわかった。また、参照電圧VREFBL及びビット線電圧VBLが高く、出力電圧OP電圧が低い場合には、PMOSトランジスタ43Pのゲート電圧VCMPは高い方が良好な回路特性が得られることがわかった。
また、PMOSトランジスタ41P、42P、46P及び47Pの閾電圧の絶対値を、他のMOSトランジスタ(例えば、充電回路部62内のMOSトランジスタ及び放電回路部63内のMOSトランジスタ)の閾電圧の絶対値よりも0.1〜0.2Vの範囲で高くした場合には、良好な回路特性が得られることがわかった。
また、出力回路50のMOSトランジスタの閾電圧の絶対値を、他のMOSトランジスタ(例えば、充電回路部62内のMOSトランジスタ及び放電回路部63内のMOSトランジスタ)の閾電圧の絶対値よりも0.1〜0.2Vの範囲で低くした場合には、良好な回路特性が得られることがわかった。
したがって、上述したように、PMOSトランジスタ41Pのゲート信号VREFBLの電圧が減少するとPMOSトランジスタ43Pのゲート信号VCMPの電圧も減少し、PMOSトランジスタ41Pのゲート信号VREFBLの電圧が増加するとPMOSトランジスタ43Pのゲート信号VCMPの電圧も増加するように、回路動作を制御することが好ましい。特に、「VREFBL=VCMP」であることが好ましい。
図9は、本実施形態に係る演算増幅器40の第2の構成例を示した回路図である。なお、基本的な事項は第1の構成例と同様であるため、第1の構成例で説明した事項の説明は省略する。
本構成例では、図8の第1の構成例で設けられていたPMOSトランジスタ46P及びPMOSトランジスタ47Pが省略されている。その他の基本的な構成は第1の構成例と同様であり、基本的な動作も第1の構成例と同様である。
本構成例でも、第1の構成例と同様の制御を行うことにより、第1の構成例と同様に良好な回路特性を得ることができる。
図10は、本実施形態に係る演算増幅器40の第3の構成例を示した回路図である。なお、基本的な事項は第1の構成例と同様であるため、第1の構成例で説明した事項の説明は省略する。
本構成例は、第1の構成例の各MOSトランジスタの導電型を逆の導電型に変えたものである。すなわち、本構成例では、第1の構成例のPMOSトランジスタ41P、PMOSトランジスタ42P、PMOSトランジスタ43P、NMOSトランジスタ44N、NMOSトランジスタ45N、PMOSトランジスタ46P及びPMOSトランジスタ47Pを、それぞれ、NMOSトランジスタ41N、NMOSトランジスタ42N、NMOSトランジスタ43N、PMOSトランジスタ44P、PMOSトランジスタ45P、NMOSトランジスタ46N及びNMOSトランジスタ47Nに置き換えている。また、NMOSトランジスタ46Nのゲート及びNMOSトランジスタ47Nのゲートには、電位VNBIASが与えられている。その他の基本的な構成は第1の構成例と同様であり、基本的な動作も第1の構成例と同様である。
本構成例でも、第1の構成例と同様の制御を行うことにより、第1の構成例と同様に良好な回路特性を得ることができる。
図11は、本実施形態に係る演算増幅器40の第4の構成例を示した回路図である。なお、基本的な事項は第1、第2及び第3の構成例と同様であるため、第1、第2及び第3の構成例で説明した事項の説明は省略する。
本構成例では、図10の第3の構成例で設けられていたNMOSトランジスタ46N及びNMOSトランジスタ47Nが省略されている。その他の基本的な構成は第3の構成例と同様であり、基本的な動作も第3の構成例と同様である。
本構成例でも、第1の構成例と同様の制御を行うことにより、第1の構成例と同様に良好な回路特性を得ることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
10…メモリセル 11…抵抗変化記憶素子 12、13…選択素子
20…ワード線 30…ビット線 40…演算増幅器
41P、41N…第1のトランジスタ
42P、42N…第2のトランジスタ
43P、43N…第3のトランジスタ
44P、44N…第4のトランジスタ
45P、45N…第5のトランジスタ
46P、46N…第6のトランジスタ
47P、47N…第7のトランジスタ
50…出力回路 60…充放電回路
61…キャパシタ 62…充電回路部 63…放電回路部
63a、63b…MOSトランジスタ
70…ブリーダー回路 80…キャパシタ
20…ワード線 30…ビット線 40…演算増幅器
41P、41N…第1のトランジスタ
42P、42N…第2のトランジスタ
43P、43N…第3のトランジスタ
44P、44N…第4のトランジスタ
45P、45N…第5のトランジスタ
46P、46N…第6のトランジスタ
47P、47N…第7のトランジスタ
50…出力回路 60…充放電回路
61…キャパシタ 62…充電回路部 63…放電回路部
63a、63b…MOSトランジスタ
70…ブリーダー回路 80…キャパシタ
Claims (15)
- 両端子間に印加される電圧の立ち下り速度に応じて低抵抗状態又は高抵抗状態を設定することが可能な抵抗変化記憶素子と、前記抵抗変化記憶素子に直列に接続された選択素子と、を含むメモリセルと、
前記メモリセルを選択するための信号が供給されるワード線と、
前記メモリセルの一端に接続されたビット線と、
前記ビット線に接続された非反転入力端子と、反転入力端子と、出力端子とを有する演算増幅器と、
前記演算増幅器の出力端子に接続された第1の端子と、前記ビット線に接続された第2の端子と、所定の電位が与えられる第3の端子とを有する出力回路と、
キャパシタと、前記キャパシタを充電する充電回路部と、前記キャパシタを放電する放電回路部とを含み、前記充電回路部の一端、前記放電回路部の一端及び前記キャパシタの一端が前記演算増幅器の反転入力端子に接続された充放電回路と、
を備えた記憶装置であって、
前記メモリセルへの書き込み電圧の少なくとも立ち下り時において、前記メモリセルの他端の電位は前記放電回路部の他端の電位及び前記キャパシタの他端の電位よりも高く設定される
ことを特徴とする記憶装置。 - 両端子間に印加される電圧の立ち下り速度に応じて低抵抗状態又は高抵抗状態を設定することが可能な抵抗変化記憶素子と、前記抵抗変化記憶素子に直列に接続された選択素子と、を含むメモリセルと、
前記メモリセルを選択するための信号が供給されるワード線と、
前記メモリセルの一端に接続されたビット線と、
前記ビット線に接続された非反転入力端子と、反転入力端子と、出力端子とを有する演算増幅器と、
前記演算増幅器の出力端子に接続された第1の端子と、前記ビット線に接続された第2の端子と、所定の電位が与えられる第3の端子とを有する出力回路と、
キャパシタと、前記キャパシタを充電する充電回路部と、前記キャパシタを放電する放電回路部とを含み、前記充電回路部の一端、前記放電回路部の一端及び前記キャパシタの一端が前記演算増幅器の反転入力端子に接続された充放電回路と、
を備えた記憶装置であって、
前記メモリセルに接続された前記ビット線への書き込み電圧の少なくとも立ち上がり時において、前記メモリセルの他端の電位は前記充電回路部の他端の電位よりも低く設定される
ことを特徴とする記憶装置。 - 両端子間に印加される電圧の立ち下り速度に応じて低抵抗状態又は高抵抗状態を設定することが可能な抵抗変化記憶素子と、前記抵抗変化記憶素子に直列に接続された選択素子と、を含むメモリセルと、
前記メモリセルを選択するための信号が供給されるワード線と、
前記メモリセルの一端に接続されたビット線と、
前記ビット線に接続された非反転入力端子と、反転入力端子と、出力端子とを有する演算増幅器と、
前記演算増幅器の出力端子に接続された第1の端子と、前記ビット線に接続された第2の端子と、所定の電位が与えられる第3の端子とを有する出力回路と、
キャパシタと、前記キャパシタを充電する充電回路部と、前記キャパシタを放電する放電回路部とを含み、前記充電回路部の一端、前記放電回路部の一端及び前記キャパシタの一端が前記演算増幅器の反転入力端子に接続された充放電回路と、
前記ビット線に一端が接続されたブリーダー回路と、
を備えた記憶装置であって、
前記メモリセルに接続された前記ビット線への書き込み電圧の少なくとも立ち上がり時において、前記ブリーダー回路の他端の電位は前記充電回路部の他端の電位よりも低く設定される
ことを特徴とする記憶装置。 - 両端子間に印加される電圧の立ち下り速度に応じて低抵抗状態又は高抵抗状態を設定することが可能な抵抗変化記憶素子と、前記抵抗変化記憶素子に直列に接続された選択素子と、を含むメモリセルと、
前記メモリセルを選択するための信号が供給されるワード線と、
前記メモリセルの一端に接続されたビット線と、
前記ビット線に接続された非反転入力端子と、反転入力端子と、出力端子とを有する演算増幅器と、
前記演算増幅器の出力端子に接続された第1の端子と、前記ビット線に接続された第2の端子と、所定の電位が与えられる第3の端子とを有する出力回路と、
キャパシタと、前記キャパシタを充電する充電回路部と、前記キャパシタを放電する放電回路部とを含み、前記充電回路部の一端、前記放電回路部の一端及び前記キャパシタの一端が前記演算増幅器の反転入力端子に接続された充放電回路と、
を備えた記憶装置であって、
前記メモリセルに接続された前記ビット線への書き込み電圧の少なくとも立ち上がり時において、前記出力回路の第3の端子の電位は前記キャパシタの他端の電位よりも高く設定される
ことを特徴とする記憶装置。 - 両端子間に印加される電圧の立ち下り速度に応じて低抵抗状態又は高抵抗状態を設定することが可能な抵抗変化記憶素子と、前記抵抗変化記憶素子に直列に接続された選択素子と、を含むメモリセルと、
前記メモリセルを選択するための信号が供給されるワード線と、
前記メモリセルの一端に接続されたビット線と、
前記ビット線に接続された非反転入力端子と、反転入力端子と、出力端子とを有する演算増幅器と、
前記演算増幅器の出力端子に接続された第1の端子と、前記ビット線に接続された第2の端子と、所定の電位が与えられる第3の端子とを有する出力回路と、
キャパシタと、前記キャパシタを充電する充電回路部と、前記キャパシタを放電する放電回路部とを含み、前記充電回路部の一端、前記放電回路部の一端及び前記キャパシタの一端が前記演算増幅器の反転入力端子に接続された充放電回路と、
前記ビット線に接続されたブリーダー回路と、
を備えた記憶装置であって、
前記ブリーダー回路がオン状態になるタイミングと前記充電回路部によって前記キャパシタの充電が開始されるタイミングとは互いに対応する
ことを特徴とする記憶装置。 - 前記選択素子は、3端子スイッチ素子を含み、
前記ワード線は、前記3端子スイッチ素子の制御端子に接続されている
ことを特徴とする請求項1乃至5のいずれか1項に記載の記憶装置。 - 前記選択素子は、2端子スイッチ素子を含み、
前記ワード線は、前記2端子スイッチ素子の2つの端子のうち、前記抵抗変化記憶素子が接続されていない方の端子に接続されている
ことを特徴とする請求項1乃至5のいずれか1項に記載の記憶装置。 - 前記放電回路部はトランジスタを含み、前記トランジスタのソースは前記放電回路部の他端に対応する
ことを特徴とする請求項1乃至5のいずれか1項に記載の記憶装置。 - 前記出力回路はトランジスタを含み、前記トランジスタのゲートは前記出力回路の第1の端子に対応し、前記トランジスタのドレインは前記出力回路の第2の端子に対応し、前記トランジスタのソースは前記出力回路の第3の端子に対応する
ことを特徴とする請求項1乃至5のいずれか1項に記載の記憶装置。 - 両端子間に印加される電圧の立ち下り速度に応じて低抵抗状態又は高抵抗状態を設定することが可能な抵抗変化記憶素子と、前記抵抗変化記憶素子に直列に接続された選択素子と、を含むメモリセルと、
前記メモリセルを選択するための信号が供給されるワード線と、
前記メモリセルの一端に接続されたビット線と、
前記ビット線に接続された非反転入力端子と、反転入力端子と、出力端子とを有する演算増幅器と、
前記演算増幅器の出力端子に接続された第1の端子と、前記ビット線に接続された第2の端子と、所定の電位が与えられる第3の端子とを有する出力回路と、
キャパシタと、前記キャパシタを充電する充電回路部と、前記キャパシタを放電する放電回路部とを含み、前記充電回路部の一端、前記放電回路部の一端及び前記キャパシタの一端が前記演算増幅器の反転入力端子に接続された充放電回路と、
を備えた記憶装置であって、
前記演算増幅器は、第1導電型の第1のトランジスタと、第1導電型の第2のトランジスタと、第1導電型の第3のトランジスタとを含み、
前記第1のトランジスタのソースと、前記第2のトランジスタのソースと、前記第3のトランジスタのドレインとは互いに接続され、
前記第1のトランジスタのゲートは前記演算増幅器の反転入力端子に対応し、前記第2のトランジスタのゲートは前記演算増幅器の非反転入力端子に対応し、前記第1のトランジスタのドレインは前記演算増幅器の出力端子に対応し、
前記第3のトランジスタのゲートには、前記第1のトランジスタのゲートに入力する信号の変動に応じた信号が入力される
ことを特徴とする記憶装置。 - 前記演算増幅器は、第2導電型の第4のトランジスタと、第2導電型の第5のトランジスタとをさらに含み、
前記第4のトランジスタのドレインは、前記第1のトランジスタのドレインに接続され、
前記第5のトランジスタのドレインは、前記第2のトランジスタのドレイン、前記第4のトランジスタのゲート及び前記第5のトランジスタのゲートに接続されている
ことを特徴とする請求項10に記載の記憶装置。 - 前記第3のトランジスタのゲートには、前記第1のトランジスタのゲートに入力する信号と共通の信号が入力される
ことを特徴とする請求項10に記載の記憶装置。 - 前記演算増幅器は、第1導電型の第6のトランジスタと、第1導電型の第7のトランジスタとをさらに含み、
前記第4のトランジスタのドレインは前記第6のトランジスタのドレインに接続され、前記第5のトランジスタのドレインは前記第7のトランジスタのドレインに接続され、
前記第6のトランジスタのゲート及び前記第7のトランジスタのゲートには、或る電位が与えられる
ことを特徴とする請求項11に記載の記憶装置。 - 前記第1、第2、第6及び第7のトランジスタの閾電圧の絶対値は、前記充電回路部内のトランジスタ及び前記放電回路部内のトランジスタの閾電圧の絶対値よりも0.1〜0.2Vの範囲で高い
ことを特徴とする請求項13に記載の記憶装置。 - 前記出力回路内のトランジスタの閾電圧の絶対値は、前記充電回路部内のトランジスタ及び前記放電回路部内のトランジスタの閾電圧の絶対値よりも0.1〜0.2Vの範囲で低い
ことを特徴とする請求項1乃至5のいずれか1項に記載の記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018175546A JP2020047349A (ja) | 2018-09-20 | 2018-09-20 | 記憶装置 |
US16/353,172 US10923189B2 (en) | 2018-09-20 | 2019-03-14 | Memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018175546A JP2020047349A (ja) | 2018-09-20 | 2018-09-20 | 記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2020047349A true JP2020047349A (ja) | 2020-03-26 |
Family
ID=69883311
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018175546A Pending JP2020047349A (ja) | 2018-09-20 | 2018-09-20 | 記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US10923189B2 (ja) |
JP (1) | JP2020047349A (ja) |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4211922B2 (ja) * | 2003-06-13 | 2009-01-21 | パナソニック株式会社 | 半導体装置 |
JP2006179048A (ja) * | 2004-12-21 | 2006-07-06 | Sanyo Electric Co Ltd | 半導体装置 |
TWI412124B (zh) * | 2008-12-31 | 2013-10-11 | Higgs Opl Capital Llc | 相變化記憶體 |
JP5337115B2 (ja) * | 2010-08-11 | 2013-11-06 | 株式会社東芝 | 半導体記憶装置 |
JP2012069217A (ja) * | 2010-09-24 | 2012-04-05 | Toshiba Corp | 不揮発性半導体記憶装置 |
US8861259B2 (en) * | 2010-10-29 | 2014-10-14 | Rambus Inc. | Resistance change memory cell circuits and methods |
EP3561813A1 (en) | 2011-03-11 | 2019-10-30 | Ovonyx Memory Technology, LLC | Devices and methods to program a memory cell |
US8861255B2 (en) * | 2012-05-15 | 2014-10-14 | Micron Technology, Inc. | Apparatuses including current compliance circuits and methods |
JP5839201B2 (ja) * | 2013-03-06 | 2016-01-06 | ソニー株式会社 | 半導体装置および情報読出方法 |
US9911492B2 (en) | 2014-01-17 | 2018-03-06 | International Business Machines Corporation | Writing multiple levels in a phase change memory using a write reference voltage that incrementally ramps over a write period |
WO2015195141A1 (en) * | 2014-06-20 | 2015-12-23 | Hewlett-Packard Development Company, L. P. | Memristive memory cell resistance switch monitoring |
JP6674616B2 (ja) | 2015-06-10 | 2020-04-01 | パナソニック株式会社 | 半導体装置、半導体装置の読み出し方法、及び半導体装置を搭載したicカード |
JP2019164874A (ja) | 2018-03-20 | 2019-09-26 | 東芝メモリ株式会社 | 記憶装置 |
-
2018
- 2018-09-20 JP JP2018175546A patent/JP2020047349A/ja active Pending
-
2019
- 2019-03-14 US US16/353,172 patent/US10923189B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US20200098426A1 (en) | 2020-03-26 |
US10923189B2 (en) | 2021-02-16 |
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