JP2019164875A - 半導体記憶装置 - Google Patents

Abstract

【課題】 抵抗変化記憶素子を用いた記憶装置において、適切な書き込み方法を提供する。【解決手段】 実施形態に係る半導体記憶装置は、高抵抗状態及び低抵抗状態を有する抵抗変化記憶素子１１と、抵抗変化記憶素子に直列に接続された選択素子１２とを含む直列接続と、直列接続の第１の端子に接続された第１の信号線ＳＬと、直列接続の第２の端子に接続された第２の信号線ＢＬと、抵抗変化記憶素子に高抵抗状態及び低抵抗状態を設定する書き込み制御回路２０とを備える。書き込み制御回路は、抵抗変化記憶素子に高抵抗状態及び低抵抗状態の一方を設定するときに、第１の信号線に、第１の立ち上がり時間幅で立ち上がり、その後に第１の所定時間幅で第１の所定電圧に維持され、その後に第１の立ち下がり時間幅で立ち下がる第１の電圧信号を印加する。【選択図】図１

Description

本発明の実施形態は、半導体記憶装置に関する。

半導体基板上にＭＯＳトランジスタと相変化記憶素子等の抵抗変化記憶素子とが集積化された記憶装置（半導体集積回路装置）が提案されている。相変化メモリなどの場合には、抵抗変化記憶素子は、不揮発性記憶素子であり、印加電圧の立ち下り速度に応じて書き込み状態（低抵抗状態及び高抵抗状態）を設定することが可能である。

しかしながら、上述した抵抗変化記憶素子を用いた記憶装置では、必ずしも適切な書き込み方法が得られているとは言えなかった。

K.-J. Lee et al., A 90 nm 1.8 V 512 Mb Diode-Switch PRAM With 266 MB/s Read Throughput, IEEE Journal of Solid-State Circuits, vol. 43, no. 1, pp. 150-162, 2008.

抵抗変化記憶素子を用いた記憶装置において、適切な書き込み方法を提供する。

実施形態に係る半導体記憶装置は、高抵抗状態及び高抵抗状態の抵抗値よりも低い抵抗値を有する低抵抗状態を有する抵抗変化記憶素子と、前記抵抗変化記憶素子に直列に接続された選択素子とを含む直列接続と、前記直列接続の第１の端子に接続された第１の信号線と、前記直列接続の第２の端子に接続された第２の信号線と、前記抵抗変化記憶素子に前記高抵抗状態及び前記低抵抗状態を設定する書き込み制御回路と、を備える。前記書き込み制御回路は、前記抵抗変化記憶素子に前記高抵抗状態及び前記低抵抗状態の一方を設定するときに、前記第１の信号線に、第１の立ち上がり時間幅で立ち上がり、その後に第１の所定時間幅で第１の所定電圧に維持され、その後に第１の立ち下がり時間幅で立ち下がる第１の電圧信号を印加し、前記抵抗変化記憶素子に前記高抵抗状態を設定するときには、前記第２の信号線に、第２の立ち下がり時間幅で立ち下がり、その後に第２の所定時間幅で第２の所定電圧に維持され、その後に第２の立ち上がり時間幅で立ち上がる第２の電圧信号を印加し、前記抵抗変化記憶素子に前記低抵抗状態を設定するときには、前記第２の信号線に、第３の立ち下がり時間幅で立ち下がり、その後に第３の所定時間幅で第３の所定電圧に維持され、その後に第３の立ち上がり時間幅で立ち上がる第３の電圧信号を印加し、前記第１の立ち下がり時間幅は、前記第２の立ち上がり時間幅及び前記第３の立ち上がり時間幅のいずれよりも長く、前記第３の所定時間幅は、前記第１の所定時間幅及び前記第２の所定時間幅のいずれよりも長い。

実施形態に係る記憶装置の構成を示した電気回路図である。 書き込み制御回路によって行われる第１の書き込み動作例を示したタイミング図である。 比較例の書き込み動作例を示したタイミング図である。 書き込み制御回路によって行われる第２の書き込み動作例を示したタイミング図である。 書き込み制御回路によって行われる第３の書き込み動作例を示したタイミング図である。 書き込み制御回路によって行われる第４の書き込み動作例を示したタイミング図である。

以下、図面を参照して実施形態を説明する。
図１は、実施形態に係る記憶装置（不揮発性記憶装置）の構成を示した電気回路図である。
図１に示すように、高抵抗状態及び高抵抗状態の抵抗値よりも低い抵抗値を有する低抵抗状態を有する抵抗変化記憶素子１１と、抵抗変化記憶素子１１に直列に接続された選択素子１２とを含む直列接続によって、メモリセル１０が構成されている。図１に示したセルアレイ領域では、複数のメモリセル１０がアレイ状に設けられている。

上述した直列接続（メモリセル１０）の一端（第１の端子）にはソース線（第１の信号線）ＳＬが接続され、上述した直列接続（メモリセル１０）の他端（第２の端子）にはビット線（第２の信号線）ＢＬが接続されている。
抵抗変化記憶素子１１は、抵抗状態（高抵抗状態及び低抵抗状態）に応じて２値データを記憶することができる。抵抗変化記憶素子１１は特に限定されるものではないが、本実施形態では抵抗変化記憶素子１１として相変化メモリ（ＰＣＭ）素子を用いる。選択素子１２は、例えば２端子間スイッチ素子であってもよい。２端子間に印加する電圧が閾値以下の場合、そのスイッチ素子は“高抵抗”状態、例えば電気的に非導通状態である。２端子間に印加する電圧が閾値以上の場合、そのスイッチ素子は“低抵抗”状態、例えば電気的に導通状態に変わる。スイッチ素子は、電圧がどちらの極性でもこの機能を有していてもよい。このスイッチ素子には、Ｔｅ、Ｓｅ及びＳからなる群より選択された少なくとも１種以上のカルコゲン元素を含む。または、上記カルコゲン元素を含む化合物であるカルコゲナイドを含んでいてもよい。このスイッチ素子は他にも、Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、Ａｓ、Ｐ及びＳｂからなる群より選択された少なくとも１種以上の元素を含んでいてもよい。選択素子１２は、その第１の端子がソース線（第１の信号線）ＳＬ側に接続され、その第２の端子がビット線（第２の信号線）ＢＬ側に接続されている。以下、選択素子１２として、第１の端子がアノード、第２の端子がカソードであるダイオードの場合を例に、実施形態を説明する。

抵抗変化記憶素子１１に抵抗状態を設定する（書き込みを行う）場合には、抵抗変化記憶素子１１に電圧パルスを印加する。高抵抗状態を設定する場合には、電圧パルスの立ち下がりを急峻にする。これにより、抵抗変化記憶素子１１は急冷され、その構成材料はアモルファス状態になる。低抵抗状態を設定する場合には、電圧パルスの立ち下がりを緩やかにする。これにより、抵抗変化記憶素子１１は徐冷され、その構成材料は結晶状態になる。

抵抗変化記憶素子１１への書き込み（抵抗状態の設定）は、書き込み制御回路２０によって行われる。書き込み制御回路２０は、ソース線ＳＬを駆動する書き込み制御回路２１と、ビット線ＢＬを駆動する書き込み制御回路２２とによって構成されている。
図２は、書き込み制御回路２０によって行われる第１の書き込み動作例について示したタイミング図である。

図２（ａ）は、書き込みが行われるメモリセル１０に接続されたソース線ＳＬに印加される電圧である。ｔ０の時点で電圧がＶｓｓからＶｐｐに立ち上がり、ｔ０からｔ１の期間では電圧がＶｐｐに維持される。そして、ｔ１からｔ２の期間において、電圧はＶｐｐからＶｓｓに緩やかに立ち下がる。

図２（ｂ）は、書き込みが行われないメモリセル１０に接続されたソース線ＳＬに印加される電圧である。電圧は一定値Ｖｓｓに維持されている。
図２（ｃ）は、高抵抗状態の書き込みが行われるメモリセル１０に接続されたビット線ＢＬに印加される電圧である。ｔ０の時点で電圧がＶｐｐからＶｓｓに立ち下がり、ｔ０からｔ１まで電圧がＶｓｓに維持される。ｔ１の時点で電圧がＶｓｓからＶｐｐに立ち上がり、ｔ１以降はＶｐｐに電圧が維持される。

図２（ｄ）は、低抵抗状態の書き込みが行われるメモリセル１０に接続されたビット線ＢＬに印加される電圧である。ｔ０の時点で電圧がＶｐｐからＶｓｓに立ち下がり、ｔ０からｔ２まで電圧がＶｓｓに維持される。ｔ２の時点で電圧がＶｓｓからＶｐｐに立ち上がる。

図２（ｅ）は、書き込みが行われないメモリセル１０に接続されたビット線ＢＬに印加される電圧である。電圧は一定値Ｖｐｐに維持されている。
図２（ｆ）は、高抵抗状態の書き込みが行われるメモリセル１０の抵抗変化記憶素子１１に印加される電圧である。すなわち、図２（ａ）の電圧から図２（ｃ）の電圧を差し引いた電圧に対応する。ただし、ダイオード１２が逆方向にバイアスされる場合には、抵抗変化記憶素子１１に印加される電圧はゼロである（図２（ｇ）及び図２（ｈ）の場合も同様）。図２（ｆ）に示すように、抵抗変化記憶素子１１に印加される電圧は、急峻に立ち下がる。その結果、抵抗変化記憶素子１１の構成材料は、アモルファス状態になる。

図２（ｇ）は、低抵抗状態の書き込みが行われるメモリセル１０の抵抗変化記憶素子１１に印加される電圧である。すなわち、図２（ａ）の電圧から図２（ｄ）の電圧を差し引いた電圧に対応する。図２（ｇ）に示すように、抵抗変化記憶素子１１に印加される電圧は、緩やかに立ち下がる。その結果、抵抗変化記憶素子１１の構成材料は、結晶状態になる。

図２（ｈ）は、書き込みが行われないメモリセル１０の抵抗変化記憶素子１１に印加される電圧である。すなわち、図２（ａ）の電圧から図２（ｅ）の電圧を差し引いた電圧、及び図２（ｂ）の電圧から図２（ｃ）、（ｄ）、（ｅ）のいずれかの電圧を差し引いた電圧に対応する。抵抗変化記憶素子１１に印加される電圧はゼロである。

図３は、比較例の書き込み動作を示したタイミング図である。図３（ａ）〜図３（ｈ）はそれぞれ、図２（ａ）〜図２（ｈ）に対応した電圧である。
図２（ｃ）及び図３（ｃ）に示すように、高抵抗状態の書き込みが行われるメモリセル１０に接続されたビット線ＢＬに印加される電圧は、本実施形態と比較例とで同じである。すなわち、本実施形態及び比較例ともに、緩やかに電圧を立ち上げていない。一方、図２（ｄ）及び図３（ｄ）に示すように、低抵抗状態の書き込みが行われるメモリセル１０に接続されたビット線ＢＬに印加される電圧は、本実施形態と比較例とで異なっている。すなわち、本実施形態では緩やかに電圧を立ち上げていないが、比較例では緩やかに電圧を立ち上げている。

上述したことからわかるように、比較例では、高抵抗状態の書き込みを行う場合と低抵抗状態の書き込みを行う場合とで、立ち上がり特性を異ならせる必要がある。これに対して、本実施形態では、高抵抗状態の書き込みを行う場合と低抵抗状態の書き込みを行う場合とで、立ち上がり特性を異ならせる必要がない。したがって、本実施形態では、書き込み制御を単純化することが可能である。

図４は、書き込み制御回路２０によって行われる第２の書き込み動作例について示したタイミング図である。以下の例では、選択素子は閾値電圧が半選択のメモリセルに対する印加電圧Ｖｐｐ／２よりも大きく、メモリセルに印加される電圧がＶｐｐ／２以下では抵抗変化素子に電圧が加わらないとして説明する。実際には、抵抗変化素子に有限の電圧が加わっても動作に支障がない範囲で十分に小さければかまわない。

図４（ａ）は、書き込みが行われるメモリセル１０に接続されたソース線ＳＬに印加される電圧である。ｔ０の時点で電圧がＶｐｐ／２からＶｐｐに立ち上がり、ｔ０からｔ１の期間では電圧がＶｐｐに維持される。そして、ｔ１からｔ２の期間において、電圧はＶｐｐからＶｐｐ／２に緩やかに立ち下がる。なお、本実施形態では、Ｖｓｓ＝０としている。Ｖｓｓ＝０でない場合も含めて一般化して表すと、ｔ０よりも前の電圧及びｔ２よりも後の電圧は、（Ｖｐｐ−Ｖｓｓ）／２である。

図４（ｂ）は、書き込みが行われないメモリセル１０に接続されたソース線ＳＬに印加される電圧である。電圧は一定値Ｖｐｐ／２に維持されている。
図４（ｃ）は、高抵抗状態の書き込みが行われるメモリセル１０に接続されたビット線ＢＬに印加される電圧である。ｔ０の時点で電圧がＶｐｐ／２からＶｓｓに立ち下がり、ｔ０からｔ１まで電圧がＶｓｓに維持される。ｔ１の時点で電圧がＶｓｓからＶｐｐ／２に立ち上がり、ｔ１以降はＶｐｐ／２に電圧が維持される。

図４（ｄ）は、低抵抗状態の書き込みが行われるメモリセル１０に接続されたビット線ＢＬに印加される電圧である。ｔ０の時点で電圧がＶｐｐ／２からＶｓｓに立ち下がり、ｔ０からｔ２まで電圧がＶｓｓに維持される。ｔ２の時点で電圧がＶｓｓからＶｐｐ／２に立ち上がる。

図４（ｅ）は、書き込みが行われないメモリセル１０に接続されたビット線ＢＬに印加される電圧である。電圧は一定値Ｖｐｐ／２に維持されている。
図４（ｆ）は、高抵抗状態の書き込みが行われるメモリセル１０の抵抗変化記憶素子１１に印加される電圧である。すなわち、図４（ａ）の電圧から図４（ｃ）の電圧を差し引いた電圧に対応する。ｔ１の時点で、印加電圧は急激に立ち下がる。その結果、抵抗変化記憶素子１１の構成材料はアモルファス状態となる。選択素子の閾値がＶｐｐ／２より小さい場合には、その後、ｔ１からｔ２の期間で印加電圧は選択素子がオフ状態になるまで緩やかに立ち下がるが、ｔ１以降の印加電圧の大きさは小さいため、抵抗変化記憶素子１１の温度は低い。そのため、抵抗変化記憶素子１１の構成材料は結晶状態にはならない。

図４（ｇ）は、低抵抗状態の書き込みが行われるメモリセル１０の抵抗変化記憶素子１１に印加される電圧である。すなわち、図４（ａ）の電圧から図４（ｄ）の電圧を差し引いた電圧に対応する。図４（ｇ）に示すように、ｔ１からｔ２の期間で印加電圧は緩やかに立ち下がる。その結果、抵抗変化記憶素子１１の構成材料は結晶状態となる。

図４（ｈ）は、書き込みが行われないメモリセル１０の抵抗変化記憶素子１１に印加される電圧である。すなわち、図４（ａ）の電圧から図４（ｅ）の電圧を差し引いた電圧、及び図４（ｂ）の電圧から図２（ｃ）、（ｄ）、（ｅ）のいずれかの電圧を差し引いた電圧に対応する。これらのメモリセルにはＶｐｐ／２以下の電圧しか加わらないため、記憶素子には電圧が印加されない。

本書き込み動作例でも、基本的な動作は第１の書き込み動作例と同様であり、第１の書き込み動作例と同様の効果を得ることが可能である。
なお、上述した第１及び第２の書き込み動作例を一般化して規定すると、以下の通りとなる。
抵抗変化記憶素子に高抵抗状態及び低抵抗状態の一方を設定するときに、第１の信号線（第１及び第２の書き込み動作例では、ソース線ＳＬに対応）に、第１の電圧信号（第１及び第２の書き込み動作例ではそれぞれは、図２（ａ）及び図４（ａ）に対応）を印加する。この第１の電圧信号は、第１の立ち上がり時間幅（第１及び第２の書き込み動作例では、実質的な時間幅はゼロ）で立ち上がり、その後に第１の所定時間幅（第１及び第２の書き込み動作例では、ｔ１−ｔ０）で第１の所定電圧（第１及び第２の書き込み動作例では、Ｖｐｐ）に維持され、その後に第１の立ち下がり時間幅（第１及び第２の書き込み動作例では、ｔ２−ｔ１）で立ち下がる。

抵抗変化記憶素子に高抵抗状態を設定するときには、第２の信号線（第１及び第２の書き込み動作例では、ビット線ＢＬに対応）に、第２の電圧信号（第１及び第２の書き込み動作例ではそれぞれは、図２（ｃ）及び図４（ｃ）に対応）を印加する。この第２の電圧信号は、第２の立ち下がり時間幅（第１及び第２の書き込み動作例では、実質的な時間幅はゼロ）で立ち下がり、その後に第２の所定時間幅（第１及び第２の書き込み動作例では、ｔ１−ｔ０）で第２の所定電圧（第１及び第２の書き込み動作例では、Ｖｓｓ）に維持され、その後に第２の立ち上がり時間幅（第１及び第２の書き込み動作例では、実質的な時間幅はゼロ）で立ち上がる。

抵抗変化記憶素子に低抵抗状態を設定するときには、第２の信号線（第１及び第２の書き込み動作例では、ビット線ＢＬに対応）に、第３の電圧信号（第１及び第２の書き込み動作例ではそれぞれは、図２（ｄ）及び図４（ｄ）に対応）を印加する。この第３の電圧信号は、第３の立ち下がり時間幅（第１及び第２の書き込み動作例では、実質的な時間幅はゼロ）で立ち下がり、その後に第３の所定時間幅（第１及び第２の書き込み動作例では、ｔ２−ｔ０）で第３の所定電圧（第１及び第２の書き込み動作例では、Ｖｓｓ）に維持され、その後に第３の立ち上がり時間幅（第１及び第２の書き込み動作例では、実質的な時間幅はゼロ）で立ち上がる。

第１の立ち下がり時間幅（第１及び第２の書き込み動作例では、ｔ２−ｔ１）は、第２の立ち上がり時間幅（第１及び第２の書き込み動作例では、実質的な時間幅はゼロ）及び第３の立ち上がり時間幅（第１及び第２の書き込み動作例では、実質的な時間幅はゼロ）のいずれよりも長い。また、第３の所定時間幅（第１及び第２の書き込み動作例では、ｔ２−ｔ０）は、第１の所定時間幅（第１及び第２の書き込み動作例では、ｔ１−ｔ０）及び第２の所定時間幅（第１及び第２の書き込み動作例では、ｔ１−ｔ０）のいずれよりも長い。

また、上述した第１及び第２の書き込み動作例は、一般的に以下の条件を満たすことが好ましい。
第１の所定時間幅（第１及び第２の書き込み動作例では、ｔ１−ｔ０）及び第２の所定時間幅（第１及び第２の書き込み動作例では、ｔ１−ｔ０）は互いに等しいことが好ましい。

第３の所定時間幅（第１及び第２の書き込み動作例では、ｔ２−ｔ０）は、第１の所定時間幅（第１及び第２の書き込み動作例では、ｔ１−ｔ０）及び第１の立ち下がり時間幅（第１及び第２の書き込み動作例では、ｔ２−ｔ１）の合計時間幅以上であることが好ましい。

また、上述した第１の書き込み動作例は、一般的に以下の条件を満たすことが好ましい。
第１の電圧信号（第１の書き込み動作例では、図２（ａ）に対応）が立ち上がる前に第１の信号線（第１の書き込み動作例では、ソース線ＳＬに対応）に印加されている電圧（第１の書き込み動作例では、電圧Ｖｓｓ）と、第２の所定電圧（第１の書き込み動作例では、電圧Ｖｓｓ）と、前記第３の所定電圧（第１の書き込み動作例では、電圧Ｖｓｓ）とは、互いに等しいことが好ましい。また、第１の所定電圧（第１の書き込み動作例では、電圧Ｖｐｐ）と、第２の電圧信号（第１の書き込み動作例では、図２（ｃ）に対応）が立ち下がる前に第２の信号線（第１の書き込み動作例では、ビット線ＢＬに対応）に印加されている電圧（第１の書き込み動作例では、電圧Ｖｐｐ）と、第３の電圧信号（第１の書き込み動作例では、図２（ｄ）に対応）が立ち下がる前に第２の信号線（第１の書き込み動作例では、ビット線ＢＬに対応）に印加されている電圧（第１の書き込み動作例では、電圧Ｖｐｐ）とは、互いに等しいことが好ましい。

また、上述した第２の書き込み動作例は、一般的に以下の条件を満たすことが好ましい。
第１の電圧信号（第２の書き込み動作例では、図４（ａ）に対応）が立ち上がる前に第１の信号線（第２の書き込み動作例では、ソース線ＳＬに対応）に印加されている電圧（第２の書き込み動作例では、電圧Ｖｐｐ／２）と、第２の電圧信号（第２の書き込み動作例では、図４（ｃ）に対応）が立ち下がる前に第２の信号線（第２の書き込み動作例では、ビット線ＢＬに対応）に印加されている電圧（第２の書き込み動作例では、電圧Ｖｐｐ／２）と、第３の電圧信号（第２の書き込み動作例では、図４（ｄ）に対応）が立ち下がる前に第２の信号線（第２の書き込み動作例では、ビット線ＢＬに対応）に印加されている電圧（第２の書き込み動作例では、電圧Ｖｐｐ／２）とは、同一の基準電圧であることが好ましい。第１の所定電圧（第２の書き込み動作例では、電圧Ｖｐｐ）は前記基準電圧（第２の書き込み動作例では、電圧Ｖｐｐ／２）に対して高電圧であり、第２の所定電圧（第２の書き込み動作例では、電圧Ｖｓｓ）及び第３の所定電圧（第２の書き込み動作例では、電圧Ｖｓｓ）はいずれも前記基準電圧（第２の書き込み動作例では、電圧Ｖｐｐ／２）に対して低電圧であることが好ましい。

図５は、書き込み制御回路２０によって行われる第３の書き込み動作例について示したタイミング図である。
図５（ａ）は、書き込みが行われるメモリセル１０に接続されたビット線ＢＬに印加される電圧である。ｔ０の時点で電圧がＶｐｐからＶｓｓに立ち下がり、ｔ０からｔ１の期間では電圧がＶｓｓに維持される。そして、ｔ１からｔ２の期間において、電圧はＶｓｓからＶｐｐに緩やかに立ち上がる。

図５（ｂ）は、書き込みが行われないメモリセル１０に接続されたビット線ＢＬに印加される電圧である。電圧は一定値Ｖｐｐに維持されている。
図５（ｃ）は、高抵抗状態の書き込みが行われるメモリセル１０に接続されたソース線ＳＬに印加される電圧である。ｔ０の時点で電圧がＶｓｓからＶｐｐに立ち上がり、ｔ０からｔ１まで電圧がＶｐｐに維持される。ｔ１の時点で電圧がＶｐｐからＶｓｓに立ち下がり、ｔ１以降はＶｓｓに電圧が維持される。

図５（ｄ）は、低抵抗状態の書き込みが行われるメモリセル１０に接続されたソース線ＳＬに印加される電圧である。ｔ０の時点で電圧がＶｓｓからＶｐｐに立ち上がり、ｔ０からｔ２まで電圧がＶｐｐに維持される。ｔ２の時点で電圧がＶｐｐからＶｓｓに立ち下がる。

図５（ｅ）は、書き込みが行われないメモリセル１０に接続されたソース線ＳＬに印加される電圧である。電圧は一定値Ｖｓｓに維持されている。
図５（ｆ）は、高抵抗状態の書き込みが行われるメモリセル１０の抵抗変化記憶素子１１に印加される電圧である。すなわち、図５（ｃ）の電圧から図５（ａ）の電圧を差し引いた電圧に対応する。ただし、ダイオード１２が逆方向にバイアスされる場合には、抵抗変化記憶素子１１に印加される電圧はゼロである（図５（ｇ）及び図５（ｈ）の場合も同様）。図５（ｆ）に示すように、抵抗変化記憶素子１１に印加される電圧は、急峻に立ち下がる。その結果、抵抗変化記憶素子１１の構成材料は、アモルファス状態になる。

図５（ｇ）は、低抵抗状態の書き込みが行われるメモリセル１０の抵抗変化記憶素子１１に印加される電圧である。すなわち、図５（ｄ）の電圧から図５（ａ）の電圧を差し引いた電圧に対応する。図５（ｇ）に示すように、抵抗変化記憶素子１１に印加される電圧は、緩やかに立ち下がる。その結果、抵抗変化記憶素子１１の構成材料は、結晶状態になる。

図５（ｈ）は、書き込みが行われないメモリセル１０の抵抗変化記憶素子１１に印加される電圧である。すなわち、図５（ｅ）の電圧から図５（ａ）または（ｂ）の電圧を差し引いた電圧、及び図５（ｃ）または（ｄ）の電圧から図５（ｂ）の電圧を差し引いた電圧に対応する。抵抗変化記憶素子１１に印加される電圧はゼロである。

本書き込み動作例では、高抵抗状態の書き込みを行う場合と低抵抗状態の書き込みを行う場合とで、立ち下がり特性を異ならせる必要がない。したがって、本書き込み動作例でも、第１の書き込み動作例と同様に、書き込み制御を単純化することが可能である。

図６は、書き込み制御回路２０によって行われる第４の書き込み動作例について示したタイミング図である。
図６（ａ）は、書き込みが行われるメモリセル１０に接続されたビット線ＢＬに印加される電圧である。ｔ０の時点で電圧がＶｐｐ／２からＶｓｓに立ち下がり、ｔ０からｔ１の期間では電圧がＶｓｓに維持される。そして、ｔ１からｔ２の期間において、電圧はＶｓｓからＶｐｐ／２に緩やかに立ち上がる。なお、本実施形態では、Ｖｓｓ＝０としている。Ｖｓｓ＝０でない場合も含めて一般的に表すと、ｔ０よりも前の電圧及びｔ２よりも後の電圧は、（Ｖｐｐ−Ｖｓｓ）／２である。

図６（ｂ）は、書き込みが行われないメモリセル１０に接続されたビット線ＢＬに印加される電圧である。電圧は一定値Ｖｐｐ／２に維持されている。
図６（ｃ）は、高抵抗状態の書き込みが行われるメモリセル１０に接続されたソース線ＳＬに印加される電圧である。ｔ０の時点で電圧がＶｐｐ／２からＶｐｐに立ち上がり、ｔ０からｔ１まで電圧がＶｐｐに維持される。ｔ１の時点で電圧がＶｐｐからＶｐｐ／２に立ち下がり、ｔ１以降はＶｐｐ／２に電圧が維持される。

図６（ｄ）は、低抵抗状態の書き込みが行われるメモリセル１０に接続されたソース線ＳＬに印加される電圧である。ｔ０の時点で電圧がＶｐｐ／２からＶｐｐに立ち上がり、ｔ０からｔ２まで電圧がＶｐｐに維持される。ｔ２の時点で電圧がＶｐｐからＶｐｐ／２に立ち下がる。

図６（ｅ）は、書き込みが行われないメモリセル１０に接続されたソース線ＳＬに印加される電圧である。電圧は一定値Ｖｐｐ／２に維持されている。
図６（ｆ）は、高抵抗状態の書き込みが行われるメモリセル１０の抵抗変化記憶素子１１に印加される電圧である。すなわち、図６（ｃ）の電圧から図６（ａ）の電圧を差し引いた電圧に対応する。ｔ１の時点で、印加電圧は急激に立ち下がる。その結果、抵抗変化記憶素子１１の構成材料はアモルファス状態となる。選択素子の閾値がＶｐｐ／２より小さい場合には、その後、ｔ１からｔ２の期間で印加電圧は選択素子がオフ状態になるまで緩やかに立ち下がるが、ｔ１以降の印加電圧の大きさは小さいため、抵抗変化記憶素子１１の温度は低い。そのため、抵抗変化記憶素子１１の構成材料は結晶状態にはならない。

図６（ｇ）は、低抵抗状態の書き込みが行われるメモリセル１０の抵抗変化記憶素子１１に印加される電圧である。すなわち、図６（ｄ）の電圧から図６（ａ）の電圧を差し引いた電圧に対応する。図６（ｇ）に示すように、ｔ１からｔ２の期間で印加電圧は緩やかに立ち下がる。その結果、抵抗変化記憶素子１１の構成材料は結晶状態となる。

図６（ｈ）は、書き込みが行われないメモリセル１０の抵抗変化記憶素子１１に印加される電圧である。すなわち、図６（ｅ）の電圧から図６（ａ）または（ｂ）の電圧を差し引いた電圧、及び図６（ｃ）または（ｄ）の電圧から図６（ｂ）の電圧を差し引いた電圧に対応する。これらのメモリセルには、Ｖｐｐ／２以下の電圧しか加わらないため、記憶素子には電圧が印加されない。

本書き込み動作例でも、基本的な動作は第３の書き込み動作例と同様であり、第３の書き込み動作例と同様の効果を得ることが可能である。
なお、上述した第３及び第４の書き込み動作例を一般化して規定すると、以下の通りとなる。
抵抗変化記憶素子に高抵抗状態及び低抵抗状態の一方を設定するときに、第１の信号線（第３及び第４の書き込み動作例では、ビット線ＢＬに対応）に、第１の電圧信号（第３及び第４の書き込み動作例ではそれぞれは、図５（ａ）及び図６（ａ）に対応）を印加する。この第１の電圧信号は、第１の立ち下がり時間幅（第３及び第４の書き込み動作例では、実質的な時間幅はゼロ）で立ち下がり、その後に第１の所定時間幅（第３及び第４の書き込み動作例では、ｔ１−ｔ０）で第１の所定電圧（第３及び第４の書き込み動作例では、Ｖｓｓ）に維持され、その後に第１の立ち上がり時間幅（第３及び第４の書き込み動作例では、ｔ２−ｔ１）で立ち上がる。

抵抗変化記憶素子に高抵抗状態を設定するときには、第２の信号線（第３及び第４の書き込み動作例では、ソース線ＳＬに対応）に、第２の電圧信号（第３及び第４の書き込み動作例ではそれぞれは、図５（ｃ）及び図６（ｃ）に対応）を印加する。この第２の電圧信号は、第２の立ち上がり時間幅（第３及び第４の書き込み動作例では、実質的な時間幅はゼロ）で立ち上がり、その後に第２の所定時間幅（第３及び第４の書き込み動作例では、ｔ１−ｔ０）で第２の所定電圧（第３及び第４の書き込み動作例では、Ｖｐｐ）に維持され、その後に第２の立ち下がり時間幅（第３及び第４の書き込み動作例では、実質的な時間幅はゼロ）で立ち下がる。

抵抗変化記憶素子に低抵抗状態を設定するときには、第２の信号線（第３及び第４の書き込み動作例では、ソース線ＳＬに対応）に、第３の電圧信号（第３及び第４の書き込み動作例ではそれぞれは、図５（ｄ）及び図６（ｄ）に対応）を印加する。この第３の電圧信号は、第３の立ち上がり時間幅（第３及び第４の書き込み動作例では、実質的な時間幅はゼロ）で立ち上がり、その後に第３の所定時間幅（第３及び第４の書き込み動作例では、ｔ２−ｔ０）で第３の所定電圧（第３及び第４の書き込み動作例では、Ｖｐｐ）に維持され、その後に第３の立ち下がり時間幅（第３及び第４の書き込み動作例では、実質的な時間幅はゼロ）で立ち下がる。

第１の立ち上がり時間幅（第３及び第４の書き込み動作例では、ｔ２−ｔ１）は、第２の立ち下がり時間幅（第３及び第４の書き込み動作例では、実質的な時間幅はゼロ）及び第３の立ち下がり時間幅（第３及び第４の書き込み動作例では、実質的な時間幅はゼロ）のいずれよりも長い。また、第３の所定時間幅（第３及び第４の書き込み動作例では、ｔ２−ｔ０）は、第１の所定時間幅（第３及び第４の書き込み動作例では、ｔ１−ｔ０）及び第２の所定時間幅（第３及び第４の書き込み動作例では、ｔ１−ｔ０）のいずれよりも長い。

また、上述した第３及び第４の書き込み動作例は、一般的に以下の条件を満たすことが好ましい。
第１の所定時間幅（第３及び第４の書き込み動作例では、ｔ１−ｔ０）及び第２の所定時間幅（第３及び第４の書き込み動作例では、ｔ１−ｔ０）は互いに等しいことが好ましい。

第３の所定時間幅（第３及び第４の書き込み動作例では、ｔ２−ｔ０）は、第１の所定時間幅（第３及び第４の書き込み動作例では、ｔ１−ｔ０）及び第１の立ち上がり時間幅（第３及び第４の書き込み動作例では、ｔ２−ｔ１）の合計時間幅以上であることが好ましい。

また、上述した第３の書き込み動作例は、一般的に以下の条件を満たすことが好ましい。
第１の電圧信号（第３の書き込み動作例では、図５（ａ）に対応）が立ち下がる前に第１の信号線（第３の書き込み動作例では、ビット線ＢＬに対応）に印加されている電圧（第３の書き込み動作例では、電圧Ｖｐｐ）と、第２の所定電圧（第３の書き込み動作例では、電圧Ｖｐｐ）と、第３の所定電圧（第３の書き込み動作例では、電圧Ｖｐｐ）とは、互いに等しいことが好ましい。また、第１の所定電圧（第３の書き込み動作例では、電圧Ｖｓｓ）と、第２の電圧信号（第３の書き込み動作例では、図５（ｃ）に対応）が立ち上がる前に第２の信号線（第３の書き込み動作例では、ソース線ＳＬに対応）に印加されている電圧（第３の書き込み動作例では、電圧Ｖｓｓ）と、第３の電圧信号（第３の書き込み動作例では、図５（ｄ）に対応）が立ち上がる前に第２の信号線（第３の書き込み動作例では、ソース線ＳＬに対応）に印加されている電圧（第３の書き込み動作例では、電圧Ｖｓｓ）とは、互いに等しいことが好ましい。

また、上述した第４の書き込み動作例は、一般的に以下の条件を満たすことが好ましい。
第１の電圧信号（第４の書き込み動作例では、図６（ａ）に対応）が立ち下がる前に第１の信号線（第４の書き込み動作例では、ビット線ＢＬに対応）に印加されている電圧（第４の書き込み動作例では、電圧Ｖｐｐ／２）と、第２の電圧信号（第４の書き込み動作例では、図６（ｃ）に対応）が立ち上がる前に第２の信号線（第４の書き込み動作例では、ソース線ＳＬに対応）に印加されている電圧（第４の書き込み動作例では、電圧Ｖｐｐ／２）と、第３の電圧信号（第４の書き込み動作例では、図６（ｄ）に対応）が立ち上がる前に第２の信号線（第４の書き込み動作例では、ソース線ＳＬに対応）に印加されている電圧（第４の書き込み動作例では、電圧Ｖｐｐ／２）とは、同一の基準電圧であることが好ましい。第１の所定電圧（第４の書き込み動作例では、電圧Ｖｓｓ）は前記基準電圧（第４の書き込み動作例では、電圧Ｖｐｐ／２）に対して低電圧であり、第２の所定電圧（第４の書き込み動作例では、電圧Ｖｐｐ）及び第３の所定電圧（第４の書き込み動作例では、電圧Ｖｐｐ）はいずれも前記基準電圧（第４の書き込み動作例では、電圧Ｖｐｐ／２）に対して高電圧であることが好ましい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０…メモリセル １１…抵抗変化記憶素子 １２…選択素子
２０…書き込み制御回路
ＳＬ…ソース線 ＢＬ…ビット線

Claims (12)

1. 高抵抗状態及び高抵抗状態の抵抗値よりも低い抵抗値を有する低抵抗状態を有する抵抗変化記憶素子と、前記抵抗変化記憶素子に直列に接続された選択素子とを含む直列接続と、
   前記直列接続の第１の端子に接続された第１の信号線と、
   前記直列接続の第２の端子に接続された第２の信号線と、
   前記抵抗変化記憶素子に前記高抵抗状態及び前記低抵抗状態を設定する書き込み制御回路と、
   を備え、
   前記書き込み制御回路は、
   前記抵抗変化記憶素子に前記高抵抗状態及び前記低抵抗状態の一方を設定するときに、前記第１の信号線に、第１の立ち上がり時間幅で立ち上がり、その後に第１の所定時間幅で第１の所定電圧に維持され、その後に第１の立ち下がり時間幅で立ち下がる第１の電圧信号を印加し、
   前記抵抗変化記憶素子に前記高抵抗状態を設定するときには、前記第２の信号線に、第２の立ち下がり時間幅で立ち下がり、その後に第２の所定時間幅で第２の所定電圧に維持され、その後に第２の立ち上がり時間幅で立ち上がる第２の電圧信号を印加し、
   前記抵抗変化記憶素子に前記低抵抗状態を設定するときには、前記第２の信号線に、第３の立ち下がり時間幅で立ち下がり、その後に第３の所定時間幅で第３の所定電圧に維持され、その後に第３の立ち上がり時間幅で立ち上がる第３の電圧信号を印加し、
   前記第１の立ち下がり時間幅は、前記第２の立ち上がり時間幅及び前記第３の立ち上がり時間幅のいずれよりも長く、
   前記第３の所定時間幅は、前記第１の所定時間幅及び前記第２の所定時間幅のいずれよりも長い
   ことを特徴とする半導体記憶装置。
2. 前記第１の所定時間幅及び前記第２の所定時間幅は互いに等しい
   ことを特徴とする請求項１に記載の半導体記憶装置。
3. 前記第３の所定時間幅は、前記第１の所定時間幅及び前記第１の立ち下がり時間幅の合計時間幅以上である
   ことを特徴とする請求項１に記載の半導体記憶装置。
4. 前記第１の電圧信号が立ち上がる前に前記第１の信号線に印加されている電圧と、前記第２の所定電圧と、前記第３の所定電圧とは、互いに等しく、
   前記第１の所定電圧と、前記第２の電圧信号が立ち下がる前に前記第２の信号線に印加されている電圧と、前記第３の電圧信号が立ち下がる前に前記第２の信号線に印加されている電圧とは、互いに等しい
   ことを特徴とする請求項１に記載の半導体記憶装置。
5. 前記第１の電圧信号が立ち上がる前に前記第１の信号線に印加されている電圧と、前記第２の電圧信号が立ち下がる前に前記第２の信号線に印加されている電圧と、前記第３の電圧信号が立ち下がる前に前記第２の信号線に印加されている電圧とは、同一の基準電圧であり、
   前記第１の所定電圧は前記基準電圧に対して高電圧であり、前記第２の所定電圧及び前記第３の所定電圧はいずれも前記基準電圧に対して低電圧である
   ことを特徴とする請求項１に記載の半導体記憶装置。
6. 前記抵抗変化記憶素子は、カルコゲナイド材料を含む
   ことを特徴とする請求項１に記載の半導体記憶装置。
7. 高抵抗状態及び高抵抗状態の抵抗値よりも低い抵抗値を有する低抵抗状態を有する抵抗変化記憶素子と、前記抵抗変化記憶素子に直列に接続された選択素子とを含む直列接続と、
   前記直列接続の第１の端子に接続された第１の信号線と、
   前記直列接続の第２の端子に接続された第２の信号線と、
   前記抵抗変化記憶素子に前記高抵抗状態及び前記低抵抗状態を設定する書き込み制御回路と、
   を備え、
   前記書き込み制御回路は、
   前記抵抗変化記憶素子に前記高抵抗状態及び前記低抵抗状態の一方を設定するときに、前記第１の信号線に、第１の立ち下がり時間幅で立ち下がり、その後に第１の所定時間幅で第１の所定電圧に維持され、その後に第１の立ち上がり時間幅で立ち上がる第１の電圧信号を印加し、
   前記抵抗変化記憶素子に前記高抵抗状態を設定するときには、前記第２の信号線に、第２の立ち上がり時間幅で立ち上がり、その後に第２の所定時間幅で第２の所定電圧に維持され、その後に第２の立ち下がり時間幅で立ち下がる第２の電圧信号を印加し、
   前記抵抗変化記憶素子に前記低抵抗状態を設定するときには、前記第２の信号線に、第３の立ち上がり時間幅で立ち上がり、その後に第３の所定時間幅で第３の所定電圧に維持され、その後に第３の立ち下がり時間幅で立ち下がる第３の電圧信号を印加し、
   前記第１の立ち上がり時間幅は、前記第２の立ち下がり時間幅及び前記第３の立ち下がり時間幅のいずれよりも長く、
   前記第３の所定時間幅は、前記第１の所定時間幅及び前記第２の所定時間幅のいずれよりも長い
   ことを特徴とする半導体記憶装置。
8. 前記第１の所定時間幅及び前記第２の所定時間幅は互いに等しい
   ことを特徴とする請求項７に記載の半導体記憶装置。
9. 前記第３の所定時間幅は、前記第１の所定時間幅及び前記第１の立ち上がり時間幅の合計時間幅以上である
   ことを特徴とする請求項７に記載の半導体記憶装置。
10. 前記第１の電圧信号が立ち下がる前に前記第１の信号線に印加されている電圧と、前記第２の所定電圧と、前記第３の所定電圧とは、互いに等しく、
    前記第１の所定電圧と、前記第２の電圧信号が立ち上がる前に前記第２の信号線に印加されている電圧と、前記第３の電圧信号が立ち上がる前に前記第２の信号線に印加されている電圧とは、互いに等しい
    ことを特徴とする請求項７に記載の半導体記憶装置。
11. 前記第１の電圧信号が立ち下がる前に前記第１の信号線に印加されている電圧と、前記第２の電圧信号が立ち上がる前に前記第２の信号線に印加されている電圧と、前記第３の電圧信号が立ち上がる前に前記第２の信号線に印加されている電圧とは、同一の基準電圧であり、
    前記第１の所定電圧は前記基準電圧に対して低電圧であり、前記第２の所定電圧及び前記第３の所定電圧はいずれも前記基準電圧に対して高電圧である
    ことを特徴とする請求項７に記載の半導体記憶装置。
12. 前記抵抗変化記憶素子は、カルコゲナイド材料を含む
    ことを特徴とする請求項７に記載の半導体記憶装置。

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