JP5634367B2

JP5634367B2 - 半導体記憶装置

Info

Publication number: JP5634367B2
Application number: JP2011208824A
Authority: JP
Inventors: 瑞紀金子; 智紀黒沢; 洋一峯村; 菅野　裕士; 裕士菅野; 貴文霜鳥; 塚本　隆之; 隆之塚本
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2011-09-26
Filing date: 2011-09-26
Publication date: 2014-12-03
Anticipated expiration: 2031-09-26
Also published as: JP2013069391A; US9076525B2; US20130229850A1

Description

本実施の形態は、半導体記憶装置に関する。

従来、電圧の印加により抵抗値が変化する材料を用いた抵抗変化メモリセルが提案されている。この抵抗変化メモリセルには２種類の動作モード（ユニポーラ型、バイポーラ型）がある。ユニポーラ型動作モードは、印加電圧の極性を切り替えることなく電圧値と電圧印加時間を制御することにより、高抵抗状態と低抵抗状態にメモリセルを遷移させる。バイポーラ型動作モードは、印加電圧の極性を切り替えることにより、高抵抗状態と低抵抗状態にメモリセルを遷移させる。

ユニポーラ型動作に比べてバイポーラ型動作モードの方が方向制御が良好であることから、各状態に遷移させるために必要なパルス印加数は、ユニポーラ型動作モードよりもバイポーラ型動作モードの方が少ない。よって、バイポーラ型動作モードは、ユニポーラ型動作モードよりも速い動作が可能となる。バイポーラ型動作モードでは、メモリセルを低抵抗状態(セット状態)にする時に、セットパルスを印加する。しかし、セットパルスを印加しているにもかかわらずセット状態になかなか遷移しないメモリセルが存在する。このようなメモリセルの多くは、セット方向に遷移せず、リセットレベル以下の高抵抗状態になることが多い。

特開２００７−４８４９号公報

本実施の形態は、メモリセルを高抵抗状態及び低抵抗状態に容易に遷移可能な状態とする半導体記憶装置を提供することを目的とする。

一態様に係る半導体記憶装置は、メモリセルアレイ、及び制御回路を有する。メモリセルアレイにおいては、可変抵抗素子を含むメモリセルが複数の第１配線及び複数の第２配線の交差部に配置される。制御回路は、選択された第１配線及び選択された第２配線に所定の電圧を印加することにより、選択された第１配線及び選択された第２配線の交差部に配置されたメモリセルに電圧を印加する。制御回路は、セットパルス、及びキュアパルス印加動作を実行する。セットパルス印加動作は、可変抵抗素子を高抵抗状態から低抵抗状態に遷移させるため、可変抵抗素子にセットパルスを印加する。キュアパルス印加動作は、セットパルス印加動作により可変抵抗素子の抵抗値が所定値以下に下がらなければ、可変抵抗素子にキュアパルスを印加する。キュアパルスは、セットパルスの極性と逆の極性を有し、且つセットパルスよりも大きい。

実施の形態に係る半導体記憶装置のブロック図である。実施の形態に係るメモリセルアレイ１１の一部を示す斜視図である。実施の形態に係るフォーミングパルス印加動作を示す概略図である。実施の形態に係るフォーミングパルス印加動作を示す概略図である。実施の形態に係るセットパルス印加動作を示す概略図である。実施の形態に係るセットパルス印加動作を示すタイミングチャートである。実施の形態に係るリセットパルス印加動作を示す概略図である。実施の形態に係るリセットパルス印加動作を示すタイミングチャートである。実施の形態に係るキュアパルス印加動作を示す概略図である。実施の形態に係るキュアパルス印加動作を示すタイミングチャートである。実施の形態に係るセット動作を示すフローチャートである。

以下、図面を参照して実施の形態に係る半導体記憶装置を説明する。

［実施の形態］
［構成］
図１は実施の形態に係る半導体記憶装置のブロック図である。実施の形態に係る半導体記憶装置は、図１に示すように、メモリセルアレイ１１、ロウデコーダ１２、カラムデコーダ１３、及び制御回路１４を備える。

メモリセルアレイ１１は、複数本のワード線ＷＬ、ワード線ＷＬと交差する複数本のビット線ＢＬ、及びビット線ＢＬとワード線ＷＬの各交差部に配置されたメモリセルＭＣを有する。ロウデコーダ１２は、ロウアドレスに基づきワード線ＷＬを選択し、ワード線ＷＬに各種動作に必要な電圧を印加する。カラムデコーダ１３は、カラムアドレスに基づきビット線ＢＬを選択し、ビット線ＢＬに各種動作に必要な電圧を印加する。また、カラムデコーダ１３は、ビット線ＢＬに現れた信号を検知・増幅してメモリセルＭＣに保持されているデータを判定する。

制御回路１４は、外部から入力されたアドレス及びデータに基づきロウデコーダ１２及びカラムデコーダ１３にそれぞれロウアドレス、カラムアドレス及びデータを与える。これにより、制御回路１４は、選択ワード線ＷＬ及び選択ビット線ＢＬに所定電圧を印加し、それらの間のメモリセルＭＣに電圧を印加する。より具体的に、制御回路１４は、フォーミングパルス、セットパルス、リセットパルス、及びキュアパルスの４つの印加動作を実行する。フォーミングパルス印加動作は、製造直後の可変抵抗素子に対して行う。製造直後の可変抵抗素子は非常に高抵抗状態にあり、動作可能な状態にするためにフォーミングパルスを印加する。セットパルス印加動作は、可変抵抗素子を高抵抗状態から低抵抗状態に遷移させるため、可変抵抗素子にセットパルスを印加する。リセットパルス印加動作は、可変抵抗素子を低抵抗状態から高抵抗状態に遷移させるため、可変抵抗素子にリセットパルスを印加する。キュアパルス印加動作は、セットパルス印加動作により可変抵抗素子の抵抗値が所定値以下に下がらなかった場合、または、所定のパルス回数(リトライ数)を超えた可変抵抗素子にキュアパルスを印加する。キュアパルスは、セットパルスの極性と逆の極性を有し、且つセットパルスよりも大きいストレスを可変抵抗素子に与えるものである。

図２はメモリセルアレイ１１の一部を示す斜視図である。ワード線ＷＬは、半導体基板Ｂａと平行なＸ方向に所定ピッチをもって配置され、Ｙ方向に延びる。ビット線ＢＬは、ワード線ＷＬと交差するように、Ｙ方向に所定ピッチをもって配置され、Ｘ方向に延びる。メモリセルＭＣは、ワード線ＷＬとビット線ＢＬが交差する部分のワード線ＷＬとビット線ＢＬの間に接続される。メモリセルＭＣは、直列接続されたダイオードＤ、及び可変抵抗素子ＶＲを有する。ダイオードＤの順方向は、例えば、ビット線ＢＬからワード線ＷＬに向かう方向とされる。

可変抵抗素子ＶＲは、バイポーラ型動作モードで、低抵抗状態(セット状態)と高抵抗状態（リセット状態）に抵抗状態を遷移させる。可変抵抗素子ＶＲは、セットパルスを印加されると高抵抗状態から低抵抗状態へ遷移し得る。また、可変抵抗素子Ｒは、セット動作と逆の極性のリセットパルスを印加されると低抵抗状態から高抵抗状態へ遷移し得る。

可変抵抗素子ＶＲとしては、以下に示す、ＰＣＲＡＭ、ＣＢＲＡＭ、及びＲｅＲＡＭ等を用いることができる。ＰＣＲＡＭは、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させる。ＣＢＲＡＭは、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊したりすることで抵抗値を変化させる。ＲｅＲＡＭは、電圧あるいは電流印加により抵抗値を変化させる。このＲｅＲＡＭは、電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。ＲｅＲＡＭの場合、その材料にＺｎＭｎ_２Ｏ_４、ＮｉＯ、ＴｉＯ_２、ＳｒＺｒＯ_３、Ｐｒ_０．７Ｃａ_０．３ＭｎＯ_３等を用いることができる。

次に、図３〜図１０を参照して、メモリセルＭＣに対して実行される各種動作について説明する。本実施形態において、制御回路１４は、フォーミングバルス印加動作、セットパルス印加動作、リセットパルス印加動作及びキュアパルス印加動作をメモリセルＭＣに対して実行する。

まず、図３及び図４を参照して、フォーミングパルス印加動作の概略について説明する。図３及び図４はフォーミングパルス印加動作を示す概略図である。フォーミングパルス印加動作は、可変抵抗素子ＶＲの抵抗値を下げ、可変抵抗素子を高抵抗状態と低抵抗状態との間で遷移可能な状態にするために実行される。フォーミングパルス印加動作は、製造直後のメモリセルＭＣに対して実行される。すなわち、フォーミングパルス印加動作は、セットパルス印加動作及びリセットパルス印加動作を実行されていないメモリセルＭＣ（可変抵抗素子ＶＲ）に対して実行される。製造直後のメモリセルＭＣは、製造直後においては非常に高い抵抗値を有し、その抵抗値を容易には変化させないからである。フォーミングパルス印加動作において、制御回路１４は選択メモリセルＭＣにフォーミングパルスを印加する。

図３に示すように、フォーミングパルス印加動作において、選択ワード線ＷＬの電圧は０Ｖに設定され、非選択ワード線ＷＬの電圧は６Ｖに設定される。選択ビット線ＢＬの電圧は６Ｖに設定され、非選択ビット線ＢＬの電圧は０Ｖに設定される。したがって、選択メモリセルＭＣにはダイオードＤの順バイアス方向に６Ｖのフォーミングパルスが印加される。このフォーミングパルスによって、選択メモリセルＭＣ内の可変抵抗素子ＶＲは抵抗値を下げられ、高抵抗状態と低抵抗状態との間で遷移可能な状態となり得る。

上記図３においては、１つの選択メモリセルＭＣがフォーミングパルス印加動作の対象となる。この他、図４に示すように、選択ワード線ＷＬに共通接続された複数の選択メモリセルＭＣがフォーミングパルス印加動作の対象とされてもよい。この場合、複数の選択ビット線ＢＬに６Ｖの電圧が印加される。

次に、図５を参照して、セットパルス印加動作の概略について説明する。図５はセットパルス印加動作を示す概略図である。セットパルス印加動作は、選択メモリセルＭＣ内の可変抵抗素子ＶＲを高抵抗状態から低抵抗状態に変化させるために実行される。セットパルス印加動作において、制御回路１４は選択メモリセルＭＣにセットパルスを印加する。図５に示すように、セットパルス印加動作において、選択ワード線ＷＬの電圧は８Ｖに設定され、非選択ワード線ＷＬの電圧は４Ｖに設定される。選択ビット線ＢＬの電圧は０Ｖに設定され、非選択ビット線ＢＬの電圧は４Ｖに設定される。したがって、選択メモリセルＭＣにはダイオードＤの逆バイアス方向にダイオードＤの降伏電圧に達する８Ｖのセットパルスが印加される。このセットパルスによって、選択メモリセルＭＣ内の可変抵抗素子ＶＲは高抵抗状態から低抵抗状態に遷移し得る。

次に、図６を参照して、セットパルス印加動作のタイミングについて説明する。図６はセットパルス印加動作を示すタイミングチャートである。図６に示すように、時刻ｔ１１にて、選択ワード線ＷＬ、非選択ワード線ＷＬ、選択ビット線ＢＬ、及び非選択ビット線ＢＬの電圧は、０Ｖから４Ｖに上げられる。次に、時刻ｔ１２にて、選択ワード線ＷＬの電圧は、４Ｖから８Ｖに上げられる。そして、時刻ｔ１３にて、選択ビット線ＢＬの電圧は、４Ｖから０Ｖに下げられる。この時刻ｔ１３以降、選択メモリセルＭＣにはダイオードＤの逆バイアス方向に８Ｖのセットパルスが印加される。

次に、図７を参照して、リセットパルス印加動作の概略について説明する。図７はリセットパルス印加動作を示す概略図である。リセットパルス印加動作は、選択メモリセルＭＣ内の可変抵抗素子ＶＲを低抵抗状態から高抵抗状態に変化させるために実行される。リセットパルス印加動作において、制御回路１４は選択メモリセルＭＣにリセットパルスを印加する。図７に示すように、リセットパルス印加動作において、選択ワード線ＷＬの電圧は０Ｖに設定され、非選択ワード線ＷＬの電圧は４Ｖに設定される。選択ビット線ＢＬの電圧は４Ｖに設定され、非選択ビット線ＢＬの電圧は０Ｖに設定される。したがって、選択メモリセルＭＣにはダイオードＤの順バイアス方向に４Ｖのリセットパルスが印加される。このリセットパルスによって、選択メモリセルＭＣ内の可変抵抗素子ＶＲは低抵抗状態から高抵抗状態に遷移し得る。

次に、図８を参照して、リセットパルス印加動作のタイミングについて説明する。図８はリセットパルス印加動作を示すタイミングチャートである。図８に示すように、時刻ｔ２１にて、選択ワード線ＷＬ、非選択ワード線ＷＬ、及び選択ビット線ＢＬの電圧は、０Ｖから４Ｖに上げられる。次に、時刻２２にて、選択ワード線ＷＬの電圧は、４Ｖから０Ｖに下げられる。この時刻ｔ２２以降、選択メモリセルＭＣにはダイオードＤの順バイアス方向に４Ｖのリセットパルスが印加される。

次に、図９を参照して、キュアパルス印加動作の概略について説明する。図９はキュアパルス印加動作を示す概略図である。キュアパルスは、セット状態にうまく遷移しないメモリセルを復活させるための救済パルスとして印加される。すなわち、セットパルスを印加してうまく遷移しないメモリセルの多くは、フォーミング前のような非常に高抵抗の状態になっているものが多い。このため、キュアパルスとしてフォーミングパルスと同様又はそれに近いパルスをメモリセルに与えることにより、セット状態への遷移を促す。キュアパルス印加動作は、可変抵抗素子ＶＲの抵抗値を下げ、可変抵抗素子ＶＲを高抵抗状態と低抵抗状態との間で遷移可能な状態にするために実行される。キュアパルス印加動作は、セットパルス印加動作を実行した場合に、可変抵抗素子ＶＲの抵抗値が所定値以下に下がらなければ実効される。キュアパルス印加動作において、制御回路１４は選択メモリセルＭＣにキュアパルスを印加する。

図９に示すように、キュアパルス印加動作において、選択ワード線ＷＬの電圧は０Ｖに設定され、非選択ワード線ＷＬの電圧は６Ｖに設定される。選択ビット線ＢＬの電圧は６Ｖに設定され、非選択ビット線ＢＬの電圧は０Ｖに設定される。したがって、選択メモリセルＭＣにはダイオードＤの順バイアス方向に６Ｖのキュアパルスが印加される。このキュアパルスによって、選択メモリセルＭＣ内の可変抵抗素子ＶＲは抵抗値を下げられ、高抵抗状態と低抵抗状態との間で遷移可能な状態となり得る。

次に、図１０を参照して、キュアパルス印加動作のタイミングについて説明する。図１０はキュアパルス印加動作を示すタイミングチャートである。図１０に示すように、時刻ｔ３１にて、選択ワード線ＷＬ、非選択ワード線ＷＬ、及び選択ビット線ＢＬの電圧は、０Ｖから６Ｖに上げられる。次に、時刻３２にて、選択ワード線ＷＬの電圧は、６Ｖから０Ｖに下げられる。この時刻ｔ３２以降、選択メモリセルＭＣにはダイオードＤの順バイアス方向に６Ｖのキュアパルスが印加される。

次に、図１１を参照して、実施の形態に係るセット動作のフローチャートを説明する。本実施の形態において、セット動作は、セットパルス印加動作、及びキュアパルス印加動作を含み、可変抵抗素子ＶＲを低抵抗状態（セット状態）にする動作である。なお、図１１に示すセット動作は、制御回路１４により実行される。

図１１に示すように、先ず、選択メモリセルＭＣにセットパルスが印加される（セットパルス印加動作）と共に、セットパルス印加回数Ｎが計数される（Ｓ１０１）。次に、メモリセルＭＣを流れるセル電流Ｉｃｅｌｌが、電流値Ｉａ（セットレベルの電流値）より大きいか否かが判断される（Ｓ１０２）。セル電流Ｉｃｅｌｌが電流Ｉａより大きければ、メモリセルＭＣ内の可変抵抗素子ＶＲはセット状態（低抵抗状態）に遷移したとみなされる。

ステップＳ１０２においてセル電流Ｉｃｅｌｌが電流値Ｉａより大きければ（Ｓ１０２、Ｙ）、セット動作は終了したと判定される（ＳｅｔＰａｓｓ）。一方、セル電流Ｉｃｅｌｌが電流値Ｉａ以下であれば（Ｓ１０２、Ｎ）、セットパルス印加回数Ｎが回数Ｍより大きいか否かが判断される（Ｓ１０３）。

ステップＳ１０３においてセットパルス印加回数Ｎが回数Ｍ以下であれば（Ｓ１０３、Ｎ）、再びステップＳ１０１からの処理が実行される。一方、セットパルス印加回数Ｎが回数Ｍより大きければ（Ｓ１０３、Ｙ）、選択メモリセルＭＣにキュアパルスが印加される（キュアパルス印加動作）と共に、キュアパルス印加回数Ｘが計数される（Ｓ１０４）。

続いて、セル電流Ｉｃｅｌｌが、電流値Ｉａより大きいか否かが判断される（Ｓ１０５）。セル電流Ｉｃｅｌｌが電流Ｉａより大きければ、メモリセルＭＣ内の可変抵抗素子ＶＲは抵抗値を下げ、高抵抗状態と低抵抗状態との間で遷移可能な状態になったとみなされる。

ステップＳ１０５においてセル電流Ｉｃｅｌｌが電流値Ｉａより大きければ（Ｓ１０５、Ｙ）、セット動作は終了したと判定される（ＳｅｔＰａｓｓ）。一方、セル電流Ｉｃｅｌｌが電流値Ｉａ以下であれば（Ｓ１０５、Ｎ）、キュアパルス印加回数Ｘが回数Ｙより大きいか否かが判断される（Ｓ１０６）。

ステップＳ１０６においてキュアパルス印加回数Ｘが回数Ｙ以下であれば（Ｓ１０６、Ｎ）、セットパルス印加回数Ｎが「０」にリセット（Ｓ１０７）された後、再びステップＳ１０１からの処理が実行される。一方、キュアパルス印加回数Ｘが回数Ｙより大きければ（Ｓ１０６、Ｙ）、キュアパルス印加回数Ｘが「０」にリセット（Ｓ１０８）された後、セット動作は失敗したと判定される（ＳｅｔＦａｉｌ）。

以上のように、本実施の形態は、キュアパルスを印加することによって、高抵抗状態に留まった可変抵抗素子ＶＲの抵抗値を下げ、その可変抵抗素子ＶＲを再び高抵抗状態及び低抵抗状態に遷移可能な状態にできる。ここで、キュアパルスはセットパルスよりも電圧が高く、印加時間が長いため、キュアパルス印加動作はセットパルス印加動作よりもメモリセルＭＣに大きなストレスを与える。そこで、本実施の形態は、セットパルス印加動作をＭ回以上実行した場合に限りキュアパルス印加動作を実行する。これにより、本実施の形態は、メモリセルＭＣに与えるストレスを抑制する。

［その他］
本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

例えば、キュアパルス印加動作は、メモリセルＭＣが正確に動作可能か判断するテスト段階でも適用可能である。また、図１１に示したセットパルス印加動作の回数Ｍは、テスト段階で判定されたメモリセルアレイ１１に含まれる不良メモリセルの数に基づき定めても良い。

ＭＣ…メモリセル、ＶＲ…可変抵抗素子、Ｄ…ダイオード、１１…メモリセルアレイ、１２…ロウデコーダ、１３…カラムデコーダ、１４…制御回路。

Claims

可変抵抗素子を含むメモリセルが複数の第１配線及び複数の第２配線の交差部に配置されたメモリセルアレイと、
選択された前記第１配線及び選択された前記第２配線に所定の電圧を印加することにより、選択された前記第１配線及び選択された前記第２配線の交差部に配置された前記メモリセルに電圧を印加する制御回路と
を備え、
前記制御回路は、
前記可変抵抗素子を高抵抗状態から低抵抗状態に遷移させるため、前記可変抵抗素子にセットパルスを印加するセットパルス印加動作と、
前記セットパルス印加動作を実行されていない可変抵抗素子に、フォーミングパルスを印加するフォーミングパルス印加動作と、
前記セットパルス印加動作を第１の回数実行した場合でも、前記可変抵抗素子の抵抗値が所定値以下に下がらなければ、前記可変抵抗素子にキュアパルスを印加するキュアパルス印加動作と
を実行し、
前記制御回路は、前記キュアパルス印加動作を第２の回数実行した場合でも、前記可変抵抗素子の抵抗値が所定値以下に下がらなければ、前記可変抵抗素子を不良と判定し、
前記第１の回数は、前記メモリセルアレイに含まれる不良メモリセルの数に基づき定められ、
前記フォーミングパルスは、前記セットパルスの極性と逆の極性を有し、且つ前記セットパルスよりも大きく、
前記キュアパルスは、前記セットパルスの極性と逆の極性を有し、且つ前記セットパルスよりも印可時間が長い
ことを特徴とする半導体記憶装置。
可変抵抗素子を含むメモリセルが複数の第１配線及び複数の第２配線の交差部に配置されたメモリセルアレイと、
選択された前記第１配線及び選択された前記第２配線に所定の電圧を印加することにより、選択された前記第１配線及び選択された前記第２配線の交差部に配置された前記メモリセルに電圧を印加する制御回路と
を備え、
前記制御回路は、
前記可変抵抗素子を高抵抗状態から低抵抗状態に遷移させるため、前記可変抵抗素子にセットパルスを印加するセットパルス印加動作と、
前記セットパルス印加動作を第１の回数実行した場合でも、前記可変抵抗素子の抵抗値が所定値以下に下がらなければ、前記可変抵抗素子にキュアパルスを印加するキュアパルス印加動作と
を実行し、
前記第１の回数は、前記メモリセルアレイに含まれる不良メモリセルの数に基づき定められ、
前記キュアパルスは、前記セットパルスの極性と逆の極性を有する
ことを特徴とする半導体記憶装置。
前記制御回路は、前記キュアパルス印加動作を第２の回数実行した場合でも、前記可変抵抗素子の抵抗値が所定値以下に下がらなければ、前記可変抵抗素子を不良と判定する
ことを特徴とする請求項２記載の半導体記憶装置。
前記制御回路は、前記セットパルス印加動作を実行されていない可変抵抗素子に、フォーミングパルスを印加するフォーミングパルス印加動作を実行し、
前記フォーミングパルスは、前記セットパルスの極性と逆の極性を有する
ことを特徴とする請求項２又は３記載の半導体記憶装置。
前記キュアパルスは、前記セットパルスよりも印可時間が長い
ことを特徴とする請求項２〜４のいずれか１項記載の半導体記憶装置。