JP5322974B2

JP5322974B2 - 半導体記憶装置

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Publication number: JP5322974B2
Application number: JP2010040408A
Authority: JP
Inventors: 貴彦佐々木
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2010-02-25
Filing date: 2010-02-25
Publication date: 2013-10-23
Anticipated expiration: 2030-02-25
Also published as: JP2011175716A

Description

本発明は、半導体記憶装置に関する。

近年、フラッシュメモリの後継候補として、記憶素子に可変抵抗素子を用いる抵抗変化メモリ装置が注目されている。ここで、抵抗変化メモリ装置には、遷移金属酸化物を記録層としてその抵抗状態を不揮発に記憶する狭義の抵抗変化メモリ（ReRAM：Resistive RAM）の他、カルコゲナイド等を記録層として用いてその結晶状態（導体）と非晶質状態（絶縁体）の抵抗情報を利用する相変化メモリ（PCRAM：Phase Change RAM）等も含むものとする（特許文献１参照）。

抵抗変化メモリ装置のメモリセルには、２種類の動作モードがあることが知られている。１つは、印加電圧の極性を切り替えることにより、高抵抗状態と低抵抗状態とを設定するもので、これはバイポーラ型といわれる。もう１つは、印加電圧の極性を切り替えることなく、電圧値と電圧印加時間を制御することにより、高抵抗状態と低抵抗状態の設定を可能とするもので、これはユニポーラ型といわれる。

ユニポーラ型のＲｅＲＡＭの場合を例として説明すると、メモリセルに対するデータの書き込みは、可変抵抗素子に所定の電圧を短時間印加することにより行う。これにより、可変抵抗素子が高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子を高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。一方、メモリセルに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子に対し、セット動作時よりも低い所定の電圧を長時間印加することにより行う。これにより、可変抵抗素子が低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子を低抵抗状態から高抵抗状態へ変化させる動作をリセット動作という。メモリセルは、例えば高抵抗状態を安定状態（リセット状態）とし、２値データ記憶であれば、リセット状態を低抵抗状態に変化させるセット動作によりデータの書き込みを行う。

ここで、メモリセルを低抵抗状態に変化させた直後、そのメモリセルには過度の電流が流れる可能性がある。このような過度の電流は、一旦セット動作が完了したメモリセルが再び誤ってリセット状態に戻ってしまう誤リセット動作や、メモリセルの破壊等を引き起こす虞がある。よって、メモリセルに流れる電流値に上限値（コンプライアンス電流）を設ける必要がある。

しかしながら、可変抵抗素子を用いたメモリセルでは、可変抵抗素子の特性を均一にすることが難しく、セット動作の完了前、完了後の可変抵抗素子の抵抗値がメモリセル毎にばらつく。従って、全メモリセルに対し同一のコンプライアンス電流を設定したのでは、誤リセット動作やメモリセルの破壊を防止しつつ適切にセット動作を行うことができない。従って、メモリセル毎に電流値の上限値を適切に設定する技術が望まれている。

特開２００８−９１０２５号公報

本発明は、メモリセルの抵抗値のばらつきに拘わらず、メモリセル毎に適切なコンプライアンス電流を設定し、誤リセット動作の発生やメモリセルの破壊を防止しつつ適切にセット動作を実行することができる半導体記憶装置を提供することを目的とする。

本発明の一態様に係る半導体記憶装置は、整流素子と可変抵抗素子とを直列接続してなるメモリセルが複数の第１配線及び複数の第２配線の交差部に配置されたメモリセルアレイと、選択された前記第１配線及び選択された前記第２配線の交差部に配置された前記メモリセルに所定の電位差がかかるよう、選択された前記第１配線に第１電圧を印加するとともに選択された前記第２配線に前記第１電圧よりも小さい電圧値の第２電圧を印加する制御回路と、前記メモリセルに流れるセル電流の上限値であるコンプライアンス電流をセット動作における所定のタイミングで設定し、前記所定のタイミング以降において前記メモリセルを流れるセル電流が前記コンプライアンス電流を超えないよう制御する電流制限回路とを備え、前記電流制限回路は、前記所定のタイミングにおける前記セル電流の電流値に所定の定数を乗じた電流値を有するコンプライアンス電流を生成する電流生成回路と、前記第１電圧を前記第１配線に供給する電流経路に、前記コンプライアンス電流をミラーする電流ミラー回路とを備え、前記電流生成回路は、前記セル電流を流す第１トランジスタと、前記第１トランジスタとミラー接続され前記コンプライアンス電流を発生させる第２トランジスタと、前記第１トランジスタ及び前記第２トランジスタのゲートに一端を接続され固定電位の端子に他端を接続されるキャパシタと、前記第１トランジスタのドレインとゲートとの間を短絡させるか切断するかを切り替えるスイッチとを備え、前記スイッチは、前記所定のタイミングにて非導通状態となり、前記ドレインとゲートを切断することを特徴とする。

本発明によれば、メモリセルの抵抗値のばらつきに拘わらず、メモリセル毎に適切なコンプライアンス電流を設定し、誤リセット動作の発生やメモリセルの破壊を防止しつつ適切にセット動作を実行することができる半導体記憶装置を提供することが可能となる。

第１実施形態に係る半導体記憶装置のブロック図である。第１実施形態に係る半導体記憶装置のメモリセルアレイの一部を示す斜視図である。第１実施形態に係る半導体記憶装置の制御回路の回路図である。第１実施形態に係る半導体記憶装置の制御回路の動作波形図である。第２実施形態に係る半導体記憶装置の制御回路の回路図である。第３実施形態に係る半導体記憶装置の制御回路の回路図である。

以下、図面を参照して本発明の実施形態に係る半導体記憶装置を説明する。

［第１実施形態］
［構成］
図１は、本発明の第１実施形態に係る半導体記憶装置のブロック図である。この半導体記憶装置は、データを記憶するメモリセルアレイ１０１、メモリセルアレイ１０１を制御するロウデコーダ１０２、カラムデコーダ１０３、制御回路１０４、電源１０５、及び電流制限回路１０６を備える。

メモリセルアレイ１０１は、複数本のワード線３と、これらワード線３と交差する複数本のビット線４と、それらの各交差部に配置されたメモリセルＭＣを有する。ロウデコーダ１０２は、ワード線３を選択し、カラムデコーダ１０３は、ビット線４を選択する。制御回路１０４は、ロウデコーダ１０２、カラムデコーダ１０３にそれぞれロウアドレス、カラムアドレスを与え、メモリセルアレイ１０１中の読み書きを行うメモリセルＭＣを選択する。制御回路１０４は、選択メモリセルＭＣの状態に基づき、選択メモリセルＭＣに対する動作の開始・終了を制御する。電源１０５は、読み出し、書き込み、消去の、それぞれの動作に対応した、所定の電圧の組み合わせを生成し、ロウデコーダ１０２、カラムデコーダ１０３、及び制御回路１０４に供給する。

また、電流制限回路１０６は、セット動作時においてカラムデコーダ１０３を介してセット電圧ＶＳＥＴが印加される場合、セット動作の間にメモリセルＭＣに流れるセル電流Ｉｃｅｌｌが所定の上限値（コンプライアンス電流Ｉｃｏｍｐ）を超えないように制御する機能を有する。

図２は、図１に示したメモリセルアレイ１０１の一部を示す斜視図である。メモリセルアレイ１０１は、平行に配置された複数本のワード線３と、このワード線３と交差するように配置された複数本のビット線４と、これらワード線３及びビット線４の各交差部に配置されたユニポーラ型のメモリセルＭＣとを備える。メモリセルＭＣは、低抵抗状態と高抵抗状態の少なくとも２つの抵抗状態を遷移する可変抵抗素子１と、非オーミック素子からなる選択素子、例えばダイオード２とからなる。なお、本発明はユニポーラ型のメモリセルＭＣに限定されるものではなく、バイポーラ型のメモリセルＭＣを有する半導体記憶装置にも適用可能である。図２に示す本実施形態の半導体記憶装置は、いわゆるクロスポイント型の構成となっている。

この構成の場合、ワード線３及びビット線４は単なるラインアンドスペースのパターンとなり、ワード線３とビット線４とは直交する位置関係で足りるため、ワード線３方向及びビット線４方向のずれを考慮する必要はない。従って、製造工程においてメモリセルアレイ内の位置合せ精度を極めて緩くすることができ、容易に製造することができる。

可変抵抗素子１としては、以下に示す、ＰＣＲＡＭ、ＣＢＲＡＭ、及びＲｅＲＡＭ等を用いることができる。ＰＣＲＡＭは、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させる。ＣＢＲＡＭは、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊したりすることで抵抗値を変化させる。ＲｅＲＡＭは、電圧あるいは電流印加により抵抗値を変化させる。このＲｅＲＡＭは、電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。ＲｅＲＡＭの場合、その材料にＺｎＭｎ_２Ｏ_４、ＮｉＯ、ＴｉＯ_２、ＳｒＺｒＯ_３、Ｐｒ_０．７Ｃａ_０．３ＭｎＯ_３等を用いることができる。

ユニポーラ型のＲｅＲＡＭの場合、メモリセルＭＣに対するデータの書き込みは、可変抵抗素子１に例えば３．５Ｖ（ダイオード２の電圧降下分を含めると実際には４．５Ｖ程度）のセット電圧ＶＳＥＴを印加し、１０ｎＡ程度の電流を１０ｎｓ−１００ｎｓ程度の時間流すことにより行う。これにより、可変抵抗素子１が高抵抗状態から低抵抗状態へと変化する（セット動作）。

一方、メモリセルＭＣに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子１に対し、０．８Ｖ（ダイオード２の電圧降下分を含めると実際には２．０Ｖ程度）のリセット電圧ＶＲＥＳＥＴを印加し、１μＡ−１０μＡ程度の電流を５００ｎｓ−２μｓ程度の時間流すすることにより行う。これにより、可変抵抗素子１が低抵抗状態から高抵抗状態へと変化する（リセット動作）。

メモリセルＭＣのリード動作は、可変抵抗素子１に０．４Ｖ（ダイオード２の電圧降下分を含めると実際には１．４Ｖ程度）のリード電圧ＶＲＥＡＤを与え、可変抵抗素子１を介して流れる電流をセンスアンプにてモニターすることにより行う。これにより、可変抵抗素子１が低抵抗状態にあるか高抵抗状態にあるかを判定する。

図１に示すメモリセルアレイ１０１のビット線４には、制御回路１０４から送られたアドレスに基づき、カラムデコーダ１０３を介して上述の各動作に対応した電圧（ＶＳＥＴ、ＶＲＥＳＥＴ、ＶＲＥＡＤ）が印加される。

メモリセルＭＣに対しセット動作を実行する場合、可変抵抗素子１の抵抗値が複数のメモリセルＭＣ間でばらつくため、全メモリセルＭＣに対し同一のコンプライアンス電流Ｉｃｏｍｐを固定的に設定したのでは、誤リセット動作が生じたり、又はメモリセルＭＣが破壊されたり、逆にセット動作が行われなくなったりするなど、適切にセット動作を実行することが困難になる。適切にセット動作を行うためには、抵抗値の異なるメモリセルＭＣ毎に異なるコンプライアンス電流Ｉｃｏｍｐを設定する必要がある。

本実施形態では、電流制限回路１０６において、所定のタイミングにおいてメモリセルＭＣを流れるセル電流Ｉｃｅｌｌに基づいてコンプライアンス電流Ｉｃｏｍｐを生成し、セル電流Ｉｃｅｌｌが、このコンプライアンス電流Ｉｃｏｍｐを超えないよう、制御を行っている。従って、メモリセルＭＣ毎に個別のコンプライアンス電流Ｉｃｏｍｐを設定することができる。

図３は、第１実施形態に係る半導体記憶装置の電流制限回路１０６の回路図である。電流制限回路１０６の入力ノードＩＮは、メモリセルＭＣのセット動作に必要なセット電圧ＶＳＥＴ等をカラムデコーダ１０３から供給される。出力ノードＯＵＴは、ビット線ＢＬに接続されている。電流制限回路１０６は、電流ミラー回路１０、電流ミラー回路２０、及び電流ミラー回路３０を備える。

電流ミラー回路１０は、ＰＭＯＳトランジスタ１１と１２を有する。ＰＭＯＳトランジスタ１１は、入力ノードＩＮと出力ノードＯＵＴとの間に電流経路５０を形成するように接続されていると共に、ダイオード接続されている。ＰＭＯＳトランジスタ１２は、ＰＭＯＳトランジスタ１１とゲートを共有している。ＰＭＯＳトランジスタ１１と１２は、同一のサイズを有している。これにより、ＰＭＯＳトランジスタ１１を流れるセル電流Ｉｃｅｌｌは、ＰＭＯＳトランジスタ１２にミラーされる。

電流ミラー回路２０は、セル電流Ｉｃｅｌｌに基づいて、コンプライアンス電流Ｉｃｏｍｐ（第１電流）を生成する回路である。具体的には、電流ミラー回路２０は、所定のタイミングにおけるセル電流Ｉｃｅｌｌの電流値に所定の定数（α）を乗じた電流値を有するコンプライアンス電流Ｉｃｏｍｐを生成する回路である。電流ミラー回路２０は、ＮＭＯＳトランジスタ２１、２２、キャパシタ２３、及びスイッチ２４を備えている。

ＮＭＯＳトランジスタ２１は、そのドレインをＰＭＯＳトランジスタ１２のドレインに接続され、ソースを接地端子に接続されている。ＮＭＯＳトランジスタ２１のゲート及びドレインは、スイッチ２４により、短絡状態と切断状態との間で切り替えられる。

ＮＭＯＳトランジスタ２２は、そのゲートをＮＭＯＳトランジスタ２１のゲートに接続され、ソースは接地されている。ＮＭＯＳトランジスタ２２は、ＮＭＯＳトランジスタ２１に比べα倍のサイズを有している。キャパシタ２３は、その一端をＮＭＯＳトランジスタ２１及び２２のゲートに接続され、他端を接地端子に接続されている。

電流ミラー回路２０は、スイッチ２４が導通状態の間は、ミラー動作を行って、トランジスタ２１に流れる電流Ｉｃｅｌｌに基づいて、ＮＭＯＳトランジスタ２２に電流Ｉｃｏｍｐ（＝α・Ｉｃｅｌｌ）を流す。キャパシタ２３が充電された後の所定のタイミングでスイッチ２４が非導通状態となると、その後は、キャパシタ２３が与える両端の電圧により、一定の電流ＩｃｏｍｐをＮＭＯＳトランジスタ２２に流し続ける。このとき、スイッチ２４が非導通状態に切り替わる直前のセル電流Ｉｃｅｌｌの値をＩｃｅｌｌｓｗとした場合、コンプライアンス電流Ｉｃｏｍｐは、α×Ｉｃｅｌｌｓｗとなる。このような固定のコンプライアンス電流Ｉｃｏｍｐが、電流ミラー回路３０により電流経路５０にミラーされて、上述の電流制限が行われる。この固定のコンプライアンス電流Ｉｃｏｍｐは、選択メモリセルＭＣのあるタイミングにおけるセル電流Ｉｃｅｌｌに比例する値を有しており、これにより、メモリセルＭＣ毎の特性の違いが反映された電流制御が可能になっている。

電流ミラー回路３０は、３つのＰＭＯＳトランジスタ３１〜３３、及びスイッチ３４を備えている。３つのＰＭＯＳトランジスタ３１〜３３は、スイッチ３４がトランジスタ３１のソースとドレインを短絡する状態に切り替わったときに、互いにカレントミラー接続された状態となり、ミラー動作を実行可能に構成されている。ＰＭＯＳトランジスタ３１〜３３のソースは、入力ノードＩＮに接続されている。ＰＭＯＳトランジスタ３１〜３３のゲートは、ノードＮ１に共通接続されている。ＰＭＯＳトランジスタ３２、３３のドレインは、各々、ノードＮ２ａ、Ｎ２ｂにおいてＰＭＯＳトランジスタ１２、１１のソースに接続されている。ＰＭＯＳトランジスタ３１のドレインは、ノードＮ３において前述のトランジスタ２２のドレインに接続されている。スイッチ３４は、トランジスタ３１のゲートとドレインの間に接続されている。スイッチ３４が導通することにより、電流ミラー回路３０のミラー動作が開始され、これにより、コンプライアンス電流Ｉｃｏｍｐが電流経路５０に流れ得る状態となる。

なお、これらのトランジスタ３１〜３３は、前述のα×Ｉｃｅｌｌｓｗ程度の電流が流れた場合に飽和状態となる程度のサイズを有している。また、スイッチ３４は、セット動作の開始直後においては、ノードＮ１を接地端子に接続させる。これにより、トランジスタ３２、３３は導通状態となり、入力端子ＩＮから供給されるセット電圧ＶＳＥＴを供給可能な状態とされる。

次に、この半導体記憶装置のセット動作時における動作を、図４を参照して説明する。

時刻ｔ１において選択ワード線３が”Ｈ”（電圧ＶＳＥＴ）から”Ｌ”（接地電圧ＶＳＳ）になり、続いて時刻ｔ２において選択ビット線４が”Ｌ”から”Ｈ”に切り替わると、セット電圧ＶＳＥＴによるセット動作が開始される。選択メモリセルＭＣには、セル電流Ｉｃｅｌｌが流れ始める。このとき、スイッチ２４は、ＮＭＯＳトランジスタ２１のゲートとドレインを短絡しており、一方、スイッチ３４は、ノードＮ１を接地端子に接続している。

その後、セル電流Ｉｃｅｌｌが安定した後における時刻ｔ３において、スイッチ２４を非導通状態としてトランジスタ２１のゲートとドレインを切断し、更にスイッチ３４を切り替えて、トランジスタ３1のゲートとドレインを短絡する。この時刻ｔ３において、セル電流Ｉｃｅｌｌの電流値がＩｃｅｌｌｓｗであるとする。すると、トランジスタ２２には、固定的な値α×Ｉｃｅｌｌｓｗを有するコンプライアンス電流Ｉｃｏｍｐが流れ続け、これが、電流ミラー回路３０を介して電流経路５０にミラーされ得る状態となる。このコンプライアンス電流Ｉｃｏｍｐがミラーされることにより、その後、例えば時刻ｔ４においてセット動作が完了した後において、セル電流Ｉｃｅｌｌは、コンプライアンス電流Ｉｃｏｍｐ（＝α×Ｉｃｅｌｌｓｗ）以下に制限される。

このコンプライアンス電流Ｉｃｏｍｐは、抵抗が低く大きなセル電流Ｉｃｅｌｌを流すメモリセルＭＣが選択された場合には、大きな値とされ、逆に、抵抗が高く小さなセル電流Ｉｃｅｌｌしか流さないメモリセルＭＣが選択された場合には、小さい値とされる。従って、本実施形態によれば、メモリセルＭＣの特性の違いを反映したコンプライアンス電流Ｉｃｏｍｐが設定可能であり、誤リセット動作やメモリセルＭＣの破壊等を生じさせることなく、適切にセット動作を実行することが可能になる。

［第２実施形態］
次に、本発明の第２実施形態を、図５を参照して説明する。第１実施形態と同一の構成については、同一の符号を付し、以下ではその詳細な説明は省略する。

この第２実施形態の半導体記憶装置において、その全体構成は、図１及び図２に示した通りである。また、電流制限回路１０６の構成も同様である。ただし、この実施形態では、セル電流Ｉｃｅｌｌの最大値を制限する最大電流制限回路４０をさらに備えている点で、第１実施形態と異なる。

最大電流制限回路４０は、電流ミラー回路４１、ＮＭＯＳトランジスタ４２、及びインバータ４３を有する。

電流ミラー回路４１は、ＰＭＯＳトランジスタ４１ａと４１ｂを有する。このトランジスタ４１ａと４１ｂは、そのソースを入力ノードＩＮに接続されており、ゲートを共通接続されている。トランジスタ４１ａのゲートとドレインは短絡されており、また、ドレインは図示しない定電流源回路から、定電流Ｉｍａｘ＿ｒｅｆを与えられている。定電流Ｉｍａｘ＿ｒｅｆは、セル電流Ｉｃｅｌｌとして許容できる最大の電流を規定するための電流である。トランジスタ４１ｂのドレインは、ＮＭＯＳトランジスタ４２のドレインに接続されている。ＮＭＯＳトランジスタ４２は、ソースを接地されていると共に、ゲートはトランジスタ２１、２２のゲートに接続されている。これにより、トランジスタ４２は、コンプライアンス電流Ｉｃｏｍｐを流す。インバータ４３は、トランジスタ４１ｂ及び４２のドレインに接続されており、電流Ｉｍａｘ＿ｒｅｆと電流Ｉｃｏｍｐの間の差に基づいて変化するノードＮ４の電位の変化を判定して、出力信号ＯＵＴ２を出力する。この出力信号ＯＵＴ２により、例えば電圧ＶＳＥＴの供給が遮断される。

この最大電流制限回路４０によれば、セル電流Ｉｃｅｌｌの最大値を制限可能である。電流制限回路１０６のみの場合、極端に電流を流しやすいメモリセルＭＣが存在した場合、想定を超えるセル電流Ｉｃｅｌｌが流れる虞があるが、本実施形態によれば、そのような場合であっても、セル電流Ｉｃｅｌｌの最大値を制限することができる。

［第３実施形態］
次に、本発明の第３実施形態を、図６を参照して説明する。前述の実施形態と同一の構成については、同一の符号を付し、以下ではその詳細な説明は省略する。

第３実施形態の半導体記憶装置において、その全体構成は、図１及び図２に示した通りである。また、最大電流制限回路４０の構成も図５と同様である。ただし、この第３実施形態では、電流制限回路２０の構成が、前述の実施形態と異なっている。この実施形態では、トランジスタ２２に代えて、ノードＮ３と接地端子との間に並列接続されるｎ個のＮＭＯＳトランジスタ２２（１）〜（ｎ）を有する。これらのトランジスタ２２（１）〜（ｎ）は、そのゲートをトランジスタ２１に共通接続されている。また、これらのトランジスタ２２（１）〜（ｎ）は、それぞれイネーブル用のＮＭＯＳトランジスタ２３（１）〜(ｎ）と直列に接続されている。こられのイネーブル用のＮＭＯＳトランジスタ２３（１）〜（ｎ）は、それぞれイネーブル信号Ｅ（１）〜（ｎ）をゲートに与えられ、選択的に導通され得る。導通されるＮＭＯＳトランジスタ２３（１）〜（ｎ）の数を変化させることにより、上述のαの値を調整することができ、これにより、電流制限回路１０６におけるセル電流Ｉｃｅｌｌの上限値を変化させることができる。

［その他の実施形態］
以上、半導体記憶装置の一実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。例えば、第３実施形態のトランジスタ２２（１）〜（ｎ）は、第１実施形態にも採用可能である。また、電流ミラー回路２０は、あるタイミングでのセル電流Ｉｃｅｌｌのα倍の電流を生成できるものであればよく、図３等に示すものに限定されない。例えば、電流をα倍に増幅する増幅回路であってもよい。

ＭＣ…メモリセル、１…可変抵抗素子、２…ダイオード、３…ワード線、４…ビット線、１０、２０、３０…電流ミラー回路、４０…最大電流制限回路、１０１…メモリセルアレイ、１０２…ロウデコーダ、１０３…カラムデコーダ、１０４…制御回路、１０５…電源、１０６…電流制限回路。

Claims

整流素子と可変抵抗素子とを直列接続してなるメモリセルが複数の第１配線及び複数の第２配線の交差部に配置されたメモリセルアレイと、
選択された前記第１配線及び選択された前記第２配線の交差部に配置された前記メモリセルに所定の電位差がかかるよう、選択された前記第１配線に第１電圧を印加するとともに選択された前記第２配線に前記第１電圧よりも小さい電圧値の第２電圧を印加する制御回路と、
前記メモリセルに流れるセル電流の上限値であるコンプライアンス電流をセット動作における所定のタイミングで設定し、前記所定のタイミング以降において前記メモリセルを流れるセル電流が前記コンプライアンス電流を超えないよう制御する電流制限回路と
を備え、
前記電流制限回路は、
前記所定のタイミングにおける前記セル電流の電流値に所定の定数を乗じた電流値を有するコンプライアンス電流を生成する電流生成回路と、
前記第１電圧を前記第１配線に供給する電流経路に、前記コンプライアンス電流をミラーする電流ミラー回路と
を備え、
前記電流生成回路は、
前記セル電流を流す第１トランジスタと、
前記第１トランジスタとミラー接続され前記コンプライアンス電流を発生させる第２トランジスタと、
前記第１トランジスタ及び前記第２トランジスタのゲートに一端を接続され固定電位の端子に他端を接続されるキャパシタと、
前記第１トランジスタのドレインとゲートとの間を短絡させるか切断するかを切り替えるスイッチとを備え、
前記スイッチは、前記所定のタイミングにて非導通状態となり、前記ドレインとゲートを切断する
ことを特徴とする半導体記憶装置。
前記電流ミラー回路は、前記所定のタイミングで前記コンプライアンス電流のミラー動作を開始する
ことを特徴とする請求項１記載の半導体記憶装置。
前記第２トランジスタは、並列接続されゲートを共通接続された複数の第３トランジスタを含み、
前記複数の第３トランジスタは、それぞれ複数の第４トランジスタのそれぞれと直列接続され、
前記第４トランジスタは、制御信号に基づいて選択的に導通制御される
ことを特徴とする請求項１記載の半導体記憶装置。
前記コンプライアンス電流と参照電流とを比較し、比較信号を出力する検出回路を
更に備え、
前記電流制限回路は、前記比較信号に基づき前記第１配線への前記第１電圧の供給を遮断する
ことを特徴とする請求項１記載の半導体記憶装置。