JP5044669B2

JP5044669B2 - 半導体記憶装置

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Publication number: JP5044669B2
Application number: JP2010068101A
Authority: JP
Inventors: 智紀黒沢; 貴彦佐々木
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2010-03-24
Filing date: 2010-03-24
Publication date: 2012-10-10
Anticipated expiration: 2030-03-24
Also published as: JP2011204297A

Description

本発明は、半導体記憶装置に関する。

近年、フラッシュメモリの後継候補として、記憶素子に可変抵抗素子を用いる抵抗変化メモリ装置が注目されている。ここで、抵抗変化メモリには、遷移金属酸化物を記録層としてその抵抗状態を不揮発に記憶する狭義の抵抗変化メモリ（ReRAM：Resistive RAM）の他、カルコゲナイド等を記録層として用いてその結晶状態（導体）と非晶質状態（絶縁体）の抵抗情報を利用する相変化メモリ（PCRAM：Phase Change RAM）等も含むものとする（特許文献１参照）。

抵抗変化メモリの可変抵抗素子は製造直後においては非常に高い抵抗値を有しており、その抵抗値を容易には変化させない状態にある。そこで、可変抵抗素子に高電圧を印加するフォーミング動作を実行し、これにより可変抵抗素子の抵抗値が高抵抗状態と低抵抗状態との間で遷移可能な状態を作り出し、メモリセルとして動作し得る状態を作り出している。

しかしながら、従来の抵抗変化メモリでは、フォーミング動作後における複数の可変抵抗素子間での抵抗値のバラツキが大きいという問題がある。バラツキが大きい場合には、その後の書き込み（セット）等の各種動作が困難となる。

特開２００８−９１０２５号公報

本発明は、複数の可変抵抗素子の間で抵抗値のバラツキを小さくするようにフォーミング動作を実行可能な半導体記憶装置を提供することを目的とする。

本発明の一態様に係る半導体記憶装置は、可変抵抗素子を含むメモリセルが複数の第１配線及び複数の第２配線の交差部に配置されたメモリセルアレイと、選択された前記第１配線及び選択された前記第２配線に所定の電圧を印加することにより、選択された前記第１配線及び選択された前記第２配線の交差部に配置された前記メモリセルに電圧を印加する制御回路とを備え、前記メモリセルを高抵抗状態と低抵抗状態との間で遷移可能な状態にするためのフォーミング動作において、前記制御回路は、第１電圧を前記メモリセルに印加した際に前記メモリセルに流れる第１セル電流に基づき、第１処理、及び第２処理を繰り返し実行し、前記第１処理は、前記第１セル電流が制限電流に達していないと判断すると、前記第１電圧を所定値だけ上げる動作であり、前記第２処理は、前記第１セル電流が前記制限電流に達したと判断すると、前記制限電流を上げ、且つ前記第１電圧を初期値まで下げる動作であることを特徴とする。

本発明によれば、複数の可変抵抗素子の間で抵抗値のバラツキを小さくするようにフォーミング動作を実行可能な半導体記憶装置を提供することができる。

本発明の第１の実施の形態に係る半導体記憶装置のブロック図である。第１の実施の形態に係るメモリセルアレイ１１の一部を示す斜視図である。第１の実施の形態に係るカラム制御回路１３を示すブロック図である。第１の実施の形態に係るセンスアンプ１３１、記憶回路１３２を示す回路図である。第１の実施の形態に係るカラム制御回路１３によるフォーミング動作を示すフローチャートである。第１の実施の形態のフォーミング動作を示すタイミングチャートである。第１の実施の形態に係るタイミングチャートである。第１の実施の形態のフォーミング動作による効果を示す図である。比較例と第１の実施の形態において、フォーミング動作後、所定電圧（１．９Ｖ）を印加した際に各メモリセルＭＣ（サンプル数：１２３）を流れるセル電流の分布を示す図である。第２の実施の形態に係るカラム制御回路１３を示すブロック図である。第２の実施の形態に係るカラム制御回路１３によるフォーミング動作を示すフローチャートである。第２の実施の形態のフォーミング動作を示すタイミングチャートである。

以下、図面を参照して本発明の実施の形態に係る半導体記憶装置を説明する。

［第１の実施の形態］
［構成］
図１は、本発明の第１の実施の形態に係る半導体記憶装置のブロック図である。第１の実施の形態に係る半導体記憶装置は、図１に示すように、メモリセルアレイ１１、ロウ制御回路１２、カラム制御回路１３、制御信号生成部１４、及び電源１５を備える。

メモリセルアレイ１１は、複数本のワード線ＷＬと、これらワード線ＷＬと交差する複数本のビット線ＢＬと、ビット線ＢＬとワード線ＷＬの各交差部に配置されたメモリセルＭＣとを有する。ロウ制御回路１２は、ワード線ＷＬを選択し、ワード線ＷＬに各種動作に必要な電圧を印加する。カラム制御回路１３は、ビット線ＢＬを選択し、その選択されたビット線ＢＬに各種動作に必要な電圧を印加する。また、カラム制御回路１３は、ビット線ＢＬに現れた信号を検知・増幅してメモリセルＭＣに保持されているデータを判定するセンスアンプ回路を備える。

制御信号生成部１４は、ロウ制御回路１２及びカラム制御回路１３にそれぞれロウアドレス及びカラムアドレスを与える。電源１５は、ロウ制御回路１２、カラム制御回路１３、及び制御信号生成部１４に電源電圧を供給する。

図２は、図１に示したメモリセルアレイ１１の一部を示す斜視図である。メモリセルアレイ１１は、平行に配置された複数本のワード線ＷＬと、このワード線ＷＬと交差するように配置された複数本のビット線ＢＬと、これらワード線ＷＬ及びビット線ＢＬの各交差部に配置されたユニポーラ型のメモリセルＭＣとを備える。メモリセルＭＣは、低抵抗状態と高抵抗状態の少なくとも２つの抵抗状態を遷移する可変抵抗素子ＶＲと、非オーミック素子からなる選択素子（例えばダイオードＤ）とからなる。なお、本発明はユニポーラ型のメモリセルＭＣに限定されるものではなく、バイポーラ型のメモリセルＭＣを有する半導体記憶装置にも適用可能である。図２に示す本の実施の形態の半導体記憶装置はいわゆるクロスポイント型の構成となっている。

この構成の場合、ワード線ＷＬ及びビット線ＢＬは単なるラインアンドスペースのパターンとなり、ワード線ＷＬとビット線ＢＬとは直交する位置関係で足りるため、ワード線ＷＬ方向及びビット線ＢＬ方向のずれを考慮する必要はない。従って、製造工程においてメモリセルアレイ内の位置合せ精度を極めて緩くすることができ、容易に製造することができる。

可変抵抗素子ＶＲとしては、以下に示す、ＰＣＲＡＭ、ＣＢＲＡＭ、及びＲｅＲＡＭ等を用いることができる。ＰＣＲＡＭは、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させる。ＣＢＲＡＭは、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊したりすることで抵抗値を変化させる。ＲｅＲＡＭは、電圧あるいは電流印加により抵抗値を変化させる。このＲｅＲＡＭは、電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。ＲｅＲＡＭの場合、その材料にＺｎＭｎ_２Ｏ_４、ＮｉＯ、ＴｉＯ_２、ＳｒＺｒＯ_３、Ｐｒ_０．７Ｃａ_０．３ＭｎＯ_３等を用いることができる。

可変抵抗素子ＶＲは、製造直後においては非常に抵抗値の高い状態にあり、その抵抗値は容易には変化しない状態にある。よって、可変抵抗素子ＶＲにメモリセルＭＣとしての各種動作を可能とさせるため、可変抵抗素子ＶＲに対して、フォーミング動作が実行される。フォーミング動作では、可変抵抗素子ＶＲにフォーミング電圧Ｖｆｏｒｍ（４Ｖ以上）を印加し、可変抵抗素子ＶＲに大電流を流す。この大電流によって、可変抵抗素子ＶＲ内にフィラメントパス（電流経路）が形成される。フォーミング動作完了後、可変抵抗素子ＶＲ内のフィラメントパスは、所定電圧がメモリセルＭＣに印加されることによって、切断あるいは修復を繰り返す。これにより、可変抵抗素子ＶＲは、低抵抗状態と高抵抗状態との間で遷移可能となる。

ユニポーラ型のＲｅＲＡＭの場合、メモリセルＭＣに対するセット動作（データの書き込み）は、可変抵抗素子ＶＲに例えば３．５Ｖ（ダイオードＤの電圧降下分を含めると実際には４．５Ｖ程度）のセット電圧Ｖｓｅｔを印加し、１０ｎＡ程度の電流を１０ｎｓ−１００ｎｓ程度の時間流すことにより行う。これにより、可変抵抗素子ＶＲが高抵抗状態から低抵抗状態へと変化する。

一方、メモリセルＭＣに対するリセット動作（データの消去）は、セット動作後の低抵抗状態の可変抵抗素子ＶＲに０．８Ｖ（ダイオードＤの電圧降下分を含めると実際には２．０Ｖ程度）のリセット電圧Ｖｒｅｓｅｔを印加し、１μＡ−１０μＡ程度の電流を５００ｎｓ−２μｓ程度の時間流すことにより行う。これにより、可変抵抗素子ＶＲが低抵抗状態から高抵抗状態へと変化する。

メモリセルＭＣに対するリード動作（データの読み出し）は、可変抵抗素子ＶＲに０．４Ｖ（ダイオードＤの電圧降下分を含めると実際には１．４Ｖ程度）のリード電圧Ｖｒｅａｄを可変抵抗素子ＶＲに与え、可変抵抗素子ＶＲを介して流れる電流をセンスアンプにてモニターすることにより行う。これにより、可変抵抗素子ＶＲが低抵抗状態にあるか高抵抗状態にあるかを判定する。

図１に示すメモリセルアレイ１１のビット線ＢＬには、制御信号生成部１４から送られたカラムアドレスに基づき、カラム制御回路１３により、上述の各動作に対応した電圧（フォーミング電圧Ｖｆｏｒｍ、セット電圧Ｖｓｅｔ、リセット電圧Ｖｒｅｓｅｔ、リード電圧Ｖｒｅａｄ）が印加される。

図３は、第１の実施の形態に係る半導体記憶装置のカラム制御回路１３を示すブロック図である。図３に示す例では、メモリセルアレイ１１は、８つのワード線ＷＬ（１）〜（８）、８つのビット線ＢＬ（１）〜（８）、それらの交差部にメモリセルＭＣ（１，１）〜（８，８）を有する。カラム制御回路１３は、同時にフォーミングの対象とされるビット線ＢＬ（１）〜（８）毎に、センスアンプ１３１（１）〜１３１（８）、記憶回路１３２（１）〜（８）、レギュレータ１３３（１）〜（８）を備える。また、カラム制御回路１３は、ビット線ＢＬ（１）〜（８）に対して共通に用いられる昇圧回路１３４を備える。

例えば、ワード線ＷＬ２を選択し、且つ全てのビット線ＢＬ（１）〜（８）を選択してフォーミング電圧Ｖｆｏｒｍを印加すると、選択されたメモリセルＭＣ（２，１）〜（２，８）には、セル電流Ｉｃｅｌｌ＠Ｖｆｏｒｍ（２，１）〜（２，８）が流れる。また、ワード線ＷＬ２を選択し、且つ全てのビット線ＢＬ（１）〜（８）を選択してリード電圧Ｖｒｅａｄを印加すると、選択されたメモリセルＭＣ（２，１）〜（２，８）には、セル電流Ｉｃｅｌｌ＠Ｖｒｅａｄ（２，１）〜（２，８）が流れる。

センスアンプ１３１（１）〜（８）は、フォーミング動作時、レギュレータ１３３（１）〜（８）を介して供給される電圧ＳＥＬ（１）〜（８）に基づき、フォーミング電圧Ｖｆｒｏｍ（１）〜（８）をビット線ＢＬ（１）〜（８）に印加する。センスアンプ１３１（１）〜（８）は、記憶回路１３２（１）〜（８）に記憶された信号ＩＯ（１）〜（８）に基づき、各々、異なるコンプライアンス電流（制限電流）Ｉｃｏｍｐ（１）〜（８）を設定する。センスアンプ１３１（１）〜（８）は、各々、セル電流Ｉｃｅｌｌ＠Ｖｆｏｒｍ（２，１）〜（２，８）をコンプライアンス電流Ｉｃｏｍｐ（１）〜（８）以下となるように制御する。また、センスアンプ１３１（１）〜（８）は、各々、セル電流Ｉｃｅｌｌ＠Ｖｆｏｒｍ（２，１）〜（２，８）がコンプライアンス電流Ｉｃｏｍｐ（１）〜（８）に達した場合に、その旨を示す信号ＩＯ（１）〜（８）を記憶回路１３２（１）〜（８）に出力する。

レギュレータ１３３（１）〜（８）は、フォーミング動作時、電圧ＳＥＬ（１）〜（８）を段階的に上げることによって、フォーミング電圧Ｖｆｏｒｍ（１）〜（８）を段階的に上げることができる。また、レギュレータ１３３（１）〜（８）は、読出動作時、フォーミング動作時よりも電圧ＳＥＬ（１）〜（８）の電圧を低い定電圧とすることによって、リード電圧Ｖｒｅａｄを設定することができる。昇圧回路１３４は、フォーミング動作時、基準電圧を昇圧させた電圧を生成し、その電圧をレギュレータ１３３（１）〜（８）に供給する。なお、以下において、ワード線ＷＬ（１）〜（８）、電圧ＳＥＬ（１）〜（８）、レギュレータ１３３（１）〜（８）等を総称するときは、番号（１）〜（８）を付さずに、例えばワード線ＷＬ、電圧ＳＥＬ、レギュレータ１３３のように称することがある。

図４は、センスアンプ１３１、及び記憶回路１３２の具体的構成の一例を示す回路図である。センスアンプ１３１は、図４に示すように、差動増幅器２１、キャパシタ２２、クランプ回路２３、スイッチ回路２４、カレントミラー回路２５、及びスイッチ回路２６を有する。

差動増幅器２１の反転入力端子は、センスノードＮＳＥＮに接続され、その非反転入力端子は、参照電圧Ｖｒｅｆを印加されている。差動増幅器２１の出力端子は、記憶回路１３２に接続されている。キャパシタ２２の一端はセンスノードＮＳＥＮに接続され、その他端は接地されている。

クランプ回路２３の一端はセンスノードＮＳＥＮに接続され、その他端はビット線ＢＬに接続されている。クランプ回路２３は、並列に接続されたＮＭＯＳトランジスタｎＴｒ１、及びＰＭＯＳトランジスタｐＴｒ１を有する。ＮＭＯＳトランジスタｎＴｒ１、及びＰＭＯＳトランジスタｐＴｒ１は、センスノードＮＳＥＮとビット線ＢＬとの間に設けられ、それらのゲートには、各々定電圧の信号ＢＬＣＬＡＭＰ、及び信号ＢＬＣ＿ＰＤＲＶｎが入力されている。

スイッチ回路２４は、所定タイミングで導通してビット線ＢＬの電圧を所定電圧ＶＵＢに設定する。電圧ＶＵＢは、非選択のビット線ＢＬに印加される電圧である。スイッチ回路２４は、直列接続されたＮＭＯＳトランジスタｎＴｒ２〜ｎＴｒ４を有する。ＮＭＯＳトランジスタｎＴｒ２のドレインはビット線ＢＬに接続され、ＮＭＯＳトランジスタｎＴｒ４のソースは電圧ＶＵＢを印加されている。ＮＭＯＳトランジスタｎＴｒ２〜ｎＴｒ４のゲートは各々、信号ＳＴＲＢｎＷ、信号ＩＲＥＦ＿ＢＬＤＩＳ、及び信号Ｇ＿ＧＮＤを入力されている。信号ＳＴＲＢｎＷ、及び信号ＩＲＥＦ＿ＢＬＤＩＳによって、ＮＭＯＳトランジスタｎＴｒ２、ｎＴｒ３は、フォーミング動作時において常に導通状態とされている。一方、スイッチ回路２４に接続されたビット線ＢＬが非選択とされた場合にのみ、信号Ｇ＿ＧＮＤによってＮＭＯＳトランジスタｎＴｒ４は導通状態とされる。

カレントミラー回路２５は、スイッチ回路２６を流れる電流をミラーして、充電電流Ｉｃｈ、又はコンプライアンス電流Ｉｃｏｍｐを流す。充電電流Ｉｃｈは、ビット線ＢＬを所定値まで充電する際に流され、コンプライアンス電流Ｉｃｏｍｐよりも大きい。コンプライアンス電流Ｉｃｏｍｐは、メモリセルＭＣを流れるセル電流Ｉｃｅｌｌ＠Ｖｆｏｒｍの上限値を規定する。

カレントミラー回路２５は、ＰＭＯＳトランジスタｐＴｒ２〜ｐＴｒ５を有する。ＰＭＯＳトランジスタｐＴｒ２及びｐＴｒ３は直列に接続されている。ＰＭＯＳトランジスタｐＴｒ２のソースは電圧ＳＥＬを入力され、ＰＭＯＳトランジスタｐＴｒ３のドレインはセンスノードＮＳＥＮに接続されている。ＰＭＯＳトランジスタｐＴｒ２及びｐＴｒ３のゲートは、各々ＰＭＯＳトランジスタｐＴｒ４及びｐＴｒ５のゲートに接続されている。ＰＭＯＳトランジスタｐＴｒ４及びｐＴｒ５は直列に接続されている。ＰＭＯＳトランジスタｐＴｒ４のソースは電圧ＳＥＬを印加され、ＰＭＯＳトランジスタｐＴｒ５のドレインは、そのゲートと接続されている。また、ＰＭＯＳトランジスタｐＴｒ２及びｐＴｒ４のゲートは、信号Ｇ＿ＰＣＭを入力されている。クランプ回路２３を介してカレントミラー回路２５に接続されたビット線ＢＬが非選択とされた場合、ＰＭＯＳトランジスタｐＴｒ２及びｐＴｒ４は、信号Ｇ＿ＰＣＭが”Ｈ”となることで非導通状態とされる。

スイッチ回路２６は、充電電流Ｉｃｈ、コンプライアンス電流Ｉｃｏｍｐの選択、及びそれらの電流値の設定を行なう。スイッチ回路２６は、所定タイミングで導通し、ＰＭＯＳトランジスタｐＴｒ５のドレインを接地する。スイッチ回路２６は、ＮＭＯＳトランジスタｎＴｒ５〜ｎＴｒ８を有する。

ＮＭＯＳトランジスタｎＴｒ５及びｎＴｒ６は直列接続され、ＰＭＯＳトランジスタｐＴｒ５のドレインと接地端子との間に設けられている。ＮＭＯＳトランジスタｎＴｒ７及びｎＴｒ８は直列接続され、ＮＭＯＳトランジスタｎＴｒ５、ｎＴｒ６と並列にＰＭＯＳトランジスタｐＴｒ５のドレインと接地端子との間に設けられている。ＮＭＯＳトランジスタｎＴｒ５は、ＮＭＯＳトランジスタｎＴｒ７に比べ大きいサイズを有している。また、ＮＭＯＳトランジスタｎＴｒ５〜ｎＴｒ８のゲートは、各々、信号ＩＲＥＦ＿ＰＲＣＧ、信号ＰＲＥＣＨＧ、信号ＲＥＦ＿ＬＯＡＤ、及び信号ＢＬＳＥＬを入力されている。

ビット線ＢＬの充電時、信号ＰＲＥＣＨＧ、及び信号ＢＬＳＥＬによって、ＮＭＯＳトランジスタｎＴｒ６及びｎＴｒ８は導通状態となり、それぞれ電流Ｉｌｏａｄ１、Ｉｌｏａｄ２を流す。これにより、ビット線ＢＬの充電時、カレントミラー回路２５は、これら電流Ｉｌｏａｄ１及びＩｌｏａｄ２の和に等しい電流をミラーして、充電電流Ｉｃｈ（＝Ｉｌｏａｄ１＋Ｉｌｏａｄ２）を流す。一方、フォーミング動作時、ＮＭＯＳトランジスタｎＴｒ６は信号ＰＲＥＣＨＧが”Ｌ”となることにより非導通状態となり、一方、ＮＭＯＳトランジスタｎＴｒ８は信号ＢＬＳＥＬが”Ｈ”となることにより導通状態となる。すなわち、ＮＭＯＳトランジスタｎＴｒ８のみが電流Ｉｌｏａｄ２を流す。これにより、カレントミラー回路２５は、電流Ｉｌｏａｄ２をミラーして、コンプライアンス電流Ｉｃｏｍｐ（＝Ｉｌｏａｄ２）を流す。また、信号ＲＥＦ＿ＬＯＡＤの電圧レベルを制御することによって、電流Ｉｌｏａｄ２、及びコンプライアンス電流Ｉｃｏｍｐの電流値を所望の値に設定することができる。

記憶回路１３２は、図４に示すように、レベルシフタ３１、スイッチ回路３２、及びラッチ回路３３を有する。レベルシフタ３１は、差動増幅器２１から入力された信号の電圧レベルを変換させ、その変換した信号をスイッチ回路３２に入力する。

スイッチ回路３２は、所定タイミングで、レベルシフタ３１からの出力信号に基づき、ラッチ回路３３に信号を出力する。スイッチ回路３２は、直列接続されたＰＭＯＳトランジスタｐＴｒ６及びｐＴｒ７を有する。ＰＭＯＳトランジスタｐＴｒ６のソースは、所定電圧を印加され、そのゲートは信号ＳＴＲＢｎを入力されている。ＰＭＯＳトランジスタｐＴｒ７のゲートは、レベルシフタ３１から信号を入力され、そのドレインは接地されている。センスアンプ１３１の検知信号を取り込む場合に、信号ＳＴＲＢｎは”Ｈ”となって、これによりＰＭＯＳトランジスタｐＴｒ６は導通状態とされ、スイッチ回路３２は動作可能な状態となる。

ラッチ回路３３は、スイッチ回路３２からの出力信号をラッチする。ラッチ回路３３は、インバータＩＮＶ１、ＩＮＶ２、及びＮＭＯＳトランジスタｎＴｒ９を有する。インバータＩＮＶ１の入力端子は、インバータＩＮＶ２の出力端子に接続され、インバータＩＮＶ１の出力端子は、インバータＩＮＶ２の入力端子に接続されている。また、インバータＩＮＶ１の出力端子（インバータＩＮＶ２の入力端子）は、ＰＭＯＳトランジスタｐＴｒ７のドレインに接続されている。また、インバータＩＮＶ２の出力端子（インバータＩＮＶ１の入力端子）は、ＮＭＯＳトランジスタｎＴｒ９のドレインに接続され、信号ＩＯを外部に出力する。ＮＭＯＳトランジスタｎＴｒ９のゲートは、信号ＬＡＴ＿ＲＳＴを入力されている。ラッチ回路３３のデータをリセットする際、信号ＬＡＴ＿ＲＳＴが”Ｈ”とされ、これによってＮＭＯＳトランジスタｎＴｒ９は導通状態となる。

次に、図５を参照して、この実施の形態の特徴であるフォーミング動作について説明する。図５に示すように、先ず、カラム制御回路１３は、フォーミング電圧Ｖｆｏｒｍ、参照電圧Ｖｒｅｆ、コンプライアンス電流Ｉｃｏｍｐを初期値に設定する（ステップＳ１０１）。例えば、ステップＳ１０１において、フォーミング電圧Ｖｆｏｒｍは４Ｖとされ、参照電圧Ｖｒｅｆは０．５Ｖとされ、コンプライアンス電流Ｉｃｏｍｐは０．１ｕＡとされる。

次に、カラム制御回路１３は、セル電流Ｉｃｅｌｌ＠Ｖｒｅａｄ、Ｉｃｅｌｌ＠Ｖｆｏｒｍに基づき、ステップＳ１０２〜Ｓ１０８の処理を繰り返し実行する。カラム制御回路１３は、ステップＳ１０５、Ｓ１０６において、セル電流Ｉｃｅｌｌ＠Ｖｆｏｒｍがコンプライアンス電流Ｉｃｏｍｐに達していないと判断すると、フォーミング電圧Ｖｆｒｏｍを所定のステップアップ値（ここでは０．１Ｖ）上げる。

一方、カラム制御回路１３は、ステップＳ１０５〜Ｓ１０８において、セル電流Ｉｃｅｌｌ＠Ｖｆｏｒｍがコンプライアンス電流Ｉｃｏｍｐに達したと判断すると、コンプライアンス電流Ｉｃｏｍｐを所定のステップアップ値（ここでは０．２μＡ）上げ、且つフォーミング電圧Ｖｆｏｒｍを初期値（４Ｖ）まで下げる。

ステップＳ１０１〜Ｓ１０８の処理では、ビット線ＢＬ（１）〜ＢＬ（８）に対して異なるコンプライアンス電流Ｉｃｏｍｐ（１）〜（８）が設定される。すなわち、各々のビット線ＢＬ（１）〜ＢＬ（８）から流れるセル電流Ｉｃｅｌｌ＠Ｖｆｏｒｍ（２、１）〜（２、８）が各々のコンプライアンス電流Ｉｃｏｍｐ（１）〜（８）に達したと判断されると、各々のコンプライアンス電流Ｉｃｏｍｐ（１）〜（８）の電流値が所定のステップアップ値だけ切り上げられる。次に、ステップＳ１０２〜Ｓ１０８の処理を具体的に説明する。

カラム制御回路１３は、フォーミング電圧ＶｆｏｒｍをメモリセルＭＣに印加し、セル電流Ｉｃｅｌｌ＠Ｖｆｏｒｍを測定する（ステップＳ１０２）。続いて、カラム制御回路１３は、リード電圧ＶｒｅａｄをメモリセルＭＣに印加し、セル電流Ｉｃｅｌｌ＠Ｖｒｅａｄの電流値を測定する（ステップＳ１０３）。

次に、カラム制御回路１３は、セル電流Ｉｃｅｌｌ＠Ｖｒｅａｄの電流値が電流値Ｉｓｐｅｃより大きい（Ｉｃｅｌｌ＠Ｖｒｅａｄ＞Ｉｓｐｅｃ）か否かを判断する（ステップＳ１０４）。ここで、カラム制御回路１３は、セル電流Ｉｃｅｌｌ＠Ｖｒｅａｄの電流値が電流値Ｉｓｐｅｃより大きいと判断すると（ステップＳ１０４、Ｙ）、フォーミング動作を終了する。一方、カラム制御回路１３は、セル電流Ｉｃｅｌｌ＠Ｖｒｅａｄの電流値が電流値Ｉｓｐｅｃ未満であると判断すると（ステップＳ１０４、Ｎ）、続いてステップＳ１０５を実行する。

ステップＳ１０５において、カラム制御回路１３は、セル電流Ｉｃｅｌｌ＠Ｖｆｏｒｍがコンプライアンス電流Ｉｃｏｍｐに達した（Ｉｃｅｌｌ＠Ｖｆｏｒｍ＝Ｉｃｏｍｐ）か否かを判断する。ここで、カラム制御回路１３は、セル電流Ｉｃｅｌｌ＠Ｖｆｏｒｍがコンプライアンス電流Ｉｃｏｍｐに達していないと判断すると（ステップＳ１０５、Ｎ）、フォーミング電圧を上げ（ステップＳ１０６）、再びステップＳ１０２からの処理を実行する。例えば、ステップＳ１０６において、フォーミング電圧Ｖｆｏｒｍは、ステップアップ値０．１ｕＡだけその電流値を切り上げられる。

一方、カラム制御回路１３は、セル電流Ｉｃｅｌｌ＠Ｖｆｏｒｍがコンプライアンス電流Ｉｃｏｍｐに達した判断すると（ステップＳ１０５、Ｙ）、コンプライアンス電流Ｉｃｏｍｐが最大値ＩｃｏｍｐＭＡＸに達した（Ｉｃｏｍｐ＝ＩｃｏｍｐＭＡＸ）か否かを判断する（ステップＳ１０７）。ここで、カラム制御回路１３は、コンプライアンス電流Ｉｃｏｍｐが最大値ＩｃｏｍｐＭＡＸに達したと判断すると（ステップＳ１０７、Ｙ）、フォーミング動作を終了する。

一方、カラム制御回路１３は、コンプライアンス電流Ｉｃｏｍｐが最大値ＩｃｏｍｐＭＡＸに達していないと判断すると（ステップＳ１０７、Ｎ）、コンプライアンス電流Ｉｃｏｍｐを上げ、且つフォーミング電圧Ｖｆｏｒｍを初期条件に設定する（ステップＳ１０８）。。例えば、ステップＳ１０８において、コンプライアンス電流Ｉｃｏｍｐは、ステップアップ値０．２ｕＡだけその電流値を上げられる。ステップＳ１０８の後、カラム制御回路１３は、ステップＳ１０２からの処理を実行する。

次に、図６を参照して、図５に示す動作によって設定されるフォーミング電圧Ｖｆｏｒｍ、リード電圧Ｖｒｅａｄ、及びコンプライアンス電流Ｉｃｏｍｐについて説明する。図６は、第１の実施の形態に係るフォーミング動作を示すタイミングチャートである。図６に示すように、フォーミング電圧Ｖｆｒｏｍ、リード電圧Ｖｒｅａｄが交互にメモリセルＭＣに印加されることによって、フォーミング電圧Ｖｆｏｒｍの印加動作Ｆ、リード電圧Ｖｒｅａｄの印加動作Ｒが、交互に実行される。フォーミング電圧印加動作Ｆの際にメモリセルＭＣに流れるセル電流Ｉｃｅｌｌ＠Ｖｆｏｒｍがコンプライアンス電流Ｉｃｏｍｐに達するまで、フォーミング電圧Ｖｆｏｒｍはパルス状に段階的に上げられ、その増加したフォーミング電圧Ｖｆｏｒｍが、次の動作ＦにおいてメモリセルＭＣに印加される。そして、セル電流Ｉｃｅｌｌ＠Ｖｆｏｒｍがコンプライアンス電流Ｉｃｏｍｐに達した各時刻ｔ１、ｔ２で、フォーミング電圧Ｖｆｏｒｍは初期値まで下げられ、次のフォーミング電圧印加動作Ｆでは、この初期値に下げられたフォーミング電圧ＶｆｏｒｍがメモリセルＭＣに印加される。また、各時刻ｔ１、ｔ２で、コンプライアンス電流Ｉｃｏｍｐは所定のステップアップ値だけその電流値を切り上げられる。

次に、図７を参照して、図６の１回のフォーミング電圧印加動作Ｆにおけるタイミングチャート説明する。ここで、選択されたメモリセルＭＣに接続されたワード線ＷＬ、及びビット線ＢＬを、選択ワード線ｓ−ＷＬ、選択ビット線ｓ−ＢＬと称し、選択されないワード線ＷＬを非選択ワード線ｎｓ−ＷＬ、選択されないビット線ＢＬを非選択ビット線ｎｓ−ＢＬと称する。また、フォーミングされ易いメモリセルＭＣに接続される選択ビット線ｓ−ＢＬ、及びセンスノードＮＳＥＮを、各々、選択ビット線ｓ−ＢＬ（ｆａｓｔ）、及びセンスノードＮＳＥＮ（ｆａｓｔ）と表記する。一方、フォーミングされ難いメモリセルＭＣに接続される選択ビット線ｓ−ＢＬ、及びセンスノードＮＳＥＮを、各々、選択ビット線ｓ−ＢＬ（ｓｌｏｗ）、及びセンスノードＮＳＥＮ（ｓｌｏｗ）と表記する。

先ず、図７に示すように、時刻ｔ１１にて、選択ワード線ｓ−ＷＬの電圧は、「Ｌｏｗ」状態から「Ｈｉｇｈ状態」に上げられ、非選択ワード線ｎｓ−ＷＬの電圧は、電圧ＶＵＷまで上昇させられる。また、時刻ｔ１１にて、非選択ビット線ｎｓ−ＢＬは、電圧ＶＵＢまで上げられる。ここで、ワード線ＷＬからビット線ＢＬへと電位差が生じるが、その方向はダイオードＤの逆バイアス方向であるので、ワード線ＷＬからビット線ＢＬへと電流は流れない。

次に、時刻ｔ１２にて、信号ＢＬＳＥＬ、及び信号ＰＲＥＣＨＧは、「Ｌｏｗ状態」から「Ｈｉｇｈ状態」に上げられる。これにより、ＮＭＯＳトランジスタｎＴｒ６、ｎＴｒ８（図４参照）は、非導通状態から導通状態となり、カレントミラー回路２５は、充電電流Ｉｃｈを流し、選択ビット線ｓ−ＢＬを急速に充電する。すなわち、ノードＮＳＥＮ（ｆａｓｔ）、ＮＳＥＮ（ｓｌｏｗ）は、「Ｌｏｗ状態」から「Ｈｉｇｈ状態」上げられ、選択ビット線ｓ−ＢＬの電圧は、フォーミング電圧Ｖｆｏｒｍまで上昇する。

続いて、信号ＰＲＥＣＨＧは「Ｈｉｇｈ状態」から「Ｌｏｗ状態」に下げられる。これにより、ＮＭＯＳトランジスタｎＴｒ６は、再び非導通状態となり、カレントミラー回路２５は、コンプライアンス電流Ｉｃｏｍｐを流し、セル電流Ｉｃｅｌｌ＠Ｖｆｏｒｍの上限値を規定する。また、時刻ｔ１３にて、選択ワード線ｓ−ＷＬは「Ｌｏｗ状態」まで下げられる。これにより、選択ビット線ｓ−ＢＬから選択ワード線ｓ−ＷＬへとダイオードＤの順バイアス方向に電位差が生じ、選択されたメモリセルＭＣにフォーミング電圧Ｖｆｏｒｍが印加される。

また、時刻ｔ１３にて、信号ＳＴＲＢｎは「Ｈｉｇｈ状態」から「Ｌｏｗ状態」に下げられる。これによって、ＰＭＯＳトランジスタｐＴｒ６（図４参照）は導通状態となり、記憶回路１３２は、センスアンプ１３１が検知した検知信号の取り込みを開始する。

上記時刻ｔ１３で印加されるフォーミング電圧Ｖｆｏｒｍによって、選択ビット線ｓ−ＢＬ（ｆａｓｔ）、センスノードＮＳＥＮ（ｆａｓｔ）に接続されたメモリセルＭＣには微小なセル電流Ｉｃｅｌｌ＠Ｖｆｏｒｍが流れるようになる。そして、時刻ｔ１４にて、セル電流Ｉｃｅｌｌ＠Ｖｆｏｒｍがコンプライアンス電流Ｉｃｏｍｐと同程度になると、センスノードＮＳＥＮ（ｆａｓｔ）、選択ビット線ｓ−ＢＬ（ｆａｓｔ）の電圧は低下する。これにより、メモリセルＭＣへのフォーミング電圧Ｖｆｏｒｍの印加は停止される。

一方、時刻ｔ１３（フォーミング動作の開始）から所定時間経過後、時刻ｔ１５にて、信号ＳＴＲＢｎは再び「Ｈｉｇｈ状態」に切替えられる。これによって、ＰＭＯＳトランジスタｐＴｒ６（図４参照）は非導通状態となり、記憶回路１３２はセンスアンプ１３１からの検出信号の取り込みを停止する。

続いて、時刻ｔ１６にて信号ＢＬＳＥＬは再び「Ｌｏｗ状態」となる。これにより、ＮＭＯＳトランジスタｎＴｒ８（図４参照）は非導通状態となり、カレントミラー回路１３１はコンプライアンス電流Ｉｃｏｍｐの供給を停止する。また、時刻ｔ１６にて、レギュレータ１３３は電圧ＳＥＬの供給を停止する。これにより、選択ビット線ｓ−ＢＬ（ｓｌｏｗ）、センスノードＮＳＥＮ（ｓｌｏｗ）は、「Ｌｏｗ状態」まで下げられる。

続いて、時刻ｔ１７にて、非選択ワード線ｎｓ−ＷＬ、及び非選択ビット線ｎｓ−ＢＬは、接地電圧まで下げられる。以上で、図６の１回のフォーミング電圧印加動作Ｆは終了する。

［効果］
次に、図８を参照して、第１の実施の形態に係る半導体記憶装置の効果について説明する。図８は、第１の実施の形態のフォーミング動作による効果を示す図である。ここで、比較例では、第１の実施の形態のようにセル電流Ｉｃｅｌｌ＠Ｖｆｏｒｍの上昇に基づくタイミングでコンプライアンス電流Ｉｃｏｍｐを上昇させるのではなく、予め定められた一定のタイミングで（例えば、フォーミング電圧Ｖｆｏｒｍのｎ回のステップアップ毎に）コンプライアンス電流Ｉｃｏｍｐを上昇させて、複数回のフォーミング電圧印加動作を実行する。

比較例の動作手順は、電流値の大きいセル電流Ｉｃｅｌｌ（Ｉｃｅｌｌ＠Ｖｆｏｒｍ、Ｉｃｅｌｌ＠Ｖｒｅａｄ）を流すメモリセルＭＣを多く作り出す。そして、電流値の大きいセル電流Ｉｃｅｌｌを流すメモリセルＭＣでは、可変抵抗素子ＶＲに完全な絶縁破壊が生じているので、メモリセルＭＣはスイッチング動作しないという問題が生じる。

一方、この実施の形態においては、一旦設定されたコンプライアンス電流Ｉｃｏｍｐと、フォーミング電圧Ｖｆｏｒｍの印加時にメモリセルＭＣに流れるセル電流Ｉｃｅｌｌ＠Ｖｆｏｒｍが等しくなった場合にのみ、コンプライアンス電流Ｉｃｏｍｐの電流値がステップアップされ、セル電流Ｉｃｅｌｌ＠Ｖｆｏｒｍがコンプライアンス電流Ｉｃｏｍｐに達しない限り、コンプライアンス電流Ｉｃｏｍｐは増加しない。従って、フォーミング電圧Ｖｆｏｒｍの印加時に、セル電流Ｉｃｅｌｌ＠Ｖｆｏｒｍが急激に増加することが抑制され、適正なフォーミング動作が可能となっている。

すなわち、本実施の形態では、メモリセルＭＣの状態に合わせて、コンプライアンス電流Ｉｃｏｍｐを上げていくため、そのメモリセルＭＣに流れるセル電流Ｉｃｅｌｌを少しずつ増加させることができる。これにより、本実施の形態では、セル電流Ｉｃｅｌｌを狙った値に設定でき、ほぼ全てのメモリセルＭＣのセル電流Ｉｃｅｌｌをスイッチングが良好な電流領域に留めることができる。よって、本実施の形態は、所定回数のスイッチングに耐えうるメモリセルＭＣの歩留まりを向上させることができる。

図９は、比較例と第１の実施の形態において、フォーミング動作後、所定電圧を印加した際に各メモリセルＭＣ（サンプル数：１２３）を流れるセル電流の分布を示す。比較例においては、所定範囲のセル電流Ｉｃｅｌｌを流すメモリセルＭＣは、全体の２１％となった。一方、第１の実施の形態においては、所定範囲のセル電流Ｉｃｅｌｌを流すメモリセルＭＣは、全体の８２％となった。すなわち、第１の実施の形態では、複数の可変抵抗素子ＶＲの間で抵抗値のバラツキが、比較例よりも小さくされている。これにより、第１の実施の形態においてメモリセルＭＣは、比較例よりもリード等の各種動作を容易に実行することができる。

［第２の実施の形態］
［構成］
次に、図１０を参照して、本発明の第２の実施の形態に係る半導体記憶装置の構成について説明する。なお、第２の実施の形態においては、第１の実施の形態と同一の構成については、同一の符号を付し、以下ではその詳細な説明は省略する。

上記第１の実施の形態は、図３に示すように、ビット線ＢＬ（１）〜（８）に対して、それぞれ独立してコンプライアンス電流Ｉｃｏｍｐ（１）〜（８）を設定する。このため、第１の実施の形態では、レギュレータ１３３（１）〜（８）は、センスアンプ１３１（１）〜（８）毎に設けられ、それら各々に電圧ＳＥＬ（１）〜（８）を入力している。これに対して、第２の実施の形態は、ビット線ＢＬ（１）〜（８）間で共通のコンプライアンス電流Ｉｃｏｍｐを設定する。このため、第２の実施の形態は、図１０に示すように、レギュレータ１３３は、複数のセンスアンプ１３１（１）〜（８）に共通に１つ設けられており、それらに共通の電圧ＳＥＬａを供給する。

［動作］
次に、図１１を参照して、第２の実施の形態に係るフォーミング動作について説明する。図１１は、第２の実施の形態に係るカラム制御回路１３によるフォーミング動作を示すフローチャートである。第２の実施の形態において、カラム制御回路１３は、ステップＳ１０１〜Ｓ１０３の後、８ｂｉｔ全てのセル電流Ｉｃｅｌｌ＠Ｖｒｅａｄ（２、１）〜（２、８）の電流値が電流値Ｉｓｐｅｃより大きいか否かを判断する（ステップＳ１０４ａ）。ここで、カラム制御回路１３は、８ｂｉｔ全てのセル電流Ｉｃｅｌｌ＠Ｖｒｅａｄ（２、１）〜（２、８）の電流値が電流値Ｉｓｐｅｃより大きいと判断すると（ステップＳ１０４ａ、Ｙ）、フォーミング動作を終了する。

一方、ステップＳ１０４ａにて、カラム制御回路１３は、セル電流Ｉｃｅｌｌ＠Ｖｒｅａｄ（２、１）〜（２、８）の電流値が電流値Ｉｓｐｅｃより大きくないと判断すると（ステップＳ１０４ａ、Ｎ）、続いてステップＳ１０５ａを実行する。ステップＳ１０５ａにて、カラム制御回路１３は、８ｂｉｔ全てのセル電流Ｉｃｅｌｌ＠Ｖｆｏｒｍ（２、１）〜（２、８）の電流値がコンプライアンス電流Ｉｃｏｍｐに達したか否かを判断する。ここで、カラム制御回路１３は、８ｂｉｔ全てのセル電流Ｉｃｅｌｌ＠Ｖｆｏｒｍ（２、１）〜（２、８）の電流値がコンプライアンス電流Ｉｃｏｍｐに達したと判断すると（ステップＳ１０５ａ、Ｙ）、ステップＳ１０７を実行する。一方、カラム制御回路１３は、セル電流Ｉｃｅｌｌ＠Ｖｆｏｒｍ（２、１）〜（２、８）の電流値がコンプライアンス電流Ｉｃｏｍｐに達していないと判断すると（ステップＳ１０５ａ、Ｎ）、ステップＳ１０８を実行する。なお、図１１に示すその他の処理は、第１の実施の形態と同様である。

図１２は、第２の実施の形態に係るタイミングチャートである。なお、図１２は、図６に示したリード電圧印加動作Ｒ（リード電圧Ｖｒｅａｄ）を省略している。

図１２に示すように、第２の実施の形態において、カラム制御回路１３は、電圧ＳＥＬａの電圧を段階的に上げる。これによって、フォーミング電圧Ｖｆｒｏｍ（１）は、時刻ｔ２１まで、段階的に上げられる。そして、時刻ｔ２１にて、セル電流Ｉｃｅｌｌ＠Ｖｆｏｒｍ（２、１）は、コンプライアンス電流Ｉｃｏｍｐに達する。これにより、信号ＩＯ（１）は、「Ｌｏｗ状態」から「Ｈｉｇｈ状態」になる。また、時刻ｔ２１にて、信号ＩＯ（１）に基づき、フォーミング電圧Ｖｆｏｒｍ（１）は、接地電圧に下げられる。具体的に、信号Ｇ＿ＰＣＭによって、ＰＭＯＳトランジスタｐＴｒ２、ｐＴｒ４を非導通状態として（図４参照）、フォーミング電圧Ｖｆｏｒｍを下げることができる。

続いて、時刻ｔ２２にて、セル電流Ｉｃｅｌｌ＠Ｖｆｏｒｍ（２、２）は、コンプライアンス電流Ｉｃｏｍｐに達する。これにより、信号ＩＯ（２）は、「Ｌｏｗ状態」から「Ｈｉｇｈ状態」になる。また、時刻ｔ２２にて、信号ＩＯ（２）に基づき、Ｖｆｏｒｍ（２）は、接地電圧に下げられる。以降、時刻ｔ２３まで、電圧ＳＥＬａは段階的に上げられ、信号ＩＯ（１）〜（８）が、全て「Ｌｏｗ状態」から「Ｈｉｇｈ状態」になる。そして、時刻ｔ２３で、信号ＩＯ（１）〜（８）に基づき、コンプライアンス電流Ｉｃｏｍｐは上げられ、電圧ＳＥＬａの電圧は初期値まで下げられる。

［効果］
第２の実施の形態は、第１の実施の形態よりもレギュレータ１３３の数を削減でき、よってその占有面積を抑えることができる。

［その他の実施の形態］
以上、半導体記憶装置の実施の形態を説明してきたが、本発明は、上記の実施の形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。

ＭＣ…メモリセル、１１…メモリセルアレイ、１２…ロウ制御回路、１３…カラム制御回路、１４…制御信号生成部、１５…電源、１３１…センスアンプ、１３２…記憶回路、１３３…レギュレータ、１３４…昇圧回路。

Claims

可変抵抗素子を含むメモリセルが複数の第１配線及び複数の第２配線の交差部に配置されたメモリセルアレイと、
選択された前記第１配線及び選択された前記第２配線に所定の電圧を印加することにより、選択された前記第１配線及び選択された前記第２配線の交差部に配置された前記メモリセルに電圧を印加する制御回路とを備え、
前記メモリセルを高抵抗状態と低抵抗状態との間で遷移可能な状態にするためのフォーミング動作において、前記制御回路は、第１電圧を前記メモリセルに印加した際に前記メモリセルに流れる第１セル電流に基づき、第１処理、及び第２処理を繰り返し実行し、
前記第１処理は、前記第１セル電流が制限電流に達していないと判断すると、前記第１電圧を所定値だけ上げる動作であり、
前記第２処理は、前記第１セル電流が前記制限電流に達したと判断すると、前記制限電流を上げ、且つ前記第１電圧を初期値まで下げる動作である
ことを特徴とする半導体記憶装置。
前記制御回路は、複数の前記第１配線の各々に対してそれぞれ異なる前記制限電流を設定可能に構成され、
前記第２処理において、前記制御回路は、複数の前記第１配線の各々から流れる第１セル電流が、その第１配線のために設定された前記制限電流に達したと判断すると、その第１配線のために設定された前記制限電流の値を所定値だけ上げるように構成された
ことを特徴とする請求項１記載の半導体記憶装置。
前記制御回路は、複数の前記第１配線間で共通の前記制限電流を設定可能に構成され、
前記第２処理において、前記制御回路は、複数の前記第１配線から流れる複数の第１セル電流の全てが前記制限電流に達したと判断すると、前記制限電流の値を所定値だけを上げるように構成された
ことを特徴とする請求項１記載の半導体記憶装置。
前記制御回路は、前記第１電圧を前記メモリセルに印加した後、前記メモリセルの状態を読み出すために必要とされる第２電圧を前記メモリセルに印加して、その際に前記メモリセルに流れる第２セル電流を検知し、
前記第２セル電流が所定値を超えたと判断した場合に前記第１処理及び前記第２処理を終了させる
ことを特徴とする請求項１乃至請求項３のいずれか１項記載の半導体記憶装置。
前記制御回路は、前記制限電流が所定値に達したと判断した場合、前記第１処理及び前記第２処理を終了させる
ことを特徴とする請求項１乃至請求項３のいずれか１項記載の半導体記憶装置。