JP5100778B2

JP5100778B2 - 不揮発性半導体記憶装置

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Publication number: JP5100778B2
Application number: JP2010067780A
Authority: JP
Inventors: 貴彦佐々木
Original assignee: Toshiba Corp
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Priority date: 2010-03-24
Filing date: 2010-03-24
Publication date: 2012-12-19
Anticipated expiration: 2030-03-24
Also published as: JP2011204289A

Description

本発明は、不揮発性半導体記憶装置に関し、より詳しくは、可変抵抗素子を備え可変抵抗素子の抵抗値の変化によりデータを記憶するメモリセルを配列してなる不揮発性半導体記憶装置に関する。

近年、半導体装置の集積度が高くなることに伴い、これを構成するトランジスタ等の回路パターンはますます微細化している。このパターンの微細化には、単に線幅が細くなるだけではなく、パターンの寸法精度や位置精度の向上も要請される。この事情は半導体記憶装置に関しても例外ではない。

従来知られており、市場にも投入されているＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ等の半導体記憶装置は、いずれもＭＯＳＦＥＴをメモリセルに使用している。このため、パターンの微細化に伴い、微細化の比率を上回る比率での寸法精度の向上が要請されている。このため、これらのパターンを形成するリソグラフィー技術にも、大きな負荷が課せられており、製品コストの上昇要因となっている。

近年、このようなＭＯＳＦＥＴをメモリセルとして用いる半導体記憶装置の後継候補として、抵抗変化メモリが注目されている（例えば、特許文献１参照）。たとえば、遷移金属酸化物を記録層（可変抵抗素子）としてその抵抗値状態（抵抗値の変化）を不揮発に記憶する抵抗変化メモリ（ＲｅＲＡＭ:ＲｅｓｉｓｔｉｖｅＲＡＭ）が知られている。
メモリセルに対するデータの書き込みは、いわゆるユニポーラ型素子においては、可変抵抗素子に所定のセット電圧Ｖｓｅｔを短時間印加することにより行う。これにより、可変抵抗素子が高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子を高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。

一方、メモリセルＭＣに対するデータの消去は、いわゆるユニポーラ型素子においては、セット動作後の低抵抗状態の可変抵抗素子に対し、セット動作時のセット電圧Ｖｓｅｔよりも低いリセット電圧Ｖｒｅｓｅｔを長時間印加することにより行う。これにより、可変抵抗素子が低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子を低抵抗状態から高抵抗状態へ変化させる動作をリセット動作という。メモリセルは、例えば高抵抗状態を安定状態（リセット状態）とし、２値データ記憶であれば、リセット状態を低抵抗状態に変化させるセット動作によりデータの書き込みを行う。
このような抵抗変化メモリにおいて、メモリセル構造を形成した後、それをメモリセルとして使用可能な状態、すなわち、高抵抗状態と低抵抗状態との間で遷移可能な状態にするため、書き込み電圧よりも大きい電圧であるフォーミング電圧を印加するフォーミング動作を実行する必要がある。

このフォーミング動作におけるフォーミング電圧・電流が大きくなり過ぎると、フォーミング完了後のメモリセルの抵抗値が過度に低抵抗化したり、場合によってはメモリセルを破壊してしまったりする。特に、フォーミング動作時の電流は、フォーミング動作の前後において大きく変化するので、フォーミング時の電流の上限値を制限するなどの制御が必要である。しかし、メモリセルの特性のばらつきなどにより、フォーミング動作のために適切な電圧・電流の大きさは、メモリセル毎に異なる。従って、フォーミング時の電流の上限値は、低い値から徐々にステップアップさせる必要がある。

フォーミング動作の完了後のメモリセルの各種特性（スイッチング特性等）を向上させるためには、できるだけメモリセルの特性に合致した適切な電圧値・電流値を設定することが好ましい。そのためには、フォーミング時の電流の上限値も、できるだけ小さいステップアップ幅で増加させるのが好ましい。しかしステップアップ幅を短くすることは、フォーミング動作に要する時間を長くし、コストアップの原因になるという問題がある。このように、フォーミング動作完了後のメモリセルの特性を向上させつつ、フォーミング時間を短縮することができる抵抗変化メモリが望まれている。

特表２００５−５２２０４５号公報

本発明は、フォーミング動作時の電流の上限値を適切に設定しつつも、フォーミング時間を短縮することができる不揮発性半導体記憶装置を提供することを目的とする。

本発明の一態様に係る不揮発性半導体記憶装置は、第１配線と第２配線との間に配置され且つ可変抵抗素子を有するメモリセルを配列してなるメモリセルアレイと、前記第１及び第２配線を介して前記メモリセルのフォーミング動作に必要な電圧を前記メモリセルに印加する制御回路と、前記第１配線に接続され前記フォーミング動作時に前記メモリセルに流れるセル電流を所定の制限値に制限する電流制限回路とを備え、前記電流制限回路は、所定の時点における前記セル電流よりも所定の倍率だけ大きい第１電流を定電流として生成する回路を前記所定の時点で有効にし、前記所定の時点以降は前記セル電流の値が前記第１電流の値以下になるよう制御を実行することを特徴とする。

この発明によれば、フォーミング動作時の電流の上限値を適切に設定しつつも、フォーミング時間を短縮することができる。

本発明の第１の実施の形態に係る不揮発性半導体記憶装置のブロック図である。メモリセルアレイ１の一部の斜視図である。電流制限回路の具体的構成例を示す等価回路図である。本発明の第２の実施の形態に係る電流制限回路１０６の具体的構成例を示す等価回路図である。本発明の第２の実施の形態の動作を示すフローチャートである。

以下、図面を参照して本発明の実施形態に係る半導体記憶装置を説明する。

［第１の実施の形態］
［構成］
図１は、本発明の第１の実施の形態に係る半導体記憶装置のブロック図である。この半導体記憶装置は、データを記憶するメモリセルアレイ１０１、メモリセルアレイ１０１を制御するロウデコーダ１０２、カラムデコーダ１０３、制御回路１０４、電源１０５、センスアンプ回路１１０を備える。

メモリセルアレイ１０１は、複数本のワード線３と、これらワード線３と交差する複数本のビット線４と、それらの各交差部に配置されたメモリセルＭＣを有する。ロウデコーダ１０２は、ワード線３を選択し、カラムデコーダ１０３は、ビット線４を選択する。制御回路１０４は、ロウデコーダ１０２、カラムデコーダ１０３にそれぞれロウアドレス、カラムアドレスを与え、メモリセルアレイ１０１中の読み書きを行うメモリセルＭＣを選択する。制御回路１０４は、選択メモリセルＭＣの状態に基づき、選択メモリセルＭＣに対する動作の開始・終了を制御する。電源１０５は、読み出し動作、書き込み動作、消去動作、及びフォーミング動作の、それぞれの動作に対応した所定の電圧の組み合わせを生成し、ロウデコーダ１０２、カラムデコーダ１０３、及び制御回路１０４に供給する。
また、センスアンプ回路１１０は、ビット線４に流れる電流を検知して、メモリセルＭＣが保持するデータを判定する機能を有する。また、センスアンプ回路１１０内には、電流制限回路１０６が設けられている。電流制限回路１０６は、セット動作時、フォーミング動作時において、メモリセルＭＣに流れるセル電流Ｉｃｅｌｌが所定の上限値（制限電流Ｉｃｏｍｐ）を超えないように制御する機能を有する。

図２は、図１に示したメモリセルアレイ１０１の一部を示す斜視図である。メモリセルアレイ１０１は、平行に配置された複数本のワード線３と、このワード線３と交差するように配置された複数本のビット線４と、これらワード線３及びビット線４の各交差部に配置されたユニポーラ型のメモリセルＭＣとを備える。メモリセルＭＣは、低抵抗状態と高抵抗状態の少なくとも２つの抵抗状態を遷移する可変抵抗素子１と、非オーミック素子からなる選択素子、例えばダイオード２とからなる。なお、本発明はユニポーラ型のメモリセルＭＣに限定されるものではなく、バイポーラ型のメモリセルＭＣを有する半導体記憶装置にも適用可能である。図２に示す本実施形態の半導体記憶装置は、いわゆるクロスポイント型の構成となっている。

この構成の場合、ワード線３及びビット線４は単なるラインアンドスペースのパターンとなり、ワード線３とビット線４とは直交する位置関係で足りるため、ワード線３方向及びビット線４方向のずれを考慮する必要はない。従って、製造工程においてメモリセルアレイ内の位置合せ精度を極めて緩くすることができ、容易に製造することができる。

可変抵抗素子１としては、以下に示す、ＰＣＲＡＭ、ＣＢＲＡＭ、及びＲｅＲＡＭ等を用いることができる。ＰＣＲＡＭは、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させる。ＣＢＲＡＭは、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊したりすることで抵抗値を変化させる。ＲｅＲＡＭは、電圧あるいは電流印加により抵抗値を変化させる。このＲｅＲＡＭは、電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。ＲｅＲＡＭの場合、その材料にＺｎＭｎ_２Ｏ_４、ＮｉＯ、ＴｉＯ_２、ＳｒＺｒＯ_３、Ｐｒ_０．７Ｃａ_０．３ＭｎＯ_３等を用いることができる。

ユニポーラ型のＲｅＲＡＭの場合、メモリセルＭＣに対するデータの書き込みは、可変抵抗素子１に例えば３．５Ｖ（ダイオード２の電圧降下分を含めると実際には４．５Ｖ程度）のセット電圧ＶＳＥＴを印加し、１０ｎＡ程度の電流を１０ｎｓ−１００ｎｓ程度の時間流すことにより行う。これにより、可変抵抗素子１が高抵抗状態から低抵抗状態へと変化する（セット動作）。

一方、メモリセルＭＣに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子１に対し、０．８Ｖ（ダイオード２の電圧降下分を含めると実際には２．０Ｖ程度）のリセット電圧ＶＲＥＳＥＴを印加し、１μＡ−１０μＡ程度の電流を５００ｎｓ−２μｓ程度の時間流すことにより行う。これにより、可変抵抗素子１が低抵抗状態から高抵抗状態へと変化する（リセット動作）。

メモリセルＭＣのリード動作は、可変抵抗素子１に０．４Ｖ（ダイオード２の電圧降下分を含めると実際には１．４Ｖ程度）のリード電圧ＶＲＥＡＤを与え、可変抵抗素子１を介して流れる電流をセンスアンプにてモニターすることにより行う。これにより、可変抵抗素子１が低抵抗状態にあるか高抵抗状態にあるかを判定する。

図１に示すメモリセルアレイ１０１のビット線４には、制御回路１０４から送られたアドレスに基づき、カラムデコーダ１０３を介して上述の各動作に対応した電圧（ＶＳＥＴ、ＶＲＥＳＥＴ、ＶＲＥＡＤ）が印加される。

図３は、第１実施形態に係る半導体記憶装置の電流制限回路１０６の回路図である。電流制限回路１０６の入力ノードＩＮは、メモリセルＭＣのセット動作に必要なセット電圧ＶＳＥＴ、リセット動作に必要なリセット電圧ＶＲＥＳＥＴ、及びフォーミング動作に必要なフォーミング電圧Ｖｆｏｒｍ等を電源１０５から供給される。
出力ノードＯＵＴは、ビット線ＢＬに接続される。電流制限回路１０６は、電流ミラー回路１０、電流ミラー回路２０、電流ミラー回路３０を備える。

電流ミラー回路１０は、ＰＭＯＳトランジスタ１１と１２を有する。ＰＭＯＳトランジスタ１１は、入力ノードＩＮと出力ノードＯＵＴとの間の電流経路５０に電流経路を形成するように接続されていると共に、ダイオード接続されている。ＰＭＯＳトランジスタ１２は、ＰＭＯＳトランジスタ１１とゲートを共有している。ＰＭＯＳトランジスタ１１と１２は、同一のサイズを有している。これにより、ＰＭＯＳトランジスタ１１を流れるセル電流Ｉｃｅｌｌは、ＰＭＯＳトランジスタ１２にミラーされる。

電流ミラー回路２０は、セル電流Ｉｃｅｌｌに基づいて、制限電流Ｉｃｏｍｐ（第１電流）を生成する回路である。具体的には、電流ミラー回路２０は、所定のタイミングにおけるセル電流Ｉｃｅｌｌの電流値Ｉｃｅｌｌｓｗに所定の定数（α）を乗じた電流値を有する制限電流Ｉｃｏｍｐ（＝α・Ｉｃｅｌｌｓｗ）を生成する回路であり、ＮＭＯＳトランジスタ２１、２２、キャパシタ２３、及びスイッチ２４を備えている。

ＮＭＯＳトランジスタ２１は、そのドレインをＰＭＯＳトランジスタ１２のドレインに接続され、ソースを接地端子に接続されている。ＮＭＯＳトランジスタ２１のゲート及びドレインは、スイッチ２４により、短絡状態と切断状態との間で切り替えられる。
ＮＭＯＳトランジスタ２２は、そのゲートをＮＭＯＳトランジスタ２１のゲートに接続され、ソースは接地されている。ＮＭＯＳトランジスタ２２は、ＮＭＯＳトランジスタ２１に比べα倍のサイズを有している。キャパシタ２３は、その一端をＮＭＯＳトランジスタ２１及び２２のゲートに接続され、他端を接地端子に接続されている。

電流ミラー回路２０は、スイッチ２４が導通状態の間は、ミラー動作を行って、トランジスタ２１に流れる電流Ｉｃｅｌｌに基づいて、トランジスタ２２に電流Ｉｃｏｍｐ（＝α・Ｉｃｅｌｌ）を流す。キャパシタ２３が充電された後の所定のタイミングでスイッチ２４が非導通状態となると、その後は、キャパシタ２３が与える両端電圧により、一定の電流ＩｃｏｍｐをＮＭＯＳトランジスタ２２に流し続ける。

このときの電流Ｉｃｏｍｐは、スイッチ２４が非導通状態に切り替わる直前のセル電流Ｉｃｅｌｌの値をＩｃｅｌｌｓｗとした場合、α×Ｉｃｅｌｌｓｗとなる。このような固定の制限電流Ｉｃｏｍｐが、電流ミラー回路３０により電流経路５０にミラーされて、上述の電流制限が行われる。この固定の制限電流Ｉｃｏｍｐは、選択メモリセルＭＣのあるタイミングにおけるセル電流Ｉｃｅｌｌｓｗに比例する値を有しており、これにより、フォーミング動作時において、セル毎の特性の違いが反映された電流制御が可能になっている。

また、電流ミラー回路３０は、３つのＰＭＯＳトランジスタ３１〜３３、スイッチ３４、及びキャパシタ３５を備えている。３つのＰＭＯＳトランジスタ３１〜３３は、スイッチ３４がトランジスタ３１のソースとドレインを短絡する状態に切り替わったときに、互いにカレントミラー接続された状態となり、ミラー動作を実行可能に構成されている。ＰＭＯＳトランジスタ３１〜３３のソースは、入力ノードＩＮに接続されている。ＰＭＯＳトランジスタ３１〜３３のゲートは、ノードＮ１に共通接続されている。ＰＭＯＳトランジスタ３２、３３のドレインは、各々、ノードＮ２ａ、Ｎ２ｂにおいてＰＭＯＳトランジスタ１２、１１のソースに接続されている。

ＰＭＯＳトランジスタ３１のドレインは、ノードＮ３において前述のトランジスタ２２のドレインに接続されている。スイッチ３４は、トランジスタ３１のゲートとドレインの間に接続されている。スイッチ３４が導通することにより、電流ミラー回路３０のミラー動作が開始され、これにより、制限電流Ｉｃｏｍｐが、トランジスタ３３、１１を含む電流経路５０に流れ得る状態となる。また、キャパシタ３５は、ノードＮ１と接地端子との間に接続されている。

次に、この半導体記憶装置のフォーミング動作を説明する。
フォーミング動作開始前の初期状態においては、スイッチ２４、３４はいずれもオフ状態であり、キャパシタ２３、３５も放電状態にある。

この初期状態から、スイッチ２４がオンに切り替わり、且つ入力端子ＩＮにフォーミングに必要な電圧Ｖｆｏｒｍの印加が開始されると、トランジスタ１１にもセル電流Ｉｃｅｌｌが流れ始める。そして、この電流Ｉｃｅｌｌがトランジスタ１２にミラーされる。電流Ｉｃｅｌｌは、更にトランジスタ２１に流れ込む。この電流Ｉｃｅｌｌは、α倍のサイズを有するトランジスタ２２にミラーされ、電流Ｉｃｏｍｐ（＝α・Ｉｃｅｌｌ）がトランジスタ２２を流れる。

続いて、キャパシタ２３が所定の両端電圧まで充電された後、所定のタイミングにおいてスイッチ２４がオフに切り替わり、且つスイッチ３４がオンに切り替わる。それ以後はキャパシタ２３の両端電圧に従った電流Ｉｃｏｍｐ（＝α・Ｉｃｅｌｌｓｗ）がトランジスタ２２に流れ続ける。この電流Ｉｃｏｍｐは、トランジスタ３１に流れ込む。この電流Ｉｃｏｍｐは、スイッチ３４がオンとされていることにより、トランジスタ３２、３３にもミラーされる。その後所定期間の間、セル電流Ｉｃｅｌｌが制限電流Ｉｃｏｍｐ＝α・Ｉｃｅｌｌｓｗを超えないよう、電流制御がなされる。

所定期間経過後、フォーミング動作の完了が確認されない場合には、スイッチ２４が再度所定期間オンとされる一方、スイッチ２５がオフとされる。このスイッチ２４の再度のオン動作後のセル電流Ｉｃｅｌｌにより、制限電流Ｉｃｏｍｐが新たに生成される。すなわち、スイッチ２４の再度のオン動作後のセル電流Ｉｃｅｌｌのα倍の電流値を有する制限電流Ｉｃｏｍｐが新たに生成される。その後、再度スイッチ２４がオフとされ（代わりにスイッチ２５はオンとされ）、オフ直前におけるセル電流Ｉｃｅｌｌｓｗに基づいて、制限電流Ｉｃｏｍｐの値が新たに決定される。この新たに設定された制限電流Ｉｃｏｍｐに基づき、電流制限が行われる。以後、上記と同一の手順が、メモリセルのフォーミング動作の完了が検知されるまで繰り返される。

この制限電流Ｉｃｏｍｐは、抵抗が低く大きなセル電流Ｉｃｅｌｌを流すメモリセルＭＣがフォーミング動作の対象として選択された場合には、大きな値とされ、逆に、抵抗が大きく小さなセル電流Ｉｃｅｌｌしか流さないメモリセルが選択された場合には、小さい値とされる。

更に、本実施の形態では、このようにメモリセルのセル電流Ｉｃｅｌｌの定数倍（α倍）の制限電流Ｉｃｏｍｐにより、所定時間フォーミング動作が行われた後、フォーミング動作が完了しないことが検知された場合には、再度セル電流Ｉｃｅｌｌを検知して、その検知されたセル電流Ｉｃｅｌｌに基づいて再度制限電流Ｉｃｏｍｐを設定し、フォーミング動作が行われる。
ここで、本実施の形態のようにメモリセルの特性に応じた制限電流の設定をせず、固定的な制限電流を設定する場合を考える。この場合には、バラツキの度合に応じて制限電流を微小なステップアップ幅でステップアップさせる必要が生じる。これは、フォーミング動作に要する時間を長くし、コストアップの原因となる。
これに対し、本実施の形態では、セルの特性の違いを反映した制限電流が設定可能であり、メモリセルの破壊等を生じさせることなく、適切にしかも短時間でフォーミング動作を実行することが可能になる。

［第２の実施の形態］
次に、本発明の第２の実施の形態を、図４を参照して説明する。この第２の実施の形態の半導体記憶装置の全体構成は、第１の実施の形態と同様である。ただし、この実施の形態では、電流制限回路１０６とは異なる電流制限回路１０６’を設けており、この点において第１の実施の形態と異なっている。

図４は、本実施の形態の電流制限回路１０６’の構成を示す等価回路図である。
この電流制限回路１０６’は、フォーミング動作の開始直後において、未だセル電流Ｉｃｅｌｌが微小である場合に、セル電流Ｉｃｅｌｌに基づいて生成される制限電流Ｉｃｏｍｐ＝α・Ｉｃｅｌｌに代えて、固定的な電流Ｉｍｉｎを制限電流として用いる。この点、第１の実施の形態では、終始セル電流Ｉｃｅｌｌに基づいて生成される制限電流Ｉｃｏｍｐ（＝α・Ｉｃｅｌｌｓｗ）を用いているのと異なっている。

この電流制限回路１０６’は、図４に示すように、電流ミラー回路１０’、３０’、電流生成回路４０、ＯＰアンプ（差動増幅回路）５０、ラッチ回路６０、及び電圧制御回路７０を備えている。
電流ミラー回路１０’及び３０’は、第１の実施の形態の電流ミラー回路１０、３０と同一の構造を有しており、図４中のトランジスタ１１１、１１２、１３１〜１３３、スイッチ１３４、及びキャパシタ１３５は、図３中のトランジスタ１１，１２，３１〜３３、スイッチ３４、及びキャパシタ３５に対応するものである。
電流生成回路４０は、イネーブル信号Ｅｎに従い、セル電流Ｉｃｅｌｌに基づいて制限電流Ｉｃｏｍｐ（＝α・Ｉｃｅｌｌｓｗ）を生成する。この電流生成回路４０は、図３の電流ミラー回路２０と同様の構成を有していてもよい。

ＯＰアンプ５０は、入力端子の一方に、上述の固定電流Ｉｍｉｎに基づいて生成された電圧Ｖ（Ｉｍｉｎ）、又はこの固定電流Ｉｍｉｎの電流値を定数倍（β倍）した電流値を有する電流β・Ｉｍｉｎに基づいて生成された電圧Ｖ（β・Ｉｍｉｎ）を入力される。また、ＯＰアンプ５０は、入力端子の他方に、上述の制限電流Ｉｃｏｍｐ（＝α・Ｉｃｏｍｐ）に基づいて生成された電圧Ｖ（α・Ｉｃｅｌｌ）を入力される。そして、ＯＰアンプ５０は、この２入力端子の電圧を差動増幅し、その差動増幅信号を出力する。

ラッチ回路６０は、ＯＰアンプ５０が出力した差動増幅信号に基づいて、データ”１”または”０”をラッチする。
電圧制御回路７０は、ラッチ回路６０の保持データに基づき、発生させる電圧を切り替える。

次に、この電流制限回路１０６’を用いたフォーミング動作の具体的な手順を、図５のフローチャートを参照して説明する。
まず、カラムデコーダ１０３を介して、ビット線４に対しフォーミング動作に必要な電圧Ｖｆｏｒｍが印加される（Ｓ１１）。ワード線ＷＬには、例えば接地電圧ＶＳＳ（０Ｖ）が印加される。これにより、メモリセルＭＣの両端に電圧が印加され、セル電流ＩｃｅｌｌがメモリセルＭＣに流れ始める。このセル電流Ｉｃｅｌｌは、トランジスタ１１１から１１２にミラーされ、更に電流生成回路４０において、制限電流Ｉｃｏｍｐ（＝α・Ｉｃｅｌｌ）が生成される。

フォーミング動作の開始当初においては、セル電流Ｉｃｅｌｌは非常に小さく、従って、このような小さいセル電流Ｉｃｅｌｌに基づいて生成された制限電流Ｉｃｏｍｐ（＝α・Ｉｃｅｌｌ）は、セル電流Ｉｃｅｌｌの上限値としての制限電流としては小さ過ぎる。そこで、本実施の形態では、Ｉｍｉｎ＞α・Ｉｃｅｌｌか否かをＯＰアンプ５０により判定し（Ｓ１２）、ＹＥＳである場合には、固定の電流Ｉｍｉｎを制限電流として用いる（Ｓ１３）。すなわち、固定の電流Ｉｍｉｎがトランジスタ１３１〜１３３を流れるよう、電圧制御回路７０が出力する電圧が制御される。

その後、フォーミング動作が進行し、セル電流Ｉｃｅｌｌが大きくなり、Ｉｍｉｎ≦α・Ｉｃｅｌｌとなると、固定電流Ｉｍｉｎに代えて、これよりも小さい固定電流β・Ｉｍｉｎ（β＜１であり、一例としてβ＝０．７５程度）が、α・Ｉｃｅｌｌとの比較基準として用いられる（Ｓ１４）。すなわち、電圧Ｖ（Ｉｍｉｎ）に代えて、電圧Ｖ（β・Ｉｍｉｎ）がＯＰアンプ５０の１の入力端子に入力される。

その後、α・Ｉｃｅｌｌがβ・Ｉｍｉｎよりも大きい状態が続けば、そのままα・Ｉｃｅｌｌを制限電流として、セル電流Ｉｃｅｌｌを制御する（Ｓ１６）。もし、α・Ｉｃｅｌｌがβ・Ｉｍｉｎを下回る事態が生じた場合には、再びＳ１３に戻り、上記の制御を繰り返す。なお、電流α・Ｉｃｅｌｌは、ある時点において固定値α・Ｉｃｅｌｌｓｗに切り替わる。
その後、セル電流Ｉｃｅｌｌが、制限電流α・Ｉｃｅｌｌｓｗに達した場合には、フォーミング動作が完了したとして処理を終了する（Ｓ１７，Ｓ１９）。
一方、所定時間内にセル電流Ｉｃｅｌｌがα・Ｉｃｅｌｌｓｗに達しない場合には、再びその時点でのセル電流Ｉｃｅｌｌに基づき、再度制限電流Ｉｃｏｍｐを設定（制限電流Ｉｃｏｍｐを更新）し（Ｓ１８）、再びＳ１２から同様の動作を繰り返す。
このように、比較基準の固定電流を電流Ｉｍｉｎから電流β・Ｉｍｉｎに切り替えることにより、制限電流Ｉｃｏｍｐが、セル電流Ｉｃｅｌｌに基づいて生成される電流α・Ｉｃｅｌｌと、固定の電流Ｉｍｉｎとの間で頻繁に切り替えられる事態を回避することができる。なお、セル電流Ｉｃｅｌｌの振動が少なく、ほぼ単調に増加することが見込まれる場合には、このような切り替えを行わず、固定の電流Ｉｍｉｎとα・ＩｃｅｌｌとをＯＰアンプ５０において常に比較するようにしてもよい。

以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、様々な変更、追加、改変、置換、削除、組合せ等が可能である。

１０１・・・メモリセルアレイ、１０２・・・ロウデコーダ、１０３・・・カラムデコーダ、１０４・・・制御回路、１０５・・・電源、ＭＣ・・・メモリセル。

Claims

第１配線と第２配線との間に配置され且つ可変抵抗素子を有するメモリセルを配列してなるメモリセルアレイと、
前記第１及び第２配線を介して前記メモリセルのフォーミング動作に必要な電圧を前記メモリセルに印加する制御回路と、
前記第１配線に接続され前記フォーミング動作時に前記メモリセルに流れるセル電流を所定の制限値に制限する電流制限回路と
を備え、
前記電流制限回路は、所定の時点における前記セル電流よりも所定の倍率だけ大きい第１電流を定電流として生成する回路を前記所定の時点で有効にし、前記所定の時点以降は前記セル電流の値が前記第１電流の値以下になるよう制御を実行する
ことを特徴とする不揮発性半導体記憶装置。
前記電流生成回路は、
前記セル電流を流す第１トランジスタと、
前記第１トランジスタとミラー接続され前記第１電流を発生させる第２トランジスタと、
前記第１トランジスタ及び前記第２トランジスタのゲートに一端を接続され固定電位の端子に他端を接続されるキャパシタと、
前記第１トランジスタのドレインとゲートとの間を短絡させるか切断するかを切り替える第１スイッチと
を備え、
前記第１スイッチは、前記所定のタイミングにて非導通状態となり、前記ドレインとゲートを切断する
ことを特徴とする請求項１記載の半導体記憶装置。
前記第２トランジスタと直列接続され前記第１電流を流すように構成された第３トランジスタと、
前記第３トランジスタのドレインとゲートとの間を短絡させるか切断するかを切り替える第２スイッチと、
前記第３トランジスタとミラー接続される第４トランジスタと
を備え、
前記セル電流は、前記第４トランジスタに流れる電流を上限値として制御される
ことを特徴とする請求項２記載の半導体記憶装置。
前記第４トランジスタのゲートに一端を接続され固定電位の端子に他端を接続されるキャパシタを更に備えた請求項３記載の半導体記憶装置。
前記第１電流を、固定の第２電流と比較する比較回路を更に備え、
前記制御回路は、前記比較回路の比較結果に基づいて、前記第１の電流又は前記第２電流のいずれか一方を前記第４トランジスタに流す制御を行う
ことを特徴とする請求項３記載の半導体記憶装置。