JPWO2011121971A1 - 不揮発性記憶装置及び不揮発性記憶装置への書き込み方法 - Google Patents

Abstract

書き込み動作の安定性及び信頼性を向上した不揮発性記憶装置を提供する。その不揮発性記憶装置は、抵抗変化型素子（１０６）と、抵抗変化型素子（１０６）に情報を書き込む書き込み回路（１０１）とを備え、抵抗変化型素子（１０６）は、第１電圧（Ｖｈ又はＶｌ）のパルスが印加されると第１抵抗状態（ＬＲ状態又はＨＲ状態）から第２抵抗状態（ＨＲ状態又はＬＲ状態）へと変化し、第１電圧とは極性が異なる第２電圧（Ｖｌ又はＶｈ）のパルスが印加されると第２抵抗状態から第１抵抗状態へと変化する特性を有し、書き込み回路（１０１）は、抵抗変化型素子（１０６）を第１抵抗状態から第２抵抗状態に変化せしめるときに、抵抗変化型素子（１０６）に対して、少なくとも、第１電圧（Ｖｈ又はＶｌ）のパルスと、第２電圧よりも電圧の絶対値が小さく、かつ、第２電圧と極性が等しい第３電圧（ＶｌＬｏｗ又はＶｈＬｏｗ）のパルスと、第１電圧（Ｖｈ又はＶｌ）のパルスとを、この順で印加する。

Description

本発明は、不揮発性記憶装置及び不揮発性記憶装置への書き込み方法に関する。より詳しくは、抵抗変化型素子を備えた不揮発性記憶装置及び不揮発性記憶装置への書き込み方法に関する。

不揮発性記憶装置は、携帯電話機やデジタルカメラなどの携帯機器に広く搭載され、急速に利用が拡大している。近年、音声データや画像データが取り扱われる機会が増加し、これまで以上に大容量で、且つ高速に動作する不揮発性記憶装置が強く要望され始めている。また、携帯機器用途の不揮発性記憶装置の分野では、低消費電力への要求もさらに強まっている。

現在の不揮発性記憶装置の主流はフラッシュメモリである。フラッシュメモリは、フローティングゲートに蓄積する電荷を制御してデータの記憶を行う。フラッシュメモリはフローティングゲートに高電界で電荷を蓄積する構造を有するため、小型化に限界があり、さらなる大容量化のために必要な微細加工が困難であるという課題が指摘されている。さらにフラッシュメモリでは、書き換えのために必ず所定のブロックを一括消去する必要がある。かかる特性により、フラッシュメモリの書き換えには非常に長い時間を要し、ランダムアクセスや高速化にも限界がある。

これらの問題を解決する次世代の不揮発性記憶装置として、電気抵抗の変化によって情報を記録する抵抗変化型素子を用いたものがある。現在提案されている抵抗変化型素子を利用した不揮発性半導体装置（「不揮発性メモリ」ともいう）としては、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）や、ＰＣＲＡＭ（Ｐｈａｓｅ−Ｃｈａｎｇｅ ＲＡＭ）や、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）などが提案されている（例えば、特許文献１〜３参照）。

特許文献１は、ペロブスカイト構造の酸化物を用いたバイポーラ型のＲｅＲＡＭ素子の制御方法の一例を開示している。ここで、バイポーラ型とは極性の異なる電圧パルスによって、一方の極性の電圧パルスでＲｅＲＡＭ素子が高抵抗状態に変化し、他方の極性の電圧パルスで低抵抗の状態に変化するものをいう。ＲｅＲＡＭ素子とは電気的な刺激により少なくとも第１の抵抗状態（「低抵抗状態」、「ＬＲ状態」または単に「ＬＲ」ともいう）と、前記第１の抵抗状態より抵抗値の高い第２の抵抗状態（「高抵抗状態」、「ＨＲ状態」または単に「ＨＲ」ともいう）間を可逆的に変化可能な素子のことをいい。前記抵抗状態に応じて情報を記憶する不揮発性メモリをさす。

以下、このＲｅＲＡＭ素子の制御方法について図を参照しつつ説明する。

図２０乃至図２２は、特許文献１に開示されたメモリセル９の制御方法を示す図である。メモリセル９は、抵抗変化型素子１と、選択トランジスタ２とを備えている。抵抗変化型素子１の一方の端子と選択トランジスタ２の一方の主端子（ドレインまたはソース）とは互いに電気的に接続されている。選択トランジスタ２の他方の主端子（ソースまたはドレイン）は、ソース線６によりソース線端子３と電気的に接続されている。抵抗変化型素子１の他方の端子はビット線８によりビット線端子５と電気的に接続されている。選択トランジスタ２のゲートはワード線７によりワード線端子４と電気的に接続されている。データを書き込む場合（“１”を書き込む場合（ここで、データ“１”はＲｅＲＡＭ素子のＨＲ状態に割り当てられる））、消去する場合（“０”を書き込む場合（ここで、データ“０”はＲｅＲＡＭ素子のＬＲ状態に割り当てられる））、および読み出す場合のいずれにおいても、選択されたメモリセルのワード線端子４には高レベルのオン電圧が印加され、選択トランジスタ２が導通状態にされる。

図２０は、特許文献１のメモリセル９において、書き込み動作を行うときの電圧パルスの印加状態を示す図である。ソース線６は０Ｖに設定（接地）され、ビット線８に所定の書き込み電圧振幅の正極性の書き込みパルスが印加され、抵抗変化型素子１に所望のデータが書き込まれる。多値情報が抵抗変化型素子１へ書き込まれる場合は、書き込みパルスの電圧振幅が書き込むデータの値に応じたレベルに設定される。例えば４値データが１つの抵抗変化型素子１に書き込まれる場合には、書き込みデータのそれぞれの値に対応して決定される所定の４つの電圧振幅の内の１つが選択されて書き込み動作が行われる。また、書き込みパルス幅は、素子に応じた適切な幅が選択される。すなわち、所定の抵抗状態へと変化させるためには、その抵抗状態に対応する１つ電圧振幅レベルおよびパルス幅が存在する。

図２１は、特許文献１のメモリセル９において、消去動作を行うときの電圧パルスの印加状態を示す図である。ビット線８は０Ｖに設定（接地）され、ソース線６に所定の消去電圧振幅の正極性の消去パルスが印加される。消去パルスが印加されることにより、抵抗変化型素子１の電気抵抗は最小の値となる。特許文献１には、複数のビット線８が０Ｖに設定された状態で、特定のソース線６に消去パルスが印加されると、その複数のビット線８とソース線６に接続する複数のメモリセルが同時に一括消去されることが開示されている。

図２２は、特許文献１のメモリセル９において、読み出し動作を行うときの電圧パルスの印加状態を示す図である。抵抗変化型素子１に記憶されたデータを読み出す場合は、ソース線６が０Ｖに設定（接地）され、選択したビット線８へ所定の読み出し電圧が読み出し回路を経由して印加される。読み出し電圧が印加されると、比較判定回路でビット線８のレベルが読み出し用のリファレンスレベルと比較され、記憶データが読み出される。

また、特許文献２や特許文献３では、電気的に消去・書き込みが可能な一般的な半導体メモリやＲｅＲＡＭの抵抗変化型メモリにおいて、書き込みデータの信頼性を向上させるために書き込まれた電気的状態が所望な閾値対して満足するかどうかを検証するベリファイ（ｖｅｒｉｆｙ）動作について提案されている。即ちデータ書き込みの場合、図２３に示すように、プログラムコマンド（例えば、「書き込み」）を入力（Ｓ５１）後、アドレスとデータを入力し、アドレス・データラッチする（Ｓ５２）ことにより、選択メモリセルへのプログラムパルス印加が開始され、メモリセルにデータが書込まれる（Ｓ５３）。プログラムパルス印加停止後、プログラムベリファイコマンドを入力することによりプログラムベリファイモードとなり（Ｓ５４）、書き込みを行ったメモリセルからのデータ読み出しが開始される（Ｓ５５）。読み出しを行い、読み出されたデータと、最初に入力された期待値データとの比較を行い（Ｓ５６）、一致している場合は（Ｓ５６でＹＥＳ）、プログラムの正常終了し、読み出しモードとなり（Ｓ５７）、プログラムを終了する。一方、データが一致していない場合は（Ｓ５６でＮＯ）、再度、プログラムパルスの印加が行われ、追加書き込みがなされる（Ｓ５１〜Ｓ５３）。この一連の動作は、すべてのデータが一致するまで繰り返し行われる。ただし、実用的には無限ループとならないために繰り返し上限回数は設定される場合が多い。図２４は、プログラムパルス印加後、ベリファイ動作を実行する一連の動作を行なって、期待値データと書込まれたデータとが３度目で一致したため、プログラムを終了したことを示すタイミングチャートである。すなわち、このようなベリファイ動作によれば、不揮発性メモリに書き込まれた物理的な特性が所望のレベルを満足し、元のディジタル情報に復元するために判別する閾値に対して十分な余裕を確保せしめ、更なるデータ信頼性の向上を確保できる。

特開２００４−１８５７５６号公報 米国特許第５２８７３１７号明細書 特開２００４−２３４７０７号公報 特開２００６−２２１７３７号公報

"Ｈｉｇｈｌｙ Ｒｅｌｉａｂｌｅ ＴａＯｘ ＲｅＲＡＭ ａｎｄ Ｄｉｒｅｃｔ Ｅｖｉｄｅｎｃｅ ｏｆ Ｒｅｄｏｘ Ｒｅａｃｔｉｏｎ Ｍｅｃｈａｎｉｓｍ" ＩＥＤＭ Ｔｅｃｈ． Ｄｉｇ．， ｐ．２９３ （２００８）

しかしながら、従来のバイポーラ型のＲｅＲＡＭを用いた不揮発性記憶装置においては、ベリファイ動作と、それにともなう追加書き込みを行なったときに、書き込みにおける不具合が発生することを発明者らは見い出した。見い出した書き込み不具合の詳細については「課題を解決するための手段」で述べるが、現象の最大の問題点は、書き込み条件が不十分なために書き込んだ抵抗値がベリファイ動作を実行した後に変動し、ベリファイの閾値レベルを割り込むビットが発生することにある。このような不具合ビットはメモリセルアレイ中にランダムに発生し、メモリセルにデータを書き込んだ直後に実行されるベリファイでは、正常に書き込まれたか否かを識別できず、前記不具合を見逃してしまう。本来、長期保存や高温保存さらに多量の書き換えサイクルといった劣化要因に対して、不揮発性メモリが要求されるデータ信頼性を確保するために、ベリファイによって所定の検出マージンを設ける。しかし前述の不具合が発生すると、ベリファイによって必要なマージンが確保できず、データ読み出し時に要求される信頼性を保証することができなくなる。

そこで、本発明は、このような問題を解決するためになされたものであり、書き込み動作の安定性及び信頼性を向上した不揮発性記憶装置等を提供することを目的とする。

本発明者らは、ＲｅＲＡＭを用いた不揮発性記憶装置における動作の安定性や信頼性を向上すべく、鋭意検討を行った。その過程で、ＲｅＲＡＭの書き込み動作の後に、ベリファイ動作により書き込んだ抵抗レベルを確認し、所望の抵抗値を満たしていなければ追加書き込みを行なう機能を検討した。しかしながら、書き込み動作を実行した直後に実行されるベリファイ動作のときには所望の抵抗値を満足しているものの、その後の短い時間経過で徐々に抵抗値が変化して、ベリファイに用いる閾値の抵抗値を満足できないレベルまで変化してしまう書き込み不具合が発生した。

一般に、メモリセルに書き込まれた物理量は、長時間放置や高温放置、さらには書きかえ回数による材料組成の劣化等により変動する場合が多い。このような変動に対して要求される信頼性の仕様に基づき、書き込み当初の物理量が所定の条件を満たすように書き込むことが求められる。すなわち、書き込まれた物理量と決められた閾値とを比較して元のディジタルデータに復号する際に、書き込まれた物理量と閾値との間に適切なマージン（以降、「検出マージン」ともいう）が確保できるように書き込む。このような検出マージンを確保するためにベリファイ動作が実行される。しかしながら、ベリファイ動作を行なって予定のレベルを満足したと判断した直後に、書き込んだ物理量が閾値に近づくように急激に変化したのでは、前述の検出マージンが確保できず、要求される信頼性を保証できない。このことは不揮発性メモリにとって致命的な課題といえる。本発明に用いられるＲｅＲＡＭは数十ｎｓの短時間で書き込みが実行できるといった高速性に優れ、かつ正常な書き込みができれば高温環境下でも長期間のデータ保持が可能といった信頼性に優れた利点があり、従来の半導体メモリに取って代わる次世代の半導体メモリとして高いポテンシャルをもっている。しかし、前述のようなベリファイ動作を行なっても書き込み不具合を見出せないようなビットが稀であっても、そのようなビットが発生すると装置全体としてＲｅＲＡＭの優れた性能を活かすことができない。

このような課題に対して、発明者らは特殊な書き込みステップにより書き込み不具合が発生するビット数を大幅に改善できることを見い出した。

すなわち上記課題を解決すべく、本発明の不揮発性記憶装置の一形態は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に配設された抵抗変化層とを有する抵抗変化型素子と、前記抵抗変化型素子に情報を書き込む書き込み回路とを備え、前記抵抗変化型素子は、第１電圧のパルスが印加されると、第１情報の記憶に用いられる第１抵抗状態から、第２情報の記憶に用いられる第２抵抗状態へと変化し、前記第１電圧とは極性が異なる第２電圧のパルスが印加されると、前記第２抵抗状態から前記第１抵抗状態へと変化する特性を有し、前記書き込み回路は、前記抵抗変化型素子を第１抵抗状態から第２抵抗状態に変化せしめるときに、前記抵抗変化型素子に対して、少なくとも、前記第１電圧のパルスと、前記第２電圧よりも電圧の絶対値が小さく、かつ、前記第２電圧と極性が等しい第３電圧のパルスと、前記第１電圧のパルスとを、この順で印加する。

なお、「第１抵抗状態」および「第２抵抗状態」は、それぞれ、高抵抗状態および低抵抗状態に該当してもよいし、これとは逆に、低抵抗状態および高抵抗状態に該当してもよい。

かかる構成による書き込み手法を用いれば、前述したような書き込んだ抵抗値が短時間のうちに変動して閾値に対して近づくようなビットが減少し、検出マージンが減少してしまうビットの発生数が大幅に改善される。これにより、エラー訂正のための冗長ビットの削減や、さらなる信頼性の確保が可能となる。

なお、通常に書き込むパルス極性とは逆極性のパルスを印加する書き込み手法に近い内容が特許文献４に述べられているが、発明の目的や効果だけでなく、具体的な電圧の決定方法や印加ステップが本願発明と異なっていることを述べておく。

さらに上記不揮発性記憶装置において、前記第３電圧のパルスの幅が前記第１電圧のパルスの幅よりも広くてもよい。それとは逆に、上記不揮発性記憶装置において、前記第１電圧のパルスの幅が前記第３電圧のパルスの幅よりも広くてもよい。

あるいは上記不揮発性記憶装置において、前記書き込み回路は、前記抵抗変化型素子に対して、前記第１電圧のパルスを印加した後に前記第３電圧のパルスを印加することをＮ（２以上の整数）回繰り返した後に、少なくとも１回、前記第１電圧のパルスを印加してもよい。このとき、前記書き込み回路は、前記Ｎ回の繰り返しにおいて、繰り返し回数の増加にともなって前記第３電圧の絶対値が小さくなっていくように、前記第３電圧のパルスをＮ回印加するのが好ましい。これにより、効果的に書き込みサイクルが繰り返されるので、不具合ビットが削減される。

ここで、さらに、前記抵抗変化型素子の情報を読み出す読み出し回路と、前記書き込み回路と前記読み出し回路とを制御する制御回路とを備え、前記読み出し回路は、前記書き込み回路が、前記抵抗変化型素子を第１抵抗状態から第２抵抗状態に変化せしめるときに、前記抵抗変化型素子に対して、少なくとも、（１）前記第１電圧のパルスを印加する第１の書き込み処理と、（２）前記第３電圧のパルスと前記第１電圧のパルスとをこの順で印加する第２の書き込み処理と、を実行した後に、読み出し処理を実行し、前記制御回路は、前記抵抗変化型素子が所定の抵抗値になるまで前記第２の書き込み処理と、前記読み出し処理とを繰り返すように前記書き込み回路と前記読み出し回路とを制御するように構成してもよい。これにより、書き込みの後のベリファイによって正常な書き込みが確認されるので、不具合ビットがより削減される。

また、前記制御回路は、前記書き込み回路が前記第２の書き込み処理を実行した後、所定の時間経過後に前記読み出し回路が読み出し処理を実行し、かつ、前記抵抗変化型素子が所定の抵抗値になるまで前記第２の書き込み処理と、前記読み出し処理とを繰り返すように前記書き込み回路と前記読み出し回路とを制御してもよい。これにより、書き込み後の時間経過に伴って書き込み値が変化してしまうような遅延時間をもった不具合ビットに対しても確実にデータの書き込みが行われる。

また、上記不揮発性記憶装置において、前記抵抗変化型素子は、当該抵抗変化型素子と直列接続され、当該抵抗変化型素子を導通状態にするか非導通状態にするかを切り替える選択素子とともにメモリセルを構成し、前記不揮発性記憶装置はさらに、前記メモリセルの集まりであるメモリセルアレイと、前記メモリセルアレイから少なくとも一つのメモリセルを選択する選択回路と、前記選択回路で選択されたメモリセルから情報を読み出す読み出し回路と、前記メモリセルアレイのうちのＭ（２以上の整数）個のメモリセルに書き込むべきデータを蓄えるライトデータバッファと、前記メモリセルアレイのうちのＭ個のメモリセルから読み出されたデータを蓄えるリードデータバッファと、前記ライトデータバッファとリードデータバッファとに蓄えられたＭ個のメモリセル分のデータが一致しているかどうかを比較する比較回路と、以下の制御を行う制御回路、つまり前記ライトデータバッファに蓄えられたデータを前記メモリセルアレイのうちの対応するＭ個のメモリセルに対して書き込むように前記選択回路及び前記書き込み回路を制御すること、前記メモリセルアレイのうちのＭ個のメモリセルからデータを読み出して前記リードデータバッファに蓄えるように前記選択回路及び前記読み出し回路を制御すること、及び、前記比較回路の比較結果に基づき、前記ライトデータバッファに蓄えられたデータを対応するメモリセルに再度書き直すか否かを制御することを行う制御回路とを備える構成としてもよい。

かかる構成により、ライトデータバッファの記憶容量の単位でまとめて書き込み・ベリファイ・追加書き込みが実行されるので、１ビット単位で書き込み・ベリファイ・追加書き込みをしたのでは書き込み直後において正常とみなされてしまうがその後の時間経過によって書き込み値が変化してしまうような遅延時間をもった不具合ビットに対しても確実にデータの書き込みが行われる。

ここで、前記ライトデータバッファと前記リードデータバッファは、それぞれ、対応する複数のデータバッファ領域を有し、前記制御回路は、前記ライトデータバッファに蓄えられたデータを前記メモリセルアレイのうちの対応するＭ個のメモリセルに対して書き込むように前記選択回路及び前記書き込み回路を制御すること、前記メモリセルアレイのうちのＭ個のメモリセルからデータを読み出して前記リードデータバッファに蓄えるように前記選択回路及び前記読み出し回路を制御すること、及び、前記比較回路の比較結果に基づき、前記ライトデータバッファに蓄えられたデータを対応するメモリセルに再度書き直すか否かを制御することを前記ライトデータバッファが有する、それぞれ対応する複数の前記データバッファ領域と前記リードデータバッファが有する、それぞれ対応する複数の前記データバッファ領域とに対して順次実行してもよい。

また、上記課題を解決するために、本発明に係る不揮発性記憶装置への書き込み方法の一形態は、抵抗変化型素子を備える不揮発性記憶装置における情報の書き込み方法であって、前記抵抗変化型素子は、第１電圧のパルスが印加されると、第１情報の記憶に用いられる第１抵抗状態から、第２情報の記憶に用いられる第２抵抗状態へと変化し、前記第１電圧とは極性が異なる第２電圧のパルスが印加されると、前記第２抵抗状態から前記第１抵抗状態へと変化する特性を有し、前記書き込み方法は、前記抵抗変化型素子を第１抵抗状態から第２抵抗状態に変化せしめるときに、前記抵抗変化型素子に対して、少なくとも、前記第１電圧のパルスを印加する第１ステップと、その後に、前記第２電圧よりも電圧の絶対値が小さく、かつ、前記第２電圧と極性が等しい第３電圧のパルスを印加する第２ステップと、さらにその後に、前記第１電圧のパルスを印加する第３ステップとを含む。

かかる構成による書き込み手法を用いれば、書き込んだ抵抗値が短時間のうちに変動して閾値に対して近づくような不具合ビットが減少し、検出マージンが減少してしまうビットの発生数が大幅に改善される。これにより、エラー訂正のための冗長ビットの削減や、さらなる信頼性の確保が可能となる。

ここで、さらに、前記第１ステップと、前記第２ステップと、前記第３ステップの後に、前記第１電圧または前記第２電圧のパルスより電圧振幅が小さく、その電圧パルスを印加しても前記抵抗変化型素子の抵抗状態が変化しない電圧パルスを用いて、前記抵抗変化型素子の抵抗状態を読み出す読み出しステップを含み、前記抵抗変化型素子の抵抗状態が所定の抵抗状態に達するまで、第２ステップと、前記第３ステップと、前記読み出しステップとを繰り返すのが好ましい。これにより、書き込みの後のベリファイによって正常な書き込みが確認されるので、不具合ビットがより削減される。

本発明に係る不揮発性記憶装置及び不揮発性記憶装置への書き込み方法は、従来技術に従ったベリファイ動作を行なうことによって書き込まれた抵抗値と所定の閾値とを比較して元のディジタルデータに復号する際に、書き込まれた抵抗値と閾値との間に適切な検出マージンが確保できるような書き込みを行うので、要望される信頼性を確保するとともに、本発明者らが新に見出した次の不具合を大幅に改善できる。

つまり、その不具合とは、ベリファイ動作を行なって予定のレベルを満足したと判断した直後に、書き込んだ抵抗値が閾値に近づくように急激に変化するもので、前述の検出マージンが確保できず、要求される信頼性性能を保証できないことである。よって、本発明によれば、このような不具合ビットを大幅に削減せしめ、エラー訂正のための冗長ビットの削減や、さらなる信頼性の向上した不揮発性半導体装置を提供することが可能となる。

図１（ａ）及び（ｂ）は、それぞれ、３端子型選択素子を含むメモリセル、及び、２端子型選択素子を含むメモリセルを備える、本発明の第１の実施の形態にかかる不揮発性記憶装置の基本的な概略構成の一例を示すブロック図である。 図２は、本発明の第１の実施の形態にかかる不揮発性記憶装置が備える抵抗変化型素子の概略構成の一例を示す素子構成図である。 図３は、本発明の第１の実施の形態にかかる不揮発性記憶装置における抵抗変化型素子の特性の一具体例を示す電圧−抵抗変化特性を示す図である。 図４は、本発明の第１の実施の形態にかかる不揮発性記憶装置が備えるセンスアンプの一具体例を示すブロック図である。 図５（ａ）〜（ｆ）は、図４で示したセンスアンプで具体的にメモリセルの抵抗値を判別し元のディジタルデータに復号したり、各セルの抵抗値に相当する相関値読み出したりする手法を説明する概念図である。 図６は、本発明の第１の実施の形態にかかる不揮発性記憶装置の具体的なメモリセルアレイ構造を成したときの一具体例を示すブロック図である。 図７は、本発明の第１の実施の形態にかかる不揮発性記憶装置において、図６のメモリセルアレイ構造を成したときの通常の書き込み動作と読み出し動作を説明する概念図である。 図８は、本発明の第１の実施の形態にかかる不揮発性記憶装置において、ベリファイ動作を行なったときの一例を説明するフローチャートである。 図９（ａ）及び（ｂ）は、本発明の第１の実施の形態にかかる不揮発性記憶装置において、それぞれ、ベリファイ動作を行なわなかったときと行なったときとで抵抗値のばらつきを例示する図である。 図１０は、新に見出したベリファイ動作における課題を説明する説明図である。 図１１（ａ）及び（ｂ）は、本発明の第１の実施の形態にかかる不揮発性記憶装置において、課題を解決する最も基本的な書き込みパターン（それぞれ、ＨＲ書き込み及びＬＲ書き込み）を説明するタイミングチャートである。 図１２は、本発明の第１の実施の形態にかかる不揮発性記憶装置で課題解決のために実行される書き込み方法の効果を説明する説明図である。 図１３（ａ）〜（ｄ）は、本発明の第１の実施の形態にかかる不揮発性記憶装置における書き込み手法の変形例を示すタイミングチャートである。 図１４は、本発明の第１の実施の形態にかかる不揮発性記憶装置における書き込み手法の変形例の効果を説明する説明図である。 図１５は、本発明の第１の実施の形態にかかる不揮発性記憶装置におけるＬＲ書き込みによる効果を示す図である。 図１６（ａ）及び（ｂ）は、それぞれ、本発明のＨＲ書き込み及びＬＲ書き込みの特徴を示す模式図である。 図１７は、本発明の第１の実施の形態にかかる不揮発性記憶装置における抵抗変化型素子の特性の一具体例を示す電圧−抵抗変化特性を示す図である。 図１８は、本発明の第１の実施の形態にかかる不揮発性記憶装置における抵抗変化型素子の特性の一具体例を示す電圧−電流特性を示す図である。 図１９は、本発明の第２の実施の形態にかかる不揮発性記憶装置の一例を示すブロック図である。 図２０は、従来技術における特許文献１のメモリセルにおいて、書き込み動作を行うときの電圧パルスの印加状態を示す図である。 図２１は、従来技術における特許文献１のメモリセルにおいて、消去動作を行うときの電圧パルスの印加状態を示す図である。 図２２は、従来技術における特許文献１のメモリセルにおいて、読み出し動作を行うときの電圧パルスの印加状態を示す図である。 図２３は、従来技術における特許文献２及び３で示される従来のベリファイ動作のフローチャートである。 図２４は、従来技術における特許文献２及び３で示される従来のベリファイ動作の流れを示すタイミングチャートである。

以下、本発明の実施の形態を、図面を参照しながら説明する。

（第１の実施の形態）
［装置構成］
図１（ａ）及び（ｂ）は、本発明の第１の実施の形態に係る２種類の不揮発性記憶装置１００ａ及び１００ｂの基本構成の一例を示すブロック図である。本図を用いて、まず、メモリセルへの従来の書き込み、及び読み出しを行なった場合について説明する。なお、本明細書において、メモリセルへの書き込み・読み出しとは、より厳密には、そのメモリセルを構成する抵抗変化型素子への書き込み・読み出しを意味する。また、メモリセルの抵抗状態とは、より厳密には、そのメモリセルを構成する抵抗変化型素子の抵抗状態を意味する。

図１（ａ）の不揮発性記憶装置１００ａは抵抗変化型素子１０６と３端子型選択素子１０７が直列に接続されたメモリセル１０５ａから構成されている。その３端子型選択素子１０７は、例えばＭＯＳＦＥＴやバイポーラトランジスタなどがあげられる。図１（ａ）では説明の便宜上、メモリセル１０５ａが１つとして図示しているが、後述するように通常は複数のメモリセルが行方向と列方向のアレイ状に配置され、それらの中から１つを選択するために３端子型選択素子１０７や、図１（ａ）及び（ｂ）では省略したが、ノードＡとスイッチ回路１０４との間、およびノードＢと書込み回路との間に、メモリアレイの行と列を選択する選択スイッチが設けられ、さらに図１（ａ）では３端子型選択素子１０７とゲート電圧ドライバ１０９との間にも選択スイッチが設けられる。書き込み回路１０１は、メモリセル１０５ａ（より厳密には、抵抗変化型素子１０６）に情報を書き込むための回路であり、入力される印加用電源Ｖｈ、Ｖｌ、ＶｈＬｏｗ、ＶｌＬｏｗ、グランドレベル（ＧＮＤ、０Ｖ）を切り替えて、ノードＡとノードＢの両端に所定の書き込み電圧のパルスを印加する。センスアンプ１０２は抵抗変化型素子１０６の抵抗状態を読み取り、メモリセル１０５ａに記憶された情報を読み出す読み出し回路の一例である。この読み出し方法は複数あげられ、矢印１０８の方向に所定の読み出し電流を流し、そのときのノードＡおよびノードＢ間の電圧差を所定のレファレンス電圧と比較することにより抵抗変化型素子１０６の抵抗状態が高抵抗状態か低抵抗状態かを判定しメモリセル１０５ａに記憶された情報を読み取る方法や、ノードＡおよびＢの両端に所定の電圧を印加し、その印加状態を停止してからノードＡＢ間の電圧が放電される時間の差によって抵抗変化型素子１０６の抵抗状態が高抵抗状態にあるか、低抵抗状態にあるかを判断するような方法があげられる。なお、センスアンプ１０２の一例の詳細については後述する。ゲート電圧ドライバ１０９はメモリセルの３端子型選択素子１０７の制御端子に所定の電圧を印加するか、または印加しないかを切換え、メモリセルの導通状態を切り替える。スイッチ回路１０４は、ノードＡが書き込み回路１０１と接続されるか、センスアンプ１０２と接続されるかを切り替える。コントローラ１０３は外部インターフェースからの指令やセンスアンプ１０２から出力されるメモリセル１０５ａの読み取りデータの状態などをもとに、書き込み回路１０１、センスアンプ１０２、スイッチ回路１０４、ゲート電圧ドライバ１０９を制御する。

図１（ｂ）の不揮発性記憶装置１００ｂは、メモリセル１０５ｂに用いられている選択素子を２端子型選択素子１１０で構成する以外は図１（ａ）の不揮発性記憶装置１００ａと同様で、これにともなって不要となる図１（ａ）におけるゲート電圧ドライバ１０９が削除されている。２端子型選択素子１１０は、例えば双方向ダイオードなどの非線形電流素子があげられる。２端子型選択素子１１０を用いたメモリセル１０５ｂをアレイ状に配置した半導体記憶装置はクロスポイント型のフューズメモリなどで周知の技術であり、詳細な説明は省略するが、メモリセル１０５ｂが導通状態か非導通状態かの切換えはノードＡとノードＢ間の電圧レベルで切り替えられる。つまり、２端子型選択素子１１０の所定のオン電圧に、抵抗変化型素子１０６の書き換え電圧を足し合わせた電圧レベルのパルスを印加することにより抵抗変化型素子１０６の抵抗状態を書き換える。また、２端子型選択素子１１０のオン電圧に、抵抗変化型素子１０６の書き換え電圧よりは小さい読み出し電圧を足し合わせた電圧レベルのパルスを印加し、そのときの電流量を検出することなどで抵抗変化型素子１０６の抵抗状態を判定する。図１（ｂ）に示した印加用電源Ｖｈ、Ｖｌ、ＶｈＬｏｗ、ＶｌＬｏｗは、前述のとおり、２端子型選択素子１１０のオン電圧を上乗せする必要があるため、不揮発性記憶装置１００ａの印加用電源と記号は同じであるが、実電圧は異なっていることは言うまでも無い。本発明は不揮発性記憶装置１００ａ、不揮発性記憶装置１００ｂのどちらの構成であってもよいが、以降は不揮発性記憶装置１００ａの構成を例にとり詳細に説明する。

次に抵抗変化型素子１０６の構造について図２を用いて説明する。この抵抗変化型素子１０６は、第１電極（図２の例では、基板１２２上に形成された下部電極１２４。以下、説明の便宜上、「下部電極１２４」という。）と、第２電極（図２の例では、上部電極１２８。以下、説明の便宜上、「上部電極１２８」という。）と、下部電極１２４と上部電極１２８との間に配設された抵抗変化層１２６とを備えている。

下部電極１２４および上部電極１２８の材料には、Ｐｔ（白金）、Ｉｒ（イリジウム）、Ｐｄ（パラジウム）、Ｗ（タングステン）、Ｃｕ（銅）、Ａｌ（アルミニウム）、ＴｉＮ（窒化チタン）、ＴａＮ（窒化タンタル）およびＴｉＡｌＮ（窒化チタンアルミニウム）などを用いうる。なお、図２では、下部電極１２４が上部電極１２８に比べ広い形状をしているが、本発明に係る抵抗変化型素子１０６の構造はこれに限定されるものでなく、配線プラグの一部に適用するなど、半導体プロセスにあわせ適宜、最適な形状にされることはいうまでも無い。

抵抗変化層１２６の材料には、例えば、酸素不足型の遷移金属酸化物（好ましくは酸素不足型のＴａ酸化物）が用いられる。酸素不足型の遷移金属酸化物とは、化学量論的な組成を有する酸化物と比較して酸素の含有量（原子比：総原子数に占める酸素原子数の割合）が少ない酸化物をいう。通常、化学量論的な組成を有する酸化物は、絶縁体、あるいは非常に高い抵抗値を有する。例えば遷移金属がＴａの場合、化学量論的な酸化物の組成はＴａ_２Ｏ_５であって、ＴａとＯの原子数の比率（Ｏ／Ｔａ）は２．５である。したがって、酸素不足型のＴａ酸化物において、ＴａとＯの原子比は０より大きく、２．５より小さいことになる。本実施の形態において、酸素不足型の遷移金属酸化物は、酸素不足型のＴａ酸化物であることが好ましい。より好適には、抵抗変化層１２６は、ＴａＯ_ｘ（但し、０＜ｘ＜２．５）で表される組成を有する第１タンタル含有層と、ＴａＯ_ｙ（但し、ｘ＜ｙ）で表される組成を有する第２タンタル含有層とが積層された積層構造を少なくとも有している。他の層、例えば第３タンタル含有層や他の遷移金属酸化物の層などを適宜配置しうることは言うまでもない。ここで、ＴａＯ_ｘは、０．８≦ｘ≦１．９を満足することが好ましく、ＴａＯ_ｙは、２．１≦ｙ≦２．５を満足することが好ましい。第２タンタル含有層の厚みは、１ｎｍ以上８ｎｍ以下であることが好ましい。つまり、抵抗変化層１２６は、酸素含有率の低い第１タンタル含有層と、酸素含有率の高い第２タンタル含有層とが積層された積層構造を有することが好ましい。言い換えると、抵抗変化層１２６は、酸素不足度が高い第１タンタル含有層と、酸素不足度が低い第２タンタル含有層とが積層された積層構造を有することが好ましい。ここで、酸素不足度とは、遷移金属酸化物において、その化学量論的組成の酸化物を構成する酸素の量に対して不足している酸素の割合をいう。例えば、遷移金属がタンタル（Ｔａ）の場合、化学量論的な酸化物の組成はＴａ_２Ｏ_５であるので、ＴａＯ_２．５と表現できることから、ＴａＯ_２．５の酸素不足度は０％であり、ＴａＯ_１．５の酸素不足型のタンタル酸化物の酸素不足度は、酸素不足度＝（２．５−１．５）／２．５＝４０％となる。また、Ｔａ_２Ｏ_５の酸素含有率は、総原子数に占める酸素の比率（Ｏ／（Ｔａ＋Ｏ））であり、７１．４ａｔｍ％となる。したがって、酸素不足型のタンタル酸化物は、酸素含有率は０より大きく、７１．４ａｔｍ％より小さいことになる。

ここで、抵抗変化層１２６を構成する金属として、タンタル以外の遷移金属を用いてもよい。遷移金属としては、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タングステン（Ｗ）等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。例えば、ハフニウム酸化物を用いる場合、第１のハフニウム酸化物層の組成をＨｆＯ_ｘとした場合にｘが０．９以上１．６以下であり、且つ、第２のハフニウム酸化物層の組成をＨｆＯ_ｙとした場合にｙがｘの値よりも大である場合に、これら第１のハフニウム酸化物層及び第２のハフニウム酸化物層の積層構造を有する抵抗変化層１２６の抵抗値を安定して高速に変化させることが確認できている。この場合、第２のハフニウム酸化物層の膜厚は、３〜４ｎｍが好ましい。また、ジルコニウム酸化物を用いる場合、第１のジルコニウム酸化物層の組成をＺｒＯ_ｘとした場合にｘが０．９以上１．４以下であり、且つ、第２のジルコニウム酸化物層の組成をＺｒＯ_ｙとした場合にｙがｘの値よりも大である場合に、これら第１のジルコニウム酸化物層及び第２のジルコニウム酸化物層の積層構造を有する抵抗変化層１２６の抵抗値を安定して高速に変化させることが確認できている。この場合、第２のジルコニウム酸化物層の膜厚は、１〜５ｎｍが好ましい。

なお、抵抗変化層１２６が第１の遷移金属酸化物層と第２の遷移金属酸化物層の積層構造を有する場合に、第１の遷移金属酸化物層を構成する第１の遷移金属と、第２の遷移金属酸化物層を構成する第２の遷移金属とは、異なる遷移金属を用いてもよい。この場合、第２の遷移金属酸化物層は、第１の遷移金属酸化物層よりも酸素不足度が小さい、つまり抵抗が高い方が好ましい。このような構成とすることにより、抵抗変化時に下部電極１２４及び上部電極１２８間に印加された電圧は、第２の遷移金属酸化物層に、より多くの電圧が分配され、第２の遷移金属酸化物層中で発生する酸化還元反応をより起こしやすくすることができる。また、第１の遷移金属と第２の遷移金属とが互いに異なる材料を用いる場合、第２の遷移金属の標準電極電位は、第１の遷移金属の標準電極電位より低い方が好ましい。抵抗変化現象は、抵抗が高い第２の遷移金属酸化物層中に形成された微小なフィラメント（導電パス）中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられるからである。例えば、第１の遷移金属酸化物層に、酸素不足型のタンタル酸化物を用い、第２の遷移金属酸化物層にチタン酸化物（ＴｉＯ_２）を用いることにより、安定した抵抗変化動作が得られる。チタン（標準電極電位＝−１．６３ｅＶ）はタンタル（標準電極電位＝−０．６ｅＶ）より標準電極電位が低い材料である。標準電極電位は、その値が高いほど酸化しにくい特性を表す。第２の遷移金属酸化物層に第１の遷移金属酸化物層より標準電極電位が低い金属の酸化物を配置することにより、第２の遷移金属酸化物層中でより酸化還元反応が発生しやすくなる。

上記の各材料の積層構造をもつ抵抗変化層１２６における抵抗変化現象は、いずれも抵抗が高い第２の遷移金属酸化物層中に形成された微小なフィラメント中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられる。つまり、第２の遷移金属酸化物層側の電極に、他方の側の電極を基準にして正の電圧を印加したとき、抵抗変化層１２６中の酸素イオンが第２の遷移金属酸化物層側に引き寄せられて第２の遷移金属酸化物層中に形成された微小なフィラメント中で酸化反応が発生して微小なフィラメントの抵抗が増大すると考えられる。逆に、第２の遷移金属酸化物層側の電極に、他方の側の電極を基準にして負の電圧を印加したとき、第２の遷移金属酸化物層中の酸素イオンが第１の遷移金属酸化物層側に押しやられて第２の遷移金属酸化物層中に形成された微小なフィラメント中で還元反応が発生して微小なフィラメントの抵抗が減少すると考えられる。

酸素不足度がより小さい第２の遷移金属酸化物層に接続されている電極は、例えば、白金（Ｐｔ）、イリジウム（Ｉｒ）など、第２の遷移金属酸化物層を構成する遷移金属及び他方の側の電極を構成する材料と比べて標準電極電位がより高い材料で構成する。このような構成とすることにより、電極と第２の遷移金属酸化物層の界面近傍の第２の遷移金属酸化物層中において、選択的に酸化還元反応が発生し、安定した抵抗変化現象が得られる。

このような構造のメモリセル１０５ａの特性の一例を図３に例示する。図３は横軸に印加するパルスの電圧を示し、縦軸にパルスを印加した後のノードＡとノードＢ間のメモリセル１０５ａの抵抗値（測定電圧は抵抗変化を起こさないような電圧で、ここでは０．４Ｖ）を示している。図中のスタートの位置から、正極性側に電圧レベルを徐々にあげて行くと、メモリセル１０５ａ両端の電圧が１．１Ｖを超えたときから徐々にメモリセル１０５ａの抵抗値が上昇し、２．０Ｖでは約１００ｋΩに達している。逆に負極性側に電圧レベルを徐々に下げて行くと、−１．１Ｖを超えて下げるとメモリセル１０５ａは約１０ｋΩ程度に低抵抗化して、スタートの抵抗値に復帰できていることがわかる。このとき図１（ａ）の矢印１０８の方向に電流が流れる印加を正極性印加と定義し、このときに抵抗変化型素子１０６は高抵抗状態（以降、適宜「ＨＲ状態」または単に「ＨＲ」ともいう）に変化する。また、矢印１０８とは逆向きに電流が流れる印加を負極性印加と定義し、このときに抵抗変化型素子１０６は低抵抗状態（以降、適宜「ＬＲ状態」または単に「ＬＲ」ともいう）に変化する。また、抵抗素子構造と印加極性との関係を述べると、前述の抵抗変化層１２６がＴａＯ_ｘ（但し、０＜ｘ＜２．５）で表される組成を有する第１タンタル含有層と、ＴａＯ_ｙ（但し、ｘ＜ｙ）で表される組成を有する第２タンタル含有層とが積層された積層構造を有している場合は、第２タンタル含有層から第１タンタル含有層へ電流が流れる印加を正極性印加とし、この正極性印加時にＨＲ状態に変化し、逆の負極性印加ではＬＲ状態に変化する。

ノードＡとノードＢ間に印加する電圧において、ＬＲからＨＲに変化せしめる電圧レベルを高抵抗化電圧（Ｖｈ）とし、ＨＲからＬＲに変化せしめる電圧レベルを低抵抗化電圧（Ｖｌ）とすると、その絶対値が｜Ｖｈ｜＝｜Ｖｌ｜＝２．４Ｖ程度以上あれば、共通の電源電圧を用いて十分に低抵抗状態と高抵抗状態を推移できることがわかる。つまり、抵抗変化型素子１０６は、第１電圧（例えば、高抵抗化電圧Ｖｈ）のパルスが印加されると、第１情報（例えば、「１」）の記憶に用いられる第１抵抗状態（例えば、ＬＲ）から、第２情報（例えば、「０」）の記憶に用いられる第２抵抗状態（例えば、ＨＲ）へと変化し、第１電圧（例えば、Ｖｈ）とは極性が異なる第２電圧（例えば、低抵抗化電圧Ｖｌ）のパルスが印加されると、第２抵抗状態（例えば、ＨＲ）から第１抵抗状態（例えば、ＬＲ）へと変化する特性を有する。なお、「第１電圧」及び「第２電圧」の例として、上述とは逆に、それぞれ、低抵抗化電圧Ｖｌ及び高抵抗化電圧Ｖｈであってもよい。この場合には、第１情報及び第２情報として、それぞれ、「０」及び「１」となり、第１抵抗状態及び第２抵抗状態として、それぞれ、ＨＲ及びＬＲとなる。

以上を踏まえ、まず始めに図１（ａ）を用いて従来方式の書き込み動作の一例について説明する。なお、各回路の一連の動作はコントローラ１０３からの指令により実行される。また、不揮発性記憶装置１００ａの電源電圧ＶＤＤは、例えば３．３Ｖとする。

はじめに抵抗変化型素子１０６をＨＲ状態にする書き込み動作について説明する。

予めスイッチ回路１０４は書き込み回路１０１側に接続され、書き込み回路１０１は、ノードＡおよびＢにグランドレベル（ＧＮＤ、０Ｖ）を出力している。次にゲート電圧ドライバ１０９は、書き込み電圧以上の電圧（例えばＶＤＤ）を選択メモリセル１０５ａの３端子型選択素子１０７のゲートに印加してメモリセル１０５ａと導通状態にし、書き込み回路１０１は、ノードＡの電位をノードＢに対して０Ｖ→Ｖｈ→０Ｖと変化させる所定の幅のパルスを出力する。パルスの印加が終了しノードＡ及びノードＢが共に０Ｖになった後、ゲート電圧ドライバ１０９は、選択メモリセルのゲート電圧を０Ｖにしてメモリセル１０５ａを非導通状態にして、書き込み動作を終了する。これにより矢印１０８に電流が流れ、抵抗変化型素子１０６をＨＲ状態に変化せしめる正極性のパルスがメモリセル１０５ａに印加される。

次に抵抗変化型素子１０６をＬＲ状態にする書き込み動作について説明する。

予めスイッチ回路１０４は書き込み回路１０１側に接続され、書き込み回路１０１は、ノードＡおよびＢ間にＬＲへの書き込み電圧レベル（Ｖｌ）を出力する。次にゲート電圧ドライバ１０９は、書き込み電圧以上の電圧（例えばＶＤＤ）を選択メモリセル１０５ａの３端子型選択素子１０７のゲートに印加してメモリセル１０５ａを導通状態にし、書き込み回路１０１は、ノードＡの電位をノードＢに対してＶｌ→０Ｖ→Ｖｌと変化させる所定の幅のパルスを出力する。パルスの印加が終了しノードＡ及びノードＢが共にＶｌになった後、ゲート電圧ドライバ１０９は、選択メモリセルのゲート電圧を０Ｖにしてメモリセルを非導通状態にして、書き込み動作を終了する。これにより矢印１０８とは逆向きに電流が流れ、抵抗変化型素子１０６をＬＲ状態に変化せしめる負極性のパルスがメモリセルに印加される。なお、回路の安全面から考慮して書き込み動作を終了した時点でノードＡとノードＢの電位は共にＶｌレベルから０Ｖにしてもよい。なお、ノードＡ、ノードＢ、ゲートへの印加の順番は前記に限定されず、種々の組合せが考えられることは言うまでもない。

次に図４と図５を用いてセンスアンプ１０２の具体的な一例と動作について説明する。図４はセンスアンプ１０２の一具体例を示すブロック図で、図５はその動作を説明する主要箇所のタイミングチャートである。図４において、レファレンス電圧発生回路１３０は、入力Ａから入力されるコントローラ１０３からの指令に基づき、電源電圧ＶＤＤとグランドレベル間の電位差からラダー抵抗などを用いて複数の所定の電圧レベルを作成し、それらの複数の電圧レベルのうち半導体スイッチで選択してレファレンス電圧Ｖｒｅｆ１とレファレンス電圧Ｖｒｅｆ２を出力する。なお、後段の回路設計から容易に類推できるが、レファレンス電圧Ｖｒｅｆ１＞レファレンス電圧Ｖｒｅｆ２の関係にある。また、コントローラ１０３から入力Ｂに入力されるスイッチ制御信号により、スイッチ回路１３６はスイッチ制御信号が‘Ｈ’のときＯＮに、‘Ｌ’のときにＯＦＦになりノードＣをＨｉＺ（ハイインピーダンス）状態に切り替える。従って、そのスイッチ制御信号が‘Ｈ’のときにはドライバ１３１によりレファレンス電圧Ｖｒｅｆ１の電位がノードＣに出力される。なお、実際にはドライバ１３１やその他の回路を構成するトランジスタや配線等の電圧降下によって、入出力の電圧値が多少異なるが、説明の簡単化のために電圧降下等は無いものとして説明している。

ノードＣは、図１（ａ）に示したスイッチ回路１０４を介してノードＡに接続され、このときノードＢは書き込み回路１０１によって０Ｖに接地されている。図４に示すようにノードＣとグランド間にはコンデンサ１３７がメモリセル１０５ａと並列に接続される。なお、このコンデンサ１３７は配線容量やトランジスタの容量等で代用しても良いし、装置の設計上で積極的に付加しても良い。前述したように入力Ｂに入力されるスイッチ制御信号が‘Ｈ’のときノードＣはレファレンス電圧Ｖｒｅｆ１に駆動される。その後、スイッチ制御信号が‘Ｌ’になるとスイッチ回路１３６はＯＦＦとなり、ノードＣ側がＨｉＺ状態になるため、コンデンサ１３７と並列に接続されるメモリセル１０５ａの抵抗変化型素子１０６の抵抗値に従う時定数で放電され、ノードＣの電位はレファレンス電圧Ｖｒｅｆ１から徐々に低下する。つまり、メモリセル１０５ａの抵抗値が低いと早く電位は減少し、メモリセル１０５ａの抵抗値が大きいと遅く電位は減少する。この動作については図５（ａ）〜（ｆ）を参照することで理解が容易となる。図５（ａ）の「メモリセルの状態」に示されるように、前半はメモリセル１０５ａが低抵抗状態（ＬＲ）で、後半が高抵抗状態（ＨＲ）であることを示している。それぞれに対し、図５（ｂ）で示すようなタイミングで入力Ｂが‘Ｈ’に変化し、その期間にノードＣがレファレンス電圧Ｖｒｅｆ１に印加されていることがわかる。入力Ｂが‘Ｈ’から‘Ｌ’に切り替わると、スイッチ回路１３６はＯＦＦとなりノードＣ側がＨｉＺ状態になるので、図５（ｃ）に示されるように、ノードＣが徐々に放電（ディスチャージ）されていることがわかる。そして、メモリセル１０５ａがＬＲのときは早く、ＨＲのときは遅くレファレンス電圧Ｖｒｅｆ２の閾値を超えている様子が確認できる。

図４のレベル比較器１３２はレファレンス電圧発生回路１３０が出力するもう一つのレファレンス電位Ｖｒｅｆ２と前述したノードＣの電位とを比較し、レファレンス電圧Ｖｒｅｆ２よりノードＣの電位が大きければ‘Ｌ’を出力し、小さければ‘Ｈ’を出力する。すなわち、スイッチ制御信号が‘Ｈ’から‘Ｌ’に切り替わった後、メモリセル１０５ａが低抵抗状態（ＬＲ）にあればレベル比較器１３２の出力は早くＬからＨに変化し、メモリセル１０５ａが高抵抗状態にあれば遅くＬからＨに変化する。さらにカウンタ１３４は、スイッチ制御信号が‘Ｈ’の期間は、ゼロにリセットされており、スイッチ制御信号が‘Ｌ’でかつレベル比較器１３２からの入力が‘Ｌ’であるときカウンタ１３４に入力されるクロック（図示せず）の周期に従ってカウントアップされる。なお、カウンタ１３４は値がオーバフローしない様に、所定の上限値でリミットされていることはいうまでもない。

このようなカウンタ１３４の動作は図５（ｅ）に示した。図５（ｅ）に示されるように、カウンタ１３４のカウンタ値の入力Ｂが‘Ｌ’に変化した直後からカウントアップが開始され、メモリセル１０５ａがＬＲのときはカウント値が‘１５’に、メモリセル１０５ａがＨＲのときはカウント値が‘３５’に、それぞれ固定されている様子が分かる。

また、Ｒｅｆカウンタ値保持回路１３３は、コントローラ１０３からの設定に従って、メモリセル１０５ａの高抵抗と低抵抗を判断する閾値となる値（Ｒｅｆカウンタ値）を保持しており、保持しているＲｅｆカウンタ値を比較器１３５に出力する。カウンタ１３４のカウンタ値（ａ）とＲｅｆカウンタ値保持回路１３３に保持されているＲｅｆカウンタ値（ｂ）とを比較器１３５が比較し、ａ≧ｂならメモリセル１０５ａが高抵抗状態と判断し出力Ａに‘Ｌ’を出力し、ａ＜ｂならメモリセル１０５ａが低抵抗状態と判断し出力Ａに‘Ｈ’を出力する。図５（ｄ）ではｒｅｆカウンタ値が‘２０’であるので、図５（ｆ）に示されるように、それに応じて出力Ａにはコントローラ１０３のデータ取込みタイミングでＬＲのとき‘Ｈ’を、ＨＲのとき‘Ｌ’を出力されていることがわかる。なお、図５（ｄ）に例示したＲｅｆカウンタ値保持回路１３３に保持されているＲｅｆカウンタ値（‘２０’）や図５（ｅ）に例示したカウンタ１３４のカウンタ値（‘１５’、‘３５’）は、この値に限定されるものでなく、カウンタ１３４のカウントクロック周波数やコンデンサ１３７の値、さらにはレファレンス電圧Ｖｒｅｆ１、Ｖｒｅｆ２の設定値、メモリセルの抵抗値のばらつきなどで変わることは言うまでも無い。

以上のように、センスアンプ１０２は、読み出すメモリセル１０５ａに印加された電圧レベルの放電する時間が、メモリセル１０５ａ（より厳密には、抵抗変化型素子１０６）の抵抗値に応じて異なることを利用して、メモリセル１０５ａの抵抗状態を読み出す。その結果、抵抗状態に応じた２値のディジタル論理値を出力Ａに出力し、より詳細な抵抗値に相当するカウンタ値をクロック周期の分解能で出力Ｂに出力する。出力Ｂの値は、ベリファイ追加書き込みに用いるが、詳細について後述する。

図１（ａ）及び（ｂ）では、説明を簡単にするためメモリセルを１つにした基本構成を例示した。しかし、実際には複数のメモリセルをアレイ状に配置した不揮発性記憶装置として本発明は実現され得る。その具体例及び選択セルへの書き込み方法について図６を用いて説明する。

図６は、具体的なアレイ構造のメモリセルを有する不揮発性記憶装置３００の一構成を示すブロック図である。

図６に示すように、本実施の形態に係る不揮発性記憶装置３００は、半導体基板（図示されず）上に、メモリ本体部３０１を備えている。このメモリ本体部３０１は、メモリセルアレイ３０２と、行選択回路・ドライバ３０３と、列選択回路３０４と、情報の書き込みを行うための書き込み回路１０１と、前述で説明したように選択メモリセルの抵抗値を検出し、データ「１」または「０」と判定するセンスアンプ１０２とを具備している。また、不揮発性記憶装置３００は、メモリセルにデータを書き込むために必要な複数の電源を生成する電源制御回路３０８と、外部から入力されるアドレス信号を受け取るアドレス入力回路３０９と、外部から入力されるコントロール信号に基づいて、メモリ本体部３０１の動作を制御する制御回路３１０と、入出力データの入出力処理を行うデータ入出力回路３０７とをさらに備えている。

これらの中で図１（ａ）と記号が等しいものは同じ機能ブロックを示す。つまり、図６における電源制御回路３０８とアドレス入力回路３０９と制御回路３１０とデータ入出力回路３０７とをあわせたものが図１（ａ）のコントローラ１０３に相当する。また、図６の行選択回路・ドライバ３０３が、図１（ａ）のゲート電圧ドライバ１０９に相当し、図６の列選択回路３０４は、図１（ａ）のスイッチ回路１０４に相当する。

メモリセルアレイ３０２は、半導体基板の上に形成され、半導体基板表面に概略平行な第１平面内において第１方向に互いに平行に延びるように形成された複数の第１配線（図６の例では、ワード線ＷＬ０、ＷＬ１、ＷＬ２、…。以下、説明の便宜上「ワード線ＷＬ０、ＷＬ１、ＷＬ２、…」という。）および第１平面と平行な第２平面内において第２方向に互いに平行に延びるようにかつ第１配線と立体交差するように形成された複数の第２配線（図６の例では、ビット線ＢＬ０、ＢＬ１、ＢＬ２、…。以下、説明の便宜上「ビット線ＢＬ０、ＢＬ１、ＢＬ２、…」という。）と、これらのワード線ＷＬ０、ＷＬ１、ＷＬ２、…およびビット線ＢＬ０、ＢＬ１、ＢＬ２、…の立体交差点のそれぞれに設けられたメモリセルＭ２１１、Ｍ２１２、Ｍ２１３、Ｍ２２１、Ｍ２２２、Ｍ２２３、Ｍ２３１、Ｍ２３２、Ｍ２３３（以下、「メモリセルＭ２１１、Ｍ２１２、…」と表す）とを備える。それぞれのメモリセルＭ２１１、Ｍ２１２、…は図１（ａ）に示したメモリセル１０５ａを備え、ワード線ＷＬ０、ＷＬ１、ＷＬ２、…はそれぞれのメモリセルＭ２１１、Ｍ２１２、…に含まれる選択トランジスタ（以下、単に「トランジスタ」ともいう）Ｔ１１、Ｔ１２、Ｔ１３、Ｔ２１、Ｔ２２、Ｔ２３、Ｔ３１、Ｔ３２、Ｔ３３、…（以下、「トランジスタＴ１１、Ｔ１２、…」と表す）のゲートに接続され、ビット線ＢＬ０、ＢＬ１、ＢＬ２、…は、それぞれのメモリセルＭ２１１、Ｍ２１２、…が備えるメモリセル１０５ａの一端に接続されている。

抵抗変化型素子１０６はメモリセルＭ２１１、Ｍ２１２、…内で不揮発性記憶素子として動作する。メモリセルＭ２１１、Ｍ２１２、…は、１つのトランジスタと１つの抵抗変化型素子１０６から構成されていることから、１Ｔ１Ｒ型メモリセルと呼ぶ。また、メモリセルアレイ３０２は、ワード線ＷＬ０、ＷＬ１、ＷＬ２、…に平行して配列されている複数のプレート線ＰＬ０、ＰＬ１、ＰＬ２、…を備えている。プレート線ＰＬ０、ＰＬ１、ＰＬ２、…は、それぞれのメモリセルＭ２１１、Ｍ２１２、…が備えるメモリセル１０５ａの他端に接続されている。

ここで、メモリセルＭ２１１、Ｍ２１２、…に含まれる不揮発性記憶素子は、前述したように酸素不足型のタンタル酸化物を含む抵抗変化層を有している。より具体的には、図２に示した抵抗変化型素子１０６の下部電極１２４と、上部電極１２８と、抵抗変化層１２６とを具備している。

図６のメモリセルアレイ３０２における選択トランジスタＴ１１、Ｔ１２、Ｔ１３、…はｎチャンネルのＭＯＳトランジスタを用いた例で示してある。これらのトランジスタＴ１１、Ｔ１２、Ｔ１３、…のドレインは抵抗変化型素子を介してビット線ＢＬ０に、トランジスタＴ２１、Ｔ２２、Ｔ２３、…のドレインは抵抗変化型素子を介してビット線ＢＬ１に、トランジスタＴ３１、Ｔ３２、Ｔ３３、…のドレインは抵抗変化型素子を介してビット線ＢＬ２に、それぞれ接続されている。

また、トランジスタＴ１１、Ｔ２１、Ｔ３１、…のゲートはワード線ＷＬ０に、トランジスタＴ１２、Ｔ２２、Ｔ３２、…のゲートはワード線ＷＬ１に、トランジスタＴ１３、Ｔ２３、Ｔ３３、…のゲートはワード線ＷＬ２に、それぞれ接続されている。

さらに、トランジスタＴ１１、Ｔ２１、Ｔ３１、…のソースはプレート線ＰＬ０に、トランジスタＴ１２、Ｔ２２、Ｔ３２、…のソースはプレート線ＰＬ１に、トランジスタＴ１３、Ｔ２３、Ｔ３３、…のソースはプレート線ＰＬ２に、それぞれ接続されている。なお、前述したドレインとソースの関係は、説明上便宜的に定義しただけで印加方向によって入れ代わることはいうまでもない。

アドレス入力回路３０９は、制御回路３１０による制御の下で、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路・ドライバ３０３へ出力するとともに、列アドレス信号を列選択回路３０４へ出力する。ここで、アドレス信号は、複数のメモリセルＭ２１１、Ｍ２１２、…のうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。なお、行選択回路・ドライバ３０３及び列選択回路３０４は、メモリセルアレイ３０２から、書き込み又は読み出しの対象となる、少なくとも一つのメモリセルを選択する選択回路を構成している。

制御回路３１０は、情報の書き込みサイクルにおいては、データ入出力回路３０７に入力された入力データに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路１０１へ出力する。他方、情報の読み出しサイクルにおいて、制御回路３１０は、読み出し動作を指示する読み出し信号をセンスアンプ１０２と列選択回路３０４へ出力する。

行選択回路・ドライバ３０３は、アドレス入力回路３０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、…のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。

また、列選択回路３０４は、アドレス入力回路３０９から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０、ＢＬ１、ＢＬ２、…のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。このとき印加方向に応じて、電源制御回路３０８は、グランドレベル（ＧＮＤ、０Ｖ）または所定の印加電圧（Ｖｈ、Ｖｌ、ＶｈＬｏｗ、ＶｌＬｏｗ）を生成して選択的に出力するとともに、必要に応じて電圧を可変とする。

書き込み回路１０１は、制御回路３１０から出力された書き込み指令に従って、全てのビット線とプレート線に所定の電位を与えたり、列選択回路３０４を介して選択されたビット線に対して書き込み用電圧のパルスを印加したりする。

また、センスアンプ１０２は、前述した読み出しサイクルを選択したメモリセルに対する読み出しをおこなう読み出し回路の一例であり、印加した読み出し電圧が放電する時間差でもって、データ「１」または「０」と判定する。その結果得られた出力データは、データ入出力回路３０７を介して、外部回路へ出力される。

なお、上記の構成例では、ソース線（プレート線）はワード線と平行に配置されているが、ビット線と平行に配置してもよい。また、ソース線は、プレート線として接続されるトランジスタに共通の電位を与える構成としているが、行選択回路／ドライバと同様の構成のソース線選択回路／ドライバを有し、選択されたソース線と非選択のソース線を異なる電圧（極性も含む）で駆動する構成としてもよい。

［不揮発性記憶装置の従来方式による動作例］
では次に、従来方式によって情報を書き込む場合の書き込みサイクルと、書き込まれた情報を読み出す場合の読み出しサイクルにおける不揮発性記憶装置３００の動作例について、図７に示すタイミングチャートを参照しながら説明する。

図７は、本発明の不揮発性記憶装置３００で従来方式の書き込み動作と読み出し動作の一例を示すタイミングチャートである。なお、ここでは、抵抗変化層１２６がＨＲ状態の場合を情報「０」に、ＬＲ状態の場合を情報「１」にそれぞれ割り当てたときの動作例を示す。また、説明の便宜上、メモリセルＭ２１１およびＭ２２２について情報の書き込みおよび読み出しをする場合のみについて示す。

図７において、電圧Ｖｈは、抵抗変化型素子１０６の抵抗状態をＬＲからＨＲに抵抗変化させるのに必要なメモリセル両端のパルス電圧値を示している。電圧Ｖｌは抵抗変化型素子１０６の抵抗状態をＨＲからＬＲに抵抗変化させるのに必要なメモリセル両端のパルス電圧値を示している。さらに読み出し時には書き換え電圧（ＶｈやＶｌ）よりも絶対値的に低い読み出し電圧である電圧Ｖｒｅｆ１が印加される。また、プレート線へは書き込み回路１０１から、印加方向に応じて電圧ＶｌまたはＧＮＤが供給され、書き込みや読み出しのモードの切り替わりの必要に応じて各ビット線、プレート線は電圧Ｖｈ、ＶｌｌまたはＶｒｅｆ１にチャージまたはＧＮＤにディスチャージされる。

メモリセルＭ２１１に対する書き込みサイクルにおいて、図７の「Ｍ２１１アクセス“０”書き込み」に示されるように、書き込み回路１０１によりビット線ＢＬ０とプレート線ＰＬ０はあらかじめＧＮＤレベルに設定される。そしてワード線ＷＬ０は、電源電圧ＶＤＤに印加され、Ｍ２１１のトランジスタＴ１１は導通状態になり、パルス幅ｔｐ及びパルス電圧Ｖｈのパルスがビット線ＢＬ０に印加される。これにより、メモリセルＭ２１１に情報「０」を書き込む場合の高抵抗化電圧（Ｖｈ）がパルス幅ｔｐの間印加され、その結果メモリセルＭ２１１の抵抗変化層が高抵抗化（ＨＲ化）する。すなわち、メモリセルＭ２１１に情報「０」が書き込まれたことになる。このときの印加状態の模式図は「印加状態Ａ」として図７の下部の左に示してあり、第２の電極層から第１の電極層にむけて電流が流れていることがわかる。

次にメモリセルＭ２２２に対する書き込みサイクルにおいて、図７の「Ｍ２２２アクセス“１”書き込み」に示されるように、書き込み回路１０１により、予めサイクル当初に全てのワード線が０Ｖのときに非選択なビット線やプレート線も含め電圧Ｖｌにチャージされた後に、ワード線ＷＬ１には電源電圧ＶＤＤの電圧が印加され、トランジスタＴ２２がＯＮ状態となる。そして選択されるビット線には、電圧がＶｌ→０Ｖ→Ｖｌと変化するパルス幅ｔｐのパルスが印加され、これにより、メモリセルＭ２２２に情報「１」を書き込む場合の低抵抗化電圧（Ｖｌ）が印加される。その結果、メモリセルＭ２２２の抵抗変化層が低抵抗化（ＬＲ化）する。すなわち、メモリセルＭ２２２に情報「１」が書き込まれたことになる。なお、ワード線が電源電圧ＶＤＤから０Ｖに印加を停止され、選択トランジスタＴ２２がＯＦＦ状態になったあとのサイクル終了時に、電圧Ｖｌにチャージされた各線は０Ｖにディスチャージされる。このサイクルにおける印加状態の模式図が「印加状態Ｂ」として図７の下部の右に示してあり、第１の電極層から第２の電極層にむけて電流が流れていることがわかる。

メモリセルＭ２１１に対する読み出しサイクルにおいては、図７の「Ｍ２１１アクセス“０”読み出し」に示されるように、トランジスタＴ１１をＯＮ状態にするために所定の電圧がワード線ＷＬ０に印加され、列選択回路３０４によってメモリセルＭ２１１はセンスアンプ１０２に接続され、そのタイミングに応じて、書き込みの際のパルスよりも振幅が小さくてメモリセルの抵抗状態を変化させないような読み出し用の電圧Ｖｒｅｆ１が、ビット線ＢＬ０に印加され、既に述べたように所定の期間印加された後、センスアンプ１０２に具備されるコンデンサ１３７とメモリセルの抵抗値で決まる時定数でディスチャージされる。メモリセルＭ２１１は先の書き込みでＨＲにセットされているため、ディスチャージに長い時間を要し、図４のセンスアンプ１０２のＲｅｆカウンタ値保持回路１３３に保持されているＲｅｆカウンタ値より大きい値まで、カウンタ１３４がカウントされるため、比較器１３５が情報「０」を出力する。

次に、メモリセルＭ２２２に対する読み出しサイクルにおいて、図７の「Ｍ２２２アクセス“０”読み出し」に示されるように、先のメモリセルＭ２１１に対する読み出しサイクルと同様の電圧がワード線ＷＬ１に印加され、列選択回路３０４によってメモリセルＭ２２２はセンスアンプ１０２に接続され、そのタイミングに応じて、読み出し用の電圧Ｖｒｅｆ１が、ビット線ＢＬ１に印加され、所定の期間印加された後、センスアンプ１０２に具備されるコンデンサ１３７とメモリセルＭ２２２の抵抗値で決まる時定数でディスチャージされる。メモリセルＭ２２２は先の書き込みでＬＲにセットされているため、ディスチャージは短い時間で完了し、図４のセンスアンプ１０２のＲｅｆカウンタ値保持回路１３３に保持されているＲｅｆカウンタ値より少ない値までしか、カウンタ１３４がカウントされないため、比較器１３５が情報「１」を出力する。なお、これら読み出しサイクルにおいて、書き込み回路１０１から全てのプレート線と非選択のビット線に０Ｖ（グランドレベル）が供給されていることはいうまでもない。

引き続き本発明の不揮発性記憶装置３００が高い信頼性を得るために行なうベリファイ（ｖｅｒｉｆｙ）追加書き込みについて説明する。一般に記憶された２値のディジタルデータを復元する場合は、センスアンプ１０２が検出する物理量が所定の閾値より大きいか、小さいかによって判定する。図４で例示したセンスアンプ１０２では、図５に示すようにメモリセルに印加された電位がメモリセルを介して放電される時間（カウント数）が閾値である“２０”よりも大きいか小さいかで記憶された情報が“１”か“０”かを判断した。しかし、長期放置やデータ読み出しの繰り返し、さらには高温放置などのストレスによってデータ記憶に用いられている抵抗値の値が劣化して記憶データの信頼性が低下する。ベリファイ追加書き込みとは、このような劣化要因を見越して所定の環境下でのデータ信頼性を保証するために、書き込む抵抗値をコントロールして、例えば上述した閾値の“２０”に対して所定のマージンを付加した値をクリアしているかを検査し、クリアしていなければ書き直す行為をいう。

図８に本実施の形態におけるベリファイ追加書き込みのフローの一具体例を示した。図８において、フローチャートがスタート（Ｓ０）すると、データを書き込むアドレス空間の初期アドレスのメモリセルを図６で説明したように選択する（Ｓ１）。そして、“０”データ書き込みでは（Ｓ２でＹｅｓ）、ＨＲ書き込み処理を実行し（Ｓ３）、“１”データ書き込みでは（Ｓ２でＮｏ）、ＬＲ書き込み処理を実行する（Ｓ６）。次に選択メモリセルはセンスアンプ１０２に接続されベリファイのリード処理がなされ、メモリセルの抵抗値に相当するカウンタ値をコントローラ１０３が取込み（Ｓ４またはＳ７）、その値がＨＲ書き込みでは“４０”以上、ＬＲ書き込みでは“１５”以下になるまで書き込み動作を繰り返す（Ｓ５またはＳ８でＮＯ）。ただし、メモリセルに動作不具合があった場合、際限なく書き込み動作が続けられることから追加書き込み回数の上限を５回とした。カウント値が所望の値をクリアすれば（Ｓ５またはＳ８でＹＥＳ）、次のアドレスがあれば（Ｓ９でＮｏ）、次のアドレスの書き込み処理に移り（Ｓ１０）、無ければ（Ｓ９でＹｅｓ）、終了する（Ｓ１１）。このようなフローによって、ＨＲ書き込みでは“４０”以上に、ＬＲ書き込みでは“１５”以下に設定され、閾値の“２０”に対して所定のマージンを確保した書き込みが可能となる。なお、同一メモリセルに対して１回のベリファイ動作で条件を満足できない場合は、ベリファイの回数を繰り返す毎に、書き込みパルス幅を変更したり、書き込み電圧を少しずつ増やしたりするといった対策を導入することも有効である。

図９（ａ）及び（ｂ）に横軸アドレス値、縦にそのアドレスのメモリセルがＨＲに書き込まれたときとＬＲに書き込まれたときとのカウント値をとったグラフを示し、図９（ａ）はベリファイ追加書き込み処理を実行しない１回書き込みの場合、図９（ｂ）は図８のフローのベリファイ追加書き込み処理を実行した場合を示した。図９（ａ）及び（ｂ）から明らかなように図９（ａ）では書き込みミスが発生しているが、図９（ｂ）ではカウント値の“１５”から“４０”の間に明確なウインドウが開いていることが確認でき、所望の検出マージンを確保した信頼性の高いデータ書き込みが実行されていることがわかる。

以上のような信頼性を高めた不揮発性記憶装置３００において、発明者らは極めて大きな課題を見い出した。その課題について図１０を用いて説明する。図１０は横軸にメモリセルへの書き込みが終了してからの経過時間、縦軸に書き込みが終了したメモリセルを２μｓ毎に繰り返し読み出し、図４で示した出力Ｂに出力されるカウンタ値（センサ出力値）をとったものである。つまり、縦軸は選択したメモリセルの抵抗値に相当する値が取られており、カウンタ値が大きいほうが高抵抗で、小さいほど低抵抗をあらわすことになる。例示したメモリセルでは、高抵抗（ＨＲ）の書き込み処理が実行されたあとの時間経過が示されている。図をみると書き込み直後のセンサ出力値（経過時間１μｓ）は“４５”になっていてベリファイ点である“４０”を越えており所望な書き込みが達成されていることが分かる。しかし、その後の時間経過にともない抵抗値が変動し、特に５００μｓを超えたときに急激に抵抗値が低抵抗状態（ＬＲ）に変化してセンサ出力値が“１９”〜“２０”へと劣化している。このように従来の書き込み方式では当初の書き込みにおいてベリファイ点をクリアした書き込みをした後、抵抗値が変動して所定のベリファイ点より劣化するようなメモリセルは、２５６ｋビットのメモリセルからなるメモリセルアレイの中で、前述した従来の書き込み方式では０．１〜数％のメモリセルに発生した。非特許文献１によれば抵抗変化型素子の抵抗変化は電極界面付近の抵抗変化層の酸化還元反応によるものとされ、この抵抗変化のメカニズムを鑑み、本発明者らは前述の現象について次のように推測した。

[抵抗値が急速に劣化する原因の推測]
本発明者らは電極界面付近に発生する酸化還元反応による抵抗変化現象は電極と抵抗変化層との境界面の近傍全てで均一に起こっているのではなく、酸化還元反応の程度が局所的な偏りをおこしている場合があると仮定した。この仮定に基づくと、抵抗変化素子の抵抗値が変動する場合、例えばＨＲ化（酸化）しているときは電極と抵抗変化層との境界面の近傍に不十分な酸化エリアができており、ＬＲ化（還元）しているときは不十分な還元エリアができていて、ストレスに極めて弱いエリアができていることになる。このことは、その局所エリアの活性化エネルギーが低いことにもつながる。このために、書き込み時よりも低い電圧である読み出し電圧でも抵抗値が劣化したり、あるいは短時間の放置で抵抗値が変化したりするといった現象が発生すると思われる。

このような仮定に基づけば、前述の現象の課題解決手段は、酸化還元の局所的な偏りをなくし、電極と抵抗変化層との境界面近傍において均一に酸化還元反応が起こるようにすることにある。それは、ストレスに弱い局所的なエリアが発生しても、何らかの書き直しにより不具合のあるエリアを修正すれば良いということである。例えば通常のＨＲ化に必要な正極性の電圧値（Ｖｈ）のパルスをＨＲパルスとし、通常のＬＲ化に必要な負極性の電圧値（Ｖｌ）のパルスをＬＲパルスとして、まずＨＲ化について考える。

ＨＲ化のためにＨＲパルスを印加し、メモリセルを高抵抗状態に変化させてもＨＲ化（酸化）が不十分な局所的なＨＲ不具合エリアが発生したとする。このＨＲ不具合エリアは、前述した仮定に基づけばＬＲパルスより小さい電圧（例えば１／２Ｖｌ）の負極性のパルス（以降、「高抵抗化時の逆極性パルス（ａ ｒｅｖｅｒｓｅ ｐｏｌａｒｉｔｙ ｐｕｌｓｅ ｆｏｒ ＨＲ ｃｈａｎｇｅ）」という）を印加するだけでＨＲ不具合エリアはＬＲ化する。しかしＨＲ不具合エリア以外の正常なエリアは所望な酸化状態であるためレベルの低い高抵抗化時の逆極性パルスでは十分な低抵抗化は発生しない。このようにＨＲの不具合エリアのみ選択的にＬＲ化したのち、再度ＨＲパルスを印加するとＬＲ化していたＨＲ不具合エリアのみに集中して書き直しが実行され、全てのエリアで正常な書き込みエリアへと均一化されると予測できる。

また、同様にＬＲ化のためにＬＲパルスを印加し、メモリセルを低抵抗状態に変化させてもＬＲ化（還元）が不十分な局所的なＬＲ不具合エリアが発生したとする。このＬＲ不具合エリアは、前述した仮定に基づけばＨＲパルスより小さい電圧（例えば１／２Ｖｈ）の正極性のパルス（以降、「低抵抗化時の逆極性パルス（ａ ｒｅｖｅｒｓｅ ｐｏｌａｒｉｔｙ ｐｕｌｓｅ ｆｏｒ ＬＲ ｃｈａｎｇｅ）」という）を印加するだけでＬＲの不具合エリアはＨＲ化する。しかしＬＲ不具合エリア以外の正常なエリアは所望な還元状態であるためレベルの低い低抵抗化時の逆極性パルスでは十分な高抵抗化は発生しない。このようにＬＲ不具合エリアのみ選択的にＨＲ化したのち、再度ＬＲパルスを印加するとＨＲ化していたＬＲ不具合エリアのみに集中して書き直しが実行され、全てのエリアで正常な書き込みエリアへと均一化されると予測できる。

以上のような予測に基づき、次のような実験を行なった。

＜実験例１＞
まず、図１１（ａ）及び（ｂ）を用いて本発明の第１の実施の形態における書き込みの手法の一例について説明する。既に図７で例示したときと同様に図６のメモリセルアレイのＭ２１１のメモリセルへの書き込みを例にとり説明する。そして、図１１（ａ）はメモリセルを高抵抗状態（ＨＲ化）にする書き込み手法を示し、図１１（ｂ）では低抵抗状態（ＬＲ化）にする書き込み手法を示した。これらの図から明らかなように、１回の書き込みサイクルは３つのステップで実行されていることがわかる。また、図１１（ａ）及び（ｂ）で「Ｍ２１１両端電位差」を示したが、この波形はメモリセルに対して図１の矢印１０８に電流が流れる印加方向を正極性印加として書きあらわすために、プレート線の電位を０Ｖとしたときの波形が示されている。図１１（ａ）から分かるように、ＨＲ化の書き込み手法では、「第１ステップ」で通常の電圧振幅がＶｈのＨＲパルスが印加され、「第２ステップ」で通常のＬＲパルス（振幅がＶｌ）より振幅の小さい高抵抗化時の逆極性パルス電圧（ＶｌＬｏｗ）を印加し、さらに「第３ステップ」で再度、電圧振幅ＶｈのＨＲパルスを印加している。そして、図１１（ｂ）に示されるように、ＬＲ化の書き込み手法では、「第１のステップ」で通常の電圧振幅がＶｌのＬＲパルスが印加され、「第２ステップ」で通常のＨＲパルス（振幅がＶｈ）より振幅の小さい低抵抗化時の逆極性パルス電圧（ＶｈＬｏｗ）を印加し、さらに「第３ステップ」で再度、電圧振幅ＶｌのＬＲパルスを印加している。このように図１１（ａ）及び（ｂ）の書き込み手法に従えば、前述したような一旦書き込みを実行したときに発生した不具合エリアを選択的にリセットし、再度書き直しする行為が実行できる。

では次に、実際に従来の書き込み方式と、前述した新しい書き込み方式との比較実験を行なったので、その結果を説明する。具体的には従来書き込み方式で図７のパルス幅ｔｐを５０ｎｓと５００ｎｓにかえて２種類のＨＲ書き込みを行なったときの不具合ビット数と、本発明に係る新しい書き込み方式で図１１（ａ）及び（ｂ）のパルス幅ｔｐ１、ｔｐ２、ｔｐ３を５０ｎｓと５００ｎｓにかえて２種類のＨＲ書き込みを行なったときの不具合ビット数とを測定し比較した。この測定結果を図１２に示す。図１２において、横軸は各メモリセルに書き込みを行なった後に読み出しを行い、そのときの図４のセンスアンプの出力Ｂに出力されるカウンタ値を示す。そして縦軸は各カウンタ値未満のビット数の累積数をとっている。また、図１２の縦の点線はＨＲ書き込み時のベリファイ点である“４０”のラインを示した。図１２の 太い実線（ｉ）は従来の書き込み方式で書き込みパルス幅（ｔｐ）が５０ｎｓ、パルス振幅（Ｖｈ）が２．４Ｖのときのビット分布を示している。点線（ｉｉ）は本発明の書き込み方式で書き込みパルス幅（ｔｐ１、ｔｐ２、ｔｐ３）が５０ｎｓ、パルス振幅（Ｖｈ）が２．４Ｖ、パルス振幅（ＶｌＬｏｗ）が１．２Ｖのときのビット分布を示している。図１２の一点鎖線（ｉｉｉ）は従来の書き込み方式で書き込みパルス幅（ｔｐ）が５００ｎｓ、パルス振幅（Ｖｈ）が２．４Ｖのときのビット分布を示している。細い実線（ｉｖ）は本発明の書き込み方式で書き込みパルス幅（ｔｐ１、ｔｐ２、ｔｐ３）が５００ｎｓ、パルス振幅（Ｖｈ）が２．４Ｖ、パルス振幅（ＶｌＬｏｗ）が１．２Ｖのときのビット分布を示している。これらの図１２に示された４つの線より明らかなようにベリファイ点を下回るビット数は、同一のパルス幅条件では本発明の書き込み方式が改善され、減少していることがわかる。パルス幅５０ｎｓの従来書き込み条件では約１００ビットあった不良ビットが、本発明の書き込み条件では約４０ビットに改善されており、パルス幅５００ｎｓの従来書き込み条件では２０ビットあった不良ビットが、本発明の書き込み条件ではほぼゼロにまで改善されている。このように従来書き込み条件でも、パルス幅を広げることにより不具合ビットが減少するものの、本発明の高抵抗化時の逆極性パルスを印加すれば、さらなる改善効果がある。

なお、比較実験の公平性を満たすために、図１２の（ｉ）と（ｉｉｉ）の従来の書き込み条件は、書き込み処理回数を３回にしてあり、メモリセルへのトータルの書き込み時間は、比較対象となる（ｉｉ）や（ｉｖ）と同じになるようにした。すなわち、メモリセルに対して同じ時間で書き込み処理を行なった場合、本発明の書き込み方法が不具合ビットを少なくできることがわかる。

以上のように、高抵抗化においては図１１（ａ）に示した本発明の書き込み手法により、書き込み後の短時間でメモリセルが低抵抗側へ変化し、ベリファイ点を越えてしまうような劣化現象が改善できることが確認できた。なお、低抵抗化においても図１１（ｂ）の書き込み手法により書き込み後の短期間でメモリセルが高抵抗化へ変化し、ベリファイ点を越えてしまうような逆方向の劣化現象に対しても同様な改善効果があることも同時に確認した。

＜変形例＞
次に本発明の書き込み方式の変形例について説明する。最も基本となる書き込みの基本パターンは図１１（ａ）及び（ｂ）に示した３ステップで行なうものであるが、パルス幅や第２ステップで行う逆方向印加の電圧振幅値などの組み合わせによりパターンは多数の種類が考えられる。つまり、図１１（ａ）及び（ｂ）の第１ステップのパルス振幅とパルス幅に対して、第２ステップのパルス幅が「広い、狭い、同じ」の３条件があり、第３ステップのパルス振幅が「大きい、小さい、同じ」、及びパルス幅が「広い、狭い、同じ」の６条件があるため、これらの組合せは、高抵抗化書き込み及び低抵抗化書き込みのそれぞれについて１×３×６の１８通りある。

発明者らが検討した変形例のうち、基本パターンより更なる改善効果があったパターンを図１３（ａ）〜（ｄ）に示す。なお、図１３（ａ）〜（ｄ）に標記したパターンは図１１（ａ）及び（ｂ）における「Ｍ２１１両端電位差」の表記にしたがった波形で示した。実際のワード線やビット線、プレート線への印加方法は図１１（ａ）及び（ｂ）の例にならって印加するものする。また、例示はＨＲ書き込みサイクルのみ示してあるが、ＬＲ書き込みサイクルは、図１１（ｂ）の例にならって「Ｍ２１１両端電位差」の波形が上下逆になるように印加すればよいので、容易に類推できることとして省略した。

図１３（ａ）は本発明の標準的な基本パターンであり、既に図１１（ａ）で示したものと同様である。すなわちＨＲ化の書き込みの場合は、第１ステップで書き込み方向である正極性で通常の振幅レベルＶｈ（例えば、２．４Ｖ）のパルスを印加し、第２ステップで逆の書き込み方向にあたる負極性で通常の振幅レベルＶｌ（例えば、−２．４Ｖ）よりは小さいＶｌＬｏｗ（例えば、−１．２Ｖ）を印加し、第３ステップで再度通常の書き込みである正極性の振幅レベルＶｈ（２．４Ｖ）のパルスを印加して１サイクルの書き込み処理が完了している。このとき、各ステップでのパルス幅はここではすべて同じ５０ｎｓになっている。

この基本パターンを踏まえ、図１３（ｂ）に示したパターン１について説明する。図１３（ｂ）のパターン１は、基本パターンに比べて異なる点は第１および第３ステップのパルス幅が第２ステップのパルス幅に比べ広くなっている点にある。この図１３（ｂ）ではパルス幅ｔｐ１とパルス幅ｔｐ３が２００ｎｓ、パルス幅ｔｐ２が５０ｎｓとして例示した。次に図１３（ｃ）に示したパターン２について説明する。図１３（ｃ）のパターン２は、基本パターンに比べて異なる点は第２ステップのパルス幅が第１および第３ステップのパルス幅に比べ広くなっている点にある。この図１３（ｃ）ではパルス幅ｔｐ１とパルス幅ｔｐ３が５０ｎｓ、パルス幅ｔｐ２が２００ｎｓとして例示した。さらに図１３（ｄ）に示したパターン３について説明する。図１３（ｄ）のパターン３は、基本パターンに比べて異なる点は、ステップ数が３ステップから９ステップになり、各偶数ステップに実行される逆書き込みパルスの振幅レベルが段階的に小さくなっている点にある。この図１３（ｄ）では、逆書き込みパルスの振幅レベルとして、ＶｌＬｏｗ１（−１．３Ｖ）、ＶｌＬｏｗ２（−１．２Ｖ）、ＶｌＬｏｗ３（−１．１Ｖ）、ＶｌＬｏｗ４（−１．０Ｖ）で例示した。なお、図１３（ａ）〜（ｄ）には具体的な電圧値やパルス幅が明記されているが、これらは前述の図１２の実験結果との対比を容易にするためのものであって、これらの値に限定されるものでない。特にパターン３のステップ数や、ＶｌＬｏｗの振幅レベルが段階的に小さくなるときの変化量と、その開始振幅レベルと終了振幅レベルの値はメモリセルの性能や不揮発性記憶装置の要求性能に応じて変更される。

図１４に図１３（ａ）〜（ｄ）に示した各パターンを図８のフローに適用した書き込み方法による実験結果を示す。図１４の縦軸はベリファイ点未満の不良ビット数を示し、各書き込み方法における不良ビット数を表している。本発明の書き込み方式を行なわなかったときには５ｋビット中に約１００ビットあった不具合ビットが、図１３（ａ）の基本パターンによる書き込みによって、４１ビットまで低下する。このことは図１２でも示したとおりである。さらにパターン２では３４ビットまで低下し、パターン１では１３ビット、そしてパターン３では４ビットまで低下した。図１２で説明したようにパルス幅を５００ｎｓにしたときとほぼ同程度の改善効果が見られている。正極性のパルスと負極性のパルスとを切り替えるために必要な時間を例えば１０ｎｓとすると、パルス幅（ｔｐ）が５００ｎｓの基本パターンでは、１つの書き込みサイクルが完了するために１５３０ｎｓが必要であるのに対して、パターン３では５４０ｎｓで完了する。つまり、より短いサイクルの書き込み動作で同様な改善効果が得られることになり、データの書き込み転送速度が要求される不揮発性半導体装置にとって、更に好ましい。パターン３は、第２ステップでの逆書き込みパルスの振幅レベルを段階的に小さくしながら第１ステップと第２ステップとを繰り返すことで、抵抗変化型素子において、酸化（ＨＲ化）が十分に行われた局所的な正常エリアに影響を与えることなく、酸化（ＨＲ化）が不十分な局所的なＨＲ不具合エリアだけに書き込みが繰り返されていくことで、不具合ビットが徐々に減少していったと予想される。

なお、パルス幅や各パルス電圧は、サンプルの製造条件やセルサイズ等で異なるので、それに応じて最適に選択するとともに、書き込みパターンについても最も不具合ビットが少なくなるものを適宜選択されるものとする。特に電圧ＶｈＬｏｗや電圧ＶｌＬｏｗは、図３の抵抗変化型素子の特性で言えば、抵抗変化が開始する電圧付近、またはそれよりわずかに増減した電圧とすることが望ましい。特にパターン３で電圧ＶｌＬｏｗを段階的に減少させる電圧の値も、ＬＲ化が開始する１．１Ｖの付近としたときに、１．３Ｖから１．０Ｖで選択されており、不具合ビットが最も減少する結果となった。これはメモリセルアレイ内の各セルの特性が図３の特性から若干ばらついて最適な電圧が異なるためと思われる。

なお、図１３（ａ）〜（ｄ）及び図１４は、ＨＲ書き込みについての実験例を示しているが、ＬＲ書き込みについても同様の傾向を示す実験結果が得られている。つまり、ＬＲ書き込みにおいては、基本パターン、パターン１、パターン２及びパターン３は、図１３（ａ）〜（ｄ）における波形の極性を反転させたものに相当し、不良ビット数の削減効果は、大きいものから順に、パターン３、パターン１、パターン２、基本パターンであった。

図１５は、本発明に係るＬＲ書き込みによる効果を示す図である。ここでは、２５６ｋビットのメモリセルに対してベリファイ追加書き込み（ベリファイを伴うＬＲ書き込み）を繰り返した場合における失敗（ｆａｉｌ）ビットの数の遷移がプロットされている。つまり、横軸はベリファイ追加書き込みの回数を示し、縦軸は失敗ビットの数を示す。「従来のＬＲ書き込みベリファイ」のプロット（×で表示）は従来手法によるＬＲ書き込み（つまり、１回のＬＲ書き込みにおいて、負極性の電圧Ｖｌのパルスを１回だけ印加する手法）における実験結果を示し、「本発明に係るＬＲ書き込みベリファイ」のプロット（黒塗り四角形で表示）は本発明に係るＬＲ書き込み（つまり、１回のＬＲ書き込みにおいて、負極性の電圧Ｖｌのパルス、正極性の電圧ＶｈＬｏｗのパルス、負極性の電圧Ｖｌのパルスをこの順で印加する手法）における実験結果を示す。

この図１５から分かるように、従来のＬＲ書き込みベリファイ手法に比べ、本発明に係るＬＲ書き込みベリファイ手法によれば、失敗ビット数は大きく減少する。また、従来の手法ではベリファイ追加書き込みを繰り返しても失敗ビット数はほとんど変化しないのに対し、本発明に係る手法によれば、ベリファイ追加書き込みを繰り返すことで失敗ビット数が大きく減少する。

以上のように、図１４に示される本発明に係るＨＲ書き込みベリファイの効果、及び、図１５に示される本発明に係るＬＲ書き込みベリファイの効果から、以下のことが導かれる。

抵抗変化型素子が、第１電圧（高抵抗化電圧Ｖｈ又は低抵抗化電圧Ｖｌ）のパルスが印加されると第１情報（「１」又は「０」）の記憶に用いられる第１抵抗状態（ＬＲ又はＨＲ）から第２情報（「０」又は「１」）の記憶に用いられる第２抵抗状態（ＨＲ又はＬＲ）へと変化し、第１電圧（Ｖｈ又はＶｌ）とは極性が異なる第２電圧（Ｖｌ又はＶｈ）のパルスが印加されると第２抵抗状態（ＨＲ又はＬＲ）から第１抵抗状態（ＬＲ又はＨＲ）へと変化する特性を有する場合に、以下の書き込み方法が有効となる。

つまり、メモリセル（より厳密には、抵抗変化型素子）を第１抵抗状態の一例であるＬＲ状態から第２抵抗状態の一例であるＨＲ状態に変化せしめるときには、図１６（ａ）のＨＲ書き込みの模式図に示されるように、抵抗変化型素子に対して、少なくとも、第１電圧（Ｖｈ）の正パルスを印加する第１ステップと、その後に、第２電圧（Ｖｌ）よりも電圧の絶対値が小さく、かつ、第２電圧（Ｖｌ）と極性が等しい第３電圧（ＶｌＬｏｗ）の負パルスを印加する第２ステップと、さらにその後に、再度、第１電圧（Ｖｈ）の正パルスを印加する第３ステップとを含む基本パターンの書き込み方法によって、従来の書き込み方法に比べ、不良ビット数が削減される。そのときの予想されるメカニズムは、図１６（ａ）の下部に示される通りである。つまり、第１ステップにおける正パルスよって抵抗変化型素子がＨＲ状態に変化するが、酸化（ＨＲ化）が不十分な局所的なＨＲ不具合エリアが発生し、第２ステップにおける負パルスによってそのＨＲ不具合エリアだけがＬＲ化され、第３ステップにおける正パルスによって、ＬＲ化していたＨＲ不具合エリアだけに集中して書き直しが実行され、結果として全てのエリアが正常な書き込みエリアへと均一化されると予想される。

一方、メモリセル（より厳密には、抵抗変化型素子）を第１抵抗状態の一例であるＨＲ状態から第２抵抗状態の一例であるＬＲ状態に変化せしめるときには、図１６（ｂ）のＬＲ書き込みサイクルの模式図に示されるように、抵抗変化型素子に対して、少なくとも、第１電圧（Ｖｌ）の負パルスを印加する第１ステップと、その後に、第２電圧（Ｖｈ）よりも電圧の絶対値が小さく、かつ、第２電圧（Ｖｈ）と極性が等しい第３電圧（ＶｈＬｏｗ）の正パルスを印加する第２ステップと、さらにその後に、再度、第１電圧（Ｖｌ）の負パルスを印加する第３ステップとを含む基本パターンの書き込み方法によって、従来の書き込み方法に比べ、不良ビット数が削減される。そのときの予想されるメカニズムは、図１６（ｂ）の下部に示される通りである。つまり、第１ステップにおける負パルスよって抵抗変化型素子がＬＲ状態に変化するが、還元（ＬＲ化）が不十分な局所的なＬＲ不具合エリアが発生し、第２ステップにおける正パルスによってそのＬＲ不具合エリアだけがＨＲ化され、第３ステップにおける負パルスによって、ＨＲ化していたＬＲ不具合エリアだけに集中して書き直しが実行され、結果として全てのエリアが正常な書き込みエリアへと均一化されると予想される。

また、より有効な書き込み方法として、第１電圧（Ｖｈ又はＶｌ）のパルスの幅が第３電圧（ＶｌＬｏｗ又はＶｈＬｏｗ）のパルスの幅よりも広いパターン１、あるいは、その逆に、第３電圧（ＶｌＬｏｗ又はＶｈＬｏｗ）のパルスの幅が第１電圧（Ｖｈ又はＶｌ）のパルスの幅よりも広いパターン２による書き込み方法によれば、それぞれが同じ幅（より狭い方の幅）である基本パターンによる書き込み方法よりも、不良ビット数が削減される。

また、別の有効な書き込み方法として、第１電圧（Ｖｈ又はＶｌ）のパルスを印加した後に第３電圧（ＶｌＬｏｗ又はＶｈＬｏｗ）のパルスを印加することをＮ（２以上の整数）回繰り返した後に、少なくとも１回、第１電圧（Ｖｈ又はＶｌ）のパルスを印加するパターン３によれば、さらに、不良ビット数が削減される。このときに、繰り返し回数の増加にともなって、第３電圧（ＶｌＬｏｗ又はＶｈＬｏｗ）が小さくなっていくことが好ましい。

なお、図１３（ａ）〜（ｄ）に示される各種書き込み方法は、図８に示されるベリファイ付き書き込みに適用できることは言うまでもない。つまり、読み出し回路（センスアンプ１０２、データ入出力回路３０７）は、書き込み回路１０１が、メモリセルの抵抗変化型素子を第１抵抗状態（ＬＲ／ＨＲ）から第２抵抗状態（ＨＲ／ＬＲ）に変化せしめるときに、抵抗変化型素子に対して、少なくとも、（１）上記第１電圧のパルスを印加する第１の書き込み処理と、（２）上記第３電圧のパルスと第１電圧のパルスとをこの順で印加する第２の書き込み処理と、を実行した後に、読み出し処理を実行する。そして、制御回路３１０は、その抵抗変化型素子が所定の抵抗値（ＨＲ状態での抵抗値／ＬＲ状態での抵抗値）になるまで第２の書き込み処理と、読み出し処理とを繰り返すように書き込み回路１０１と上記読み出し回路とを制御する（図８のＳ３〜Ｓ５、Ｓ６〜Ｓ８）。これにより、確実なベリファイ付き書き込みが実現される。

以上のように、抵抗変化型素子が、第１電圧のパルスが印加されると第１情報の記憶に用いられる第１抵抗状態から第２情報の記憶に用いられる第２抵抗状態へと変化し、一方、第１電圧とは極性が異なる第２電圧のパルスが印加されると第２抵抗状態から第１抵抗状態へと変化する特性を有する場合に、抵抗変化型素子を第１抵抗状態から第２抵抗状態に変化せしめるときに、抵抗変化型素子に対して、少なくとも、（１）第１電圧のパルスと、（２）第２電圧よりも電圧の絶対値が小さく、かつ、第２電圧と極性が等しい第３電圧のパルスと、（３）第１電圧のパルスとを、この順で印加することにより、安定した書き込みが実現されることが分かる。

第３電圧の最適値については、図３を用いて抵抗変化が開始する電圧付近であるか、または抵抗変化が開始する電圧値をわずかに増減した電圧が望ましいことは既に述べたが、ここで、更に詳細に第３電圧の大きさについて考察する。図１７に、図３とは異なる、選択した１つのメモリセルを含む直列経路に各電圧のパルスを印加したときの抵抗変化の特性を示した。なお、抵抗値の測定は、図３と同様にメモリセルを含む直列経路の両端に０．４Ｖの読出し電圧を印加したときに流れる直流電流値を用いて算出される。また、図３とは異なるメモリセルのデータを用いたのは、次に述べるパルス電流測定のための測定経路を備えたメモリセルを選択したためである。図１８は、上記選択したメモリセルに各電圧のパルスが印加されたときに、メモリセルを含む直列経路に流れるパルス電流の振幅値をプロットしたものである。

第３電圧の絶対値の上限については、直前の抵抗変化型素子の抵抗状態を完全に反転させてしまうことがないように、第２電圧の絶対値よりも小さいことが必要となる。一方、抵抗変化型素子の現在の抵抗状態を読み取るために抵抗変化型素子に印加する読出し電圧は、多数回読み出し電圧を抵抗変化型素子に印加しても抵抗変化型素子の抵抗状態を変化させない電圧値である。つまり、第３電圧の絶対値の下限については、少なくとも読出し電圧より大きい。さらに、図１６（ａ）及び（ｂ）を用いたメカニズムの説明で述べたように、少なくとも抵抗変化型素子の一部において抵抗状態を反転方向に変化させ得るのに必要な電圧以上であることが好ましい。たとえば、いま、図３に示された抵抗変化型素子を低抵抗状態から高抵抗状態に変化させる書き込みをする場合を想定すると、第３電圧として、直前の抵抗変化素子の抵抗状態（ここでは、低抵抗状態）が完全に反転してしまう電圧（ここでは、２．４Ｖ）よりも小さく、かつ、抵抗変化型素子の抵抗状態が反転し始めるのに必要な電圧（ここでは、１．０Ｖ）以上であることが好ましい。図１７においても同様な変化が観測される。このように低抵抗状態から高抵抗状態に変化する場合は、第３電圧値の条件を抵抗値の変化量に関連させると理解が容易となる。例えば図３では、０．９Ｖ印加時に１０．２ｋΩであった低抵抗状態の抵抗値が、１．０Ｖの印加で１０．７ｋΩへ５％変化し、１．１Ｖの印加で１１．８ｋΩへ１５％変化する。同様に図１７では、０．９Ｖ印加時に１１．９ｋΩであった抵抗状態の抵抗値が、１．０Ｖの印加で１３ｋΩへ９％変化し、１．１Ｖの印加で、１５．４ｋΩへ２９％変化する。そして、抵抗の変化量は低抵抗状態の約１０ｋΩから高抵抗状態の約１００ｋΩへ変化していることから、低抵抗状態から高抵抗状態への抵抗変化の幅は約９０ｋΩ程度である。前記抵抗変化の幅の半分である４５ｋΩの変化を確実に超える電圧（一旦値が下がるが、それでも４５ｋΩの変化を超えている電圧）は図３では印加電圧が１．８Ｖに達した点である。

同様に、前記抵抗変化の幅の半分である４５ｋΩの変化を確実に超える電圧（一旦値が下がるが、それでも４５ｋΩの変化を超えている電圧）は図１７では、印加電圧が１．６Ｖに達した点である。そして、これらの電圧値は図１２や図１４のデータを得る実験において第３電圧の値として選択しても効果が無かった。以上のことから低抵抗状態から高抵抗状態へ変化せしめるときの第３電圧の条件として、その下限は抵抗値を少なくとも５％以上変化させる電圧で、上限は所定の抵抗変化幅の１／２を確実に変化させるのに必要な電圧値以下となる。

次に、高抵抗状態から低抵抗状態に変化させる場合を考察する。たとえば、いま、図３に示された抵抗変化型素子を高抵抗状態から低抵抗状態に変化させる書き込みをする場合を想定すると、第３電圧として、直前の抵抗変化素子の抵抗状態（ここでは、高抵抗状態）を完全に反転してしまう電圧（ここでは、絶対値として２．４Ｖ）以下で、かつ、抵抗変化型素子の抵抗状態が反転し始めるのに必要な電圧（例では、絶対値として１．１Ｖ）以上であることが好ましい。この理由を以下に説明する。

高抵抗状態から低抵抗状態に変化する場合は、第３電圧値の条件を抵抗値及び電流値の変化量に関連させると理解が容易となる。例えば、図１７の−１．０Ｖの印加時に１４０ｋΩにあった抵抗値が−１．１Ｖの印加後には１３．７ｋΩに変化した。これに対応して、図１８の電流値では、−１．０Ｖの印加では２５μＡの電流が抵抗変化素子に流れ、−１．１Ｖの印加では１０２μＡの電流が素子に流れ、−１．４Ｖの印加では１３５μＡの電流が素子に流れている。そして、−１．６Ｖ以下（つまり、絶対値が１．６Ｖ以上の負電圧）の印加では抵抗変化素子に流れる電流は１５０μＡで飽和しているのがわかる。これは抵抗変化素子１０６に直列に接続されているトランジスタ（３端子型選択素子１０７）の負荷特性により電流制限がなされているためで、メモリセル１０５ａの両端電圧が−２．４Ｖに達しても１５０μＡから大きく増加することはない（図１８では図示せず）。そして、−１．６Ｖ以下（つまり、絶対値が１．６Ｖ以上の負電圧）の印加電圧では図１５のデータを得る実験において第３電圧の値として選択しても効果が無かった。すなわち、第２電圧に相当する−２．４Ｖを印加したときに流れる電流量が１５０μＡであるとしたとき、その電流量の１７％程度にあたる２５μＡが流れる電圧が−１．０Ｖとなり、１５０μＡの９０％にあたる１３５μＡが流れる電圧が−１．４Ｖであるので、第３電圧の絶対値としては、１．０Ｖ以上から１．４Ｖ以下とすることが好ましい。以上のことから高抵抗状態から低抵抗状態へ変化せしめるときの第３電圧の絶対値の条件として、その下限は、第２電圧を印加したときに素子に流れる電流の１７％の電流量を流す電圧値の絶対値以上であって、上限は第２電圧を印加したときの電流量の９０％以下の電流量を流す電圧値の絶対値以下となる。

さらに、より簡便な目安として、第３電圧の絶対値は、第２電圧の絶対値（ここでは、２．４Ｖ）以下で、かつ、第２電圧の絶対値の半分程度（ここでは、１．１Ｖ）としてもよい。

（第２の実施の形態）
引き続き、本発明の第２の実施の形態について説明する。

第１の実施の形態に示した本発明の書き込み方式によって、書き込んだ抵抗レベルが変化して、ＨＲに書き込んだときはＬＲ側へ、ＬＲに書き込んだときはＨＲ側へ変化するような不良ビット数は大きく改善される。しかし、第１の実施の形態に示した本発明の書き込み方式では、書き込んだレベルを割り込むようなビットはゼロにはならず、稀に発生してしまう。このような場合、図１０を見て明らかなように抵抗値が変化するために一定の時間の経過が必要な場合がある（図１０のサンプル例では、不具合現象が発生するのに５００μｓを要している）。つまり、変化が起こる前に書き込まれたデータのレベルを確認しても不具合があると認識できず、ベリファイして追加書き込みを実行することができないことが生じる。このような問題を解決するために、第１の実施の形態で示した本発明に係る書き込み方法に加えて、図８に示すフローのＨＲ書き込み処理（Ｓ３）及びＬＲ書き込み処理（Ｓ６）の後に所定の時間経過させた後に、ベリファイリード処理（Ｓ４及びＳ７）を行うようにすることもできる。しかし、１ビットずつ上記の処理を大容量のメモリアレイに適用した場合、処理時間が膨大となる。

図１９は第２の実施の形態の不揮発性記憶装置３００ａの一例を説明するブロック図である。図６と同じ符号のものは同じ機能を有している。追加されている点はライトデータバッファ５００、リードデータバッファ５０１、マスク回路５０２、データ比較回路５０３である。また、コントローラ１０３が実行する不揮発性記憶装置３００ａへの制御方式が第１の実施の形態とは異なっているので、以降で説明する。

まず、はじめに前述した追加回路の動作について説明する。ライトデータバッファ５００は、メモリセルアレイ３０２のうちのＭ（２以上の整数）個のメモリセルに書き込むべきデータを一時的に蓄える回路、つまり、外部インターフェース（図示せず）から入力される複数のデータを所定の単位で一時的に蓄えるバッファ回路である。また、同様にリードデータバッファ５０１は、メモリセルアレイ３０２のうちのＭ個のメモリセルから読み出されたデータを一時的に蓄える回路、つまり、メモリセルアレイ３０２から所定の単位で読み出した複数のデータを一時的に蓄えるバッファ回路である。

また、データ比較回路５０３はライトデータバッファ５００内のＭ個のメモリセル分のデータとリードデータバッファ５０１内のＭ個のメモリセル分のデータ同士を比較して一致しているか否かを判別する比較回路である。マスク回路５０２は、データ比較回路５０３の比較結果に基づき、ライトデータバッファ５００のデータを各アドレスに対応するビットごとに、書き込みを実行するか否かを切り替える、つまり、比較の結果、一致しないアドレスに対応するビットだけに対して書き込み回路１０１が書き込みを実行するように制御するものである。

なお、図１９の例ではマスク回路５０２は、ライトデータバッファ５００から書き込み回路１０１への経路間に配置する構成を図示したが、これに限定されない。要はデータ比較回路５０３の比較結果に基づき、ライトデータバッファ５００の各アドレスに対応したデータの書き込みを実行するか否かを制御できれば良いので、マスク回路５０２は、例えばコントローラ１０３内の一部の機能として実装しても良い。この場合は、各アドレスに対応したデータ毎に書き込み動作そのものを実行するか否かを制御する。

なお、本実施の形態における制御回路３１０及びマスク回路５０２は、ライトデータバッファ５００に蓄えられたデータをメモリセルアレイ３０２のうちの対応するＭ個のメモリセルに対して書き込むように選択回路（行選択回路・ドライバ３０３及び列選択回路３０４）及び書き込み回路１０１を制御すること、メモリセルアレイ３０２のうちのＭ個のメモリセルからデータを読み出してリードデータバッファ５０１に蓄えるように選択回路（行選択回路・ドライバ３０３及び列選択回路３０４）及び読み出し回路（センスアンプ１０２）を制御すること、並びに、データ比較回路５０３の比較結果に基づき、ライトデータバッファ５００に蓄えられたデータを対応するメモリセルに再度書き直すか否かを制御することを行う制御回路を構成している。またベリファイ時は、コントローラ１０３からの指令（図示せず）により、図４のセンスアンプ１０２のＲｅｆカウンタ値保持回路１３３の値はＨＲ書き込みのときはＨＲ用のベリファイ判定値（前述の例では４０）が設定され、その結果の出力Ａの信号がリードデータバッファ５０１に入力され、ＬＲ書き込みのときはＬＲ用のベリファイ判定値（前述の例では１５）が設定され、その結果の出力Ａの信号がリードデータバッファ５０１に入力される。

また、ライトデータバッファ５００及びリードデータバッファ５０１は、少なくともバッファ領域ＡおよびＢの２つの領域をそれぞれ有し、バッファ領域ＡおよびＢの２つの領域からなるライトデータバッファ５００あるいはリードデータバッファ５０１の各バッファ領域の容量の単位でまとめて、バッファ領域ＡとＢとに交互に書き込み・ベリファイ・追加書き込みを実行する構成としてもよい。バッファ領域が３つ以上ある場合も、同様である。ライトデータバッファ５００及びリードデータバッファ５０１の、対応するバッファ領域の容量はそれぞれ等しい。

図１０のサンプル例では、不具合現象が発生し収束するのに５００μｓを要している。そして、例えば前述したパターン３を使用すると１セルあたりの書き込み時間はおよそ５００ｎｓとなる。外部から入力されるデータを不揮発性記憶装置内で複数のチャンネルで同時に並列してリード／ライトするとして、例えば各チャンネルあたりの１つのバッファ領域の容量は
不具合現象が収束する時間（５００μｓ）÷１セルあたりの書き込み時間（５００ｎｓ）＝バッファ容量（１０００ビット）
という関係にあり、１０００ビット以上の単位で、書き込み・ベリファイ・追加書き込みを実施すれば、全てのメモリセルで最初のベリファイ処理が実行されるまでの時間が必ず５００μｓ以降になり、前述ようなの書き込み不具合を見逃すことがなくなり、不具合ビットを確実に解消することができ、抵抗変化型の不揮発性メモリの高速性と高信頼性の実力を十分に活かした信頼性の極めて高い不揮発性記憶装置３００ａを提供できる。

なお、図１９のブロック図ではライトデータバッファ５００とリードデータバッファ５０１はそれぞれ１つずつとして記載したが、外部インターフェースを介して入出力するデータを連続してやり取りするために、これらのバッファ内に前述の容量以上からなる複数のページをもち、外部インターフェースとやり取りするページと、メモリセルアレイ３０２の書き込み及び読み出しを行なうページを順次切り替えるようにしても良い。さらにメモリ本体部３０１を複数ブロック搭載して、並列動作させることにより必要なデータ転送速度を確保するように構成しても良い。

以上のように、本実施の形態によれば、ライトデータバッファ５００の容量の単位でまとめて、書き込み・ベリファイ・追加書き込みが実行されるので、１ビット単位で書き込み・ベリファイ・追加書き込みをしたのでは書き込み直後において正常とみなされてしまうがその後の時間経過によって書き込み値が変化してしまうような遅延時間をもった不具合ビットに対しても、確実に、データの書き込みが行われる。

以上、本発明に係る不揮発性記憶装置及び不揮発性記憶装置への書き込み方法について、実施の形態、変形例及び実験例に基づいて説明したが、本発明は、これらの実施の形態、変形例及び実験例に限定されるものではない。本発明の主旨を逸脱しない範囲で、実施の形態又は変形例に対して当業者が思いつく各種変形を施して得られる形態や、各実施の形態及び変形例の構成要素を任意に組み合わせて実現される形態も、本発明に含まれる。

例えば、第１の実施の形態では、ＨＲ書き込み及びＬＲ書き込みの両方において、図１３に示されるような、高抵抗化時の逆極性パルス及び低抵抗化時の逆極性パルスを挿入する３パルス以上による書き込み方法が実施されたが、本発明は、ＨＲ書き込み及びＬＲ書き込みの両方においてこのような３パルス以上による書き込みを実施する必要はなく、ＨＲ書き込みだけ、あるいは、ＬＲ書き込みだけにおいて実施されてもよい。抵抗変化型素子の種類によっては、ＨＲ書き込みだけ、あるいは、ＬＲ書き込みだけにおいて不具合ビットが発生する場合があり得るので、そのような種類の抵抗変化型素子に対しては、不具合ビットが発生するＨＲ書き込みだけ、あるいは、ＬＲ書き込みだけにおいて本発明に係る３ステップによる書き込みを実施すればよい。

また、ＨＲ書き込み及びＬＲ書き込みにおいて、図１３に示される基本パターン、パターン１、パターン２及びパターン３のいずれのパターンによる書き込み方法を適用してもよいし、ＨＲ書き込みサイクルとＬＲ書き込みサイクルとで、異なるパターンの書き込み方法を適用してもよい。抵抗変化型素子の特性、書き込みのために許容される時間、書き込みに対して要求される信頼性等を考慮して、適宜、パターンを選択すればよい。

本発明の不揮発性記憶装置は、異なる極性の電気パルスで複数の抵抗状態の間を遷移する抵抗変化型素子を複数備えたメモリセルアレイを有する不揮発性記憶装置において、書き込まれた抵抗値が、書き込み直後の短時間で変動し、検出マージンを減少するように変化することを防止し、データ書き込み動作の安定性と信頼性を向上すること、およびメモリセルアレイにおけるばらつき分布を加味したデータ検出マージンを大幅に改善することで装置の製造歩留や設計マージンを拡大し、製品のコストダウンを図ることができる不揮発性記憶装置として、例えば、携帯電話機やデジタルカメラなどの携帯機器用の不揮発性メモリとして、有用である。また、本発明の不揮発性記憶装置への書き込み方法は、異なる極性の電気パルスで複数の抵抗状態の間を遷移する抵抗変化型素子を複数備えたメモリセルアレイを有する不揮発性記憶装置への書き込み方法において書き込み動作の安定性や検出マージンの確保し、信頼性の向上を図ることができる不揮発性記憶装置への書き込み方法として、例えば、携帯電話機やデジタルカメラなどの携帯機器用の不揮発性メモリへの書き込み方法として、有用である。

１００ａ、１００ｂ、３００、３００ａ 不揮発性記憶装置
１０１ 書き込み回路
１０２ センスアンプ
１０３ コントローラ
１０４ スイッチ回路
１０５ａ、１０５ｂ メモリセル
１０６ 抵抗変化型素子
１０７ ３端子型選択素子
１０９ ゲート電圧ドライバ
１１０ ２端子型選択素子
１２２ （半導体）基板
１２４ 下部電極
１２６ 抵抗変化層
１２８ 上部電極
１３０ レファレンス電圧発生回路
１３１ ドライバ
１３２ レベル比較器
１３３ Ｒｅｆカウンタ値保持回路
１３４ カウンタ
１３５ 比較器
１３６ スイッチ回路
１３７ コンデンサ
３０１ メモリ本体部
３０２ メモリセルアレイ
３０３ 行選択回路・ドライバ
３０４ 列選択回路
３０７ データ入出力回路
３０８ 電源制御回路
３０９ アドレス入力回路
３１０ 制御回路
５００ ライトデータバッファ
５０１ リードデータバッファ
５０２ マスク回路
５０３ データ比較回路
ＢＬ ビット線
ＰＬ プレート線
Ｍ メモリセル
Ｖｈ 高抵抗化電圧
Ｖｌ 低抵抗化電圧
ＶｈＬｏｗ 低抵抗化時の逆極性パルス電圧
ＶｌＬｏｗ 高抵抗化時の逆極性パルス電圧
ＷＬ ワード線
ＬＲ 低抵抗状態
ＨＲ 高抵抗状態

Claims (11)

1. 第１電極と、第２電極と、前記第１電極と前記第２電極との間に配設された抵抗変化層とを有する抵抗変化型素子と、
   前記抵抗変化型素子に情報を書き込む書き込み回路とを備え、
   前記抵抗変化型素子は、第１電圧のパルスが印加されると、第１情報の記憶に用いられる第１抵抗状態から、第２情報の記憶に用いられる第２抵抗状態へと変化し、前記第１電圧とは極性が異なる第２電圧のパルスが印加されると、前記第２抵抗状態から前記第１抵抗状態へと変化する特性を有し、
   前記書き込み回路は、前記抵抗変化型素子を前記第１抵抗状態から前記第２抵抗状態に変化せしめるときに、前記抵抗変化型素子に対して、少なくとも、前記第１電圧のパルスと、前記第２電圧よりも電圧の絶対値が小さく、かつ、前記第２電圧と極性が等しい第３電圧のパルスと、前記第１電圧のパルスとを、この順で印加する
   不揮発性記憶装置。
2. 前記第３電圧のパルスの幅は、前記第１電圧のパルスの幅よりも広い
   請求項１に記載の不揮発性記憶装置。
3. 前記第１電圧のパルスの幅は、前記第３電圧のパルスの幅よりも広い
   請求項１に記載の不揮発性記憶装置。
4. 前記書き込み回路は、前記抵抗変化型素子に対して、前記第１電圧のパルスを印加した後に前記第３電圧のパルスを印加することをＮ（２以上の整数）回繰り返した後に、少なくとも１回、前記第１電圧のパルスを印加する
   請求項１〜３のいずれか１項に記載の不揮発性記憶装置。
5. 前記書き込み回路は、前記Ｎ回の繰り返しにおいて、繰り返し回数の増加にともなって前記第３電圧の絶対値が小さくなっていくように、前記第３電圧のパルスをＮ回印加する
   請求項４に記載の不揮発性記憶装置。
6. さらに、前記抵抗変化型素子の情報を読み出す読み出し回路と、
   前記書き込み回路と前記読み出し回路とを制御する制御回路とを備え、
   前記読み出し回路は、前記書き込み回路が、前記抵抗変化型素子を前記第１抵抗状態から前記第２抵抗状態に変化せしめるときに、前記抵抗変化型素子に対して、少なくとも、（１）前記第１電圧のパルスを印加する第１の書き込み処理と、（２）前記第３電圧のパルスと前記第１電圧のパルスとをこの順で印加する第２の書き込み処理と、を実行した後に、読み出し処理を実行し、
   前記制御回路は、前記抵抗変化型素子が所定の抵抗値になるまで前記第２の書き込み処理と、前記読み出し処理とを繰り返すように前記書き込み回路と前記読み出し回路とを制御する
   請求項１に記載の不揮発性記憶装置。
7. 前記制御回路は、前記書き込み回路が前記第２の書き込み処理を実行した後、所定の時間経過後に前記読み出し回路が前記読み出し処理を実行し、かつ、前記抵抗変化型素子が所定の抵抗値になるまで前記第２の書き込み処理と、前記読み出し処理とを繰り返すように前記書き込み回路と前記読み出し回路とを制御する
   請求項６に記載の不揮発性記憶装置。
8. 前記抵抗変化型素子は、当該抵抗変化型素子と直列接続され、当該抵抗変化型素子を導通状態にするか非導通状態にするかを切り替える選択素子とともにメモリセルを構成し、
   前記不揮発性記憶装置はさらに、
   前記メモリセルの集まりであるメモリセルアレイと、
   前記メモリセルアレイから少なくとも一つのメモリセルを選択する選択回路と、
   前記選択回路で選択されたメモリセルから情報を読み出す読み出し回路と、
   前記メモリセルアレイのうちのＭ（２以上の整数）個のメモリセルに書き込むべきデータを蓄えるライトデータバッファと、
   前記メモリセルアレイのうちのＭ個のメモリセルから読み出されたデータを蓄えるリードデータバッファと、
   前記ライトデータバッファとリードデータバッファとに蓄えられたＭ個のメモリセル分のデータが一致しているかどうかを比較する比較回路と、
   前記ライトデータバッファに蓄えられたデータを前記メモリセルアレイのうちの対応するＭ個のメモリセルに対して書き込むように前記選択回路及び前記書き込み回路を制御すること、前記メモリセルアレイのうちのＭ個のメモリセルからデータを読み出して前記リードデータバッファに蓄えるように前記選択回路及び前記読み出し回路を制御すること、及び、前記比較回路の比較結果に基づき、前記ライトデータバッファに蓄えられたデータを対応するメモリセルに再度書き直すか否かを制御することを行う制御回路とを備える
   請求項１に記載の不揮発性記憶装置。
9. 前記ライトデータバッファと前記リードデータバッファは、それぞれ、対応する複数のデータバッファ領域を有し、
   前記制御回路は、前記ライトデータバッファに蓄えられたデータを前記メモリセルアレイのうちの対応する前記Ｍ個のメモリセルに対して書き込むように前記選択回路及び前記書き込み回路を制御すること、前記メモリセルアレイのうちの前記Ｍ個のメモリセルからデータを読み出して前記リードデータバッファに蓄えるように前記選択回路及び前記読み出し回路を制御すること、及び、前記比較回路の比較結果に基づき、前記ライトデータバッファに蓄えられたデータを対応するメモリセルに再度書き直すか否かを制御することを前記ライトデータバッファが有する、それぞれ対応する複数の前記データバッファ領域と前記リードデータバッファが有する、それぞれ対応する複数の前記データバッファ領域とに対して順次実行する
   請求項８に記載の不揮発性記憶装置。
10. 抵抗変化型素子を備える不揮発性記憶装置における情報の書き込み方法であって、
    前記抵抗変化型素子は、第１電圧のパルスが印加されると、第１情報の記憶に用いられる第１抵抗状態から、第２情報の記憶に用いられる第２抵抗状態へと変化し、前記第１電圧とは極性が異なる第２電圧のパルスが印加されると、前記第２抵抗状態から前記第１抵抗状態へと変化する特性を有し、
    前記書き込み方法は、
    前記抵抗変化型素子を前記第１抵抗状態から前記第２抵抗状態に変化せしめるときに、前記抵抗変化型素子に対して、少なくとも、前記第１電圧のパルスを印加する第１ステップと、その後に、前記第２電圧よりも電圧の絶対値が小さく、かつ、前記第２電圧と極性が等しい第３電圧のパルスを印加する第２ステップと、さらにその後に、前記第１電圧のパルスを印加する第３ステップとを含む
    書き込み方法。
11. さらに、前記第１ステップと、前記第２ステップと、前記第３ステップの後に、前記第１電圧または前記第２電圧のパルスより電圧振幅が小さく、その電圧パルスを印加しても前記抵抗変化型素子の抵抗状態が変化しない電圧パルスを用いて、前記抵抗変化型素子の抵抗状態を読み出す読み出しステップを含み、
    前記抵抗変化型素子の抵抗状態が所定の抵抗状態に達するまで、第２ステップと、前記第３ステップと、前記読み出しステップとを繰り返す
    請求項１０に記載の書き込み方法。

Images