JP5839201B2 - 半導体装置および情報読出方法 - Google Patents

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Description

本開示は、抵抗値が変化する特性を利用して情報を記憶する記憶素子を備えた半導体装置、およびそのような半導体装置からの情報読出方法に関する。
コンピュータ等の情報機器においては、ランダム・アクセス・メモリとして、動作が高速で、高密度のＤＲＡＭ（Dynamic Random Access Memory）が広く使用されている。しかしながら、ＤＲＡＭは、電子機器に用いられる一般的な論理回路ＬＳＩ（Large Scale Integrated Circuit）や信号処理と比較して、製造プロセスが複雑であるため、製造コストが高くなっている。また、ＤＲＡＭは、電源を切ると情報が消えてしまう揮発性メモリであり、頻繁にリフレッシュ動作、すなわち書き込んだ情報（データ）を読み出し、増幅し直して、再度書き込み直す動作を行う必要がある。
一方、近年では、電源を切っても情報が消えない不揮発性メモリがしばしば使用される。このような不揮発性メモリは、リフレッシュ動作が必要ないため、消費電力の低減が期待されている。このような不揮発性メモリにおいて使用される記憶素子としては、様々なものが開発されているが、その１つに、抵抗値が変化する特性を利用して情報を記憶する、いわゆる抵抗変化型の記憶素子がある（例えば、非特許文献１）。
このような抵抗変化型の記憶素子において、記憶された情報を読み出す方法についての様々な方法が提案されている。例えば、特許文献１には、記憶素子にバイアス電圧を印加し、このバイアス電圧により記憶素子に流れる電流を検出することにより、情報を読み出す情報記憶装置が開示されている。
特開２００３−３２３７９１
K. Aratani, K. Ohba, T. Mizuguchi, S. Yasuda, T. Shiimoto, T. Tsushima, T. Sone, K. Endo, A. Kouchiyama, S. Sasaki, A. Maesaka, N. Yamada, and H. Narisawa, "A Novel Resistance Memory with High Scalability and Nanosecond Switching", Technical Digest IEDM 2007, pp.783-786.
ところで、不揮発性メモリでは、一般に、読出動作によって、記憶素子における記憶状態が反転し、あるいは情報の書き換えがしにくくなる、いわゆるリードディスターブが生じるおそれがあり、このようなリードディスターブが生じにくい不揮発性メモリが望まれている。
本開示はかかる問題点に鑑みてなされたもので、その目的は、リードディスターブが生じにくい半導体装置および情報読出方法を提供することにある。
本開示の半導体装置は、記憶素子と、バイアス印加部と、判定部とを備えている。記憶素子は、複数の識別可能な抵抗状態をとりうるものである。バイアス印加部は、記憶素子に対してバイアス印加期間においてバイアス信号を印加するものである。判定部は、バイアス信号が印加された記憶素子に生じた検出信号に基づいて、記憶素子の抵抗状態を判定するものである。上記判定部は、検出信号に基づいて、バイアス印加期間において、抵抗状態に応じた電圧方向に、記憶素子の抵抗値に応じた速度で電圧が変化する第１の信号を生成するセンスアンプと、第１の信号の電圧と参照電圧とを比較することにより記憶素子の抵抗状態を示す第２の信号を生成するコンパレータとを有している。上記バイアス印加部は、第２の信号に基づいて、判定部が判定した抵抗状態が、複数の抵抗状態のうちの一の抵抗状態である場合において、バイアス印加期間の長さを記憶素子の抵抗値に応じて設定するものである。
本開示の情報読出方法は、複数の識別可能な抵抗状態をとりうる記憶素子に対して、バイアス印加期間においてバイアス信号を印加し、バイアス信号が印加された記憶素子に生じた検出信号に基づいて、バイアス印加期間において、抵抗状態に応じた電圧方向に、記憶素子の抵抗値に応じた速度で電圧が変化する第１の信号を生成し、第１の信号の電圧と参照電圧とを比較することにより記憶素子の抵抗状態を判定して第２の信号を生成し、第２の信号に基づいて、その判定した抵抗状態が、複数の抵抗状態のうちの一の抵抗状態である場合において、バイアス印加期間の長さを記憶素子の抵抗値に応じて設定するものである。
本開示の半導体装置および情報読出方法では、記憶素子に対して、バイアス印加期間においてバイアス信号が印加され、記憶素子に検出信号が生じ、その検出信号に基づいて記憶素子の抵抗状態が判定される。その際、判定した抵抗状態が一の抵抗状態である場合において、バイアス印加期間の長さが記憶素子の抵抗値に応じて設定される。
本開示の半導体装置および情報読出方法によれば、判定した抵抗状態が、複数の抵抗状態のうちの一の抵抗状態である場合において、バイアス印加期間の長さを記憶素子の抵抗値に応じて設定するようにしたので、リードディスターブを生じにくくすることができる。
本開示の実施の形態に係る半導体装置の一構成例を表すブロック図である。 図１に示した記憶素子の概略断面構造を表す断面図である。 図１に示したメモリセルにおけるセット電流の流れる方向を示す模式図である。 図１に示したメモリセルにおけるリセット電流および検出電流の流れる方向を示す模式図である。 図１に示した読出部の一構成例を表すブロック図である。 図４に示したセンスアンプの一構成例を表す回路図である。 図４に示した読出部の一動作例を表すタイミング波形図である。 図４に示した読出部の他の動作例を表すタイミング波形図である。 図１に示した記憶素子のリードディスターブの一例を表す特性図である。 図１に示した記憶素子のリードディスターブの他の例を表す特性図である。 図１に示した記憶素子のリードディスターブの他の例を表す特性図である。 図１に示した記憶素子のリードディスターブの他の例を表す特性図である。 比較例に係る読出部の一構成例を表すブロック図である。 図１２に示した読出部の一動作例を表すタイミング波形図である。 図１２に示した読出部の他の動作例を表すタイミング波形図である。 変形例に係るセンスアンプの一構成例を表す回路図である。 他の変形例に係るセンスアンプの一構成例を表す回路図である。 他の変形例に係るセンスアンプの一構成例を表す回路図である。 他の変形例に係る読出部の一構成例を表すブロック図である。 図１８に示した読出部の一動作例を表すタイミング波形図である。 図１８に示した読出部の他の動作例を表すタイミング波形図である。 他の変形例に係る読出部の一構成例を表すブロック図である。
以下、本開示の実施の形態について、図面を参照して詳細に説明する。
＜実施の形態＞
［構成例］
（全体構成例）
図１は、実施の形態に係る半導体装置の一構成例を表すものである。半導体装置１は、抵抗変化型の記憶素子を備えた記憶装置である。なお、本開示の実施の形態に係る情報読出方法は、本実施の形態により具現化されるので、併せて説明する。
半導体装置１は、メモリセルアレイ１０と、ワード線駆動部１１と、ソース線駆動部１２と、カラムスイッチ１３と、ビット線駆動部・読出部３０と、制御部１５とを備えている。
メモリセルアレイ１０は、マトリクス状に配置された複数のメモリセル２０を有している。また、メモリセルアレイ１０は、行方向（横方向）に延伸する複数のワード線ＷＬと、列方向（縦方向）に延伸する複数のビット線ＢＬおよび複数のソース線ＳＬとを有している。各ワード線ＷＬの一端はワード線駆動部１１に接続され、各ビット線ＢＬの一端はカラムスイッチ１３を介してビット線駆動部・読出部３０に接続され、各ソース線ＳＬの一端はソース線駆動部１２に接続されている。また、メモリセルアレイ１０は、図示しない参照メモリセル２９をも有している。
メモリセル２０は、記憶素子２１と、選択トランジスタ２２とを有している。各メモリセル２０は、ワード線ＷＬ、ビット線ＢＬ、およびソース線ＳＬに接続されている。
記憶素子２１は、両端間に印加される電位差の極性に応じて可逆的に抵抗状態が変化することを利用して、情報の記憶を行う素子である。この記憶素子２１は、２つの識別可能な抵抗状態（低抵抗状態ＬＲＳおよび高抵抗状態ＨＲＳ）を有するものである。記憶素子２１の一端は選択トランジスタ２２と接続され、他端はソース線ＳＬに接続されている。
選択トランジスタ２２は、駆動対象となる記憶素子２１を選択するためのトランジスタであり、例えばＭＯＳ（Metal Oxide Semiconductor）トランジスタにより構成される。ただし、これには限られず、他の構造のトランジスタを用いてもよい。選択トランジスタ２２のゲートはワード線ＷＬに接続され、ドレイン・ソースのうちの一方は記憶素子２１の一端に接続され、他方はビット線ＢＬに接続されている。
図２は、記憶素子２１の概略断面図の一例を表すものである。記憶素子２１は、下部電極２１１、記憶層２１２、上部電極２１３がこの順で積層されたものである。
下部電極２１１は、記憶素子２１の一端側に設けられた電極であり、選択トランジスタ２２に接続されるものである。この下部電極２１１は、半導体プロセスに用いられる配線材料、例えば、タングステン（Ｗ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）等の金属または金属窒化物により構成されている。但し、下部電極２１１の構成材料としては、これらには限られない。
記憶層２１２は、上部電極２１３側に設けられたイオン源層２１２Ｂと、下部電極２１１側に設けられた抵抗変化層２１２Ａとを有する積層構造となっている。この記憶層２１２は、後述するように、下部電極２１１と上部電極２１３との間に印加される電位差の極性に応じて、可逆的に抵抗状態が変化するようになっている。
イオン源層２１２Ｂは、陰イオン化するイオン伝導材料として、テルル（Ｔｅ）、硫黄（Ｓ）、およびセレン（Ｓｅ）のうち少なくとも１種のカルコゲン元素を含んでいる。また、イオン源層２１２Ｂは、陽イオン化可能な金属元素としてジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、銅（Ｃｕ）のうちの少なくとも１つ、更に消去時に酸化物を形成する元素としてアルミニウム（Ａｌ）およびゲルマニウム（Ｇｅ）のうちのいずれか一方または両方を含んでいる。具体的には、イオン源層２１２Ｂは、例えば、ＺｒＴｅＡｌ、ＺｒＴｅＡｌＧｅ、ＣｕＺｒＴｅＡｌ、ＣｕＴｅＧｅ、ＣｕＳｉＧｅなどの組成のイオン源層材料により構成されている。なお、イオン源層２１２Ｂは、上記以外にも他の元素、例えばケイ素（Ｓｉ）やホウ素（Ｂ）を含んでいてもよい
抵抗変化層２１２Ａは、電気伝導上のバリアとして情報保持特性を安定化させる機能を
有するものであり、イオン源層２１２Ｂよりも抵抗値の高い材料により構成されている。
抵抗変化層２１２Ａの構成材料としては、例えば、好ましくはガドリニウム（Ｇｄ）など
の希土類元素、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、タンタル（Ｔａ）、ケイ素（Ｓｉ）、および銅（Ｃｕ）のうちの少なくとも１種を含む酸化物もしくは窒化物などが挙げられる。
上部電極２１３は、記憶素子２１の他端側に設けられた電極であり、ソース線ＳＬに接続されるものである。この上部電極２１３は、下部電極２１１と同様に公知の半導体配線材料により構成することができる。特に、そのような材料のうち、ポストアニールを経てもイオン源層２１２Ｂと反応しない安定な材料が好ましい。
以上、メモリセル２０の構成について説明したが、参照メモリセル２９も同様の構成を有している。ただし、参照メモリセル２９における記憶素子は、メモリセル２０における記憶素子２１の２つの抵抗状態（低抵抗状態ＬＲＳまたは高抵抗状態ＨＲＳ）の抵抗値の間の抵抗値を有している。具体的には、例えば、低抵抗状態ＬＲＳにおける抵抗値は１００［ｋΩ］程度であり、高抵抗状態における抵抗値は１［ＭΩ］程度であり、参照メモリセル２９の抵抗値は３００［ｋΩ］程度である。
ワード線駆動部１１は、制御部１５から供給された制御信号に基づいて、メモリセルアレイ１０における、駆動対象となるメモリセル２０を選択するものである。具体的には、ワード線駆動部１１は、メモリセルアレイ１０のワード線ＷＬに信号を印加することにより、データの書込動作または読出動作の対象となるメモリセル２０の属する行を選択するようになっている。
ソース線駆動部１２は、制御部１５から供給された制御信号に基づいて、駆動対象として選択されたメモリセル２０の記憶素子２１の他端（上部電極２１３）に電圧を印加するものである。具体的には、ソース線駆動部１２は、メモリセルアレイ１０のソース線ＳＬに信号を印加することにより、データの書込動作または読出動作の対象となる記憶素子２１に電圧を印加する。その際、データの書込動作では、ソース線駆動部１２は、ビット線駆動部３０Ａ（後述）と同様に、下部電極２１１と上部電極２１３の電位差が、そのデータに応じた極性になるように、ソース線ＳＬに電圧を印加する。また、データの読出動作では、ソース線駆動部１２は、書込動作の対象となるメモリセル２０に接続されたソース線ＳＬに対して電圧Ｖｓｓ（この例では０Ｖ）を印加するようになっている。
カラムスイッチ１３は、制御部１５から供給された制御信号に基づいて、メモリセルアレイ１０の複数のビット線ＢＬのうちの、駆動対象となるメモリセル２０に係るビット線ＢＬを、ビット線駆動部・読出部３０と接続するものである。
ビット線駆動部・読出部３０は、制御部１５から供給された制御信号に基づいて、カラムスイッチ１３およびビット線ＢＬを介して、駆動対象として選択されたメモリセル２０に対して、データの書込動作、または読出動作を選択的に行うものである。ビット線駆動部・読出部３０は、ビット線駆動部３０Ａと、複数の読出部３０Ｂとを有している。ビット線駆動部３０Ａは、データの書込動作において、ソース線駆動部１２と同様に、下部電極２１１と上部電極２１３の電位差が、そのデータに応じた極性になるように、ビット線ＢＬに電圧を印加する。また、読出部３０Ｂは、データの読出動作において、ビット線ＢＬにバイアス電圧Ｖbiasを印加するとともに、そのバイアス電圧Ｖbiasにより記憶素子２１において生じる検出電流Ｉdetに基づいて、データを読み出すようになっている。
制御部１５は、ワード線駆動部１１、ソース線駆動部１２、カラムスイッチ１３、およびビット線駆動部・読出部３０に対してそれぞれ制御信号を供給し、これらのブロックが互いに同期して動作するように制御する回路である。
図３Ａ，３Ｂは、データの書込動作および読出動作の際の、メモリセル２０における電流の方向を表すものである。
データの書込動作を行う場合には、記憶素子２１を低抵抗状態ＬＲＳにする（セットする）ときと、高抵抗状態ＨＲＳにする（リセットする）ときとでは、電流の流れる方向が異なる。すなわち、記憶素子２１を低抵抗状態ＬＲＳにする場合には、ソース線駆動部１２およびビット線駆動部３０Ａは、ソース線ＳＬの電圧をビット線ＢＬの電圧よりも高くする。これにより、メモリセル２０では、図３Ａに示したように、記憶素子２１から選択トランジスタ２２に向かってセット電流Ｉsetが流れる。このとき、記憶素子２１では、セット電流Ｉsetは、上部電極２１３から下部電極２１１へ流れる（図２）。一方、記憶素子２１を高抵抗状態ＨＲＳにする場合には、ソース線駆動部１２およびビット線駆動部３０Ａは、ビット線ＢＬの電圧をソース線ＳＬの電圧よりも高くする。これにより、メモリセル２０では、図３Ｂに示したように、選択トランジスタ２２から記憶素子２１の方向にリセット電流Ｉresetが流れる。このとき、記憶素子２１では、リセット電流Ｉresetは、下部電極２１１から上部電極２１３に向かって流れる（図２）。
また、データの読出動作を行う場合には、この例では、ソース線駆動部１２がソース線ＳＬの電圧を電圧Ｖｓｓ（この例では０Ｖ）に設定し、読出部３０Ｂがビット線ＢＬに正のバイアス電圧Ｖbiasを印加する。これにより、メモリセル２０では、図３Ｂに示したように、選択トランジスタ２２から記憶素子２１に向かって、記憶素子２１の抵抗値Ｒに応じた検出電流Ｉdet（＝Ｖbias／Ｒ）が流れる。このとき、記憶素子２１では、検出電流Ｉdetは、下部電極２１１から上部電極２１３に向かって流れる（図２）。この検出電流Ｉdetは、図２，３Ｂに示したように、リセット電流Ｉresetと同じ方向に流れるが、その大きさは、リセット電流Ｉresetよりも小さくなるように設定されている。すなわち、データの読出動作において、記憶素子２１の抵抗状態が高抵抗状態ＨＲＳに向かって変化しないようにするため、検出電流Ｉdetを小さくしている。また、読出部３０Ｂは、同様に、参照メモリセル２９に対してもバイアス電圧Ｖbiasを印加する。これにより、参照メモリセル２９には参照電流Ｉrefが生じる。上述したように、参照メモリセル２９の抵抗値を、記憶素子２１の２つの抵抗状態（低抵抗状態ＬＲＳまたは高抵抗状態ＨＲＳ）における抵抗値の間の抵抗値にしているため、検出電流Ｉdetの大きさは、記憶素子２１の抵抗状態が低抵抗状態ＬＲＳである場合には参照電流Ｉrefよりも大きく、記憶素子２１の抵抗状態が高抵抗状態ＨＲＳである場合には参照電流よりも小さい。読出部３０Ｂは、この検出電流Ｉdetおよび参照電流Ｉrefに基づいて、記憶素子２１の抵抗状態（低抵抗状態ＬＲＳまたは高抵抗状態ＨＲＳ）を読み出すようになっている。
（読出部３０Ｂ）
図４は、読出部３０Ｂの一構成例を表すものである。読出部３０Ｂは、電圧生成部３２と、センスアンプ４０と、コンパレータ３３と、遅延回路３４と、読出制御信号生成部３５と、論理積回路３６と、インバータ３７と、スイッチ３８と、ラッチ回路３９とを有している。
電圧生成部３２は、参照電圧Ｖrefおよびプリチャージ電圧Ｖpreを生成するものである。プリチャージ電圧Ｖpreは、参照電圧Ｖrefにオフセット電圧Ｖosを加えた電圧（Ｖref＋Ｖos）である。このプリチャージ電圧Ｖpreは、後述するように、メモリセル２０からのデータの読出動作に先立って、センスアンプ４０の出力端子Ｏutがプリチャージされる電圧である。
センスアンプ４０は、検出電流Ｉdet、参照電流Ｉref、および制御信号ＳＥ（後述）に基づいて、信号ＳＡoutを生成し出力するものである。センスアンプ４０は、入力端子Ｉｎ１，Ｉｎ２、イネーブル端子ＥＮ、および出力端子Ｏｕｔを有している。入力端子Ｉｎ１は、カラムスイッチ１３に接続されており、このカラムスイッチ１３を介して、読出動作の対象となるメモリセル２０（記憶素子２１）と接続されるようになっている。入力端子Ｉｎ２は、参照メモリセル２９に接続されている。イネーブル端子ＥＮは、論理積回路３６の出力端子に接続され、制御信号ＳＥが供給される。出力端子Ｏｕｔは、コンパレータ３３に接続されるとともに、スイッチ３８の一端に接続されている。
図５は、センスアンプ４０の一構成例を表すものである。センスアンプ４０は、インバータ５１と、バイアス電圧生成回路４１と、オペアンプ４２，５２と、トランジスタ４３〜４９，５３〜５７と、容量素子Ｃｏとを有している。トランジスタ４３〜４５，４８，４９，５３〜５５はＮ型のＭＯＳトランジスタであり、トランジスタ４６，４７，５６，５７はＰ型のＭＯＳトランジスタである。
インバータ５１は、イネーブル端子ＥＮから供給される制御信号ＳＥの論理レベルを反転して出力するものである。バイアス電圧生成回路４１は、バイアス電圧Ｖbiasを生成する回路である。このバイアス電圧Ｖbiasは、オペアンプ４２，５２の正入力端子に供給される。
オペアンプ４２の正入力端子にはバイアス電圧Ｖbiasが印加され、負入力端子はトランジスタ４３のソース等に接続され、出力端子はトランジスタ４３のゲート等に接続されている。また、オペアンプ４２の負論理のイネーブル端子は、インバータ５１の出力端子等に接続されている。トランジスタ４３のドレインはトランジスタ４６のドレインおよびゲート等に接続され、ゲートはオペアンプ４２の出力端子等に接続され、ソースはオペアンプ４２の負入力端子等に接続されるとともに、入力端子Ｉｎ１に接続されている。トランジスタ４４のドレインは、トランジスタ４３のソース等に接続されるとともに、入力端子Ｉｎ１に接続され、ゲートはインバータ５１の出力端子等に接続され、ソースには電圧Ｖｓｓが供給されている。トランジスタ４５のドレインはトランジスタ４３のゲート等に接続され、ゲートはインバータ５１の出力端子等に接続され、ソースには電圧Ｖｓｓが供給されている。
オペアンプ５２およびトランジスタ５３〜５５の接続については、上述したオペアンプ４２およびトランジスタ４３〜４５の接続と同様である。
この構成により、センスアンプ４０では、制御信号ＳＥが高レベル（アクティブ）である場合には、オペアンプ４２およびトランジスタ４３が負帰還動作を行い、入力端子Ｉｎ１の電圧がバイアス電圧Ｖbiasに設定され、同様に、オペアンプ５２およびトランジスタ５３が負帰還動作を行い、入力端子Ｉｎ２の電圧がバイアス電圧Ｖbiasに設定される。これにより、入力端子Ｉｎ１から記憶素子２１に向かって、記憶素子２１の抵抗値Ｒに応じた検出電流Ｉdetが流れるとともに、入力端子Ｉｎ２から参照メモリセル２９に向かって、参照電流Ｉrefが流れる。また、制御信号ＳＥが低レベルである場合には、オペアンプ４２，５２の動作が停止するとともにトランジスタ４５，５５がオン状態になるため、負帰還動作がそれぞれ停止する。そして、トランジスタ４４，５４がオン状態になるため、入力端子Ｉｎ１，Ｉｎ２の電圧が電圧Ｖｓｓにそれぞれ設定される。
トランジスタ４６のドレインは、トランジスタ４６のゲートおよびトランジスタ４７のゲートと接続されるとともにトランジスタ４３のドレインに接続され、ソースには電圧Ｖｄｄが供給されている。トランジスタ４７のドレインは、トランジスタ４８のドレインおよびゲート等に接続され、ゲートはトランジスタ４６のドレインおよびゲート等に接続され、ソースには電圧Ｖｄｄが供給されている。この例では、トランジスタ４６とトランジスタ４７の寸法（ゲート幅Ｗおよびゲート長Ｌ）は同じである。この構成により、トランジスタ４６，４７は、いわゆるカレントミラー回路を構成している。
トランジスタ５６のドレインは、トランジスタ５６のゲートおよびトランジスタ５７のゲートと接続されるとともにトランジスタ５３のドレインに接続され、ソースには電圧Ｖｄｄが供給されている。トランジスタ５７のドレインは、トランジスタ４９のドレインおよび容量素子Ｃｏの一端に接続され、ゲートはトランジスタ５６のドレインおよびゲート等に接続され、ソースには電圧Ｖｄｄが供給されている。この例では、トランジスタ５６とトランジスタ５７の寸法（ゲート幅Ｗおよびゲート長Ｌ）は同じである。この構成により、トランジスタ５６，５７は、いわゆるカレントミラー回路を構成している。
容量素子Ｃｏの一端は、トランジスタ５７のドレイン、トランジスタ４９のドレイン、およびセンスアンプ４０の出力端子Ｏｕｔに接続され、他端には電圧Ｖｓｓが供給されている。
トランジスタ４８のドレインは、トランジスタ４８のゲートおよびトランジスタ４９のゲートに接続されるとともにトランジスタ４７のドレインに接続され、ソースには電圧Ｖｓｓが供給されている。トランジスタ４９のドレインは、トランジスタ５７のドレインおよび容量素子Ｃｏの一端に接続されるとともに、センスアンプ４０の出力端子Ｏｕｔに接続され、ゲートはトランジスタ４８のドレインおよびゲート等に接続され、ソースには電圧Ｖｓｓが供給されている。この例では、トランジスタ４８とトランジスタ４９の寸法（ゲート幅Ｗおよびゲート長Ｌ）は同じである。この構成により、トランジスタ４８，４９は、いわゆるカレントミラー回路を構成している。
この構成により、センスアンプ４０は、制御信号ＳＥによって異なる動作を行う。具体的には、センスアンプ４０は、制御信号ＳＥが高レベル（アクティブ）であるときには、２つの入力端子Ｉｎ１，Ｉｎ２の電圧をバイアス電圧Ｖbiasに設定する。これにより、トランジスタ４６、トランジスタ４３、入力端子Ｉｎ１の順に検出電流Ｉdetが流れるとともに、トランジスタ５６、トランジスタ５３、入力端子Ｉｎ２の順に参照電流Ｉrefが流れる。トランジスタ４９には、トランジスタ４６，４７からなるカレントミラー回路、およびトランジスタ４８，４９からなるカレントミラー回路により、検出電流Ｉdetと同等の電流が流れる。トランジスタ５７には、トランジスタ５６，５７からなるカレントミラー回路により、参照電流Ｉrefと同等の電流が流れる。よって、容量素子Ｃｏの一端には、参照電流Ｉrefと検出電流Ｉdetとの差分（Ｉref−Ｉdet）に対応する電流が流れ込み、容量素子Ｃｏの一端の電圧（信号ＳＡout）が変化する。これにより、信号ＳＡoutは、検出電流Ｉdetと参照電流Ｉrefとの大小関係に応じた電圧方向に、その差分に応じた速度で電圧が変化する。言い換えれば、信号ＳＡoutは、記憶素子２１の抵抗状態（低抵抗状態ＬＲＳまたは高抵抗状態ＨＲＳ）に応じた電圧方向に、その記憶素子２１の抵抗値Ｒに応じた速度で電圧が変化する。具体的には、例えば、記憶素子２１の抵抗状態が低抵抗状態ＬＲＳである場合には、検出電流Ｉdetが参照電流Ｉrefよりも大きくなり（Ｉdet＞Ｉref）、その抵抗値Ｒに応じた速度で信号ＳＡoutの電圧が低下していく。また、例えば、記憶素子２１の抵抗状態が高抵抗状態ＨＲＳである場合には、検出電流Ｉdetが参照電流Ｉrefよりも小さくなり（Ｉdet＜Ｉref）、その抵抗値Ｒに応じた速度で信号ＳＡoutの電圧が上昇していくようになっている。
一方、制御信号ＳＥが低レベルであるときには、センスアンプ４０は、２つの入力端子Ｉｎ１，Ｉｎ２の電圧を電圧Ｖｓｓに設定するとともに、出力端子Ｏutのノードがハイインピーダンス状態になり、信号ＳＡoutの電圧レベルを維持するようになっている。
図４において、コンパレータ３３は、信号ＳＡoutの電圧と参照電圧Ｖrefとを比較して、その結果を信号Ｃoutとして出力するものである。コンパレータ３３の正入力端子は、センスアンプ４０の出力端子Ｏｕｔに接続されており、信号ＳＡoutが入力される。また、負入力端子には、参照電圧Ｖrefが供給されている。
遅延回路３４は、信号Ｃoutを遅延時間ｔｄだけ遅延させ、信号Ｃout2を生成するものである。この遅延回路３４は、後述するラッチ回路３９におけるセットアップ時間を確保するために挿入されるものである。なお、遅延回路３４が無くてもラッチ回路３９のセットアップ時間を確保できる場合には、この遅延回路３４を省いてもよい。
読出制御信号生成回路３５は、読出制御信号Ｓreadを生成するものである。この読出制御信号Ｓreadは、データの読出動作を制御する論理信号であり、読出動作を行うときは高レベルになり、読出動作を行わないときは低レベルになる信号である。
論理積回路３６は、読出制御信号Ｓreadおよび信号Ｃout2の論理積を求め、その結果を制御信号ＳＥとして出力する回路である。
インバータ３７は、読出制御信号Ｓreadを論理反転して出力する回路である。スイッチ３８は、インバータ３７の出力信号に基づいてオンオフするスイッチであり、一端はセンスアンプ４０の出力端子Ｏutに接続されるとともに、コンパレータ３３の正入力端子に接続され、他端にはプリチャージ電圧Ｖpreが供給されている。この例では、スイッチ３８は、インバータ３７から供給される信号が高レベルのときにオン状態になるものである。この構成により、スイッチ３８は、メモリセル２０からのデータの読出動作に先立って、センスアンプ４０の出力端子Ｏut（信号ＳＡout）をプリチャージする機能を有している。
ラッチ回路３９は、信号Ｃoutおよび制御信号ＳＥに基づいて、記憶素子２０の抵抗状態（低抵抗状態ＬＲＳまたは高抵抗状態ＨＲＳ）を判定し、その判定結果を信号Ｄoutとして出力する回路である。ラッチ回路３９は、入力端子Ｄ，Ｅを有している。ラッチ回路３９の入力端子Ｄは、コンパレータ３３の出力端子等に接続されており、信号Ｃoutが供給される。入力端子Ｅは、論理積回路３６の出力端子等に接続されており、制御信号ＳＥが供給される。ラッチ回路３９は、制御信号ＳＥが高レベル（アクティブ）である場合には、信号Ｃoutをそのまま信号Ｄoutとして出力し、制御信号ＳＥが高レベルから低レベルに遷移した後は、制御信号ＳＥの遷移の直前における信号Ｄoutを保持するようになっている。信号Ｄoutは、記憶素子２０に記憶されたデータを表すものである。すなわち、信号Ｄoutにおいて、高レベルは、記憶素子２０の抵抗状態が高抵抗状態ＨＲＳであることを示し、低レベルは、記憶素子２０の抵抗状態が低抵抗状態ＬＲＳであることを示している。
この構成により、読出部３０Ｂは、データの読出動作において、記憶素子２１にバイアス電圧Ｖbiasを印加し、そのバイアス電圧Ｖbiasにより記憶素子２１に生じる検出電流Ｉdetに基づいてデータを読み出す。その際、読出部３０Ｂは、後述するように、記憶素子２１の抵抗状態が低抵抗状態ＬＲＳである場合において、記憶素子２１にバイアス電圧Ｖbiasを印加する時間を短くするように動作する。これにより、半導体装置１では、リードディスターブが生じにくくすることができるようになっている。
ここで、センスアンプ４０の一部、論理積回路３６、および遅延回路３４は、本開示における「バイアス印加部」の一具体例に対応する。バイアス電圧Ｖbiasは、本開示における「バイアス信号」の一具体例に対応する。センスアンプ４０、コンパレータ３３、ラッチ回路３９は、本開示における「判定部」の一具体例に対応する。検出電流Ｉdetは、本開示における「検出信号」の一具体例に対応する。信号ＳＡoutは、本開示における「第１の信号」の一具体例に対応し、信号Ｃoutは、本開示における「第２の信号」の一具体例に対応する。読出制御信号生成部３５は、本開示における「信号生成部」の一具体例に対応する。論理積回路３６および遅延回路３４は、本開示における「パルス信号生成回路」の一具体例に対応する。制御信号ＳＥは、本開示における「パルス信号」の一具体例に対応する。インバータ３７、スイッチ３８、および電圧生成部３２は、本開示における「プリチャージ回路」の一具体例に対応する。
［動作および作用］
続いて、本実施の形態の半導体装置１の動作および作用について説明する。
（全体動作概要）
まず、図１，４等を参照して、半導体装置１の全体動作概要を説明する。ワード線駆動部１１は、ワード線ＷＬに信号を印加することにより、駆動対象となるメモリセル２０を選択する。ソース線駆動部１２は、ソース線ＳＬに信号を印加することにより、駆動対象として選択されたメモリセル２０の記憶素子２１の他端に電圧を印加する。ビット線駆動部・読出部３０は、カラムスイッチ１３およびビット線ＢＬを介して、駆動対象として選択されたメモリセル２０に対して、データの書込動作、または読出動作を選択的に行う。
データの読出動作において、ビット線駆動部・読出部３０の読出部３０Ｂは、ビット線ＢＬにバイアス電圧Ｖbiasを印加し、そのバイアス電圧Ｖbiasにより記憶素子２１に生じる検出電流Ｉdetに基づいてデータを読み出す。具体的には、電圧生成部３２は参照電圧Ｖrefおよびプリチャージ電圧Ｖpreを生成する。センスアンプ４０は、参照電流Ｉref、検出電流Ｉdet、および制御信号ＳＥに基づいて、信号ＳＡoutを生成し出力する。この信号ＳＡoutは、記憶素子２１の抵抗状態（低抵抗状態ＬＲＳまたは高抵抗状態ＨＲＳ）に応じた電圧方向に、その記憶素子２１の抵抗値Ｒに応じた速度で電圧が変化するものである。コンパレータ３３は、信号ＳＡoutの電圧と参照電圧Ｖrefとを比較して、その結果を信号Ｃoutとして出力する。遅延回路３４は、信号Ｃoutを遅延させ、信号Ｃout2を生成する。読出制御信号生成回路３５は、読出制御信号Ｓreadを生成する。論理積回路３６は、読出制御信号Ｓreadおよび信号Ｃout2の論理積を求め、その結果を制御信号ＳＥとして出力する。インバータ３７は、読出制御信号Ｓreadを論理反転して出力する。スイッチ３８は、インバータ３７の出力信号に基づいて、電圧生成部３２が生成したプリチャージ電圧Ｖpreをセンスアンプ４０の出力端子Ｏutに供給しプリチャージする。ラッチ回路３９は、信号Ｃoutおよび制御信号ＳＥに基づいて、記憶素子２０の抵抗状態（低抵抗状態ＬＲＳまたは高抵抗状態ＨＲＳ）を判定し、その判定結果を信号Ｄoutとして出力する。
（詳細動作）
次に、データの読出動作について、記憶素子２１の抵抗状態が高抵抗状態ＨＲＳである場合と、低抵抗状態ＬＲＳである場合とに分けて、詳細に説明する。
図６は、記憶素子２１の抵抗状態が高抵抗状態ＨＲＳである場合における、記憶素子２１の抵抗データの読出動作のタイミング図を表すものであり、（Ａ）は読出制御信号Ｓreadの波形を示し、（Ｂ）は制御信号ＳＥの波形を示し、（Ｃ）はセンスアンプ４０の入力端子Ｉｎ１における信号Ｖｉｎの波形を示し、（Ｄ）は信号ＳＡoutの波形を示し、（Ｅ）は信号Ｃoutの波形を示し、（Ｆ）は信号Ｄoutの波形を示す。図６（Ｆ）において、“Ｈ／Ｌ”は、信号Ｄoutの信号レベルが高レベルまたは低レベルであることを示している。
読出部３０Ｂでは、読出制御信号生成部３５が読出制御信号Ｓreadを低レベルから高レベルに遷移させ、読出期間Ｐreadが開始し、読出動作が行われる。そして、読出制御信号生成部３５が読出制御信号Ｓreadを高レベルから低レベルに遷移させ、読出期間Ｐreadが終了したときに、記憶素子２１の抵抗状態（高抵抗状態ＨＲＳ）に応じた高レベルの信号Ｄoutが生成される。以下に、この動作の詳細について説明する。
まず、タイミングｔ１より前の期間において、読出制御信号生成部３５は、低レベルの読出制御信号Ｓreadを出力する（図６（Ａ））。これにより、制御信号ＳＥは低レベルになり（図６（Ｂ））、センスアンプ４０は、２つの入力端子Ｉｎ１，Ｉｎ２の電圧を電圧Ｖｓｓに設定する（図６（Ｃ））。また、センスアンプ４０の出力端子Ｏutのノードがハイインピーダンス状態になるとともに、スイッチ３８がオン状態になるため、センスアンプ４０の出力端子Ｏut（信号ＳＡout）がプリチャージ電圧Ｖpreに設定される（図６（Ｄ））。よって、コンパレータ３３は、正入力端子の電圧（プリチャージ電圧Ｖpre（＝Ｖref＋Ｖos））が負入力端子の電圧（参照電圧Ｖref）よりも高いため、高レベルの信号Ｃoutを出力する（図６（Ｅ））。これにより、遅延回路３４の出力信号Ｃout2もまた高レベルになる。
次に、タイミングｔ１において、読出制御信号生成部３５は、読出制御信号Ｓreadを低レベルから高レベルに遷移させる（図６（Ａ））。これにより、スイッチ３８がオフ状態になり、センスアンプ４０の出力端子Ｏut（信号ＳＡout）へのプリチャージ電圧Ｖpreの供給が停止する。また、この読出制御信号Ｓreadの遷移に基づいて、制御信号ＳＥが低レベルから高レベルに遷移し（図６（Ｂ））、センスアンプ４０は、２つの入力端子Ｉｎ１，Ｉｎ２の電圧をバイアス電圧Ｖbiasに設定する（図６（Ｃ））。これにより、センスアンプ４０の入力端子Ｉｎ１から記憶素子２１に向かって検出電流Ｉdetが流れるとともに、入力端子Ｉｎ２から参照メモリセル２９に向かって参照電流Ｉrefが流れる。この検出電流Ｉdetは、記憶素子２１の抵抗状態が高抵抗状態ＨＲＳであるため、参照電流Ｉrefよりも小さい（Ｉdet＜Ｉref）。よって、センスアンプ４０の出力信号ＳＡoutの電圧は、時間が経過するに従ってゆっくりと上昇していく（図６（Ｄ））。このように、信号ＳＡoutの電圧は、読出期間Ｐreadにおいては常に参照電圧Ｖrefよりも高いため、コンパレータ３３の出力信号Ｃoutは、常に高レベルとなり（図６（Ｅ））、ラッチ回路３９の出力信号Ｄoutもまた常に高レベルとなる（図６（Ｆ））。
次に、タイミングｔ２において、読出制御信号生成部３５は、読出制御信号Ｓreadを高レベルから低レベルに遷移させる（図６（Ａ））。これにより、制御信号ＳＥもまた高レベルから低レベルに遷移し（図６（Ｂ））、センスアンプ４０は、タイミングｔ１以前と同様に、２つの入力端子Ｉｎ１，Ｉｎ２の電圧を電圧Ｖｓｓに設定し（図６（Ｃ））、記憶素子２１へのバイアス電圧Ｖbiasの印加を停止する。すなわち、この例では、記憶素子２１へバイアス電圧Ｖbiasを印加する期間（バイアス電圧印加期間Ｐbias）が読出期間Ｐreadと一致している。このタイミングｔ２において、スイッチ３８がオン状態になり、センスアンプ４０の出力端子Ｏut（信号ＳＡout）がプリチャージ電圧Ｖpreに設定される（図６（Ｄ））。また、このタイミングｔ２において、ラッチ回路３９は、入力端子Ｅの電圧（制御信号ＳＥ）が低レベルに遷移したため、これ以降、タイミングｔ２の直前における信号Ｄout（高レベル）を保持して出力し続ける。
次に、記憶素子２１の抵抗状態が低抵抗状態ＬＲＳである場合のデータの読出動作について説明する。
図７は、記憶素子２１の抵抗状態が低抵抗状態ＬＲＳである場合における、記憶素子２１の抵抗データの読出動作のタイミング図を表すものであり、（Ａ）は読出制御信号Ｓreadの波形を示し、（Ｂ）は制御信号ＳＥの波形を示し、（Ｃ）は信号Ｖｉｎの波形を示し、（Ｄ）は信号ＳＡoutの波形を示し、（Ｅ）は信号Ｃoutの波形を示し、（Ｆ）は信号Ｄoutの波形を示す。
記憶素子２１の抵抗状態が低抵抗状態ＬＲＳである場合でも、読出部３０Ｂでは、高抵抗状態ＨＲＳである場合（図６）と同様に、読出期間Ｐreadにおいて、データの読出動作が行われる。その際、読出部３０Ｂは、読出期間Ｐreadよりも短い期間において、記憶素子２１にバイアス電圧Ｖbiasを印加し、その印加が終了したときに、記憶素子２１の抵抗状態（低抵抗状態ＬＲＳ）に応じた低レベルの信号Ｄoutを生成する。以下に、この動作の詳細について説明する。
まず、タイミングｔ１１において、読出制御信号生成部３５は、読出制御信号Ｓreadを低レベルから高レベルに遷移させる（図７（Ａ））。これにより、制御信号ＳＥが低レベルから高レベルに遷移し（図７（Ｂ））、センスアンプ４０は、２つの入力端子Ｉｎ１，Ｉｎ２の電圧をバイアス電圧Ｖbiasに設定し（図７（Ｃ））、検出電流Ｉdetおよび参照電流Ｉrefが流れる。この検出電流Ｉdetは、記憶素子２１の抵抗状態が低抵抗状態ＬＲＳであるため、参照電流Ｉrefよりも大きい（Ｉdet＞Ｉref）。よって、センスアンプ４０の出力信号ＳＡoutの電圧は、時間が経過するに従って、この例ではやや早く下降していく（図７（Ｄ））。
そして、信号ＳＡoutの電圧が、参照電圧Ｖrefに到達すると（タイミングｔ１２）、コンパレータ３３の出力信号Ｃoutは、高レベルから低レベルに遷移し（図７（Ｅ））、それに応じて、ラッチ回路３９の出力信号Ｄoutもまた高レベルから低レベルに遷移する（図７（Ｆ））。この信号Ｃoutは、遅延回路３４により遅延時間ｔｄ分だけ遅延する。そして、論理積回路３６は、タイミングｔ１２から遅延回路３４の遅延時間ｔｄ分だけ遅れたタイミングｔ１３において、制御信号ＳＥを高レベルから低レベルに遷移させる（図７（Ｃ））。これにより、センスアンプ４０は、２つの入力端子Ｉｎ１，Ｉｎ２の電圧を電圧Ｖｓｓに設定し（図７（Ｃ））、記憶素子２１へのバイアス電圧Ｖbiasの印加を停止する。そして、センスアンプ４０の出力端子Ｏutのノードがハイインピーダンス状態になるため、信号ＳＡoutのレベルが維持される。また、このタイミングｔ１３において、ラッチ回路３９は、入力端子Ｅの電圧（制御信号ＳＥ）が低レベルに遷移したため、これ以降、タイミングｔ１３の直前における信号Ｄout（低レベル）を保持して出力し続ける。
次に、タイミングｔ１４において、読出制御信号生成部３５は、読出制御信号Ｓreadを高レベルから低レベルに遷移させる（図７（Ａ））。これにより、スイッチ３８がオン状態になり、センスアンプ４０の出力端子Ｏut（信号ＳＡout）がプリチャージ電圧Ｖpre（＝Ｖref＋Ｖos）に設定される（図７（Ｄ））。これに応じて、コンパレータ３３の出力信号Ｃoutが低レベルから高レベルに遷移する（図７（Ｅ））。
このように、読出部３０Ｂでは、読出期間Ｐreadに先立って信号ＳＡoutの電圧をプリチャージ電圧Ｖpreに設定するとともに、コンパレータ３３の出力信号Ｃoutに基づいて制御信号ＳＥを生成し、センスアンプ４０の動作を制御するようにしている。これにより、記憶素子２１の抵抗状態が低抵抗状態ＬＲＳである場合におけるバイアス電圧印加期間Ｐbiasの時間を短くすることができ、後述するように、リードディスターブが生じにくくすることができる。
また、読出部３０Ｂでは、信号ＳＡoutの電圧を、参照電圧Ｖrefとオフセット電圧Ｖosだけ異なるプリチャージ電圧Ｖpre（＝Ｖref＋Ｖos）に設定したので、読出期間Ｐreadを短くすることができ、データの読出動作のスループットを改善することができる。すなわち、例えば、信号ＳＡoutの電圧レベルと参照電圧Ｖrefの電圧レベルが近い場合には、コンパレータ３３の出力信号Ｃoutのレベルが低レベルと高レベルの間の中間レベルになるなど、コンパレータ３３の出力信号Ｃoutが所望のレベルにならないおそれがある。よって、記憶素子２１の抵抗状態が高抵抗状態ＨＲＳである場合において、例えばオフセット電圧Ｖosを設けない場合、信号ＳＡoutがある程度上昇したあとでなければ、信号Ｃoutが所望のレベル（高レベル）にならず、読出期間Ｐreadがより長くなってしまう。一方、読出部３０Ｂでは、オフセット電圧Ｖosを設けるようにしたので、記憶素子２１の抵抗状態が高抵抗状態ＨＲＳである場合において、信号Ｃoutが所望のレベル（高レベル）になるまでの時間を短くすることができる。これにより、読出期間Ｐreadを短くすることができ、スループットを改善することができる。
（リードディスターブについて）
記憶素子２１は、２つの識別可能な抵抗状態（低抵抗状態ＬＲＳおよび高抵抗状態ＨＲＳ）を有しているが、データの読出動作におけるバイアス電圧Ｖbiasの印加により、記憶素子２１における記憶状態が反転するおそれや、データの書き換えがしにくくなるおそれがある。以下に、このようないわゆるリードディスターブについて説明する。
まず、記憶素子２１が低抵抗状態ＬＲＳである場合について説明する。
図８は、データの読出動作において、記憶素子２１にバイアス電圧Ｖbiasを印加して検出電流Ｉdetを流した場合における、記憶素子２１の抵抗値の変化を表すものである。横軸は、バイアス電圧Ｖbiasを印加した時間の積算時間を示している。図８の各特性線は、異なる個体における特性をそれぞれ示している。
図８に示したように、データの読出動作を複数回行い、積算時間が増加すると、記憶素子２１の抵抗値Ｒが増大し、その抵抗状態が低抵抗状態ＬＲＳから高抵抗状態ＨＲＳに変化するおそれがある。すなわち、データの読出動作において流れる検出電流Ｉdetは、この例では、データの書込動作において記憶素子２１を高抵抗状態ＨＲＳにする際に流れるリセット電流Ｉresetと同じ方向に流れる。よって、データの読出動作において、記憶素子２１にバイアス電圧Ｖbiasを印加し、リセット電流Ｉresetと同じ方向の検出電流Ｉdetが流れると、読出動作のたびにその抵抗状態が低抵抗状態ＬＲＳから高抵抗状態ＨＲＳに向かって徐々に変化するおそれがある。また、この抵抗状態の変化はバイアス電圧Ｖbiasにも依存する。すなわち、バイアス電圧Ｖbiasが高いほど、より短い積算時間で、低抵抗状態ＬＲＳから高抵抗状態ＨＲＳへの変化が進むおそれがある。
一方、データの読出動作において、仮に、バイアス電圧Ｖbiasとは異なる極性のバイアス電圧Ｖbias2を加え、検出電流Ｉdetの流れる方向を反転させた場合には、その読出動作の後にデータの書き換えを行おうとしたときに、以下に示すように、書き換えがしにくくなるおそれがある。
図９は、データの読出動作において、記憶素子２１にバイアス電圧Ｖbias2を印加し、セット電流Ｉsetと同じ方向（図３Ａ）に検出電流Ｉdetを流した後の、リセット電圧しきい値の変化を表すものである。ここで、リセット電圧しきい値は、低抵抗状態ＬＲＳから高抵抗状態ＨＲＳにする（リセットする）ために必要なバイアス電圧である。
図９に示したように、データの読出動作を複数回行い、積算時間が増加すると、リセット電圧しきい値が増大していく。これは、データの読出動作において、長時間にわたり、セット電流Ｉsetと同じ方向に検出電流Ｉdetを流すことにより、記憶素子２１がより深いセット状態になり、その後の書込動作においてリセットしにくくなることを意味している。また、図９に示したように、バイアス電圧Ｖbias2の絶対値｜Ｖbias2｜が高いほど、より短い積算時間で、リセット電圧しきい値が増大していく。これは、データの読出動作において、｜Ｖbias2｜を高くするほど、記憶素子２１がより深いセット状態になり、その後の書込動作においてリセットしにくくなることを意味している。
次に、記憶素子２１が高抵抗状態ＨＲＳである場合について説明する。
図１０は、データの読出動作において、仮にバイアス電圧Ｖbiasと異なる極性のバイアス電圧Ｖbias2を印加し、セット電流Ｉsetと同じ方向（図３Ａ）に検出電流Ｉdetを流した場合における、記憶素子２１の抵抗値の変化を表すものである。図１０に示したように、データの読出動作を複数回行い、積算時間が増加すると、記憶素子２１の抵抗値が減少し、その抵抗状態が高抵抗状態ＨＲＳから低抵抗状態ＬＲＳに変化するおそれがある。すなわち、セット電流Ｉsetは、記憶素子２１を低抵抗状態ＬＲＳにする際に流れる電流であるため、読出動作において、記憶素子２１にバイアス電圧Ｖbias2を印加し、セット電流Ｉsetと同じ方向の検出電流Ｉdetが流れると、読出動作のたびにその抵抗状態が高抵抗状態ＨＲＳから低抵抗状態ＬＲＳに向かって徐々に変化するおそれがある。
図１１は、記憶素子２１にバイアス電圧Ｖbiasを印加し、リセット電流Ｉresetと同じ方向（図３Ｂ）に検出電流Ｉdetを流した後の、セット電圧しきい値の変化を表すものである。ここで、セット電圧しきい値は、高抵抗状態ＨＲＳから低抵抗状態ＬＲＳにする（セットする）ために必要なバイアス電圧である。図１１に示したように、データの読出動作を複数回行い、積算時間が増加すると、セット電圧しきい値が増大していく。これは、データの読出動作において、長時間にわたり、リセット電流Ｉresetと同じ方向に検出電流Ｉdetを流すことにより、記憶素子２１がより深いリセット状態になり、その後の書込動作においてセットしにくくなることを意味している。また、バイアス電圧Ｖbiasが高いほど、より短い積算時間で、セット電圧しきい値が増大していく。これは、データの読出動作において、Ｖbiasを高くするほど、記憶素子２１がより深いリセット状態になり、その後の書込動作においてセットしにくくなることを意味している。
このように、データの読出動作においてバイアス電圧Ｖbiasを長い期間印加すると、記憶素子２１における記憶状態が反転するおそれ（図８，１０）や、その後のデータの書き換えがしにくくなるおそれ（図９，１１）がある。このようなリードディスターブが生じると、記憶素子２１に記憶されたデータの信頼性が失われてしまう。
本実施の形態に係る半導体装置１では、読出部３０Ｂにおいて、コンパレータ３３の出力信号Ｃoutに基づいて制御信号ＳＥを生成し、センスアンプ４０の動作を制御することにより、記憶素子２１の抵抗状態が低抵抗状態ＬＲＳである場合におけるバイアス電圧印加期間Ｐbiasを短くしている。これにより、リードディスターブが生じにくくすることができる。すなわち、不揮発性メモリは、ＤＲＡＭやＳＲＡＭ等の揮発性メモリと異なり、電源を切ってもデータが維持されるので、一度データを書き込んだ後に次にデータを書き換えるまでの時間が長くなる。よって、この期間に、多くの読出動作が行われる可能性があるため、バイアス電圧印加期間Ｐbiasが積算されて、リードディスターブが生じるおそれがある。半導体装置１では、記憶素子２１の抵抗状態が低抵抗状態ＬＲＳである場合におけるバイアス電圧印加期間Ｐbiasを短くするようにしたので、積算時間を短くすることができ、リードディスターブを生じにくくすることができる。
（比較例）
次に、比較例と対比して、本実施の形態の作用を説明する。本比較例は、プリチャージ電圧Ｖpreの代わりに参照電圧Ｖrefでセンスアンプ４０の出力端子Ｏutの電圧をプリチャージするとともに、制御信号ＳＥの代わりに読出制御信号Ｓreadに基づいて、センスアンプ４０やラッチ回路３９の動作を制御するように構成したものである。その他の構成は、本実施の形態（図１など）と同様である。
図１２は、比較例に係る読出部３０ＢＲの一構成例を表すものである。読出部３０ＢＲは、電圧生成部３２Ｒと、センスアンプ４０と、コンパレータ３３と、読出制御信号生成部３５と、インバータ３７と、スイッチ３８と、ラッチ回路３９とを有している。すなわち、比較例に係る読出部３０ＢＲは、本実施の形態に係る読出部３０Ｂから、遅延回路３４および論理積回路３６を省くとともに、電圧生成部３２を電圧生成部３２Ｒに置き換えたものである。電圧生成部３２Ｒは、参照電圧Ｖrefのみを生成し、この電圧をコンパレータ３３の負入力端子と、スイッチ３８の他端に供給するものである。この比較例に係る読出部３０ＢＲは、読出制御信号Ｓreadに基づいて、センスアンプ４０やラッチ回路３９の動作を制御するとともに、参照電圧Ｖrefでセンスアンプ４０の出力端子Ｏutの電圧をプリチャージするように構成したものである。
次に、データの読出動作について、記憶素子２１の抵抗状態が高抵抗状態ＨＲＳである場合と、低抵抗状態ＬＲＳである場合とに分けて、詳細に説明する。
図１３は、記憶素子２１の抵抗状態が高抵抗状態ＨＲＳである場合における、記憶素子２１の抵抗データの読出動作のタイミング図を表すものであり、（Ａ）は読出制御信号Ｓreadの波形を示し、（Ｂ）は信号Ｖｉｎの波形を示し、（Ｃ）は信号ＳＡoutの波形を示し、（Ｄ）は信号Ｃoutの波形を示し、（Ｅ）は信号Ｄoutの波形を示す。図１３（Ｄ），（Ｅ）において、“ｘ”は不定値を示している。
まず、タイミングｔ２１より前の期間において、読出制御信号生成部３５は、低レベルの読出制御信号Ｓreadを出力する（図１３（Ａ））。これにより、センスアンプ４０は、２つの入力端子Ｉｎ１，Ｉｎ２の電圧を電圧Ｖｓｓに設定する（図１３（Ｂ））。また、スイッチ３８がオン状態になるとともに、センスアンプ４０の出力端子Ｏutのノードがハイインピーダンス状態になるため、センスアンプ４０の出力端子Ｏut（信号ＳＡout）の電圧は、負入力端子の電圧と同じ参照電圧Ｖrefに設定される（図１３（Ｃ））。よって、コンパレータ３３は、例えば、中間レベルなどの信号Ｃoutを出力する（図１３（Ｄ））。
次に、タイミングｔ２１において、読出制御信号生成部３５は、読出制御信号Ｓreadを低レベルから高レベルに遷移させる（図１３（Ａ））。これにより、スイッチ３８がオフ状態になり、センスアンプ４０の出力端子Ｏut（信号ＳＡout）への参照電圧Ｖrefの供給が停止する。それと同時に、センスアンプ４０は、２つの入力端子Ｉｎ１，Ｉｎ２の電圧をバイアス電圧Ｖbiasに設定し（図１３（Ｂ））、検出電流Ｉdetおよび参照電流Ｉrefが流れる。これにより、センスアンプ４０の出力信号ＳＡoutの電圧は、時間が経過するに従ってゆっくりと上昇していく（図１３（Ｃ））。
次に、タイミングｔ２２において、信号ＳＡoutの電圧が十分に上昇し、コンパレータ３３の出力信号Ｃoutが高レベルになる（図１３（Ｄ））。これにより、ラッチ回路３９の出力信号Ｄoutもまた、高レベルとなる（図１３（Ｅ））。
次に、タイミングｔ２３において、読出制御信号生成部３５は、読出制御信号Ｓreadを高レベルから低レベルに遷移させる（図１３（Ａ））。これにより、センスアンプ４０は、タイミングｔ２１以前と同様に、２つの入力端子Ｉｎ１，Ｉｎ２の電圧を電圧Ｖｓｓに設定し（図１３（Ｂ））、記憶素子２１へのバイアス電圧Ｖbiasの印加を停止する。そして、このタイミングｔ２３において、スイッチ３８がオン状態になり、センスアンプ４０の出力端子Ｏut（信号ＳＡout）の電圧が参照電圧Ｖrefに設定される（図１３（Ｃ））。また、このタイミングｔ２３において、ラッチ回路３９は、入力端子Ｅの電圧（読出制御信号Ｓread）が低レベルに遷移したため、これ以降、タイミングｔ２３の直前における信号Ｄout（高レベル）を保持して出力し続ける。
図１４は、記憶素子２１の抵抗状態が低抵抗状態ＬＲＳである場合における、記憶素子２１の抵抗データの読出動作のタイミング図を表すものであり、（Ａ）は読出制御信号Ｓreadの波形を示し、（Ｂ）は信号Ｖｉｎの波形を示し、（Ｃ）は信号ＳＡoutの波形を示し、（Ｄ）は信号Ｃoutの波形を示し、（Ｅ）は信号Ｄoutの波形を示す。
まず、タイミングｔ３１において、読出制御信号生成部３５は、読出制御信号Ｓreadを低レベルから高レベルに遷移させる（図１４（Ａ））。これにより、センスアンプ４０は、２つの入力端子Ｉｎ１，Ｉｎ２の電圧をバイアス電圧Ｖbiasに設定し（図１４（Ｂ））、検出電流Ｉdetおよび参照電流Ｉrefが流れる。これにより、センスアンプ４０の出力信号ＳＡoutの電圧は、時間が経過するに従って、この例ではやや早く下降していく（図１４（Ｄ））。
次に、タイミングｔ３２において、信号ＳＡoutの電圧が十分に下降し、コンパレータ３３の出力信号Ｃoutが低レベルになる（図１４（Ｄ））。これにより、ラッチ回路３９の出力信号Ｄoutもまた、低レベルとなる（図１４（Ｅ））。その後も、信号ＳＡoutは下降を続け、動作電圧範囲の下限に到達後、この電圧に維持される。
次に、タイミングｔ３３において、読出制御信号生成部３５は、読出制御信号Ｓreadを高レベルから低レベルに遷移させる（図１４（Ａ））。これにより、センスアンプ４０は、タイミングｔ３１以前と同様に、２つの入力端子Ｉｎ１，Ｉｎ２の電圧を電圧Ｖｓｓに設定し（図１４（Ｂ））、記憶素子２１へのバイアス電圧Ｖbiasの印加を停止する。そして、このタイミングｔ３３において、スイッチ３８がオン状態になり、センスアンプ４０の出力端子Ｏut（信号ＳＡout）が参照電圧Ｖrefに設定される（図１４（Ｃ））。また、このタイミングｔ３３において、ラッチ回路３９は、入力端子Ｅの電圧（読出制御信号Ｓread）が低レベルに遷移したため、これ以降、タイミングｔ３３の直前における信号Ｄout（低レベル）を保持して出力し続ける。
このように、比較例に係る読出部３０ＢＲでは、読出期間Ｐreadに先立って信号ＳＡoutの電圧を参照電圧Ｖrefに設定するとともに、読出制御信号Ｓreadに基づいてセンスアンプ４０の動作を制御するようにしたので、リードディスターブが生じやすくなるおそれがある。すなわち、図１３，１４に示したように、記憶素子２１の抵抗状態（高抵抗状態ＨＲＳまたは低抵抗状態ＬＲＳ）に係らず、読出期間Ｐreadにおいて常に、記憶素子２１にはバイアス電圧Ｖbiasが印加される。これにより、積算時間がはやく増加してしまい、リードディスターブが生じてしまうおそれがある。
一方、本実施の形態に係る読出部３０Ｂでは、読出期間Ｐreadに先立って信号ＳＡoutの電圧を参照電圧Ｖrefよりも高いプリチャージ電圧Ｖpreに設定するとともに、コンパレータ３３の出力信号Ｃoutに基づいて制御信号ＳＥを生成し、この制御信号ＳＥに基づいてセンスアンプ４０の動作を制御するようにしている。これにより、記憶素子２１の抵抗状態が低抵抗状態ＬＲＳであることを検出した後に、記憶素子２１に対するバイアス電圧Ｖbiasの印加を停止することができる。つまり、記憶素子２１の抵抗状態の検出に必要な期間だけ、記憶素子２１にバイアス電圧Ｖbiasを印加している。よって、データの読出動作に悪影響を与えることなく、バイアス電圧印加期間Ｐbiasを短縮し、リードディスターブが生じにくくすることができる。
また、本実施の形態に係る読出部３０Ｂでは、読出期間Ｐreadに先立って信号ＳＡoutの電圧を参照電圧Ｖrefよりも高いプリチャージ電圧Ｖpreに設定したので、データの読出動作をより安定して行うことができる。すなわち、例えば、読出期間Ｐreadに先立って信号ＳＡoutの電圧を参照電圧Ｖrefに設定した場合には、読出期間Ｐread開始直後において、コンパレータ３３は、比較例の場合と同様に、例えば、中間レベルなどの信号Ｃoutを出力する。よって、制御信号ＳＥもまた不安定なレベルになり、センスアンプ４０等の動作もまた不安定になるため、データの読出動作が不安定になるおそれがある。一方、読出部３０Ｂでは、信号ＳＡoutの電圧をプリチャージ電圧Ｖpreに設定したので、読出期間Ｐread開始直後において、コンパレータ３３の出力信号Ｃoutを安定なレベル（高レベル）にすることができ、データの読出動作をより安定して行うことができる。
また、本実施の形態に係る読出部３０Ｂでは、バイアス電圧印加期間Ｐbiasにおいて信号ＳＡoutの電圧が早く変化していくようなケース（この例では、記憶素子２１の抵抗状態が低抵抗状態ＬＲＳである場合（図７））において、バイアス電圧印加期間Ｐbiasを短くするようにしている。すなわち、仮に、信号ＳＡoutの電圧がゆっくりと変化していくようなケース（この例では、記憶素子２１の抵抗状態が高抵抗状態ＨＲＳである場合（図６））において、バイアス電圧印加期間Ｐbiasを短くした場合には、バイアス電圧印加期間Ｐbiasをさほど短縮することができないため、リードディスターブを生じにくくするという効果がやや弱まるおそれがある。一方、読出部３０Ｂでは、信号ＳＡoutの電圧が早く変化していくようなケースにおいてバイアス電圧印加期間Ｐbiasを短くしたので、バイアス電圧印加期間Ｐbiasをより多く短縮することができるため、積算時間をより短くすることができ、リードディスターブを生じにくくすることができる。
また、例えば、高抵抗状態ＨＲＳと低抵抗状態ＬＲＳとで、リードディスターブの生じやすさが異なる場合にも、本技術を適用することが望ましい。すなわち、例えば、記憶素子２１が、高抵抗状態ＨＲＳよりも低抵抗状態ＬＲＳでリードディスターブが生じやすい記憶素子である場合には、読出部３０Ｂを用いることにより、低抵抗状態ＬＲＳにおける積算時間をより短くすることができ、リードディスターブが生じるおそれを低減することができる。
［効果］
以上のように本実施の形態では、コンパレータの出力信号に基づいて制御信号を生成し、この制御信号に基づいてセンスアンプの動作を制御するようにしたので、記憶素子の抵抗状態が低抵抗状態であることを検出した後に、記憶素子に対するバイアス電圧の印加を停止することができるため、リードディスターブが生じにくくすることができる。
また、本実施の形態では、読出期間に先立って、コンパレータの正入力端子の電圧を、参照電圧とオフセット電圧だけ異なるプリチャージ電圧に設定したので、データの読出動作をより安定して行うことができるとともに、データの読出動作のスループットを改善することができる。
［変形例１−１］
上記実施の形態において、センスアンプ４０は、図５に示した構成に限定されるものではない。以下に、いくつかの例について詳細に説明する。
図１５は、変形例に係るセンスアンプ６０の一構成例を表すものである。センスアンプ６０は、電圧生成回路６１と、トランジスタ６２，６３を有している。トランジスタ６２，６３は、上記実施の形態に係るセンスアンプ４０（図５）におけるオペアンプ４２，５２およびトランジスタ４５，５５の代わりに設けたものである。
電圧生成回路６１は、電圧Ｖbias3を生成する回路である。この電圧Ｖbias3は、データの読出動作の際に記憶素子２１に対して印加するバイアス電圧Ｖbiasと、参照電流Ｉrefが流れたときのトランジスタ５３のゲート・ソース間電圧Ｖgs1との和の電圧（Ｖbias3＝Ｖbias＋Ｖgs1）である。トランジスタ６２，６３はＮ型のＭＯＳトランジスタである。トランジスタ６２のドレインはトランジスタ４３のゲートおよびトランジスタ５３のゲート等に接続され、ゲートはセンスアンプ６０のイネーブル端子ＥＮに接続され、ソースには電圧Ｖbias3が供給される。トランジスタ６３のドレインはトランジスタ４３のゲートおよびトランジスタ５３のゲート等に接続され、ゲートはインバータ５１の出力端子等に接続され、ソースには電圧Ｖｓｓが供給される。
この構成により、センスアンプ６０では、制御信号ＳＥが高レベル（アクティブ）である場合には、トランジスタ６２がオン状態になり、トランジスタ４３，５３のゲートに電圧Ｖbias3が供給される。これにより、トランジスタ４３，５３のソースには、電圧Ｖbias3よりも、トランジスタ４３，５３のしきい値電圧Ｖthだけ低い電圧（Ｖbias3−Ｖth＝Ｖbias）が生じる。すなわち、このようなソースフォロワの構成により、入力端子Ｉｎ１，Ｉｎ２の電圧を設定することができる。このような簡易な構成でも、上記実施の形態と同様の効果を得ることができる。
図１６は、他の変形例に係るセンスアンプ７０の一構成例を表すものである。センスアンプ７０は、トランジスタ７１，７２を有している。トランジスタ７１，７２はＰ型のＭＯＳトランジスタである。トランジスタ７１，７２は、上記実施の形態に係るセンスアンプ４０（図５）におけるトランジスタ４６〜４９，５６，５７の代わりに設けたものである。
トランジスタ７１のドレインはトランジスタ４３のドレインおよび容量素子Ｃｏの一端に接続されるとともに、センスアンプ７０の出力端子Ｏｕｔに接続され、ゲートはトランジスタ７２のドレインおよびゲート等に接続され、ソースには電圧Ｖｄｄが供給されている。トランジスタ７２のドレインはトランジスタ５３のドレインに接続されるとともにトランジスタ７１のゲート等に接続され、ソースには電圧Ｖｄｄが供給される。この例では、トランジスタ７１とトランジスタ７２の寸法（ゲート幅Ｗおよびゲート長Ｌ）は同じである。この構成により、トランジスタ７１，７２は、いわゆるカレントミラー回路を構成している。
この構成により、センスアンプ７０では、制御信号ＳＥが高レベル（アクティブ）である場合には、入力端子Ｉｎ１，Ｉｎ２の電圧がバイアス電圧Ｖbiasに設定される。これにより、トランジスタ４３から入力端子Ｉｎ１に向かって検出電流Ｉdetが流れるとともに、トランジスタ７２、トランジスタ５３、入力端子Ｉｎ２の順に参照電流Ｉrefが流れる。トランジスタ７１には、トランジスタ７１，７２からなるカレントミラー回路により、参照電流Ｉrefと同等の電流が流れる。よって、容量素子Ｃｏの一端には、参照電流Ｉrefと検出電流Ｉdetとの差分（Ｉref−Ｉdet）に対応する電流が流れ込み、容量素子Ｃｏの一端の電圧（信号ＳＡout）が変化する。このような簡易な構成でも、上記実施の形態と同様の効果を得ることができる。
また、図１５の構成と図１６の構成とを組み合わせてもよい。
［変形例１−２］
上記実施の形態では、記憶素子２１にバイアス電圧Ｖbiasを印加し、そのバイアス電圧Ｖbiasにより記憶素子２１に生じた電流に基づいてデータの読出動作を行うようにしたが、これに限定されるものではなく、これに代えて、例えば、記憶素子２１に所定の電流を流し、その電流により記憶素子２１に生じた電圧に基づいてデータの読出動作を行うようにしてもよい。以下に、本変形例に係るセンスアンプ８０について、詳細に説明する。
図１７は、センスアンプ８０の一構成例を表すものである。センスアンプ８０は、参照電流源８１と、トランジスタ８２〜８８，９３〜９５，９７，９８とを有している。トランジスタ８４，８５，８８，９４，９５，９８はＮ型のＭＯＳトランジスタであり、トランジスタ８２，８３，８６，８７、９３，９７はＰ型のＭＯＳトランジスタである。
参照電流源８１は、参照電流Ｉrefを生成するものであり、一端はトランジスタ８２のドレイン等が接続され、他端には電圧Ｖｓｓが供給されている。トランジスタ８２のドレインは、参照電流源８１の一端に接続されるとともにトランジスタ８２のゲート等に接続され、ソースには電圧Ｖｄｄ２が供給されている。
トランジスタ８３のドレインはトランジスタ８４のドレインに接続され、ゲートはトランジスタ８２のゲート等に接続され、ソースには電圧Ｖｄｄ２が供給されている。この例では、トランジスタ８２とトランジスタ８３の寸法（ゲート幅Ｗおよびゲート長Ｌ）は同じである。この構成により、トランジスタ８２，８３は、いわゆるカレントミラー回路を構成している。トランジスタ８４のドレインはトランジスタ８３のドレインに接続され、ゲートはセンスアンプ８０のイネーブル端子ＥＮに接続され、ソースは入力端子Ｉｎ１に接続されるとともにトランジスタ８７のゲート等に接続されている。トランジスタ８５のドレインは入力端子Ｉｎ１等に接続され、ゲートはインバータ５１の出力端子に接続され、ソースには電圧Ｖｓｓが供給されている。
トランジスタ９３〜９５の接続については、上述したトランジスタ８３〜８５の接続と同様である。
トランジスタ８６のドレインは、トランジスタ８７のソースに接続されるとともにトランジスタ９７のソースに接続され、ゲートはインバータ５１の出力端子に接続され、ソースには電圧Ｖｄｄが供給されている。トランジスタ８７のドレインは、トランジスタ８８のドレインおよびゲート等に接続され、ゲートは入力端子Ｉｎ１などに接続され、ソースはトランジスタ８６のドレイン等に接続されている。トランジスタ８８のドレインは、トランジスタ８８のゲートに接続されるとともに、トランジスタ８７のドレインに接続され、ソースには電圧Ｖｓｓが供給されている。トランジスタ９７のドレインは、トランジスタ９８のドレインに接続されるとともに容量素子Ｃｏの一端に接続され、ゲートは入力端子Ｉｎ２に接続され、ソースはトランジスタ８６のドレイン等に接続されている。トランジスタ９８のドレインは、トランジスタ９７のドレインに接続されるとともに出力端子Ｏｕｔに接続され、ゲートはトランジスタ８８のゲート等に接続され、ソースには電圧Ｖｓｓが供給されている。トランジスタ８６〜８８，９７，９８は、アンプ回路を構成している。
この構成により、センスアンプ８０では、制御信号ＳＥが高レベル（アクティブ）である場合には、参照電流源８１が生成した参照電流Ｉrefと同等の電流が、トランジスタ８３、トランジスタ８４、入力端子Ｉｎ１、カラムスイッチ１３、記憶素子２１の順に流れるとともに、トランジスタ９３、トランジスタ９４、入力端子Ｉｎ２、参照メモリセル２９の順に流れる。これにより、入力端子Ｉｎ１には、記憶素子２１の抵抗値Ｒに応じた電圧が生じ、入力端子Ｉｎ２には、参照メモリセル２９の記憶素子の抵抗値に応じた電圧が生じる。そして、トランジスタ８６〜８８，９７，９８からなるアンプ回路が、入力端子Ｉｎ１に生じた電圧と、入力端子Ｉｎ２に生じた電圧との差分に基づいて、信号ＳＡoutを生成する。このように構成しても、上記実施の形態と同様の効果を得ることができる。
［変形例１−３］
上記実施の形態では、記憶素子２１の抵抗状態が低抵抗状態ＬＲＳである場合におけるバイアス電圧印加期間Ｐbiasを短縮したが、これに限定されるものではなく、これに代えて、高抵抗状態ＨＲＳである場合におけるバイアス電圧印加期間Ｐbiasを短縮してもよい。以下に、本変形例について、詳細に説明する。
図１８は、本変形例に係る読出部９０Ｂの一構成例を表すものである。読出部９０Ｂは、電圧生成部９２と、インバータ９３とを有している。電圧生成部９２は、参照電圧Ｖrefおよびプリチャージ電圧Ｖpre2を生成するものである。プリチャージ電圧Ｖpre2は、参照電圧Ｖrefからオフセット電圧Ｖosを引いた電圧（Ｖref−Ｖos）である。インバータ９３は、遅延回路３４の出力信号Ｃout2を論理反転し、その反転した信号を論理積回路３６に供給する回路である。
図１９，２０は、記憶素子２１の抵抗データの読出動作のタイミング図を表すものであり、図１９は、記憶素子２１の抵抗状態が高抵抗状態ＨＲＳである場合を示し、図２０は、記憶素子２１の抵抗状態が低抵抗状態ＬＲＳである場合を示す。本変形例に係る読出部９０Ｂは、記憶素子２１の抵抗状態が高抵抗状態ＨＲＳである場合には、図１９に示したように、タイミングｔ４１において、記憶素子２１へのバイアス電圧Ｖbiasの印加を開始し、読出期間Ｐread内のタイミングｔ４３において、このバイアス電圧Ｖbiasの印加を停止している。
このように構成しても、リードディスターブが生じにくくすることができる。すなわち、記憶素子２１の抵抗値Ｒは一般にばらつくため、読出部９０Ｂは、その抵抗値Ｒがどのようにばらついても、確実にデータの読出動作を行うことが望まれる。この例では、高抵抗状態ＨＲＳにおいて、抵抗値Ｒが小さいほど、読出期間Ｐreadにおいて信号ＳＡoutはよりゆっくり変化するため、読出期間Ｐreadは、抵抗値Ｒが最も小さい条件において、データの読出動作を正常に行うことができるように、十分に長い時間に設定する必要がある。つまり、読出期間Ｐreadの長さは、高抵抗状態ＨＲＳにおいて、抵抗値Ｒが最も小さい値にばらついた条件でもデータの読出動作を正常に行うことができるように設定される。一方、高抵抗状態ＨＲＳにおいて、例えば抵抗値Ｒが最も大きい値にばらついた個体に対しては、このように設定された読出期間Ｐreadは長すぎるものである。よって、本変形例のように、記憶素子２１の抵抗状態が高抵抗状態ＨＲＳである場合に、抵抗値Ｒに応じてバイアス電圧印加期間Ｐbiasを短縮することにより、リードディスターブが生じにくくすることができる。
また、例えば、記憶素子２１が、低抵抗状態ＬＲＳよりも高抵抗状態ＨＲＳでリードディスターブが生じやすい記憶素子である場合には、この読出部９０Ｂを用いることにより、高抵抗状態ＨＲＳでの積算時間を短くすることができ、リードディスターブが生じるおそれを低減することができる。
［変形例１−４］
上記実施の形態では、読出部３０Ｂにラッチ回路３９を設けたが、これに限定されるものではなく、これに代えて、例えば、図２１に示したように、フリップフロップ回路を設けてもよい。本変形例に係る読出部１００Ｂは、フリップフロップ回路１０９を有している。フリップフロップ回路１０９は、エッジトリガタイプの回路であり、負論理の入力端子ＣＫを有している。入力端子ＣＫは、論理積回路３６の出力端子等に接続されており、制御信号ＳＥが供給される。このフリップフロップ回路１０９は、制御信号ＳＥの立ち下がりにおいて、信号Ｃoutをサンプリングし、信号Ｄoutとして出力するものである。このように構成しても、上記実施の形態と同様の効果を得ることができる。
［変形例１−５］
上記実施の形態では、参照メモリセル２９をメモリセルアレイ１０内に設けたが、これに限定されるものではなく、これに代えて、例えば、メモリセルアレイ１０とは別に設けてもよい。具体的には、参照メモリセル２９を、読出部３０内に設けてもよいし、読出部３０の近くにメモリセルアレイ１０とは別に設けてもよい。これらの場合には、参照メモリセル２９を、メモリセル２０と同様の構成にしてもよいし、別の構成（例えば、ポリシリコン抵抗、ＭＯＳトランジスタ、拡散抵抗など）にしてもよい。また、参照メモリセル２９を、参照電流Ｉrefを流す電流源として構成してもよい。
以上、実施の形態および変形例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
例えば、記憶素子２１は、図２等に示した構成に限定されるものではなく、他の構成であってもよい。具体的には、記憶素子は、例えば、相変化型の記憶素子であってもよいし、遷移金属酸化物等の抵抗変化素子等であってもよい。また、磁界やスピン注入により情報を記憶するＭＲＡＭ（Magneto-resistive Random Access Memory：磁気抵抗メモリ）等で用いられるＭＴＪ（Magnetic Tunnel Junction：磁気トンネル接合）であってもよい。
なお、本技術は以下のような構成とすることができる。
（１）複数の識別可能な抵抗状態をとりうる記憶素子と、
前記記憶素子に対してバイアス印加期間においてバイアス信号を印加するバイアス印加部と、
前記バイアス信号が印加された前記記憶素子に生じた検出信号に基づいて、前記記憶素子の抵抗状態を判定する判定部と
を備え、
前記バイアス印加部は、前記判定部が判定した抵抗状態が、前記複数の抵抗状態のうちの一の抵抗状態である場合において、前記バイアス印加期間の長さを前記記憶素子の抵抗値に応じて設定する
半導体装置。
（２）前記判定部は、
前記検出信号に基づいて、前記バイアス印加期間において、前記抵抗状態に応じた電圧方向に、前記記憶素子の抵抗値に応じた速度で電圧が変化する第１の信号を生成するセンスアンプと、
前記第１の信号の電圧と参照電圧とを比較することにより前記記憶素子の抵抗状態を示す第２の信号を生成するコンパレータと
を有する
前記（１）に記載の半導体装置。
（３）読出制御信号を生成する信号生成部をさらに備え、
前記バイアス印加部は、
前記読出制御信号がアクティブになったタイミングから、前記第２の信号が変化したタイミングに同期したタイミングまでの期間をパルス期間とするパルス信号を生成するパルス信号生成回路と、
前記パルス信号に基づいて前記記憶素子に選択的に前記バイアス信号を印加する印加回路と
を有する
前記（２）に記載の半導体装置。
（４）前記判定部は、前記パルス期間に先立つ準備期間において、前記第１の信号の電圧を、前記参照電圧と異なるプリチャージ電圧に設定するプリチャージ回路をさらに有する
前記（３）に記載の半導体装置。
（５）前記記憶素子は、２つの識別可能な抵抗状態をとりうるものであり、
前記プリチャージ電圧は、前記参照電圧から、前記記憶素子が高抵抗状態であるときに前記第１の信号が変化する電圧方向にずれた電圧である。
前記（４）に記載の半導体装置。
（６）前記記憶素子は、高抵抗状態よりも低抵抗状態において、リードディスターブが生じやすい
前記（５）に記載の半導体装置。
（７）前記記憶素子は、２つの識別可能な抵抗状態をとりうるものであり、
前記プリチャージ電圧は、前記参照電圧から、前記記憶素子が低抵抗状態であるときに前記第１の信号が変化する電圧方向にずれた電圧である。
前記（４）に記載の半導体装置。
（８）前記プリチャージ回路は、前記読出制御信号に基づいて前記第１の信号の電圧を設定する
前記（４）から（７）のいずれかに記載の半導体装置。
（９）前記バイアス印加部は、前記第２の信号を遅延させる遅延回路をさらに有し、
前記パルス期間は、遅延した前記第２の信号が変化したタイミングまでの期間である
前記（３）から（８）のいずれかに記載の半導体装置。
（１０）前記判定部は、前記パルス期間において前記第２の信号をそのまま出力信号として出力し、前記パルス期間以外の期間では前記出力信号を保持するラッチ回路をさらに備えた
前記（３）から（９）のいずれかに記載の半導体装置。
（１１）前記判定部は、前記パルス期間の終了タイミングにおいて前記第２の信号をサンプリングし、そのサンプリング結果を保持して出力するフリップフロップ回路をさらに備えた
前記（３）から（９）のいずれかに記載の半導体装置。
（１２）前記バイアス信号は電圧信号であり、
前記検出信号は電流信号である
前記（１）から（１１）のいずれかに記載の半導体装置。
（１３）前記バイアス信号は電流信号であり、
前記検出信号は電圧信号である
前記（１）から（１１）のいずれかに記載の半導体装置。
（１４）前記記憶素子は、２つの端子を有し、前記２つの端子間に印加される電位差の極性に応じて可逆的に抵抗状態が変化することを利用して情報を記憶する
請求項１に記載の半導体装置。
（１５）前記記憶素子は、イオン源層と抵抗変化層とが積層された記憶層を有し、
前記イオン源層は、テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうちの少なくとも１種のカルコゲン元素と、陽イオン化可能な金属元素とを含む
請求項１に記載の半導体装置。
（１６）複数の識別可能な抵抗状態をとりうる記憶素子に対して、バイアス印加期間においてバイアス信号を印加し、
前記バイアス信号が印加された前記記憶素子に生じた検出信号に基づいて、前記記憶素子の抵抗状態を判定し、
その判定した抵抗状態が、前記複数の抵抗状態のうちの一の抵抗状態である場合において、前記バイアス印加期間の長さを前記記憶素子の抵抗値に応じて設定する
情報読出方法。
１…半導体装置、１０…メモリセルアレイ、１１…ワード線駆動部、１２…ソース線駆動部、１３…カラムスイッチ、１５…制御部、２０…メモリセル、２１…記憶素子、２２…選択トランジスタ、２９…参照メモリセル、３０…ビット線駆動部・読出部、３０Ａ…ビット線駆動部、３０Ｂ，９０Ｂ，１００Ｂ…読出部、３２，９２…電圧生成部、３３…コンパレータ、３４…遅延回路、３５…読出制御信号生成部、３６…論理積回路、３７，９３…インバータ、３８…スイッチ、３９…ラッチ回路、４０，６０，７０，８０…センスアンプ、４１…バイアス電圧生成回路、４２，５２…オペアンプ、４３〜４９，５３〜５７，６２，６３，７１，７２，８２〜８８，９３〜９５，９７，９８…トランジスタ、５１…インバータ、６１…電圧生成回路、８１…参照電流源、１０９…フリップフロップ回路、２１１…下部電極、２１２…記憶層、２１２Ａ…抵抗変化層、２１２Ｂ…イオン源層、２１３…上部電極、ＢＬ…ビット線、Ｃout，Ｃout2，Ｄout，ＳＡout，Ｖin…信号、Ｃｏ…容量素子、ＨＲＳ…高抵抗状態、ＬＲＳ…低抵抗状態、Ｐbias…バイアス電圧印加期間、Ｐread…読出期間、ＳＥ…制御信号、ＳＬ…ソース線、Ｓread…読出制御信号、Ｖbias，Ｖbias2，Ｖbias3…バイアス電圧、Ｖdd，Ｖdd2，Ｖss…電圧、Ｖgs1…ゲート・ソース間電圧、Ｖos…オフセット電圧、Ｖpre，Ｖpre2…プリチャージ電圧、Ｖref…参照電圧、ＷＬ…ワード線、Ｉdet…検出電流、Ｉref…参照電流、Ｉreset…リセット電流、Ｉset…セット電流。

Claims (15)

  1. 複数の識別可能な抵抗状態をとりうる記憶素子と、
    前記記憶素子に対してバイアス印加期間においてバイアス信号を印加するバイアス印加部と、
    前記バイアス信号が印加された前記記憶素子に生じた検出信号に基づいて、前記記憶素子の抵抗状態を判定する判定部と
    を備え、
    前記判定部は、
    前記検出信号に基づいて、前記バイアス印加期間において、前記抵抗状態に応じた電圧方向に、前記記憶素子の抵抗値に応じた速度で電圧が変化する第１の信号を生成するセンスアンプと、
    前記第１の信号の電圧と参照電圧とを比較することにより前記記憶素子の抵抗状態を示す第２の信号を生成するコンパレータと
    を有し、
    前記バイアス印加部は、前記第２の信号に基づいて、前記判定部が判定した抵抗状態が、前記複数の抵抗状態のうちの一の抵抗状態である場合において、前記バイアス印加期間の長さを前記記憶素子の抵抗値に応じて設定する
    半導体装置。
  2. 読出制御信号を生成する信号生成部をさらに備え、
    前記バイアス印加部は、
    前記読出制御信号がアクティブになったタイミングから、前記第２の信号が変化したタイミングに同期したタイミングまでの期間をパルス期間とするパルス信号を生成するパルス信号生成回路と、
    前記パルス信号に基づいて前記記憶素子に選択的に前記バイアス信号を印加する印加回路と
    を有する
    請求項１に記載の半導体装置。
  3. 前記判定部は、前記パルス期間に先立つ準備期間において、前記第１の信号の電圧を、前記参照電圧と異なるプリチャージ電圧に設定するプリチャージ回路をさらに有する
    請求項２に記載の半導体装置。
  4. 前記記憶素子は、２つの識別可能な抵抗状態をとりうるものであり、
    前記プリチャージ電圧は、前記参照電圧から、前記記憶素子が高抵抗状態であるときに前記第１の信号が変化する電圧方向にずれた電圧である。
    請求項３に記載の半導体装置。
  5. 前記記憶素子は、高抵抗状態よりも低抵抗状態において、リードディスターブが生じやすい
    請求項４に記載の半導体装置。
  6. 前記記憶素子は、２つの識別可能な抵抗状態をとりうるものであり、
    前記プリチャージ電圧は、前記参照電圧から、前記記憶素子が低抵抗状態であるときに前記第１の信号が変化する電圧方向にずれた電圧である。
    請求項３に記載の半導体装置。
  7. 前記プリチャージ回路は、前記読出制御信号に基づいて前記第１の信号の電圧を設定する
    請求項３から請求項６のいずれか一項に記載の半導体装置。
  8. 前記バイアス印加部は、前記第２の信号を遅延させる遅延回路をさらに有し、
    前記パルス期間は、遅延した前記第２の信号が変化したタイミングまでの期間である
    請求項２から請求項７のいずれか一項に記載の半導体装置。
  9. 前記判定部は、前記パルス期間において前記第２の信号をそのまま出力信号として出力し、前記パルス期間以外の期間では前記出力信号を保持するラッチ回路をさらに備えた
    請求項２から請求項８のいずれか一項に記載の半導体装置。
  10. 前記判定部は、前記パルス期間の終了タイミングにおいて前記第２の信号をサンプリングし、そのサンプリング結果を保持して出力するフリップフロップ回路をさらに備えた
    請求項２から請求項８のいずれか一項に記載の半導体装置。
  11. 前記バイアス信号は電圧信号であり、
    前記検出信号は電流信号である
    請求項１から請求項１０のいずれか一項に記載の半導体装置。
  12. 前記バイアス信号は電流信号であり、
    前記検出信号は電圧信号である
    請求項１から請求項１０のいずれか一項に記載の半導体装置。
  13. 前記記憶素子は、２つの端子を有し、前記２つの端子間に印加される電位差の極性に応じて可逆的に抵抗状態が変化することを利用して情報を記憶する
    請求項１から請求項１２のいずれか一項に記載の半導体装置。
  14. 前記記憶素子は、イオン源層と抵抗変化層とが積層された記憶層を有し、
    前記イオン源層は、テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうちの少なくとも１種のカルコゲン元素と、陽イオン化可能な金属元素とを含む
    請求項１から請求項１３のいずれか一項に記載の半導体装置。
  15. 複数の識別可能な抵抗状態をとりうる記憶素子に対して、バイアス印加期間においてバイアス信号を印加し、
    前記バイアス信号が印加された前記記憶素子に生じた検出信号に基づいて、前記バイアス印加期間において、前記抵抗状態に応じた電圧方向に、前記記憶素子の抵抗値に応じた速度で電圧が変化する第１の信号を生成し、前記第１の信号の電圧と参照電圧とを比較することにより前記記憶素子の抵抗状態を判定して第２の信号を生成し、
    前記第２の信号に基づいて、その判定した抵抗状態が、前記複数の抵抗状態のうちの一の抵抗状態である場合において、前記バイアス印加期間の長さを前記記憶素子の抵抗値に応じて設定する
    情報読出方法。
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