JP5521850B2 - 抵抗変化型メモリデバイスおよびその駆動方法 - Google Patents

Description

本発明は、印加電圧に応じて抵抗値が変化する記憶素子とアクセストランジスタとを直列接続させてメモリセルが形成されている抵抗変化型メモリデバイス、および、その駆動方法に関する。

電極間に記憶層として機能する絶縁層を設けて、電極間に電圧を印加することでその抵抗値が変化する抵抗変化型メモリデバイスが知られている（例えば、非特許文献１，２参照）。非特許文献１には、特に、上記絶縁層として遷移金属酸化物を用いるメモリが開示されている。
非特許文献２には、２つの電極間に導電性イオンの供給層と記憶層としての絶縁膜とを積層したメモリが開示されている。メモリセルは、記憶素子とアクセストランジスタとをアクティブマトリクス駆動可能な第１および第２共通線間に直列接続させて構成されている。
このようなメモリセルは、１つのトランジスタ（Ｔ）と１つの（可変）抵抗（Ｒ）を持つことから１Ｔ１Ｒ型の電流駆動方式メモリの一種であり、ＲｅＲＡＭと呼ばれる。

ＲｅＲＡＭでは、抵抗値の大小をデータの書き込みと消去に対応させ、ナノ秒オーダの短い持続時間のパルスで書き込みや消去の動作が可能である。そのため、ＲｅＲＡＭは、ランダムアクセスメモリ（ＲＡＭ）並みに高速動作が可能な不揮発性メモリ（ＮＶＭ）として注目を浴びている。

しかし、現行のＦＧ（Ｆｌｏａｔｉｎｇ Ｇａｔｅ）＿ＮＡＮＤ型のＮＶＭ（フラッシュメモリ）を置き換えるために乗り越えるべき障壁が幾つか存在し、そのひとつがメモリセルの書き込み・消去特性が書き換え回数依存性をもつことである。そのため書き換え回数に応じて、メモリセルに印加する最適な動作条件が変化する。
つまり、書き換えの頻度等の使用条件が異なれば、メモリセルにとって必要十分な書き換え電流・電圧ストレスも異なる。過剰な書き換え電流・電圧ストレスは、リークを増大させ、また、書き換え可能な回数を変動させる（低下させる）ため望ましくない。
言い換えると、ＲｅＲＡＭは、その時々に必要十分な書き換え電流・電圧ストレスを与えることを条件に、書き換え回数上限の保証と、データ保持特性の維持との両立が可能となる。

ＲｅＲＡＭにおいて、最適な電流または電圧を印加する手法として、アクセストランジスタのゲート電圧を制御する技術が知られる（非特許文献１参照）。
非特許文献１で提案されている手法では、アクセストランジスタのゲート電圧を調整して、記憶素子を高抵抗化あるいは低抵抗化するときに流す電流量を制御する。

ＴＭＲ（Ｔｕｎｎｅｌ Ｍａｇｎｅｔｏ Ｒｅｓｉｓｔａｎｃｅ）効果を利用したＭＲＡＭやスピン注入方式の磁性変化型のメモリが知られる。磁性変化型メモリでは、ＲｅＲＡＭとは異なる物理現象を利用する。また、記憶素子とアクセストランジスタでメモリセルが構成される１Ｔ１Ｒ型の電流駆動方式メモリである点では、磁性変化型メモリはＲｅＲＡＭと類似する。

ＭＲＡＭやスピン注入方式のメモリにおいて、書き込みと消去の電流の印加制御を書き込み線デコーダで行う技術が知られる（例えば、特許文献１参照）。

図１に、上記特許文献１の図４に記載の書き込み線デコーダの基本構成図を示す。
図解されている書き込み線デコーダ２００は、６つのＮＭＯＳトランジスタＮ１〜Ｎ６と、３つのインバータＩＮＶ１〜ＩＮＶ３とを有する。
ＮＭＯＳトランジスタＮ１とＮ２が直列接続されて、ＮＭＯＳトランジスタＮ２のソースが接地されている。同様に、ＮＭＯＳトランジスタＮ３とＮ４が直列接続されて、ＮＭＯＳトランジスタＮ４のソースが接地されている。

ＮＭＯＳトランジスタＮ１とＮ３の各ドレインに、外部の書き込み電流発生回路４００から書き込み電流ＩＷが供給可能となっている。
ＮＭＯＳトランジスタＮ１とＮ２の接続中点は、カラムスイッチとしてのＮＭＯＳトランジスタＮ５を介して書き込み線２１０に接続される。同様に、ＮＭＯＳトランジスタＮ３とＮ４の接続中点は、カラムスイッチとしてのＮＭＯＳトランジスタＮ６を介して書き込み線２２０に接続される。

書き込み線２１０，２２０の間に、不図示の選択トランジスタを介して磁気抵抗素子ＭＲＥが接続されている。磁気抵抗素子ＭＲＥは、流れる電流の向きに応じて磁区がフリーの層で磁化が反転することで流せる電流量、すなわち抵抗値が制御される。

書き込み電流ＩＷの向きは、デコーダの外部から入力される電流方向信号ＤＩＲとインバータＩＮＶ１〜３で生成した論理により、ＮＭＯＳトランジスタＮ１〜Ｎ４のゲートを制御することで変更される。
この制御により、書き込み電流ＩＷ１を流すときはＮＭＯＳトランジスタＮ１とＮ４がオン、ＮＭＯＳトランジスタＮ２とＮ３がオフする。逆に、書き込み電流ＩＷ２を流すときはＮＭＯＳトランジスタＮ２とＮ３がオン、ＮＭＯＳトランジスタＮ１とＮ４がオフする。

このように、特許文献１では、書き込み線デコーダ内に、書き込み線（第１および第２共通線）ごとに電流スイッチ（パストランジスタ）が設けられる。書き込み線デコーダは、パストランジスタのオンオフを制御し、これによって、入力される書き込み電流の供給と遮断の制御を書き込み線ごとに行う。この構成では、アクセストランジスタのゲートが共通接続されたメモリセルの行配列内で、書き込みと消去を任意に行うことができる。

国際公開第２００７／０１５３５８号

Ｋ．Ｔｓｕｎｏｄａ， ｅｔ ａｌ．， 「Ｌｏｗ Ｐｏｗｅｒ ａｎｄ Ｈｉｇｈ Ｓｐｅｅｄ Ｓｗｉｔｃｈｉｎｇ ｏｆ Ｔｉ−ｄｏｐｅｄ ＮｉＯ ＲｅＲＡＭ ｕｎｄｅｒ ｔｈｅ Ｕｎｉｐｏｌａｒ Ｖｏｌｔａｇｅ Ｓｏｕｒｃｅ ｏｆ ｌｅｓｓ ｔｈａｎ ３Ｖ」， ２００７ ＩＥＥＥ， ｐｐ．２６７−２７０ Ｋ． Ａｒａｔａｎｉ， ｅｔ ａｌ．， 「Ａ Ｎｏｖｅｌ Ｒｅｓｉｓｔａｎｃｅ Ｍｅｍｏｒｙ ｗｉｔｈ Ｈｉｇｈ Ｓｃａｌａｂｉｌｉｔｙ ａｎｄ Ｎａｎｏｓｅｃｏｎｄ Ｓｗｉｔｈｉｎｇ」， Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ＩＥＤＭ ２００７， ｐｐ．７８３−７８６

上記非特許文献１では、アクセストランジスタを微細化していった場合に、ばらつきの大きい微細なアクセストランジスタの特性の影響が書き込み、消去の特性に及ぶ。その結果、非特許文献１に記載の電流制御方法では、書き込み、消去特性のばらつきが大きくなってしまう。

なお、本発明者は、上記非特許文献１の電流制御方法の欠点を克服する方式のひとつとして、特願２００９−０１２３８５号の発明を提案している。
この発明では、ビット線にパストランジスタを配置し、そのパストランジスタのゲート電圧で書き込み電圧、消去電圧および電流を制御する方式を開示する。
この方式は、アクセストランジスタのゲート電圧を高くすることで低インピーダンス動作させ、代わりに定数（サイズ）の大きいパストランジスタのゲート電圧を制御する。このため、書き込み、消去の特性のばらつきを小さくできる利点がある。

この先願で開示した方式では、書き込み動作と消去動作でパストランジスタを共有している。そのため、同一のワード線を共有するメモリセル行において複数のメモリセルに対し、複数のビット線を用いて同時に書き込みと消去のための電流駆動ができないという改善点が残されている。その結果として、この方式は時分割動作が必要になり、このことが高速化を阻害している。

ビット線とソース線といった複数の共通線を用いて任意に、流すセル電流の向きを制御することができれば、上記改善点は解消可能である。

ところが、ＲｅＲＡＭ等では、セル電流の向きを制御するために、例えば特許文献１に記載された電流スイッチを介して電流供給を行う方式を一律に適用できない。
特許文献１では、図１に示すＮＭＯＳトランジスタＮ１またはＮ３は、ドレインから入力される書き込み電流ＩＷをソースから出力するため、トランジスタのドレイン電流の飽和特性を利用することになる。このため、ＮＭＯＳトランジスタＮ１またはＮ３は電圧リミッタとして機能する。

スピン注入メモリの抵抗値変化は、ＲｅＲＡＭに比べて大幅に小さいので、ドレイン電流特性においてドレイン電流カーブと負荷直線との交点で決まる動作点がドレイン飽和領域内を遷移する。
これに対し、ＲｅＲＡＭ等の他の抵抗変化型メモリでは、スピン注入メモリと比べ抵抗値変化が数桁に大きい。故に、ＲｅＲＡＭ等の抵抗変化型メモリは、記憶素子の抵抗値が低抵抗から高抵抗に変化すると、ドレイン電流カーブの非飽和領域に動作点が遷移する。このため、高抵抗状態の記憶素子は、動作パルスの初期段階で動作点が遷移すると動作パルスが終了するまでの期間、大きな電圧ストレスに晒される。先に述べたように、特にＲｅＲＡＭは大きな電圧または電流ストレスで特性が変化しやすいため、この特許文献１に記載された書き込み電流反転制御をそのまま採用できない。

本発明は、行方向の共通線（いわゆるワード線）と、列方向の共通線対（第１および第２共通線）とで３線式メモリセル構成に好適に適用される。
そして、本発明は、３線式メモリセルにおいて、セット動作とリセット動作の並行駆動に好適な駆動回路を有する抵抗変化型メモリと、その駆動方法を提供するものである。

本発明に関わる抵抗変化型メモリデバイスは、メモリセルと、第１導電型の第１パストランジスタと、第２導電型の第２パストランジスタと、駆動回路とを有する。
前記メモリセルは、印加電圧の極性に応じて低抵抗化または高抵抗化する記憶素子を含む。この記憶素子とアクセストランジスタとが、第１共通線と第２共通線との間に直列接続されている。
前記第１パストランジスタは、第１電圧を供給する第１供給線と前記第１共通線の間に接続されている。
前記第２パストランジスタは、第２電圧を供給する第２供給線と前記第１共通線との間に接続されている。
前記駆動回路は、前記第１および第２パストランジスタがＮ型の場合に、前記第１電圧より高い電圧または前記第２電圧を前記第２共通線に印加するＰ型の第１制御トランジスタと、前記第２電圧より低い電圧または前記第１電圧を前記第２共通線に印加するＮ型の第２制御トランジスタと、を含み、前記記憶素子に対し低抵抗化を行うときは、前記第１パストランジスタと前記第１制御トランジスタとをオンさせ、前記第２パストランジスタをオフさせて、第１共通線側の出力端がフォロア動作し、前記記憶素子に対して高抵抗化を行うときは、前記第１パストランジスタと前記第１制御トランジスタとをオフさせ、前記第２パストランジスタと前記第２制御トランジスタとをオンさせて、第１共通線側の出力端が非フォロア動作するように、入力データの論理に応じて、前記第１および第２パストランジスタ、前記第１および第２制御トランジスタの各ゲート電圧を制御する。
あるいは前記駆動回路は、前記第１および第２パストランジスタがＰ型の場合に、前記第１電圧より低い電圧または前記第２電圧を前記第２共通線に印加するＮ型の第１制御トランジスタと、前記第２電圧より高い電圧または前記第１電圧を前記第２共通線に印加するＰ型の第２制御トランジスタと、前記記憶素子に対し低抵抗化を行うときは、前記第１パストランジスタと前記第１制御トランジスタとをオンさせ、前記第２パストランジスタと前記第２制御トランジスタとをオフさせて、第１共通線側の出力端が非フォロア動作し、前記記憶素子に対して高抵抗化を行うときは、前記第１パストランジスタと前記第１制御トランジスタとをオフさせ、前記第２パストランジスタと前記第２制御トランジスタとをオンさせて、第１共通線側の出力端がフォロア動作するように、前記第１および第２パストランジスタ、前記第１および第２制御トランジスタの各ゲート電圧を制御する。

以上の構成によれば、駆動回路は、同一の第１共通線に対し、第１および第２パストランジスタの一方による非フォロア動作と、第１および第２パストランジスタの他方によるフォロア動作との切り換えが可能である。この駆動回路によるトランジスタ動作の切り換えによって、記憶素子においてはセット動作（例えば、低抵抗化）とリセット動作（例えば、高抵抗化）のためのバイアス設定が切り替わる。
以上の構成は、アクセストランジスタが同時制御される複数のメモリセル配列において、メモリセルごとに、第１および第２共通線と、第１および第２パストランジスタを設けたアレイ構成に好適である。この場合、第１および第２共通線の共通線対ごと（言い換えると、メモリセルごと）に、第１および第２パストランジスタを有するため、当該メモリセル配列内の任意のメモリセルに対しセット動作とリセット動作の同時実行が可能となる。

本発明に関わる抵抗変化型メモリデバイスの駆動方法は、印加電圧の極性に応じて低抵抗化または高抵抗化する記憶素子と、アクセストランジスタとが、第１共通線と第２共通線との間に直列接続されているメモリセルの駆動に関する。
前記第１共通線への電圧出力経路として、第１電圧を供給する第１供給線と前記第１共通線との間にＮ型の第１パストランジスタを有する第１経路と、前記第１電圧より高い第２電圧を供給する第２供給線と前記第１共通線との間にＮ型の第２パストランジスタを有する第２経路とを、予め設け、前記第２共通線への電圧出力経路として、前記第１電圧より高い電圧または前記第２電圧を前記第２共通線に印加するＰ型の第１制御トランジスタを有する第３経路と、前記第２電圧より低い電圧または前記第１電圧を前記第２共通線に印加するＮ型の第２制御トランジスタを有する第４経路と、を予め設けておき、前記記憶素子に対し低抵抗化を行うときは、前記第１経路と前記第３経路を導通させ、前記第２経路と前記第４経路を非導通として、第１共通線側の出力端がフォロア動作し、前記記憶素子に対して高抵抗化を行うときは、前記第１経路と前記第３経路を非導通させ、前記第２経路と前記第４経路とを導通させて、第１共通線側の出力端が非フォロア動作するように、入力データの論理に応じて、前記第１および第２パストランジスタ、前記第１及び第２制御トランジスタの各ゲート電圧を制御する。
あるいは、前記第１共通線への電圧出力経路として、第１電圧を供給する第１供給線と前記第１共通線との間にＰ型の第１パストランジスタを有する第１経路と、前記第１電圧より低い第２電圧を供給する第２供給線と前記第１共通線との間にＰ型の第２パストランジスタを有する第２経路とを、予め設け、前記第２共通線への電圧出力経路として、前記第１電圧より低い電圧または前記第２電圧を前記第２共通線に印加するＮ型の第１制御トランジスタを有する第３経路と、前記第２電圧より高い電圧または前記第１電圧を前記第２共通線に印加するＰ型の第２制御トランジスタを有する第４経路と、を予め設けておき、前記記憶素子に対し低抵抗化を行うときは、前記第１経路と前記第３経路を導通させ、前記第２経路と前記第４経路を非導通として、第１共通線側の出力端が非フォロア動作し、前記記憶素子に対して高抵抗化を行うときは、前記第１経路と前記第３経路を非導通させ、前記第２経路と前記第４経路とを導通させて、第１共通線側の出力端がフォロア動作するように、入力データの論理に応じて、前記第１および第２パストランジスタ、前記第１および第２制御トランジスタの各ゲート電圧を制御する。

本発明によれば、アクセストランジスタが同時制御される複数の３線式メモリセルにおいて、セット動作とリセット動作の並行駆動に好適な駆動回路を有する抵抗変化型メモリデバイス（例えばＲｅＲＡＭ）を提供できる。
また、本発明によれば、アクセストランジスタが同時制御される複数の３線式メモリセルにおいて、セット動作とリセット動作の並行駆動に好適な駆動方法を提供することができる。

先行技術文献に記載された書き込み線デコーダの基本構成図である。 実施の形態に共通なメモリセルの等価回路図である。 隣接する２つのメモリセル分のデバイス構造図である。 電流の向きおよび印加電圧値の例を示すための可変抵抗素子の模式的な構造図である。 抗変化型メモリデバイスのブロック図である。 Ｘセレクタの論理回路図である。 Ｙセレクタの論理回路図である。 ＷＬドライバユニットの論理回路図である。 ＹＳＷドライバユニットの論理回路図である。 第１の実施形態において、セット・リセットドライバの構成を示す、２つのメモリカラムに対応した駆動回路を含む図である。 センスアンプの構成を示すための駆動回路を含む図である。 電流経路を示すための図１０と同じ駆動回路を含む図である。 第１および第２の実施形態に共通な動作波形図である。 第１の実施形態におけるセット動作時の等価回路図である。 第１の実施形態におけるセット動作の開始直後と終了後の負荷特性図である。 第１の実施形態におけるリセット動作時の等価回路図である。 第１の実施形態におけるリセット動作の開始直後と終了後の負荷特性図である。 比較例におけるリセット動作時の等価回路図である。 比較例において、記憶素子が低抵抗状態のときと高抵抗状態のときの負荷特性図である。 第２の実施形態において、セット・リセットドライバの構成を示す、２つのメモリカラムに対応した駆動回路を含む図である。 第２の実施形態におけるセット動作時の等価回路図である。 第２の実施形態におけるセット動作開始直後とセット動作後の負荷特性図である。 第２の実施形態におけるリセット動作時の等価回路図である。 第２の実施形態におけるリセット動作開始直後とリセット動作後の負荷特性図である。

本発明の実施形態を、記憶素子がＲｅＲＡＭである場合を例として図面を参照して以下の順で説明する。
１．第１の実施の形態：第１および第２パストランジスタがＮＭＯＳ構成の実施形態である。
２．第２の実施の形態：第１および第２パストランジスタがＰＭＯＳ構成の実施形態である。

＜１．第１の実施の形態＞
［メモリセル構成］
図２（Ａ）と図２（Ｂ）に、本発明の実施の形態に共通なメモリセルの等価回路図を示す。なお、図２（Ａ）は書き込み電流、図２（Ｂ）は消去電流について、その向きを示すが、メモリセル構成自体は両図で共通する。
図２に図解するメモリセルＭＣは、「記憶素子」としての１つの可変抵抗素子Ｒｅと、１つのアクセストランジスタＡＴとを有する。
可変抵抗素子Ｒｅの一端がソース線ＳＬに接続され、他端がアクセストランジスタＡＴのソースに接続され、アクセストランジスタＡＴのドレインがビット線ＢＬに、ゲートがワード線ＷＬに、それぞれ接続されている。

ここでビット線ＢＬが「第１共通線」の一例に該当し、ソース線ＳＬが「第２共通線」の一例に該当する。
なお、ビット線ＢＬとソース線ＳＬが図２では並行しているが、これに限らない。但し、後述するようにビット線ＢＬとソース線ＳＬは、同一の駆動回路によって電圧が制御されるため、ビット線ＢＬとソース線ＳＬを平行に配置することが望ましい。
本実施形態では、このようにメモリセルが第１共通線（ビット線ＢＬ）と、第２共通線（ソース線ＳＬ）と、アクセストランジスタＡＴを制御する共通線（ワード線ＷＬ）との３つの線に接続された３線方式を前提とする。

図３に、隣接する２つのメモリセルＭＣに対応する部分のデバイス構造を示す。図３は模式断面図であり、斜線を付していない。また、特に言及しない図３の空白部分は絶縁膜で充填され、あるいは他の構成部分の一部を構成する。
図３に図解されているメモリセルＭＣにおいて、そのアクセストランジスタＡＴが半導体基板１００に形成されている。

より詳細には、アクセストランジスタＡＴのソース（Ｓ）とドレイン（Ｄ）となる２つの不純物領域が半導体基板１００に形成され、その間の基板領域上にゲート絶縁膜を介在させてポリシリコン等からなるゲート電極が形成されている。ここでは、ゲート電極が行方向（図３の横方向）に配線されたワード線ＷＬを構成し、ワード線ＷＬの手前側（図３の紙面に垂直な方向の手前側）にドレイン（Ｄ）となる不純物領域が配置され、（紙面）奥側にソース（Ｓ）となる不純物領域が配置されている。図３では、ドレイン（Ｄ）となる不純物領域とソース（Ｓ）となる不純物領域が見やすいように位置がずれているが紙面に垂直な方向で重なっていてもよい。
ドレイン（Ｄ）はビット線コンタクトＢＬＣを介して、第１配線層（１Ｍ）により形成されたビット線ＢＬに接続されている。

ソース（Ｓ）上に、プラグ１０４とランディングパッド１０５（配線層から形成）とが繰り返し積み上げられることでソース線コンタクトＳＬＣが形成されている。ソース線コンタクトＳＬＣの上に、可変抵抗素子Ｒｅが形成されている。
可変抵抗素子Ｒｅを多層配線構造の何層目に形成するかは任意であるが、ここではおおよそ４〜５層目に可変抵抗素子Ｒｅが形成されている。

可変抵抗素子Ｒｅは、下部電極１０１と、ソース線ＳＬとなる上部電極との間に、絶縁体膜１０２と導体膜１０３を持つ膜構成（積層体）になっている。
絶縁体膜１０２の材料としては、例えば、ＳｉＮ，ＳｉＯ_２，Ｇｄ_２Ｏ_３等が挙げられる。
導体膜１０３の材料としては、例えば、Ｃｕ，Ａｇ，Ｚｒ、Ａｌから選ばれる１つ以上の金属元素を含有する金属膜、合金膜（例えばＣｕＴｅ合金膜）、金属化合物膜等が挙げられる。なお、イオン化しやすい性質を有するならば、Ｃｕ，Ａｇ，Ｚｒ，Ａｌ以外の金属元素を用いてもよい。また、Ｃｕ，Ａｇ，Ｚｒ，Ａｌの少なくとも一つと組み合わされる元素は、Ｓ，Ｓｅ，Ｔｅのうちの少なくとも一つの元素であることが望ましい。導体膜１０３は、「導電性イオンの供給層」として形成されている。

図３には、異なるソース線ＳＬに接続された２つの可変抵抗素子Ｒｅを図示している。ここで、ビット線ＢＬと同じ方向に隣接するメモリセルの記憶層（絶縁体膜１０２）、イオン供給層（導体膜１０３）およびソース線ＳＬは、それぞれが同じ層で形成されている。また、別の構成として、ソース線ＳＬはビット線方向のメモリセル間で共有され、記憶層とイオン供給層はメモリセルごとに独立して形成される。
なお、本実施形態においてソース線ＳＬは、ビット線ＢＬより上層の配線層で形成されている。ここでは、ビット線ＢＬが第１層目の配線層（１Ｍ）で形成され、ソース線ＳＬが４〜５層目の配線層で形成されている。ただし、ビット線ＢＬとソース線ＳＬが利用する配線層の上限関係は逆でもよいし、それぞれが何層目であるかも任意である。

図４に、可変抵抗素子Ｒｅの拡大図に、電流の向きおよび印加電圧値の例を添えて示す。
図４は、一例として、窒化膜（ＳｉＮ膜）１０４の開口部で下部電極１０１との接触面積が規制された絶縁体膜１０２がＳｉＯ_２から形成され、導体膜１０３がＣｕＴｅ合金ベースの合金化合物（Ｃｕ−Ｔｅ ｂａｓｅｄ）から形成されている場合を示している。

図４（Ａ）では、絶縁体膜１０２側を負極側、導体膜１０３側を正極側とする電圧を下部電極１０１と上部電極（ソース線ＳＬ）とに印加する。例えば、ビット線ＢＬを０Ｖで接地し、ソース線ＳＬに、例えば＋３Ｖを印加する。
すると、導体膜１０３に含まれるＣｕ，Ａｇ，Ｚｒ，Ａｌが、イオン化して負極側に引き寄せられる性質を持つようになる。これら金属の導電性イオンが絶縁体膜１０２に注入される。そのため、絶縁体膜１０２の絶縁性が低下し、その低下とともに導電性を持つようになる。その結果、図４（Ａ）に示す向きの書き込み電流Ｉｗが流れる。この動作を書き込み（動作）またはセット（動作）という。

これとは逆に図４（Ｂ）では、絶縁体膜１０２側を正極側、導体膜１０３側を負極側とする電圧を下部電極１０１と上部電極（ソース線ＳＬ）とに印加する。例えば、ソース線ＳＬを０Ｖで接地し、ビット線ＢＬに、例えば＋１．７Ｖを印加する。
すると、絶縁体膜１０２に注入されていた導電性イオンが導体膜１０３に戻され、書き込み前の抵抗値が高い状態にリセットされる。この動作を消去（動作）またはリセット（動作）という。リセットでは、図４（Ｂ）に示す向きの消去電流Ｉｅが流れる。

なお、以下、セットは「導電性イオンを絶縁体膜に十分注入すること」を言い、リセットは「導電性イオンを絶縁体膜から十分に引き抜くこと」をいう。
これに対し、どの状態（セットまたはリセット）をデータの書き込み状態とし、消去状態とするかは、任意に定義される。

以下の説明では、絶縁体膜１０２の絶縁性が低下して可変抵抗素子Ｒｅ全体の抵抗値が十分なレベルまで下がった場合をデータの「書き込み（セット）」に対応させる。逆に、絶縁体膜１０２の絶縁性が本来の初期状態に戻され可変抵抗素子Ｒｅ全体の抵抗値が十分なレベルまで上がった場合をデータの「消去（リセット）」に対応させる。
ここで、図２に示す可変抵抗素子Ｒｅの回路シンボルの矢印は、通常、セット時（ここでは書き込み時）の電流と同じ向きとなっている。

上述したセットとリセットを繰り返すことにより、可変抵抗素子Ｒｅの抵抗値を、高抵抗状態と低抵抗状態との間で可逆的に変化させる２値メモリが実現される。しかも、可変抵抗素子Ｒｅは、電圧の印加を止めてもデータは保持されるため不揮発性メモリとして機能する。
但し、２値メモリ以外の３値以上の多値メモリに本発明を適用しても構わない。
なお、セット時に実際には、絶縁体膜１０２中の金属イオンの量によって、絶縁体膜１０２の抵抗値が変化していることから、絶縁体膜１０２を、データが記憶され保持される「記憶層」とみなすことができる。

この可変抵抗素子Ｒｅを用いてメモリセルを構成し、メモリセルを多数設けることにより、抵抗変化型メモリのメモリセルアレイを構成することができる。抵抗変化型メモリは、このメモリセルアレイと、その駆動回路（周辺回路）とを有して構成される。

［ＩＣチップ構成］
図５に、抵抗変化型メモリデバイス（例えばＩＣチップ）のブロック図を示す。
図解されている半導体メモリデバイスは、図２〜図４に示すメモリセルＭＣをマトリクス状に行（ロウ）方向にＭ個、列（カラム）方向にＮ個配置しているメモリセルアレイ１と、その周辺回路とを同一半導体チップに集積化したものである。ここで「Ｎ」と「Ｍ」は比較的大きな自然数であり、その具体的値は任意に設定される。

メモリセルアレイ１において、ロウ方向に並ぶＭ個のメモリセルＭＣでアクセストランジスタＡＴのゲート同士をそれぞれ共通接続するＮ本のワード線ＷＬ＜０＞〜ＷＬ＜Ｎ−１＞が、カラム方向に所定間隔で配置されている。
また、カラム方向に並ぶＮ個のメモリセルＭＣでアクセストランジスタＡＴのドレインとソースの一方を共通接続するＭ本のビット線ＢＬ＜０＞〜ＢＬ＜Ｍ−１＞が、ロウ方向に所定間隔で配置されている。
同様に、カラム方向に並ぶＮ個のメモリセルＭＣで、アクセストランジスタＡＴと反対側の可変抵抗素子Ｒｅの端部（電極）を共通接続するＭ本のソース線ＳＬ＜０＞〜ＳＬ＜Ｍ−１＞が、ロウ方向に所定間隔で配置されている。

ビット線ＢＬとソース線ＳＬは、ロウ方向に交互に配置される。
メモリセルＭＣを接続する「第１共通線」としてのビット線ＢＬと「第２共通線」としてのソース線ＳＬが隣接して対で配線されている。以下、同じメモリセルＭＣに接続されたビット線ＢＬとソース線ＳＬを「共通線対」と呼ぶことがある。

周辺回路は、共通線対（ＢＬ＜ｉ＞，ＳＬ＜ｉ＞：ｉ＝０〜Ｍ−１）を駆動するセット・リセットドライバ（Ｓｅｔ／Ｒｅｓｅｔ Ｄｒｉｖｅｒ）１０と、ビット線ＢＬ＜ｉ＞からデータを読み出すセンスアンプ（ＳＡ）７とを有する。
セット・リセットドライバ１０とセンスアンプ７により「カラム駆動回路」が構成される。カラム駆動回路は、本発明における「駆動回路」の主要部に相当する。なお、本発明における「駆動回路」は、セット・リセットドライバ１０を含むがセンスアンプ７を含むことは必須でない。

周辺回路には、プリデコーダ（Ｐｒｅ Ｄｅｃｏｄｅｒ）３、ロウ駆動回路４、カラムスイッチ回路６を含む。
プリデコーダ３は、入力されるアドレス信号をＸ系のロウアドレスと、Ｙ系のカラムアドレスに分離する回路である。
ロウ駆動回路４は、Ｘ（アドレス）メインデコーダ、Ｙ（アドレス）メインデコーダ、カラムスイッチ制御回路、および、ワード線（ＷＬ）ドライバを兼ねる回路である。

周辺回路は、さらに、Ｉ／Ｏバッファ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ Ｂｕｆｆｅｒ）９、制御回路１１、および、ロジックブロック１６を含む。
ロジックブロック１６は、データ入出力やデータの退避やバッファリングを制御する制御系の論理回路部である。ロジックブロック１６は、必要に応じてメモリセルアレイ１のカラムごとに書き込み禁止の制御を行う構成としてもよい。
なお、電源電圧から各種電圧を発生する回路、クロック信号の発生制御回路等は、図５において図示を省略している。

ロウ駆動回路４は、メインデコーダの機能を有し、その機能を実行する構成として、Ｘセレクタ２０とＹセレクタ３０を有する。
ロウ駆動回路４は、カラムスイッチ（ＣＳＷ）の制御回路の機能を有し、その機能を実行する構成として、ＹＳＷドライバユニット６Ａを複数有する。
ロウ駆動回路４は、ＷＬドライバの機能を有し、その機能を実行する構成としてＷＬドライバユニット４Ａをワード線数と同じＮ個有する。
Ｘセレクタ２０、Ｙセレクタ３０、ＹＳＷドライバユニット６ＡおよびＷＬドライバユニット４Ａの具体的回路例は後述する。

プリデコーダ３は、入力されるアドレス信号（Ａｄｄｒｅｓｓ）をＸアドレス信号（Ｘ０，Ｘ１，…）と、Ｙアドレス信号（Ｙ０，Ｙ１，…）とに分離する。
Ｘアドレス信号（Ｘ０，Ｘ１，…）は、ロウ駆動回路４内のＸセレクタ２０に送られて、さらにデコードされ、その結果、ＷＬドライバユニット４Ａの選択信号としてＸセレクト信号Ｘ＿ＳＥＬ＜０＞〜＜Ｎ−１＞を発生する。Ｘセレクト信号Ｘ＿ＳＥＬ＜０＞〜＜Ｎ−１＞は、Ｎ個のＷＬドライバユニット４Ａのうち、対応するユニットに出力される。
Ｙアドレス信号（Ｙ０，Ｙ１，…）は、ロウ駆動回路４内のＹセレクタ３０に送られて、さらにデコードされ、その結果、ＹＳＷドライバユニット６Ａの選択信号としてＹセレクト信号Ｙ＿ＳＥＬを発生する。Ｙセレクト信号Ｙ＿ＳＥＬと、これを基にカラムスイッチ回路６を駆動するためのＹＳＷドライバユニット６Ａは、図５に示すカラムスイッチ回路６の構成により数や出力信号が異なる。

ＷＬドライバユニット４Ａは、選択されたときに、その出力に接続されているワード線ＷＬに所定電圧を印加する回路である。ＷＬドライバユニット４Ａの詳細は後述する。

ここで、図５に示すカラムスイッチ回路６の構成を説明する。この構成は、後述する詳細回路とは異なるが、このようなカラムスイッチ構成を採ることも可能であるという意味で図５に示されている。
図５に図解するカラムスイッチ回路６は、共通線分離スイッチ部６Ｂと、放電スイッチ部６Ｃとを有する。
共通線分離スイッチ部６Ｂは、共通線対（ＢＬ＜ｉ＞とＳＬ＜ｉ＞：ｉ＝０〜Ｍ−１）を１つ置きに選択するＮＭＯＳスイッチの集合である。共通線分離スイッチ部６Ｂにより、奇数番目のメモリカラム（メモリセルの列配列）と、偶数番目のメモリカラムが選択的にセット・リセットドライバ１０に接続される。
一方、放電スイッチ部６Ｃは、共通線分離スイッチ部６Ｂと逆の動作を行う。
奇数番目のメモリカラムの共通線対がセット・リセットドライバ１０に接続されているときは、偶数番目のメモリカラムの共通線対が放電スイッチ部６Ｃを介して接地電位に接続される。これとは逆に、偶数番目のメモリカラムの共通線対がセット・リセットドライバ１０に接続されているときは、奇数番目のメモリカラムの共通線が放電スイッチ部６Ｃを介して接地電位に接続される。

この構成を採ると、２つのメモリカラムに対して、セット・リセットドライバ１０やセンスアンプ７を１つずつ配置できる。よって、メモリセルの配置密度に比してセット・リセットドライバ１０やセンスアンプ７の配置に必要な面積（特にロウ方向のサイズ）が大きい場合に、この構成は有用である。
セット・リセットドライバ１０は、メモリセルアレイ１内の全メモリセル数の半数に対し、ワード線選択との協働で任意のメモリセルを選択駆動できる。

なお、メモリセルアレイ１等の回路規模が小さく、面積的な余裕がある等の事情がある場合に、共通線対ごとにセット・リセットドライバ１０とセンスアンプ７を設けることができる。
その場合、セット・リセットドライバ１０は、メモリセルアレイ１内の全メモリセル数に対し、ワード線選択との協働で任意のメモリセルを選択駆動できる。動作速度の点では、全メモリセルへの任意アクセスが可能な共通線対ごとのドライバ配置が望ましい。共通線対ごとのドライバ配置について、その詳細回路例は後述する。

セット・リセットドライバ１０は、メモリカラム数と同じか、半数といった所定数だけ設けられる。
所定数のセット・リセットドライバ１０に共通の制御電圧として、セットゲート電圧Ｖｇｓｅｔを発生するセットゲート電圧発生回路１２と、リセットゲート電圧Ｖｇｒｓｔを発生するリセットゲート電圧発生回路１３が、セット・リセットドライバ１０に接続されている。セットゲート電圧発生回路１２とリセットゲート電圧発生回路１３は、セット・リセットドライバ１０とともに、本発明における「駆動回路」に含まれる。
セットゲート電圧発生回路１２とリセットゲート電圧発生回路１３の具体的回路例は後述する。

制御回路１１は、書き込み信号ＷＲＴ、消去信号ＥＲＳ、データ読み出し信号ＲＤを入力し、これらの３つの信号に基づいて各種の信号や電圧を発生する。制御回路１１は、以下の４つの機能を備える。

（１）読み出し時に、センスアンプ７を起動制御するＳＡイネーブル信号ＳＡＥＮ、クランプ電圧Ｖｃｌａｍｐおよび参照電位ＶＲＥＦを発生し、センスアンプ７に出力する。
（２）セットまたはリセット時にセット・リセットドライバ１０、セットゲート電圧発生回路１２およびリセットゲート電圧発生回路１３を制御する。制御回路１１は、この制御のための信号として、データ入力のイネーブル信号ＷＥＮとビット線イコライズ信号ＢＬＥＱを発生し、セット・リセットドライバ１０に出力する。
（３）セットまたはリセット時と読み出し時に、プリデコーダ３とロウ駆動回路４とカラムスイッチ回路６を統括制御する。
（４）必要に応じて、ロジックブロック１６を制御してデータ入出力やバッファリングを制御する。

センスアンプ７、セット・リセットドライバ１０およびロジックブロック１６に、Ｉ／Ｏバッファ９が接続されている。
Ｉ／Ｏバッファ９は、ロジックブロック１６の制御により、外部からのデータを内部に取り込んで必要に応じてバッファリングする。バッファリング後のデータは、決められたタイミングで、セット・リセットドライバ１０にセットまたはリセットの制御のために送出される。
また、Ｉ／Ｏバッファ９は、ロジックブロック１６の制御により、セット・リセットドライバ１０を経由してセンスアンプ７で読み出したデータをＩ／Ｏバッファ９を介して外部に排出する。

［制御系回路］
つぎに、Ｘセレクタ２０、Ｙセレクタ３０、ＷＬドライバユニット４ＡおよびＹＳＷドライバユニット６Ａの回路例を説明する。

図６に、Ｘセレクタ２０の回路例を示す。
図６に図解されているＸセレクタ２０は、初段の４つのインバータＩＮＶ０〜ＩＮＶ３、中段の４つのナンド回路ＮＡＮＤ０〜ＮＡＮＤ３、後段に接続されている他の４つのインバータＩＮＶ４〜ＩＮＶ７から構成されている。
Ｘセレクタ２０は、ＸアドレスビットＸ０，Ｘ１を入力し、そのデコード結果に応じて、Ｘセレクト信号Ｘ＿ＳＥＬ０〜Ｘ＿ＳＥＬ３のいずれかを活性化する（たとえばハイレベルにする）回路である。
図６は２ビットデコードの例であるが、その入力されるＸアドレス信号のビット数に応じて、図６の構成を拡張または多段展開することで、入力が２ビット以外でも対応可能に実現される。

図７に、Ｙセレクタ３０の回路例を示す。
図解されているＹセレクタ３０は、初段の４つのインバータＩＮＶ８〜ＩＮＶ１１、中段の４つのナンド回路ＮＡＮＤ４〜ＮＡＮＤ７、後段に接続されている他の４つのインバータＩＮＶ１２〜ＩＮＶ１５から構成されている。
Ｙセレクタ３０は、ＹアドレスビットＹ０，Ｙ１を入力し、そのデコード結果に応じて、Ｙセレクト信号Ｙ＿ＳＥＬ０〜Ｙ＿ＳＥＬ３のいずれかを活性化する（たとえばハイレベルにする）回路である。
図７は２ビットデコードの例であるが、その入力されるＹアドレス信号のビット数に応じて、図７の構成を拡張または多段展開することで、入力が２ビット以外でも対応可能に実現される。

図８は、ＷＬドライバユニット４Ａの２つ分を示す回路図である。
図解されているＷＬドライバユニット４Ａは、ＷＬドライバ４内にカラム方向のセル数（Ｎ−１）だけ設けられている。この（Ｎ−１）個のＷＬドライバユニット４Ａは、図６に示すＸセレクタ２０等によって選択（活性化）された１つのＸセレクト信号Ｘ＿ＳＥＬ０またはＸ＿ＳＥＬ１によって動作する。ＷＬドライバユニット４Ａは、Ｘセレクト信号Ｘ＿ＳＥＬ０またはＸ＿ＳＥＬ１に応じた１本のワード線ＷＬ＜０＞またはワード線ＷＬ＜１＞を活性化する。

図８に図解しているＷＬドライバユニット４Ａは、ナンド回路ＮＡＮＤ８とインバータＩＮＶ１６から構成されている。
ナンド回路ＮＡＮＤ８の一方入力にＷＬ選択イネーブル信号ＷＬＥＮが入力され、他方入力にＸセレクト信号Ｘ＿ＳＥＬ０またはＸ＿ＳＥＬ１が入力され、ナンド回路ＮＡＮＤ８の出力がインバータＩＮＶ１６の入力に接続されている。インバータＩＮＶ１６の出力に接続されたワード線ＷＬ＜０＞またはワード線ＷＬ＜１＞が活性化または非活性となる。

図９に、ＹＳＷドライバユニット６Ａの回路例を示す。
図解されているＹＳＷドライバユニット６Ａは、ナンド回路ＮＡＮＤ１２と、その出力に接続されているインバータＩＮＶ２１とからなる。
ナンド回路ＮＡＮＤ１２の一方入力にＹスイッチ・イネーブル信号ＹＳＷＥＮが入力され、他方入力に図７に示すＹセレクタ３０により選択（活性化）された１つのＹセレクト信号Ｙ＿ＳＥＬ０またはＹ＿ＳＥＬ１が入力される。
このＹセレクト信号Ｙ＿ＳＥＬ０またはＹ＿ＳＥＬ１とＹスイッチ・イネーブル信号ＹＳＷＥＮがともに活性（ハイレベル）のときに、ナンド回路ＮＡＮＤ１２の出力がローレベルとなる。そのため、インバータＩＮＶ２１の出力に接続されたカラム選択信号ＹＳＷ＜０＞またはＹＳＷ＜１＞が活性レベル（本例ではハイレベル）に遷移する。

カラム選択信号ＹＳＷ＜０＞，ＹＳＷ＜１＞，…（以下、略式符号ＹＳＷを用いる）は、図５では用いられないが、後述するセット・リセットドライバ１０の詳細構成で用いられる。
図５に示すＹＳＷドライバユニット６Ａにおいて、カラムスイッチ回路６を制御するカラム選択の信号対（ＹＳＷ＿０，／ＹＳＷ＿０）が発生する。カラム選択の信号対（ＹＳＷ＿０，／ＹＳＷ＿０）は、図９と同じようなロジック構成のＹＳＷドライバユニット６Ａにより発生できる。
このカラム選択の信号対（ＹＳＷ＿０，／ＹＳＷ＿０）に基づいてカラムスイッチ回路６が動作することにより、共通線対（ＢＬ，ＳＬ）のセット・リセットドライバ１０と接地電位に対する差動的な接続制御が可能となる。

［セット・リセットドライバ］
つぎに、本実施形態の特徴的な構成であるセット・リセットドライバ１０の詳細構成を説明する。

図１０に、セット・リセットドライバ１０の回路構成図を、メモリカラム（メモリセルの列配列）とともに示す。図１０では、２つのメモリカラム分の回路を示す。
セット・リセットドライバ１０は、メモリセルアレイ１とカラムスイッチ回路６を除く回路部分であり、図１０では同じ構成のセット・リセットドライバ１０が２つ分、示される。詳細は後述するが、この回路部が、同一ワード線に接続されたメモリセルの行配列内で任意のセルをセットしている最中に、他のセルをリセットすることができる構成となっている。

最初に、カラムスイッチ回路６の構成について説明する。
図１０に示すカラムスイッチ回路６は、メモリカラムごとの５つのＮＭＯＳトランジスタ６１，６２，６３，６４，６５から構成されている。
ＮＭＯＳトランジスタ６１は「第１共通線」としてのビット線ＢＬ＜０＞またはＢＬ＜１＞の接続／遮断スイッチとして設けられている。ＮＭＯＳトランジスタ６２は、「第２共通線」としてのソース線ＳＬ＜０＞またはＳＬ＜１＞の接続／遮断スイッチとして設けられている。ＮＭＯＳトランジスタ６１と６２のゲートに、図５のＹＳＷドライバユニット６Ａ（詳細構成は図９）で発生したカラム選択信号ＹＳＷ＜０＞またはＹＳＷ＜１＞が供給される。
この構成は、図５における共通線分離スイッチ部６Ｂと置き換え可能な回路部である。

カラムスイッチ回路６にメモリカラムごとに設けられた残りの３つのＮＭＯＳトランジスタ６３〜６５は、図５における放電スイッチ部６Ｃと置き換え可能な回路部である。
ＮＭＯＳトランジスタ６４はビット線ＢＬの放電スイッチであり、ＮＭＯＳトランジスタ６５はソース線ＳＬの放電スイッチである。これらのスイッチは、図５の放電スイッチ部６Ｃを構成するトランジスタ群と等価な機能を果たす。
ＮＭＯＳトランジスタ６３が短絡スイッチとしてビット線ＢＬ＜０＞とソース線ＳＬ＜０＞との間、または、ビット線ＢＬ＜１＞とソース線ＳＬ＜１＞との間に接続されている。この追加的なスイッチにより、電荷イコライズが行われるため放電時間を短くできる。
５つのＮＭＯＳトランジスタ６１〜６５は、メモリカラムに共通なビット線イコライズ信号ＢＬＥＱで制御される。ビット線イコライズ信号ＢＬＥＱは、図５の制御回路１１から与えられる。

つぎに、セット・リセットドライバ１０の構成を説明する。
メモリカラムごとのセット・リセットドライバ１０は、４つのＮＭＯＳトランジスタ、２つのＰＭＯＳトランジスタ、２つのインバータおよび２つのナンド回路を有して構成される。
カラムごとのセット・リセットドライバ１０の構成は同じなので、以下、図１０の左側のセット・リセットドライバ１０について回路素子の接続関係等を述べる。

セット・リセットドライバ１０に供給される電圧および信号は、本発明の「第１電圧Ｖ１」「第２電圧Ｖ２」と、セットゲート電圧Ｖｇｓｅｔ、リセットゲート電圧Ｖｇｒｓｔ、および、データ入力のイネーブル信号ＷＥＮである。
本実施形態では、後述する「第１および第２パストランジスタ」がＮＭＯＳ構成であるため、第１電圧Ｖ１が第２電圧Ｖ２より低い。この条件を満たして、メモリセルのセット、リセットが可能な電圧範囲ならば第１電圧Ｖ１と第２電圧Ｖ２は任意である。但し、図１０の例では、第１電圧Ｖ１が基準電圧Ｖｓｓであり、第２電圧Ｖ２が電源電圧Ｖｄｄであるとする。

「第１共通線」としてのビット線ＢＬ＜０＞がＮＭＯＳトランジスタ６１を介して接続されるノードＮ１と、第１電圧Ｖ１（Ｖｓｓ）の供給ノードとの間に、２つのＮＭＯＳトランジスタＮ０４とＮ０１とが直列接続されている。ＮＭＯＳトランジスタＮ０４は、本発明における「第３制御トランジスタ」に対応し、ＮＭＯＳトランジスタＮ０１は本発明における「第１パストランジスタ」に対応する。
上記ノードＮ１と第２電圧Ｖ２（Ｖｄｄ）の供給ノードとの間に、ＮＭＯＳトランジスタＮ０２と、ＰＭＯＳトランジスタＰ０２とが直列接続されている。ＮＭＯＳトランジスタＮ０２は、本発明における「第２パストランジスタ」に対応し、ＰＭＯＳトランジスタＰ０２は本発明における「第４制御トランジスタ」に対応する。

「第２共通線」としてのソース線ＳＬ＜０＞がＮＭＯＳトランジスタ６２を介して接続されるノードＮ２と、第１電圧Ｖ１（Ｖｓｓ）の供給ノードとの間に、ＮＭＯＳトランジスタＮ０３が接続されている。ＮＭＯＳトランジスタＮ０３は、本発明における「第２制御トランジスタ」に対応する。
上記ノードＮ２と第２電圧Ｖ２（Ｖｄｄ）の供給線との間に、ＰＭＯＳトランジスタＰ０１が接続されている。ＰＭＯＳトランジスタＰ０１は、本発明における「第１制御トランジスタ」に対応する。

インバータＩＮＶ３１およびＩＮＶ３２と、ナンド回路ＮＡＮＤ２１およびＮＡＮＤ２２は、本発明における「データ入力部」を構成する。
ナンド回路ＮＡＮＤ２１およびＮＡＮＤ２２の各第２入力に、データ入力のイネーブル信号ＷＥＮが印加可能となっている。ナンド回路ＮＡＮＤ２１の第１入力にデータＤ＜０＞が供給され、ナンド回路ＮＡＮＤ２２の第１入力にデータＤ＜０＞の反転データ／Ｄ＜０＞が供給される。これらのデータは図５のＩ／Ｏバッファ９から与えられる。
ナンド回路ＮＡＮＤ２１の出力は、ＰＭＯＳトランジスタＰ０２のゲートを制御するとともに、インバータＩＮＶ３１を介してＮＭＯＳトランジスタＮ０３のゲートを制御する。また、ナンド回路ＮＡＮＤ２２の出力は、ＰＭＯＳトランジスタＰ０１のゲートを制御するとともに、インバータＩＮＶ３２を介してＮＭＯＳトランジスタＮ０４のゲートを制御する。

この回路構成は、３線式アレイ構成において、セット動作時には、「第１パストランジスタ」としてのＮＭＯＳトランジスタＮ０１のドレイン出力を、「第１共通線」であるビット線ＢＬ＜０＞に接続するようにすることで電流制御するように動作する。
また、リセット動作時には、「第２パストランジスタ」としてのＮＭＯＳトランジスタＮ０２のソース出力を、「第１共通線」であるビット線ＢＬ＜０＞に接続するようにすることで電圧制御するように動作する。
セット電流制御は、ＮＭＯＳトランジスタＮ０１のゲート電圧であるセットゲート電圧Ｖｇｓｅｔで制御される。リセット電圧制御は、ＮＭＯＳトランジスタＮ０２のゲート電圧であるリセットゲート電圧Ｖｇｒｓｔで制御される。
また、データＤと反転データ／Ｄは、メモリカラムに任意の論理で与えられるため、同一ワード線に接続されたメモリセルの行配列内で、任意のメモリセルをリセットしている最中に他の任意のメモリセルをセット動作できる。
なお、この駆動回路動作は、後でさらに詳しく図を用いて説明する。

［センスアンプ］
図１１に、図５に示すセンスアンプ７の回路構成例を示す。
図１０にも示すノードＮ１とＮ２に、図１０のセット・リセットドライバ１０とパラレルにセンスアンプ７（図１１）が接続されている。なお、センスアンプ数は、最低でも、メモリセルの行配列内においてパラレルに読み出すデータビット数と同じ数あればよく、必ずしもメモリカラムごとに存在する必要はない。

図１１に図解するセンスアンプ７は、３つのＮＭＯＳトランジスタ７１，７２，７３と、１つのＰＭＯＳトランジスタ７４と、差動アンプ７５とを有して構成されたシングルエンド型のセンスアンプである。
センスアンプ７において、ビット線ＢＬとの接続が制御されるノードＮ１と、電源電圧Ｖｄｄの供給線との間にＮＭＯＳトランジスタ７１と７３、さらにＰＭＯＳトランジスタ７４が直列接続されている。また、ソース線ＳＬとの接続が制御されるノードＮ２と基準電圧Ｖｓｓの供給線との間に、ＮＭＯＳトランジスタ７２が接続されている。
ＮＭＯＳトランジスタ７１と７２がセンスアンプ接続制御を行うスイッチとして機能し、ＮＭＯＳトランジスタ７３がクランプトランジスタとして機能し、ＰＭＯＳトランジスタ７４が負荷ＭＯＳダイオードとして機能する。
ＰＭＯＳトランジスタ７４のソースが電源電圧Ｖｄｄの供給線に接続され、そのドレインとゲートが、差動アンプ７５の非反転入力「＋」に接続されている。差動アンプ７５の反転入力「−」には、図５の制御回路１１から与えられる参照電位ＶＲＥＦが印加される。差動アンプ７５の非反転入力「＋」がセンスノードＮｓである。

ＮＭＯＳトランジスタ７１，７２のゲートには、図５の制御回路１１からＳＡイネーブル信号ＳＡＥＮが与えられる。また、ＮＭＯＳトランジスタ７３のゲートには、制御回路１１からクランプ電圧Ｖｃｌａｍｐが与えられる。
ＳＡイネーブル信号ＳＡＥＮが非活性の「Ｌ」レベルのときはセンスノードＮｓがダイオード接続されたＰＭＯＳトランジスタ７４によりプルアップされ、その電位が比較基準である参照電位ＶＲＥＦより高いため、差動アンプ７５の出力Ｄｏｕｔも「Ｈ」レベルにある。

ＳＡイネーブル信号ＳＡＥＮが活性の「Ｈ」に遷移すると、ＮＭＯＳトランジスタ７３のソースがビット線ＢＬに接続されるため、ＮＭＯＳトランジスタ７３がソースフォロア動作する。
クランプ電圧Ｖｃｌａｍｐは、所望のビット線クランプ電圧（ＶＲ）に、ソースゲート電圧Ｖｇｓを加えた電圧に予め制御される。そのため、ビット線クランプ電圧（ＶＲ）は比較的低い電圧である。ＳＡイネーブル信号ＳＡＥＮは、読み出し対象でない非選択のビット線におけるセンスアンプ接続制御スイッチにも同時に印加されるため、このクランプ手段がないと、ビット線電位が高くなって非選択メモリセルの可変抵抗素子に電圧ストレスを与える読み出しディスターブが発生する。ＮＭＯＳトランジスタ７３によるＢＬ電位のクランプは、この読み出しディスターブ対策のためである。

選択ビット線に接続されたメモリセルにＶＲ印加したときに流れる電流を「負荷」としてのＰＭＯＳダイオード（ＰＭＯＳトランジスタ７４）に流す。このとき、プルアップとセル電流によるＢＬ放電とがバランスするセンスノードＮｓの電圧と参照電位ＶＲＥＦを差動アンプ７５で比較する。
メモリセルの可変抵抗素子Ｒｅが低抵抗状態の場合に、センスノード電位が参照電位ＶＲＥＦより下がるため、差動アンプ７５の出力Ｄｏｕｔが反転する。差動アンプ７５の出力Ｄｏｕｔが反転しない場合はメモリセル抵抗が高いことを示す。

［駆動回路動作（セット／リセット動作の概略）］
図１２は、図１０と同じ回路図であり、動作における電流経路を示すための図である。図１３に動作波形図を示す。

図１２の左側には、ＮＭＯＳトランジスタＮ０１とＮ０２で制御されるビット線ＢＬに接続するメモリセルＭＣ（可変抵抗素子Ｒｅ＜０＞）に対してリセット動作をするときに流れる電流経路を示している。また、図１２の右側には、ＮＭＯＳトランジスタＮ１１、Ｎ１２で制御されるＢＬに接続するメモリセルＭＣ（可変抵抗素子Ｒｅ＜１＞）に対してセット動作をするときに流れる電流経路を示す。
図１２において、図１０と同一符号は同じ構成と接続関係を有することを表している。但し、図１２の右側のセット・リセットドライバ１０における第１パストランジスタに相当するＮＭＯＳトランジスタＮ１１と、第２パストランジスタに相当するＮＭＯＳトランジスタＮ１２は、左側と、参照符号の数字の二桁目が「０」から「１」に変えてある。

動作前は、セット・リセットドライバ１０の各トランジスタは全てオフし、ノードＮ１とＮ２は、カラムスイッチ回路６の働きで接地電圧に保持されている。
また、共通線対（ＢＬ，ＳＬ）は、ビット線イコライズ信号ＢＬＥＱにより基準電圧Ｖｓｓにイコライズされている。

図１３（Ｃ）に示す時間Ｔ０にて、ビット線イコライズ信号ＢＬＥＱの電位が立ち下がることにより、カラムスイッチ回路６が放電およびイコライズ解除を行う。
このとき、ＮＭＯＳトランジスタ６１と６２がオン状態で、当該メモリカラムが選択されている場合、ノードＮ１がビット線ＢＬ＜０＞に接続され、ノードＮ２がソース線ＳＬ＜０＞に接続されている。

時間Ｔ０にて、イコライズ解除とほぼ同時に、図１３（Ａ１）に示すように、ワード線ＷＬ＜０＞の電位を立ち上げる。
ここで、アクセストランジスタＡＴは単なるスイッチであるため、オン状態のアクセストランジスタＡＴはセット動作、リセット動作の両方で低インピーダンス素子とみなしてよい。
したがって、ワード線ＷＬは、例えば電源電圧Ｖｄｄと同じ大きさの電圧振幅で電位が立ち上がる。電源電圧Ｖｄｄと同じ振幅以外のアナログ電圧がドライブされているノードは、セットゲート電圧Ｖｇｓｅｔが印加されるトランジスタのゲート、リセットゲート電圧Ｖｇｒｓｔが印加されるトランジスタのゲートのみである。

ここで、データ論理と、リセットゲート電圧Ｖｇｒｓｔおよびセットゲート電圧Ｖｇｓｅｔについて説明する。
図１２に示すナンド回路ＮＡＮＤ２１の第１入力にデータＤ＜０＞が与えられ、ナンド回路ＮＡＮＤ２２の第１入力に、反転データ／Ｄ＜０＞が与えられているとする。
ここで、「Ｄ＜０＞＝Ｌ」「／Ｄ＜０＞＝Ｈ」がセット動作のデータ論理であり、逆に、「Ｄ＜０＞＝Ｈ」「／Ｄ＜０＞＝Ｌ」がリセット動作のデータ論理である。
リセットゲート電圧Ｖｇｒｓｔおよびセットゲート電圧Ｖｇｓｅｔは、それぞれの動作に適した許可電圧に制御されている（図１３（Ｄ））

図１３に戻ると、ワード線電位の立ち上げ後の時間Ｔ１にて、データ入力のイネーブル信号ＷＥＮのパルスを印加する（図１３（Ｅ））。すると、入力データの論理に応じて、メモリセルＭＣ（可変抵抗素子Ｒｅ＜０＞）にはリセットパルスが、メモリセルＭＣ（可変抵抗素子Ｒｅ＜１＞）にはセットパルスが印加される。

より詳細に、データ入力のイネーブル信号ＷＥＮが非活性レベルの「Ｌ」から活性レベルの「Ｈ」に立ち上がる。
すると、反転データ／Ｄ＜１＞（＝Ｈ）を入力する図１２の右側構成において、ナンド回路ＮＡＮＤ２２の出力が「Ｈ」から「Ｌ」となって、ＰＭＯＳトランジスタＰ０１とＮＭＯＳトランジスタＮ０４がオンする。このとき、データＤ＜１＞（＝Ｌ）を入力するナンド回路ＮＡＮＤ２１は、その出力による制御トランジスタをオンさせない。
このため、図１２の右側構成では、ソース線ＳＬ＜１＞に第２電圧（＝Ｖｄｄ）が印加され、ビット線ＢＬ＜１＞に第１電圧（＝ＶｓｓまたはＧＮＤ電圧）が印加される（図１３（Ｆ３），（Ｆ４））。
その結果、図１２の向きにセット電流Ｉｓｅｔが流れ、メモリセルＭＣ＜１＞に対してセット動作（例えば低抵抗化）が行われる。

リセット側（左側構成）では、この動作が逆になる。
より詳細に、データ入力のイネーブル信号ＷＥＮのパルスが立ち上がると、データＤ＜０＞（＝Ｈ）を入力する図１２の左側構成において、ナンド回路ＮＡＮＤ２１の出力が「Ｈ」から「Ｌ」となって、ＰＭＯＳトランジスタＰ０２とＮＭＯＳトランジスタＮ０３がオンする。このとき、反転データ／Ｄ＜０＞（＝Ｌ）を入力するナンド回路ＮＡＮＤ２２は、その出力による制御トランジスタをオンさせない。
このため、図１２の左側構成では、ソース線ＳＬ＜０＞に第１電圧（＝ＶｓｓまたはＧＮＤ電圧）が印加され、ビット線ＢＬ＜０＞に第２電圧（＝Ｖｄｄ）が印加される（図１３（Ｆ１），（Ｆ２））。
その結果、セット側と逆向きのリセット電流Ｉｒｅｓｅｔが流れ、メモリセルＭＣ＜０＞に対してリセット動作（例えば高抵抗化）が行われる。

セット時間、リセット時間は、データ入力のイネーブル信号ＷＥＮのパルス幅で規定される。
その後、時間Ｔ２にて、ワード線ＷＬの電位を立ちさげ、ビット線イコライズ信号ＢＬＥＱによる共通線対の接地とイコライズ動作を再度行い、動作は完了する（図１３（Ａ１），（Ｃ））。

なお、図１３は、メモリセルＭＣ＜０＞（可変抵抗素子Ｒｅ＜０＞）、メモリセルＭＣ＜１＞（可変抵抗素子Ｒｅ＜１＞）は、いずれも初期状態が高抵抗状態ＨＲＳでの動作を示している。
そのため、セット動作がなされるビット線ＢＬ＜１＞の電圧は、基準電圧Ｖｓｓとなる（図１３（Ｆ３））。その理由については、次の負荷曲線を用いた説明に委ねる。

この駆動制御の特徴は、リセット動作においてはＮＭＯＳトランジスタをソースフォロア動作させてビット線ＢＬの電圧を制御し、セット動作に対してはＮＭＯＳトランジスタをドレイン出力させてビット線ＢＬに流す電流を制御することである。
なお、図１３の動作波形図のようにセットとリセットの動作は同期していることが望ましいが、非同期または同期しているが一部重複して実行してもよい。このような動作が可能なように図１０の駆動回路が構成されている。

［セット動作の詳細］
つぎに、セット動作時に電流制御したときのメモリセルにかかる電圧を、負荷曲線を用いて説明する。
図１４に、セット動作時の等価回路を示す。
このときアクセストランジスタＡＴは十分低インピーダンスで動作しているため無視できると仮定する。

図１５（Ａ）に、セット動作開始直後であって、メモリセルが未だ高抵抗状態ＨＲＳのときの負荷特性図を示す。負荷特性図は、ＮＭＯＳトランジスタを流れる電流Ｉｍｏｓの特性カーブにセル電流Ｉｃｅｌｌの負荷直線を重ねたものである。
メモリセルが高抵抗状態ＨＲＳであるため、電流制御パストランジスタは線形領域動作し、カレントミラーが機能しなくなる。
このとき、パストランジスタの線形抵抗（＝Ｒｍｏｓ）とメモリセル抵抗（＝Ｒｃｅｌｌ）の分圧で決まる次式の電圧が印加される。

[数１]
Ｖ（ｃｅｌｌ）＝Ｖｄｄ×Ｒｃｅｌｌ／（Ｒｃｅｌｌ＋Ｒｍｏｓ）

この式で表される強い電圧ストレスがメモリセルに印加される。この電圧ストレスの印加状態は、セット動作開始直後に、低抵抗状態ＬＲＳに反転するために必要なトリガ電圧を過渡的に印加している状態である。このような過渡的なストレス印加は、可変抵抗素子の動作（状態変化）で通常行われ、想定内であるため、過渡的なストレス印加によって可変抵抗素子特性が劣化することはない。

図１５（Ｂ）に、セット動作の終了後に、記憶素子が低抵抗状態ＬＲＳに反転した状態での負荷曲線を示す。
セット動作の終了後は、メモリセルが低抵抗状態ＬＲＳとなる。このときＮＭＯＳのドレイン電流カーブの飽和特性によって電流リミッタがかかり、メモリセルに流れる電流がセット電流Ｉｓｅｔに制限される。このときメモリセルに印加される電圧は「Ｉｓｅｔ×Ｒｃｅｌｌ（メモリセル抵抗）」に制限されている。

以上の動作を整理すると、以下の如くである。
セット動作において、動作開始前では共通線対（ＢＬ，ＳＬ）が基準電圧（例えば接地電圧）に放電される状態であることから、高抵抗状態ＨＲＳのメモリセルに電圧ストレスがかからない。
接地解除（図１３（Ｃ）のＢＬＥＱパルスの立ち下がり）後に、セット動作開始のトリガ（図１３（Ｅ）のＷＥＮパルスの立ち上がり）がかかると、セット動作が開始される。

セット動作開始後の極短い時間において、図１５（Ａ）のように動作点がＮＭＯＳ線形領域にあるため、メモリセルに大きな電圧ストレスがかかることがある。
しかし、この電圧ストレスの印加時間は遷移的な極短い時間でしかないため、メモリセル特性に支障はなく信頼性の低下もない。

その後、すぐに、メモリセルの抵抗状態が高抵抗状態ＨＲＳから低抵抗状態ＬＲＳに反転する。
この反転動作では、動作点がＮＭＯＳトランジスタのドレイン飽和特性に沿って移動し、飽和領域に入り流れる電流が制限される。この低抵抗状態ＬＲＳに反転後の電流はセット電流Ｉｓｅｔであり、図１５（Ｂ）のように、「Ｒｃｅｌｌ×Ｉｓｅｔ」といった比較的小さい電圧が可変抵抗素子の両端に印加されるが、この程度の電圧は電圧ストレスとならない。よって、セット動作への反転後もメモリセルの可変抵抗素子の信頼性確保が保証される。

［リセット動作の詳細］
つぎに、リセット動作時に電圧制御したときのメモリセルにかかる電圧を、負荷曲線を用いて説明する。
図１６に、リセット動作時の等価回路を示す。
このときアクセストランジスタＡＴは十分低インピーダンスで動作しているため、電圧降下が無視できると仮定する。

図１７（Ａ）に、リセット動作開始直後であって、メモリセルが未だ低抵抗状態ＬＲＳのときの負荷特性図を示す。ここでの負荷特性図はＮＭＯＳトランジスタ側を負荷とみなしている。この負荷特性図は、セル電流Ｉｃｅｌｌの特性直線に、ＮＭＯＳトランジスタを流れる電流Ｉｍｏｓの負荷直線を重ねたものである。
ＮＭＯＳトランジスタ（第２パストランジスタ）はソースフォロア動作するため、ソースゲート電圧Ｖｇｓに対して電流が増加するような負荷直線になる。
つまり、第１パストランジスタの線形抵抗（＝Ｒｍｏｓ）とメモリセル抵抗（＝Ｒｃｅｌｌ）の分圧で決まる、以下の式の電圧Ｖ（ｃｅｌｌ）がメモリセルに印加される。

[数２]
Ｖ（ｃｅｌｌ）＝（Ｖｇｒｓｔ−Ｖｇｓ）×Ｒｃｅｌｌ／（Ｒｃｅｌｌ＋Ｒｍｏｓ）

ここで大きな電流が電流ストレスとしてメモリセルに印加される。この電流ストレスの印加は、高抵抗状態ＨＲＳに反転するために必要なトリガ電流を過渡的に印加している状態である。このような過渡的なストレス印加は、可変抵抗素子の動作（状態変化）で通常行われ、想定内であるため、過渡的なストレス印加によって可変抵抗素子特性が劣化することはない。

図１７（Ｂ）に、リセット動作の終了後に、記憶素子が高抵抗状態ＨＲＳに反転した状態でのの負荷特性図を示す。
リセット動作の終了後は、メモリセルが高抵抗状態ＨＲＳとなる。このとき第２パストランジスタは、ソース電位の上昇が制限され電圧リミッタとして働く。その結果、メモリセルに印加される電圧Ｖ（ｃｅｌｌ）は、図１７（Ａ）と同じ式で表され（図１７（Ｂ）参照）、その大きさは、最大でもリセットゲート電圧Ｖｇｒｓｔ−Ｖｇｓ未満に制限されている。
リセットゲート電圧Ｖｇｒｓｔは、通常、電源電圧Ｖｄｄの数分の１程度であり、さらにソースゲート電圧分下がった電圧ストレスがかかっても素子の動作信頼性に支障を与えない。

なお、図１６に示すように、第２パストランジスタのゲートに与えられるリセットゲート電圧Ｖｇｒｓｔと、図１４に示す第１パストランジスタに流す電流Ｉｍｏｓは、その値が変更可能である。そのため、素子の出来具合、その他の要請から、これらの電圧や電流を適宜調整して、最適化が可能である。

以上の動作を整理すると、以下の如くである。
リセット動作において、動作開始前では共通線対（ＢＬ，ＳＬ）が基準電圧（例えば接地電圧）に放電される状態であることから、低抵抗状態ＬＲＳのメモリセルに電圧ストレスがかからない。
接地解除（図１３（Ｃ）のＢＬＥＱパルスの立ち下がり）後に、セット動作開始のトリガ（図１３（Ｅ）のＷＥＮパルスの立ち上がり）がかかると、リセット動作が開始される。

リセット動作開始後の極短い時間において、図１７（Ａ）のように動作点がビット線電位の低い側にあるため、メモリセルに大きな電流ストレスがかかることがある。
しかし、この電流ストレスの印加時間は遷移的な極短い時間でしかないため、メモリセル特性に支障はなく信頼性の低下もない。また、この電流ストレスは低抵抗状態ＬＲＳから高抵抗状態ＨＲＳに反転動作するときのトリガとして必要なため、電流駆動の可変抵抗素子としては想定内のストレスである。

そして、すぐに、メモリセルの抵抗状態が高抵抗状態ＨＲＳから低抵抗状態ＬＲＳに反転する。
この反転動作では、動作点がビット線電位の高い側に遷移するが、ビット線電位の上限が、第２パストランジスタのゲート印加電圧で制御でき、しかも、電源電圧Ｖｄｄより十分小さい電圧とすることができる。この電圧印加は、素子の信頼性を損なうような電圧ストレスとならない。よって、リセット動作への反転後もメモリセルの可変抵抗素子の信頼性確保が保証される。

なお、図１４には、電流Ｉｍｏｓを所望値とするためにセットゲート電圧Ｖｇｓｅｔを調整するためのセットゲート電圧発生回路１２（図５参照）の回路例が示されている。
図解されたセットゲート電圧発生回路１２は、定電流源１２１とＮＭＯＳトランジスタ１２２とを電源電圧Ｖｄｄの供給線と接地電圧の供給線との間に直列接続し、ＮＭＯＳトランジスタのドレインとゲートを共通化して第１パストランジスタのゲートに与えている。
これにより、セット電流Ｉｓｅｔを定電流源１２１に設定すると、ミラー電流として流れる低抵抗化後の電流Ｉｍｏｓをセット電流Ｉｓｅｔとすることができる。定電流源１２１の設定電流を調整すると、メモリセルに流す電流や電圧を調整することができる。

この回路は、駆動能力はある程度高い必要があるが、簡易な構成であるためＩＣ内の実装が容易である。また、メモリセルの行配列に最低でも１つ設ければよいためメモリセルの配置密度を制限してしまう要因にならない。
一方、図１０等に示すセット・リセットドライバ１０のカラムごとの構成もメモリセルの配置密度を制限してしまう要因にならない。
なお、セット・リセットドライバ１０を２つの行方向あるいは列方向の２つのメモリカラムで共有する構成を採用することも可能である。

［比較例］
つぎに、比較例を説明する。
図１に示す背景技術の電流切り換え動作は、セット動作，リセット動作がともに、ＮＭＯＳトランジスタのドレインからソースに抜ける電流を与え、これをメモリセルに流す構成である。
この動作は、トランジスタのドレイン電流飽和特性に律速される点で、本実施形態で図１４〜図１６に示したドレイン出力動作と等価とみなせる。
そこで、以下の比較例では、リセット動作をドレイン出力で行う場合を説明し、その不利益を述べる。この不利益がないことが本発明の背景技術に対する効果である。

図１８では、図１４の回路でセット動作を行ったメモリセルに対し、セットゲート電圧発生回路１２と同様な構成の回路を用いて、ソース線ＳＬ側からリセット動作させる場合を示す。
図１８において、１Ｔ１Ｒ型メモリセルの中間ノードを符号Ｖｍにより示し、メモリセルにかかる電位差をＶ（ｃｅｌｌ）とする。

リセット電流Ｉｒｓｔをカレントミラーすることで流す電流を制御する。このとき、メモリセルに流れる電流をＩｃｅｌｌ、カレントミラーにより制御されたＰＭＯＳのパストランジスタに流れる電流をＩｍｏｓとする。
リセット動作なので、初期状態は低抵抗状態ＬＲＳで、動作点はＩｃｅｌｌ＝Ｉｍｏｓとなるポイントになる。

図１９（Ａ）に、低抵抗状態ＬＲＳ時にＳＬ電位をスイープさせたときの負荷曲線を示す。このときアクセストランジスタＡＴは十分低インピーダンスで動作しているため、その電圧降下は無視できると仮定する。
メモリセルは低抵抗状態ＬＲＳであるが、電流リミッタによりＩｒｓｔ制御され、メモリセルに印加される電圧は「Ｉｒｓｔ×Ｒｃｅｌｌ（メモリセル抵抗）」に制限されている。

図１９（Ｂ）に、高抵抗状態ＨＲＳへの反転動作が起こった後の状態で、ＳＬ電位をスイープさせたときの負荷曲線を示す。このときアクセストランジスタＡＴは十分低インピーダンスで動作しているため、その電圧降下は無視できると仮定する。
メモリセルが高抵抗状態ＨＲＳになるため、電流制御のためのパストランジスタは線形領域で動作し、カレントミラーが機能しなくなる。
その結果、パストランジスタの線形抵抗（＝Ｒｍｏｓ）とメモリセル抵抗（＝Ｒｃｅｌｌ）の分圧で決まる電圧（図１９（Ｂ）に示す式の電圧）がメモリセルにかかるようになる。その電圧はほとんどＶｄｄ−Ｖｇｓに等しい。
Ｖｄｄ−Ｖｇｓはメモリセルにとって過大な電圧ストレスである場合がある。

しかも、単純に、同じ構成の電流発生回路からの電流を、印加対象を共通線対の一方と他方で切り替えて流すような図１の構成の回路では、電圧ストレスの印加時間が長い場合がある。
ある一定のリセットパルスを印加した際、非常に早いタイミングでリセット動作が発生した場合、その発生からパルス終了までの長時間、強い電圧ストレスがかかってしまう。その結果、この動作を何度も繰り返している間に、メモリセル特性を大きく劣化させてしまうおそれがある。

本実施形態の駆動回路と駆動方法は、ＲｅＲＡＭのように素子抵抗が桁で変化する抵抗変化幅が大きなデバイスに特に有用である。
また、本実施形態によれば、図１のように同じ電流発生回路からの電流の向きを切り替えて、セットとリセット動作を制御する駆動回路に比べて、メモリセルの特性を劣化させにくいという大きな利益が得られる。

＜２．第２の実施の形態＞
図２０に、第１の実施形態の図１０に対応した本実施形態に関わる回路図を示す。図２０では、図１０と同じ機能の回路素子は同一符号を付している。
但し、同じ符号でも一部の素子で構成が異なる。具体的には、セット・リセットドライバ１０を構成する第１および第２パストランジスタ、第１〜第４制御トランジスタは、参照しやすいように図１０と同一符号を付しているが、チャネルの導電型が逆となっている。つまり、図１０に示すセット・リセットドライバ１０内のＮＭＯＳトランジスタは、図２０では符号が同じであるものの、ＰＭＯＳトランジスタとなっている。逆に、図１０に示すセット・リセットドライバ１０内のＰＭＯＳトランジスタは、図２０では符号が同じであるものの、ＮＭＯＳトランジスタとなっている。

また、第１パストランジスタ（Ｎ０１：ＰＭＯＳ）と第２パストランジスタ（Ｎ０２：ＰＭＯＳ）が接続された「第１共通線」がソース線ＳＬであり、この点でも図２０は図１０と異なる。但し、第１共通線をビット線とするかソース線とするかは任意である。
一般に、読み出し回路が接続される共通線をビット線と呼び、そのため、ビット線は、ソース線に比べて電圧変化幅が大きく、電圧変化回数が多い。したがって、そのような電圧変化から可変抵抗素子を保護するために、非選択時にはオフされるアクセストランジスタＡＴがビット線側に設けられる。但し、このような共通線からの電位変動の影響を考慮しない場合は、第２の実施形態においても第１の実施形態と同様に、「第１共通線」をビット線と定義することも可能である。

また、第１電圧と第２電圧の定義が、第１の実施形態と逆になる。
具体的に、第２の実施形態における「第１電圧」はハイレベルの電圧、例えば電源電圧Ｖｄｄであり、「第２の電圧」はローレベルの電圧、例えば基準電圧Ｖｓｓである。

第２実施形態において、メモリセルＭＣ＜０＞（可変抵抗素子Ｒｅ＜０＞）にリセット動作を、メモリセルＭＣ＜１＞（可変抵抗素子Ｒｅ＜１＞）にセット動作をする場合の動作波形図は、図１３と同様である。

図２１に、セット動作時の等価回路を示す。
ここで、第１パストランジスタ（Ｎ０１：図２０）が、図１４のＮＭＯＳから図２１ではＰＭＯＳに変更されている。また、第１電圧Ｖ１が電源電圧Ｖｄｄとハイレベルの電圧となっている。さらに、図２１では、セットゲート電圧発生回路１２の構成が図１４と異なる。
図２１に示すセットゲート電圧発生回路１２はメモリセルへ電流を流し込む回路なので、共通線（ここではＳＬ、図１４ではＢＬ）の電位に対するＭＯＳドレイン曲線と負荷直線が、図１４の場合と逆になる。
このときアクセストランジスタＡＴは十分低インピーダンスで動作しているため無視できると仮定する。

図２２（Ａ）に、セット動作開始直後であって、メモリセルが未だ高抵抗状態ＨＲＳのときの負荷特性図を示す。負荷特性図は、ＮＭＯＳトランジスタを流れる電流Ｉｍｏｓの特性カーブにセル電流Ｉｃｅｌｌの負荷直線を重ねたものである。
この図２２（Ａ）を、第１の実施形態に関わる図１５（Ａ）と比較すると、パストランジスタが接続された「第１共通線」をビット線ＢＬからソース線ＳＬに変更している。また、電流をメモリセルに流しこむ駆動方式に変更されたことに伴って、第１共通線電位（ここではＳＬ電位）の大小の向きに対するＭＯＳトランジスタのドレイン飽和特性カーブと負荷直線が共に逆転している。
但し、ＭＯＳトランジスタの線形領域に動作点が位置し、大きな電圧ストレスが可変抵抗素子に加わるが、状態遷移時の短い時間における過渡的な電圧印加であること自体は、第１の実施形態で説明したとおりである。

図２２（Ｂ）に、セット動作が完了して低抵抗状態ＬＲＳに変化後の特性図を示す。
この図２２（Ｂ）は、第１の実施形態に関わる図１５（Ｂ）と対応するが、共通線電位の大小の向きに対する特性曲線と負荷直線が、図１５（Ｂ）と反転している。
但し、セット動作後は電圧ストレスが緩和され、飽和特性を利用した電流リミッタによる過大な電流ストレスがかからない点では、第１の実施形態と同じである。

図２３に、リセット動作時の等価回路を示す。
ここで、第２パストランジスタ（Ｎ０２：図２０）が、図１６のＮＭＯＳから図２３ではＰＭＯＳに変更されている。また、第２電圧Ｖ２が基準電圧Ｖｓｓとローレベルの電圧となっている。
アクセストランジスタＡＴは十分低インピーダンスで動作しているため無視できると仮定する。

図２４（Ａ）に、リセット動作開始直後であって、メモリセルが未だ低抵抗状態ＬＲＳのときの負荷特性図を示す。負荷特性図は、ソースフォロワ動作するＮＭＯＳトランジスタを流れる電流Ｉｍｏｓの特性（略直線）に、セル電流Ｉｃｅｌｌの負荷直線を重ねたものである。
なお、電流をメモリセルから第２パストランジスタで抜き出す駆動方式に変更されたことに伴って、第１の実施形態に関わる図１７（Ａ）と比較すると、セル電流Ｉｃｅｌｌと電流Ｉｍｏｓの関係が逆転している。
但し、図２４（Ａ）に示す比較的大きな電流ストレスは過渡的なものであって、抵抗変化のトリガとして必要なものなので、特性劣化につながるようなストレスでないことは第１の実施形態と同じである。

図２４（Ｂ）に、リセット後（高抵抗状態ＨＲＳへの変化後）の特性図を示す。
リセット後は電流ストレスが緩和される一方で、電圧ストレスは大きくなる。しかし、この電圧ストレスは第２パストランジスタのゲートに印加されるリセットゲート電圧Ｖｇｒｓｔによるリミッタがかかる。しかも、この電圧は、リセットゲート電圧Ｖｇｒｓｔからソースゲート電圧Ｖｇｓ下がった電圧であり、電源電圧の数分の１と小さい電圧ストレスであるため、特性劣化につながる電圧ストレスとならない。この点では、図１７（Ｂ）に示す第１の実施形態の場合と共通する。

以上の第１および第２の実施形態に示すように、第１および第２パストランジスタは、ＮＭＯＳでもＰＭＯＳでも本発明が適用可能である。
なお、図１０，図２０に示すセット・リセットドライバ１０の構成は一例であり、第１または第２共通線に、第１パストランジスタを介して第１供給線を接続し、第２パストランジスタを介して第１電圧と異なる第２電圧の共通線（第２供給線）を接続するものであればよい。
この構成によって、セット動作の一方をドレイン出力動作とし、他方をソースフォロア動作として、かつ、両動作の切り換えが容易に行える駆動回路が実現できる。

また、記憶素子がＲｅＲＡＭの場合で上記第１および第２の実施形態を説明したが、セットとリセットにおける抵抗変化が、例えばスピン注入方式より大きい他の抵抗変化型メモリデバイスへの本発明の適用も可能である。また、スピン注入方式（ＳｐｉｎＲＡＭ）でも、抵抗変化の大きさが線形領域（非飽和領域）まで動作点が移動するほど大きいものであれば、本発明の適用による効果がある。
これらの場合、「記憶素子は、第１または第２パストランジスタのセット時とリセット時の動作点が当該第１または第２パストランジスタの飽和領域と非飽和領域間を遷移するほど大きく抵抗値が変化する可変抵抗変化素子である」ことが望ましい。

本発明が適用可能な他のメモリを列挙すると、以下のごとくである。
カルコゲナイト母材からなる金属イオンの移動によって抵抗が変化する導電性メモリ（ＡＲＡＭを含む）に、本発明が適用可能である。
遷移金属酸化膜からなり、その中の酸素イオンの移動に伴って抵抗が変化するメモリに、本発明が適用可能である。
ＭＲＡＭ（ＳｐｉｎＲＡＭを含む）などの磁性材料を利用して抵抗が変化するメモリに、本発明が適用可能である。
また、他の観点の分類では、印加電圧の極性を反転して抵抗変化させるバイポーラ型のメモリ（ＲｅＲＡＭ、ＭＲＡＭ（ＳｐｉｎＲＡＭを含む）、その他のメモリ）に、本発明は広く適用可能である。
その他、抵抗変化のメカニズムが以上に挙げたメモリと異なる場合でも、本発明の効果（ストレス緩和）が得られるほど抵抗変化が大きいメモリには全て、本発明が適用可能である。

１…メモリセルアレイ、６…カラムスイッチ回路、７…センスアンプ、１０…セット・リセットドライバ、１１…制御回路、１２…セットゲート電圧発生回路、１３…リセットゲート電圧発生回路、Ｎ０１，Ｎ１１…第１パストランジスタ、Ｎ０２，Ｎ１２…第２パストランジスタ、Ｐ０１…第１制御トランジスタ、Ｎ０３…第２制御トランジスタ、Ｎ０４…第３制御トランジスタ、Ｐ０２…第４制御トランジスタ、ＭＣ…メモリセル、ＡＴ…アクセストランジスタ、ＶＲｅ…可変抵抗素子、ＢＬ…ビット線（第１共通線）、ＳＬ…ソース線（第２共通線）、Ｖ１…第１電圧、Ｖ２…第２電圧、Ｄ，／Ｄ…入力データ、Ｖｇｓｅｔ…セットゲート電圧、Ｖｇｒｓｔ…リセットゲート電圧

Claims (13)

1. 印加電圧の極性に応じて低抵抗化または高抵抗化する記憶素子と、アクセストランジスタとが、第１共通線と第２共通線との間に直列接続されているメモリセルと、
   第１電圧を供給する第１供給線と前記第１共通線との間に接続されるＮ型の第１パストランジスタと、
   前記第１電圧より高い第２電圧を供給する第２供給線と前記第１共通線との間に接続されるＮ型の第２パストランジスタと、
   駆動回路と、
   を有し、
   前記駆動回路は、
   前記第１電圧より高い電圧または前記第２電圧を前記第２共通線に印加するＰ型の第１制御トランジスタと、
   前記第２電圧より低い電圧または前記第１電圧を前記第２共通線に印加するＮ型の第２制御トランジスタと、
   を含み、
   前記記憶素子に対し低抵抗化を行うときは、前記第１パストランジスタと前記第１制御トランジスタとをオンさせ、前記第２パストランジスタと前記第２トランジスタとをオフさせて、第１共通線側の出力端がフォロア動作し、前記記憶素子に対して高抵抗化を行うときは、前記第１パストランジスタと前記第１制御トランジスタとをオフさせ、前記第２パストランジスタと前記第２制御トランジスタとをオンさせて、第１共通線側の出力端が非フォロア動作するように、前記第１および第２パストランジスタ、前記第１および第２制御トランジスタの各ゲート電圧を制御する、
   抵抗変化型メモリデバイス。
2. 前記駆動回路は、
   前記第１パストランジスタのドレインと前記第１共通線との間に接続されるＮ型の第３制御トランジスタと、
   前記第２パストランジスタのソースと前記第２供給線との間に接続されるＰ型の第４制御トランジスタと、
   前記第１および第３制御トランジスタの組と、前記第２および第４制御トランジスタの組とを、入力データの論理に応じて差動で動作させるデータ入力部と、
   を更に含む請求項１記載の抵抗変化型メモリデバイス。
3. 印加電圧の極性に応じて低抵抗化または高抵抗化する記憶素子と、アクセストランジスタとが、第１共通線と第２共通線との間に直列接続されているメモリセルと、
   第１電圧を供給する第１供給線と前記第１共通線との間に接続されるＰ型の第１パストランジスタと、
   前記第１電圧より低い第２電圧を供給する第２供給線と前記第１共通線との間に接続されるＰ型の第２パストランジスタと、
   駆動回路と、
   を有し、
   前記駆動回路は、
   前記第１電圧より低い電圧または前記第２電圧を前記第２共通線に印加するＮ型の第１制御トランジスタと、
   前記第２電圧より高い電圧または前記第１電圧を前記第２共通線に印加するＰ型の第２制御トランジスタと、
   前記記憶素子に対し低抵抗化を行うときは、前記第１パストランジスタと前記第１制御トランジスタとをオンさせ、前記第２パストランジスタと前記第２制御トランジスタとをオフさせて、第１共通線側の出力端が非フォロア動作し、前記記憶素子に対して高抵抗化を行うときは、前記第１パストランジスタと前記第１制御トランジスタとをオフさせ、前記第２パストランジスタと前記第２制御トランジスタとをオンさせて、第１共通線側の出力端がフォロア動作するように、前記第１および第２パストランジスタ、前記第１および第２制御トランジスタの各ゲート電圧を制御する、
   抵抗変化型メモリデバイス。
4. 前記駆動回路は、
   前記第１パストランジスタのドレインと前記第１共通線との間に接続されるＮ型の第３制御トランジスタと、
   前記第２パストランジスタのソースと前記第２供給線との間に接続されるＰ型の第４制御トランジスタと、
   前記第１および第３制御トランジスタの組と、前記第２および第４制御トランジスタの組とを、入力データの論理に応じて差動で動作させるデータ入力部と、
   を更に含む請求項３記載の抵抗変化型メモリデバイス。
5. 前記記憶素子は、前記第１または第２パストランジスタの低抵抗化時と高抵抗化時の動作点が当該第１または第２パストランジスタの飽和領域と非飽和領域間を遷移するほど大きく抵抗値が変化する可変抵抗変化素子である、
   請求項１から４の何れか一項記載の抵抗変化型メモリデバイス。
6. 前記アクセストランジスタが同時制御される複数の前記メモリセルを有し、
   前記複数のメモリセルの配列内で、前記第１共通線と前記第２共通線との共通線対がメモリセルごとに配線され、
   前記駆動回路は、前記第１および第２パストランジスタ、前記第１乃至第４制御トランジスタの各ゲート電圧の制御を、前記共通線対ごとに独立して実行可能な構成を含む、
   請求項２または請求項４記載の抵抗変化型メモリデバイス。
7. 前記駆動回路は、前記複数のメモリセルの配列内で、前記記憶素子の低抵抗化と、他の記憶素子の高抵抗化を同じまたは重複した期間に実行することが可能な構成を含む、
   請求項６記載の抵抗変化型メモリデバイス。
8. 前記メモリセルは、２つの電極間に、
   導電性イオンの供給層と、
   当該導電性イオンの供給層に接し、前記２つの電極間の印加電圧の極性に応じて、前記導電性イオンの供給層から前記導電性イオンが注入され、あるいは、注入された導電性イオンが前記供給層へ戻される抵抗変化層と、
   を有する抵抗変化型メモリセルである、
   請求項１から請求項７の何れか一項記載の抵抗変化型メモリデバイス。
9. 印加電圧の極性に応じて低抵抗化または高抵抗化する記憶素子と、アクセストランジスタとが、第１共通線と第２共通線との間に直列接続されているメモリセルの駆動において、前記第１共通線への電圧出力経路として、第１電圧を供給する第１供給線と前記第１共通線との間にＮ型の第１パストランジスタを有する第１経路と、前記第１電圧より高い第２電圧を供給する第２供給線と前記第１共通線との間にＮ型の第２パストランジスタを有する第２経路とを、予め設け、前記第２共通線への電圧出力経路として、前記第１電圧より高い電圧または前記第２電圧を前記第２共通線に印加するＰ型の第１制御トランジスタを有する第３経路と、前記第２電圧より低い電圧または前記第１電圧を前記第２共通線に印加するＮ型の第２制御トランジスタを有する第４経路と、を予め設けておき、
   前記記憶素子に対し低抵抗化を行うときは、前記第１経路と前記第３経路を導通させ、前記第２経路と前記第４経路を非導通として、第１共通線側の出力端がフォロア動作し、前記記憶素子に対して高抵抗化を行うときは、前記第１経路と前記第３経路を非導通させ、前記第２経路と前記第４経路とを導通させて、第１共通線側の出力端が非フォロア動作するように、入力データの論理に応じて、前記第１および第２パストランジスタ、前記第１及び第２制御トランジスタの各ゲート電圧を制御する、
   抵抗変化型メモリデバイスの駆動方法。
10. 印加電圧の極性に応じて低抵抗化または高抵抗化する記憶素子と、アクセストランジスタとが、第１共通線と第２共通線との間に直列接続されているメモリセルの駆動において、前記第１共通線への電圧出力経路として、第１電圧を供給する第１供給線と前記第１共通線との間にＰ型の第１パストランジスタを有する第１経路と、前記第１電圧より低い第２電圧を供給する第２供給線と前記第１共通線との間にＰ型の第２パストランジスタを有する第２経路とを、予め設け、前記第２共通線への電圧出力経路として、前記第１電圧より低い電圧または前記第２電圧を前記第２共通線に印加するＮ型の第１制御トランジスタを有する第３経路と、前記第２電圧より高い電圧または前記第１電圧を前記第２共通線に印加するＰ型の第２制御トランジスタを有する第４経路と、を予め設けておき、
    前記記憶素子に対し低抵抗化を行うときは、前記第１経路と前記第３経路を導通させ、前記第２経路と前記第４経路を非導通として、第１共通線側の出力端が非フォロア動作し、前記記憶素子に対して高抵抗化を行うときは、前記第１経路と前記第３経路を非導通させ、前記第２経路と前記第４経路とを導通させて、第１共通線側の出力端がフォロア動作するように、入力データの論理に応じて、前記第１および第２パストランジスタ、前記第１および第２制御トランジスタの各ゲート電圧を制御する、
    抵抗変化型メモリデバイスの駆動方法。
11. 前記記憶素子として、前記第１または第２パストランジスタの低抵抗化時と高抵抗化時の動作点が当該第１または第２パストランジスタの飽和領域と非飽和領域間を遷移するほど大きく抵抗値が変化する可変抵抗変化素子を用いる、
    請求項９または請求項１０記載の抵抗変化型メモリデバイスの駆動方法。
12. 前記アクセストランジスタが同時制御される前記メモリセルがマトリクス配置されたメモリセル配列内で、前記第１共通線と前記第２共通線との共通線対がメモリセルごとに配線されているメモリセルアレイの駆動において、前記第１および第２パストランジスタ、前記第１および第２制御トランジスタの各ゲート電圧の制御を、前記共通線対ごとに独立して実行する、
    請求項９または請求項１０記載の抵抗変化型メモリデバイスの駆動方法。
13. 前記メモリセルアレイに対し、前記アクセストランジスタが同時制御されるメモリセル配列内の１以上の記憶素子を低抵抗化する期間と同じまたは重複した期間で、同じメモリセル配列内の他の１以上の記憶素子を高抵抗化する、
    請求項１２記載の抵抗変化型メモリデバイスの駆動方法。

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