KR101964994B1 - 저항변화형 메모리 디바이스 및 그 구동 방법 - Google Patents

저항변화형 메모리 디바이스 및 그 구동 방법 Download PDF

Info

Publication number
KR101964994B1
KR101964994B1 KR1020110068744A KR20110068744A KR101964994B1 KR 101964994 B1 KR101964994 B1 KR 101964994B1 KR 1020110068744 A KR1020110068744 A KR 1020110068744A KR 20110068744 A KR20110068744 A KR 20110068744A KR 101964994 B1 KR101964994 B1 KR 101964994B1
Authority
KR
South Korea
Prior art keywords
voltage
common line
transistor
path
memory cell
Prior art date
Application number
KR1020110068744A
Other languages
English (en)
Other versions
KR20120011783A (ko
Inventor
마코토 키타가와
켄타로 오가타
Original Assignee
소니 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소니 주식회사 filed Critical 소니 주식회사
Publication of KR20120011783A publication Critical patent/KR20120011783A/ko
Application granted granted Critical
Publication of KR101964994B1 publication Critical patent/KR101964994B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0009—RRAM elements whose operation depends upon chemical change
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0061—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0073—Write using bi-directional cell biasing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0078—Write using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Mram Or Spin Memory Techniques (AREA)

Abstract

저항변화형 메모리 디바이스는: 인가 전압의 극성에 응하여 저항치가 변화함으로써 세트 동작 또는 리셋 동작이 이루어지는 기억 소자와, 제 1 공통선과 제 2 공통선의 사이에서 상기 기억 소자에 직렬 접속된 액세스 트랜지스터를 포함하는 메모리 셀; 및 제 1 전압을 공급하는 제 1 공급선과 상기 제 1 공통선의 사이에 접속되는 제 1 패스 트랜지스터와, 제 2 전압을 공급하는 제 2 공급선과 상기 제 1 공통선의 사이에 접속되는 제 2 패스 트랜지스터를 포함하는 구동 회로를 포함한다.

Description

저항변화형 메모리 디바이스 및 그 구동 방법{VARIABLE-RESISTANCE MEMORY DEVICE AND ITS DRIVING METHOD}
본 발명은 저항변화형 메모리 디바이스와 그 구동 방법에 관한 것이다. 저항변화형 메모리 디바이스는 기억 소자와 상기 기억 소자에 직렬 접속된 액세스 트랜지스터를 각각 포함하는 메모리 셀을 이용한다. 기억 소자는 인가되는 전압에 따라 변화하는 저항을 갖는다.
전극 사이에 기억층으로서 기능하는 절연층을 마련하고, 전극 사이에 전압을 인가함으로써 그 저항치가 변화하는 저항변화형 메모리 디바이스가 알려져 있다. 이 저항변화형 메모리 디바이스에 대한 더 많은 정보는 "K. Tsunoda, etal., 「Low Power and High Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V」, 2007 IEEE, pp. 267-270" 및 "K. Aratani, etal., 「A Novel Resistance Memory with High Scalability and Nanosecond Swithing」, Technical Digest IEDM 2007, pp. 783-786"의 문헌(이하, 각각 비특허문헌 1 및 비특허문헌2로 칭함)에 개시되어 있다. 특히, 비특허문헌1에는, 상기 절연층으로서 천이 금속 산화물을 이용하는 메모리가 개시되어 있다.
한편, 비특허문헌2에는, 2개의 전극 사이에 도전성 이온의 공급층과 기억층으로서의 절연막을 적층한 메모리가 개시되어 있다. 메모리는, 액티브 매트릭스 구동 방법의 채용에 의해 구동될 수 있는 제 1 및 제 2 공통선 사이에, 기억 소자와 기억 소자에 직렬 접속된 액세스 트랜지스터를 각각 구비하는 메모리 셀을 이용한다.
이와 같은 메모리 셀은, 하나의 트랜지스터(T)와 하나의 (가변)저항(R)을 갖기 때문에 1T1R형의 전류 구동 방식 메모리의 일종이고, ReRAM이라고 불린다.
ReRAM에서, 기억 소자의 저항의 크기는, 기억 소자에 데이터가 기록되었는지 또는 기억 소자로부터 데이터가 소거되었는지를 나타낸다. 나노초 크기의 짧은 지속 시간을 갖는 펄스는 기억 소자로의 데이터 기록 또는 기억 소자로부터의 데이터 소거 동작을 수행하는데 사용될 수 있다. 따라서, RAM과 같이 고속으로 동작할 수 있는 NVM(nonvolatile memory)으로서 기능할 수 있기 때문에, ReRAM이 많은 주목을 끌고 있다.
그러나, 현행의 FG(FloatingGate)_NAND형의 NVM(플래시 메모리)을 치환하기 위해서는 극복해야 할 장벽이 몇 개 존재하고, 그 하나가 메모리 셀의 기록/소거 특성이 재기록 횟수 의존성을 갖는 것이다. 그 때문에 재기록 횟수에 응하여, 메모리 셀에 인가하는 최적의 동작 조건이 변화한다.
즉, 재기록의 빈도 등의 사용 조건이 다르면, 메모리 셀에 있어서 필요 충분한 재기록 전류/전압 스트레스도 다르다. 과잉한 재기록 전류/전압 스트레스는, 리크를 증대시키고, 또한, 재기록 가능한 횟수를 변동시키기(저하시키기) 때문에 바람직하지 않다.
환언하면, ReRAM은, 그 때마다 필요 충분한 재기록 전류/전압 스트레스를 주는 것을 조건으로, 재기록 횟수 상한(上限)의 보증과, 데이터 보존 특성의 유지의 양립이 가능해진다.
ReRAM에 있어서, 최적의 전류 또는 전압을 인가하는 수법으로서, 액세스 트랜지스터의 게이트 전압을 제어하는 기술이 알려져 있다. 이 기술에 대한 상세는 비특허문헌1에 개시되어 있다.
비특허문헌1에서 제안되어 있는 수법에서는, 액세스 트랜지스터의 게이트 전압을 조정하여, 기억 소자를 고저항화 또는 저저항화 할 때에 흘리는 전류량을 제어한다.
TMR(Tunnel Magneto Resistance) 효과를 이용한 MRAM이나 스핀 주입 방식의 자성 변화형의 메모리가 알려져 있다. 자성 변화형 메모리에서는, ReRAM과는 다른 물리 현상을 이용한다. 또한, 기억 소자와 액세스 트랜지스터로 메모리 셀이 구성되는 1T1R형의 전류 구동 방식 메모리인 점에서는, 자성 변화형 메모리는 ReRAM과 유사하다.
MRAM이나 스핀 주입 방식의 메모리에 있어서, 기록과 소거의 전류의 인가 제어를 기록선 디코더로 행하는 기술이 알려져 있다. 이 기술에 대한 상세는 국제공개 제2007/015358호(이하, 특허문헌1로 칭함)와 같은 문헌에 설명되어 있다.
도 1에, 상기 특허문헌1의 도 4에 기재된 기록선 디코더의 기본 구성도를 도시한다.
도해되어 있는 기록선 디코더(200)는, 6개의 NMOS 트랜지스터(N1 내지 N6)와, 3개의 인버터(INV1 내지 INV3)를 갖는다.
NMOS 트랜지스터(N1과 N2)가 직렬 접속되고, NMOS 트랜지스터(N2)의 소스 전극이 접지되어 있다. 마찬가지로, NMOS 트랜지스터(N3과 N4)가 직렬 접속되고, NMOS 트랜지스터(N4)의 소스 전극이 접지되어 있다.
NMOS 트랜지스터(N1과 N3)의 각 드레인 전극에, 외부의 기록 전류 발생 회로(400)로부터 기록 전류(IW)가 공급 가능하게 되어 있다.
NMOS 트랜지스터(N1과 N2)의 접속점은, 칼럼 스위치로서의 NMOS 트랜지스터(N5)을 통하여 기록선(210)에 접속된다. 마찬가지로, NMOS 트랜지스터(N3과 N4)의 접속점은, 칼럼 스위치로서의 NMOS 트랜지스터(N6)를 통하여 기록선(220)에 접속된다.
기록선(210, 220)의 사이에, 도시하지 않은 선택 트랜지스터를 통하여 자기 저항 소자(MRE)가 접속되어 있다. 자기 저항 소자(MRE)는, 흐르는 전류 방향에 응하여 자구(磁區; magnetic domain)가 프리한 층에서 자화(磁化)가 반전함으로써 흘리는 전류량, 즉 저항치가 제어된다.
기록 전류(IW) 방향은, 디코더의 외부로부터 입력되는 전류 방향 신호(DIR)와 인버터(INV1 내지 INV3)에서 생성한 논리에 의해, NMOS 트랜지스터(N1 내지 N4)의 게이트 전극을 제어함으로써 변경된다.
이 제어에 의해, 기록 전류(IW1)를 흘릴 때는 NMOS 트랜지스터(N1과 N4)가 온, NMOS 트랜지스터(N2와 N3)가 오프 한다. 역으로, 기록 전류(IW2)를 흘릴 때는 NMOS 트랜지스터(N2와 N3)가 온, NMOS 트랜지스터(N1과 N4)가 오프 한다.
이처럼, 특허문헌1에서는, 기록선 디코더(200) 내에, 기록선(제 1 및 제 2 공통선)마다 전류 스위치(패스 트랜지스터)가 마련된다. 기록선 디코더(200)는, 패스 트랜지스터의 온/오프를 제어하고, 이에 의해, 입력되는 기록 전류의 공급과 차단의 제어를 기록선마다 행한다. 이 구성에서는, 액세스 트랜지스터의 게이트 전극이 공통 접속된 메모리 셀의 행 배열 내에서, 기록과 소거를 임의로 행할 수 있다.
상기 비특허문헌1에서는, 액세스 트랜지스터를 미세화한 경우에, 편차가 큰 미세한 액세스 트랜지스터의 특성의 영향이 기록, 소거의 특성에 미친다. 그 결과, 비특허문헌1에 기재된 전류 제어 방법에서는, 기록, 소거 특성의 편차가 커져 버린다.
또한, 본 발명자는, 상기 비특허문헌1의 전류 제어 방법의 결점을 극복하는 방식의 하나로서, 일본 특원2009-012385호의 발명을 제안하고 있다.
이 발명에서는, 비트선에 패스 트랜지스터를 배치하고, 그 패스 트랜지스터의 게이트 전압으로 기록 전압, 소거 전압 및 전류를 제어하는 방식을 개시한다.
이 방식은, 액세스 트랜지스터의 게이트 전극에 인가되는 전압을 높게 함으로써 저임피던스 동작시키고, 대신에 정수(사이즈)가 큰 패스 트랜지스터의 게이트 전극에 인가되는 전압을 제어한다. 이 때문에, 기록, 소거의 특성의 편차를 작게 할 수 있는 이점이 있다.
이 선원(先願)에서 개시한 방식에서는, 기록 동작과 소거 동작에서 패스 트랜지스터를 공유하고 있다. 그 때문에, 동일한 워드선을 공유하는 메모리 셀 행에서 복수의 메모리 셀에 대해, 복수의 비트선을 이용하여 동시에 기록과 소거를 위한 전류 구동을 할 수가 없다는 개선점이 남아 있다. 그 결과, 이 방식은 시분할 동작이 필요해지고, 이것이 고속화를 저해하고 있다.
비트선과 소스선이라는 복수의 공통선을 이용하여, 흘리는 셀 전류 방향을 임의로 제어할 수 있으면, 상기 개선점은 해소 가능하다.
그런데, ReRAM 등에서는, 셀 전류 방향을 제어하기 위해, 예를 들면 특허문헌1에 기재된 전류 스위치를 통하여 전류 공급을 행하는 방식을 일률적으로 적용할 수가 없다.
특허문헌1에서는, 도 1에 도시하는 NMOS 트랜지스터(N1 또는 N3)는, 드레인 전극으로부터 입력되는 기록 전류(IW)를 소스 전극으로부터 출력하기 위해, 트랜지스터의 드레인 전류의 포화 특성을 이용하는 것이 된다. 이 때문에, NMOS 트랜지스터(N1 또는 N3)은 전압 리미터로서 기능한다.
스핀 주입 메모리의 저항치 변화는, ReRAM에 비하여 대폭적으로 작기 때문에, 드레인 전류 특성에 있어서 드레인 전류 커브와 부하 직선과의 교점에서 정해지는 동작점이 드레인 포화 영역 내를 천이한다.
이에 대해, ReRAM 등의 다른 저항변화형 메모리에서는, 스핀 주입 메모리에 비하여 저항치 변화가 몇 자리수(digit)만큼 크다. 그래서, ReRAM 등의 저항변화형 메모리는, 기억 소자의 저항치가 저저항으로부터 고저항으로 변화하면, 드레인 전류 커브의 비포화 영역으로 동작점이 천이한다. 이 때문에, 고저항 상태의 기억 소자는, 동작 펄스의 초기 단계에서 동작점이 천이하면 동작 펄스가 종료되기까지의 기간, 큰 전압 스트레스에 노출된다. 앞서 기술한 바와 같이, 특히 ReRAM은 큰 전압 또는 전류 스트레스로 특성이 변화하기 쉽기 때문에, 이 특허문헌1에 기재된 기록 전류 반전 제어를 그대로 채용할 수가 없다.
본 발명은, 행방향의 공통선(이른바 워드선)과, 열방향의 공통선쌍(共通線對)(제 1 및 제 2 공통선)으로 3선식 메모리 셀 구성에 알맞게 적용된다.
그리고, 본 발명은, 3선식 메모리 셀에서, 세트 동작과 리셋 동작의 병행 구동에 알맞은 구동 회로를 갖는 저항변화형 메모리와, 그 구동 방법을 제공하는 것이다.
본 발명에 관한 저항변화형 메모리 디바이스는, 메모리 셀과, 제 1 패스 트랜지스터와, 제 2 패스 트랜지스터와, 구동 회로를 갖는다.
상기 메모리 셀은, 인가 전압의 극성에 응하여 저항치가 변화함으로써 세트 동작 또는 리셋 동작이 이루어지는 기억 소자를 포함한다. 이 기억 소자와 액세스 트랜지스터가, 제 1 공통선과 제 2 공통선의 사이에 직렬로 접속되어, 메모리 셀이 구성되어 있다.
상기 제 1 패스 트랜지스터는, 제 1 전압을 공급하는 제 1 공급선과 상기 제 1 공통선의 사이에 접속되어 있다.
상기 제 2 패스 트랜지스터는, 제 2 전압을 공급하는 제 2 공급선과 상기 제 1 공통선의 사이에 접속되어 있다.
상기 구동 회로는, 상기 인가 전압이 세트 동작을 수행하도록 상기 기억 소자에 인가되면 상기 제 1 패스 트랜지스터를 드레인 출력 동작시킨다. 또한, 상기 구동 회로는, 상기 인가 전압이 리셋 동작을 수행하도록 인가되면 상기 제 2 패스 트랜지스터를 소스 폴로워 동작시킨다. 소스 폴로워 동작과 드레인 출력 동작은, 상기 구동 회로가, 상기 제 1 및 제 2 패스 트랜지스터의 각 게이트 전극에 인가되는 전압과, 상기 제 2 공통선의 전압을 제어함으로써 전환된다.
이상의 구성에 의하면, 구동 회로는, 동일한 제 1 공통선에 대해, 제 1 패스 트랜지스터에 의한 드레인 출력 동작과, 제 2 패스 트랜지스터에 의한 소스 폴로워 동작의 전환이 가능하다. 이 구동 회로에 의한 트랜지스터 동작의 전환에 의해, 기억 소자에서는 세트 동작과 리셋 동작을 위한 바이어스 설정이 전환된다.
이상의 구성은, 액세스 트랜지스터가 동시 제어되는 복수의 메모리 셀 배열에 있어서, 메모리 셀마다, 제 1 및 제 2 공통선과, 제 1 및 제 2 패스 트랜지스터를 마련한 어레이 구성에 알맞다. 이 경우, 제 1 및 제 2 공통선의 공통선쌍마다(환언하면, 메모리 셀마다)에, 제 1 및 제 2 패스 트랜지스터를 갖기 때문에, 해당 메모리 셀 배열 내의 임의의 메모리 셀에 대해 세트 동작과 리셋 동작의 동시 실행이 가능해진다.
본 발명에 관한 저항변화형 메모리 디바이스의 구동 방법은, 인가 전압의 극성에 응하여 저항치가 변화함으로써 세트 동작 또는 리셋 동작이 이루어지는 기억 소자와, 액세스 트랜지스터가, 제 1 공통선과 제 2 공통선의 사이에 직렬 접속시켜저 있는 메모리 셀의 구동에 관한 것이다. 이 구동 방법에서는, 상기 제 1 공통선의 구동 경로로서, 제 1 패스 트랜지스터를 갖는 경로와 제 2 패스 트랜지스터를 갖는 경로를 마련한다. 그리고, 상기 인가 전압을 세트 동작 방향으로 줄 때는 상기 제 1 패스 트랜지스터가 드레인 출력 동작하고, 상기 인가 전압을 리셋 동작 방향으로 줄 때는 상기 제 2 패스 트랜지스터가 소스 폴로워 동작하도록, 상기 제 1 및 제 2 패스 트랜지스터의 각 게이트 전극에 인가되는 전압과, 상기 제 2 공통선의 전압을 제어한다.
본 발명에 의하면, 액세스 트랜지스터가 동시 제어되는 복수의 3선식 메모리 셀에 있어서, 세트 동작과 리셋 동작의 병행 구동에 알맞은 구동 회로를 갖는 저항변화형 메모리 디바이스(예를 들면 ReRAM)를 제공할 수 있다.
또한, 본 발명에 의하면, 액세스 트랜지스터가 동시 제어되는 복수의 3선식 메모리 셀에 있어서, 세트 동작과 리셋 동작의 병행 구동에 알맞은 구동 방법을 제공할 수 있다.
도 1은 선행 기술 문헌에 기재된 기록선 디코더의 기본 구성도.
도 2의 A 및 B는 실시 형태에 공통된 메모리 셀의 등가 회로도.
도 3은 인접하는 2개의 메모리 셀분의 디바이스 구조도.
도 4의 A 및 B는 기억 소자를 통해 흐르는 전류의 방향과 저항 변화형 메모리 디바이스에서 이용되는 기억 소자에 인가되는 전압의 통상적인 크기를 각각 도시하는 모식도.
도 5는 저항 변화형 메모리 디바이스의 블록도.
도 6은 X셀렉터의 논리 회로도.
도 7은 Y셀렉터의 논리 회로도.
도 8은 WL 드라이버 유닛의 논리 회로도.
도 9는 YSW 드라이버 유닛의 논리 회로도.
도 10은 제 1의 실시 형태에서, 세트/리셋 드라이버의 구성을 도시하는, 2개의 메모리 칼럼에 대응하는 구동 회로를 포함하는 도면.
도 11은 센스 앰프의 구성을 도시하기 위한 구동 회로를 포함하는 도면.
도 12는 전류 경로를 도시하기 위한 도 10과 같은 구동 회로를 포함하는 도면.
도 13의 A1 내지 F4는 제 1 및 제 2의 실시 형태에 공통된 동작 파형도.
도 14는 제 1의 실시 형태에서의 세트 동작시의 등가 회로도.
도 15의 A 및 B는 제 1의 실시 형태에서의 세트 동작의 시작 직후와 종료 후의 부하 특성도.
도 16은 제 1의 실시 형태에서의 리셋 동작시의 등가 회로도.
도 17의 A 및 B는 제 1의 실시 형태에서의 리셋 동작의 시작 직후와 종료 후의 부하 특성도.
도 18은 비교예에서의 리셋 동작시의 등가 회로도.
도 19의 A 및 B는 비교예에 있어서, 기억 소자가 저저항 상태일 때와 고저항 상태일 때의 부하 특성도.
도 20은 제 2의 실시 형태에서, 세트/리셋 드라이버의 구성을 도시하는, 2개의 메모리 칼럼에 대응한 구동 회로를 포함하는 도면.
도 21은 제 2의 실시 형태에서의 세트 동작시의 등가 회로도.
도 22의 A 및 B는 제 2의 실시 형태에서의 세트 동작 시작 직후와 세트 동작 후의 부하 특성도.
도 23은 제 2의 실시 형태에서의 리셋 동작시의 등가 회로도.
도 24의 A 및 B는 제 2의 실시 형태에서의 리셋 동작 시작 직후와 리셋 동작 후의 부하 특성도.
본 발명의 실시 형태를, 기억 소자가 ReRAM인 경우를 예로 하여 도면을 참조하여 이하의 순서로 설명한다.
1.제 1의 실시 형태(제 1 및 제 2 패스 트랜지스터가 NMOS인 구성을 구현)
2. 제 2의 실시 형태(제 1 및 제 2 패스 트랜지스터가 PMOS인 구성을 구현)
<1.제 1의 실시 형태>
[메모리 셀 구성]
도 2의 A와 도 2의 B에, 본 발명의 실시 형태에 공통된 메모리 셀의 등가 회로도를 도시한다. 또한, 도 2의 A는 기록 전류, 도 2의 B는 소거 전류에 관해, 그 방향을 나타내지만, 메모리 셀 구성 자체는 양 도면에서 공통된다.
도 2에 도해하는 메모리 셀(MC)은, 기억 소자로서의 하나의 가변저항 소자(Re)와, 하나의 액세스 트랜지스터(AT)를 갖는다.
가변저항 소자(Re)의 일단이 소스선(SL)에 접속되고, 타단이 액세스 트랜지스터(AT)의 소스 전극에 접속되고, 액세스 트랜지스터(AT)의 드레인 전극이 비트선(BL)에, 게이트 전극이 워드선(WL)에, 각각 접속되어 있다.
여기서 비트선(BL)이 제 1 공통선의 한 예에 해당하고, 소스선(SL)이 제 2 공통선의 한 예에 해당한다.
또한, 비트선(BL)과 소스선(SL)이 도 2에서는 서로 평해하지만, 이것으로 제한되지 않는다. 단, 후술하는 바와 같이 비트선(BL)과 소스선(SL)은, 동일한 구동 회로에 의해 전압이 제어되기 때문에, 비트선(BL)과 소스선(SL)을 평행하게 배치하는 것이 바람직하다.
본 실시 형태에서는, 이와 같이 메모리 셀(MC)이 제 1 공통선(비트선(BL))과, 제 2 공통선(소스선(SL))과, 액세스 트랜지스터(AT)를 제어하는 공통선(워드선(WL))의 3개의 선에 접속된 3선 방식을 전제로 한다.
도 3에, 인접하는 2개의 메모리 셀(MC)에 대응하는 부분의 디바이스 구조를 도시한다. 도 3은 모식 단면도이고, 사선을 붙이고 있지 않다. 또한, 특히 언급하지 않은 도 3의 공백 부분은 절연막으로 충전되고, 또는 다른 구성 부분의 일부를 구성한다.
도 3에 도해되어 있는 메모리 셀(MC)에서, 그 액세스 트랜지스터(AT)가 반도체 기판(100)에 형성되어 있다.
보다 상세하게는, 액세스 트랜지스터(AT)의 소스 전극(S)과 드레인 전극(D)이 되는 2개의 불순물 영역이 반도체 기판(100)에 형성되고, 그 사이의 기판 영역 상에 게이트 절연막을 개재시켜서 폴리실리콘 등으로 이루어지는 게이트 전극이 형성되어 있다. 여기서는, 게이트 전극이 행방향(도 3의 횡방향)으로 배선된 워드선(WL)을 구성하고, 워드선(WL)의 앞측(front side)에 드레인 전극(D)이 되는 불순물 영역이 배치되고, 워드선(WL)의 뒤측(rear side)에 소스 전극(S)이 되는 불순물 영역이 배치되어 있다. 도 3에서는, 드레인 전극(D)이 되는 불순물 영역과 소스 전극(S)이 되는 불순물 영역이 보기 쉽도록 위치가 어긋나 있다.
그러나, 드레인 전극(D)으로 사용되는 불순물 영역과 소스 전극(S)으로 사용되는 불순물 영역은 지면에 수직한 방향에서 겹쳐질 수도 있다.
드레인 전극(D)은 비트선 콘택트(BLC)를 통하여, 제 1 배선층(1M)에 의해 형성된 비트선(BL)에 접속되어 있다.
소스 전극(S) 상에, 플러그(104)와 랜딩 패드(105)(배선층에서 형성)가 반복하여 쌓아올려짐으로써 소스선 콘택트(SLC)가 형성되어 있다. 소스선 콘택트(SLC)의 위에, 가변저항 소자(Re)가 형성되어 있다.
가변저항 소자(Re)를 다층 배선 구조의 몇 층째에 형성하는지는 임의이지만, 여기서는 대강 4 내지 5층째에 가변저항 소자(Re)가 형성되어 있다.
가변저항 소자(Re)는, 하부 전극(101)과, 소스선(SL)으로 이루어지는 상부 전극의 사이에, 절연체막(102)과 도체막(103)을 갖는 막 구성(적층체)으로 되어 있다.
절연체막(102)의 재료로서는, 예를 들면, SiN, SiO2, Gd2O3 등을 들 수 있다.
도체막(103)의 재료로서는, 예를 들면, Cu, Ag, Zr, Al로부터 선택되는 하나 이상의 금속 원소를 함유하는 금속막, 합금막(예를 들면 CuTe 합금막), 금속 화합물막 등을 들 수 있다. 또한, 이온화하기 쉬운 성질을 갖는다면, Cu, Ag, Zr, Al 이외의 금속 원소를 이용하여도 좋다. 또한, Cu, Ag, Zr, Al의 적어도 하나와 조합되는 원소는, S, Se, Te중의 적어도 하나의 원소인 것이 바람직하다. 도체막(103)은, 도전성 이온의 공급층으로서 형성되어 있다.
도 3에는, 다른 소스선(SL)에 접속된 2개의 가변저항 소자(Re)를 도시하고 있다. 여기서, 비트선(BL)과 같은 방향으로 인접하는 메모리 셀(MC)의 기억층(절연체막(102)), 이온 공급층(도체막(103)) 및 소스선(SL)은, 각각이 같은 층에서 형성되어 있다. 또한, 다른 구성으로서, 소스선(SL)은 비트선 방향의 메모리 셀(MC) 사이에서 공유되고, 기억층과 이온 공급층은 메모리 셀(MC)마다 독립하여 형성된다.
또한, 본 실시 형태에서 소스선(SL)은, 비트선(BL)보다 상층의 배선층에서 형성되어 있다. 여기서는, 비트선(BL)이 제 1층째의 배선층(1M)에서 형성되고, 소스선(SL)이 4 내지 5층째의 배선층에서 형성되어 있다. 단, 비트선(BL)과 소스선(SL)이 이용하는 배선층의 상하 관계는 반대라도 좋고, 각각이 몇 층째인가도 임의이다.
도 4의 A 및 B는 기억 소자를 통해 흐르는 전류의 방향과 저항 변화형 메모리 디바이스에서 이용되는 기억 소자에 인가되는 전압의 통상적인 크기를 각각 도시한다.
도 4의 A 및 B는, 한 예로서, 질화막(SiN막)(104)의 개구부에서 하부 전극(101)과의 접촉면적이 규제된 절연체막(102)이 SiO2로 형성되고, 도체막(103)이 CuTe 베이스의 합금 화합물로 형성되어 있는 경우를 도시하고 있다. 절연체막(102)은 하부 전극(101)과 접촉하는 영역을 구비한다. 상기 접촉 영역은 질화막(또는 SiN막)(104) 상의 개구(aperture)에 의해 정의된다.
도 4의 A에서는, 절연체막(102)측을 부극측, 도체막(103)측을 정극측으로 하는 전압을 하부 전극(101)과 상부 전극(소스선(SL))에 인가한다. 예를 들면, 비트선(BL)을 0V로 접지하고, 소스선(SL)에, 예를 들면 +3V를 인가한다.
그러면, 도체막(103)에 포함되는 Cu, Ag, Zr, Al이, 이온화하여 부극측으로 끌어당겨지는 성질을 갖게 된다. 이들 금속의 도전성 이온이 절연체막(102)에 주입된다. 그 때문에, 절연체막(102)의 절연성이 저하되고, 그 저하와 함께 도전성을 갖게 된다. 그 결과, 도 4의 A에 도시하는 방향의 기록 전류(IW)가 흐른다. 이 동작을 기록 동작 또는 세트 동작이라고 한다.
이와는 역으로, 도 4의 B에서는, 절연체막(102)측을 정극측, 도체막(103)측을 부극측으로 하는 전압을 하부 전극(101)과 상부 전극(소스선(SL))에 인가한다. 예를 들면, 소스선(SL)을 0V로 접지하고, 비트선(BL)에, 예를 들면 +1.7V를 인가한다.
그러면, 절연체막(102)에 주입되어 있던 도전성 이온이 도체막(103)으로 되돌아와, 기록 전의 저항치가 높은 상태로 리셋된다. 이 동작을 소거 동작 또는 리셋 동작이라고 한다. 리셋에서는, 도 4의 B에 도시하는 방향의 소거 전류(Ie)가 흐른다.
또한, 이하, 세트 동작은 도전성 이온을 절연체막에 충분히 주입하는 동작으로 정의되고, 리셋 동작은 도전성 이온을 절연체막으로부터 충분히 추출하는 동작으로 정의된다.
이에 대해, 어느 상태(세트 또는 리셋)를 데이터의 기록 상태로 하고, 소거 상태로 하는지는, 임의로 정의된다.
이하의 설명에서는, 세트 동작은 데이터 기록 동작으로서 간주되고 리셋 동작은 데이터 소거 동작으로서 간주된다. 즉, 절연체막(102)의 절연성이 저하되어 가변저항 소자(Re) 전체의 저항치가 충분한 레벨까지 내려간 경우를 데이터 기록 동작 또는 세트 동작에 대응시킨다. 역으로, 절연체막(102)의 절연성이 본래의 초기 상태로 되돌려져 가변저항 소자(Re) 전체의 저항치가 충분한 레벨까지 올라간 경우를 데이터 소거 동작 또는 리셋 동작에 대응시킨다.
도 2의 A 및 도 4의 A에 도시된 화살표에 의해 나타나는 전류 방향은 세트 동작에서 가변저항 소자(Re)를 통해 흐르는 기록 전류(IW)의 방향이고, 도 2의 B 및 도 4의 B에 도시된 화살표에 의해 나타나는 전류 방향은 리셋 동작에서 가변저항 소자(Re)를 통해 흐르는 소거 전류(Ie)의 방향이다.
상술한 세트와 리셋을 반복함에 의해, 가변저항 소자(Re)의 저항치를, 고저항 상태와 저저항 상태의 사이에서 가역적으로 변화시키는 2치(値) 메모리가 실현된다. 게다가, 가변저항 소자(Re)는, 전압의 인가를 멈추어도 데이터는 보존되기 때문에 불휘발성 메모리로서 기능한다.
단, 2치 메모리 이외의 3치 이상의 다치 메모리에 본 발명을 적용하여도 상관없다.
또한, 세트 동작에서, 실제로는, 절연체막(102) 중의 금속 이온의 양에 의해, 절연체막(102)의 저항치가 변화하고 있기 때문에, 절연체막(102)을, 데이터가 기억되고 보존되는 기억층으로 간주할 수 있다.
이 가변저항 소자(Re)를 이용하여 메모리 셀(MC)을 구성하고, 메모리 셀(MC)을 다수 마련함에 의해, 저항변화형 메모리의 메모리 셀 어레이를 구성할 수 있다. 저항변화형 메모리는, 이 메모리 셀 어레이와, 그 구동 회로(주변 회로)를 갖고서 구성된다.
[IC 칩 구성]
도 5에, 저항변화형 메모리 디바이스(예를 들면 IC 칩)의 블록도를 도시한다.
도해되어 있는 반도체 메모리 디바이스는, 도 2 내지 도 4에 도시하는 메모리 셀(MC)을 매트릭스 형상으로 행(로우) 방향으로 M개, 열(칼럼) 방향으로 N개 배치하고 있는 메모리 셀 어레이(1)와, 그 주변 회로를 동일 반도체 칩에 집적화한 것이다. 여기서 「N」과 「M」은 비교적 큰 자연수이고, 그 구체적 값은 임의로 설정된다.
메모리 셀 어레이(1)에서, 로우 방향으로 나열하는 M개의 메모리 셀(MC)로 액세스 트랜지스(AT)의 게이트 전극끼리를 각각 공통 접속하는 N개의 워드선(WL<0> 내지 WL<N-1>)이, 칼럼 방향으로 소정 간격으로 배치되어 있다.
또한, 칼럼 방향으로 나열하는 N개의 메모리 셀(MC)에서 액세스 트랜지스터(AT)의 드레인 전극과 소스 전극의 한쪽을 공통 접속하는 M개의 비트선(BL<0> 내지 BL<M-1>)이, 로우 방향으로 소정 간격으로 배치되어 있다.
마찬가지로, 칼럼 방향으로 나열하는 N개의 메모리 셀(MC)에서, 액세스 트랜지스터(AT)와 반대측의 가변저항 소자(Re)의 단부(전극)를 공통 접속하는 M개의 소스선(SL<0> 내지 SL<M-1>)이, 로우 방향으로 소정 간격으로 배치되어 있다. 모든 메모리 셀(MC)에서 이용되는 가변저항 소자(Re)의 소정의 단(end)은 동일한 메모리 셀(MC)에서 이용되는 액세스 트랜지스터(AT)에 대향하는 측의 단이다.
비트선(BL)과 소스선(SL)은, 로우 방향으로 교대로 배치된다.
메모리 셀(MC)을 접속하는 제 1 공통선으로서의 비트선(BL)과 제 2 공통선으로서의 소스선(SL)이 인접하여 쌍으로 배선되어 있다. 이하, 같은 메모리 셀(MC)에 접속된 비트선(BL)과 소스선(SL)을 공통선쌍으로 부르기도 한다.
주변 회로는, 공통선쌍(BL<i>, SL<i> : i=0 내지 M-1)을 구동하는 세트/리셋 드라이버(Set/Reset Driver)(10)와, 비트선(BL<i>)으로부터 데이터를 판독하는 센스 앰프(SA)(7)를 갖는다.
세트/리셋 드라이버(10)와 센스 앰프(7)에 의해 칼럼 구동 회로가 구성된다. 칼럼 구동 회로는, 본 발명에서의 구동 회로의 주요부에 상당한다. 또한, 본 발명에서의 구동 회로는, 세트/리셋 드라이버(10)를 포함하지만 센스 앰프(7)를 포함하는 것은 필수가 아니다.
주변 회로에는, 프리 디코더(Pre Decoder)(3), 로우 구동 회로(4), 칼럼 스위치 회로(6)를 포함한다.
프리 디코더(3)는, 입력되는 어드레스 신호를 X계의 로우 어드레스와, Y계의 칼럼 어드레스로 분리하는 회로이다.
로우 구동 회로(4)는, X(어드레스) 메인 디코더, Y(어드레스) 메인 디코더, 칼럼 스위치 제어 회로, 및, 워드선(WL) 드라이버를 겸하는 회로이다.
주변 회로는, 또한, I/O 버퍼(Input/Output Buffer)(9), 제어 회로(11), 및, 로직 블록(16)을 포함한다.
로직 블록(16)은, 데이터 입출력이나 데이터의 저장이나 버퍼링을 제어하는 제어계의 논리 회로부이다. 로직 블록(16)은, 필요에 응하여 메모리 셀 어레이(1)의 칼럼마다 기록 금지의 제어를 행하는 구성으로 하여도 좋다.
또한, 전원 전압으로부터 각종 전압을 발생하는 회로, 클록 신호의 발생 제어 회로 등은, 도 5에서 도시를 생략하고 있다.
로우 구동 회로(4)는, 메인 디코더의 기능을 가지며, 그 기능을 실행하는 구성으로서, X셀렉터(20)와 Y셀렉터(30)를 갖는다.
로우 구동 회로(4)는, 칼럼 스위치(CSW)의 제어 회로의 기능을 가지며, 그 기능을 실행하는 구성으로서, YSW 드라이버 유닛(6A)을 복수 갖는다.
로우 구동 회로(4)는, WL 드라이버의 기능을 가지며, 그 기능을 실행하기 위해 워드선(WL)과 같은 수의 WL 드라이버 유닛(4A)을 포함하도록 구성된다. 상술한 바와 같이, 워드선의 수는 N개이다.
X셀렉터(20), Y셀렉터(30), YSW 드라이버 유닛(6A) 및 WL 드라이버 유닛(4A)의 구체적 회로예는 후술한다.
프리 디코더(3)는, 입력되는 어드레스 신호(Address)를 X어드레스 신호(X0, X1, …)와, Y어드레스 신호(Y0, Y1, …)로 분리한다.
X어드레스 신호(X0, X1, …)는, 로우 구동 회로(4) 내의 X셀렉터(20)에 보내지고, 또한 디코드되고, 그 결과, WL 드라이버 유닛(4A)의 선택 신호로서 X셀렉트 신호(X_SEL<0> 내지 <N-1>)를 발생한다. X셀렉트 신호(X_SEL<0> 내지 <N-1>)는, N개의 WL 드라이버 유닛(4A) 중, 대응하는 유닛에 출력된다.
Y어드레스 신호(Y0, Y1, …)는, 로우 구동 회로(4) 내의 Y셀렉터(30)에 보내지고, 또한 디코드되고, 그 결과, YSW 드라이버 유닛(6A)의 선택 신호로서 Y셀렉트 신호(Y_SEL)를 발생한다. Y셀렉트 신호(Y_SEL)의 수는 도 5에 도시된 칼럼 스위치 회로(6)의 구성에 따라 변한다. 따라서, Y셀렉트 신호(Y_SEL)에 기초하여 칼럼 스위치 회로(6)를 구동하기 위한 YSW 드라이버 유닛(6A)의 수도 칼럼 스위치 회로(6)의 구성에 따라 변한다. 따라서, YSW 드라이버 유닛(6A)에 의해 생성되는 신호의 수도도 칼럼 스위치 회로(6)의 구성에 따라 변한다.
WL 드라이버 유닛(4A)은, 선택된 때에, 그 출력에 접속되어 있는 워드선(WL)에 소정 전압을 인가하는 회로이다. WL 드라이버 유닛(4A)의 상세는 후술한다.
여기서, 도 5에 도시하는 칼럼 스위치 회로(6)의 구성을 설명한다. 이 구성은, 후술한 상세 회로와는 다르지만, 이와 같은 칼럼 스위치 구성을 채택하는 것도 가능하다는 의미에서 도 5에 도시되어 있다.
도 5에 도해하는 칼럼 스위치 회로(6)는, 공통선 분리 스위치부(6B)와, 방전 스위치부(6C)를 갖는다.
공통선 분리 스위치부(6B)는, 공통선쌍(BL<i>와 SL<i> : i=0 내지 M-1)을 하나 걸러서 선택하는 NMOS 스위치의 집합이다. 공통선 분리 스위치부(6B)에 의해, 홀수번째의 메모리 칼럼(메모리 셀의 렬 배열)과, 짝수번째의 메모리 칼럼이 선택적으로 세트/리셋 드라이버(10)에 접속된다.
한편, 방전 스위치부(6C)는, 공통선 분리 스위치부(6B)와 반대의 동작을 행한다.
홀수번째의 메모리 칼럼의 공통선쌍이 세트/리셋 드라이버(10)에 접속되어 있을 때는, 짝수번째의 메모리 칼럼의 공통선쌍이 방전 스위치부(6C)를 통하여 접지 전위에 접속된다. 이와는 역으로, 짝수번째의 메모리 칼럼의 공통선쌍이 세트/리셋 드라이버(10)에 접속되어 있을 때는, 홀수번째의 메모리 칼럼의 공통선이 방전 스위치부(6C)를 통하여 접지 전위에 접속된다.
이 구성을 채택하면, 2개의 메모리 칼럼에 대해, 세트/리셋 드라이버(10)나 센스 앰프(7)를 하나씩 배치할 수 있다. 따라서, 메모리 셀의 배치 밀도에 비하여 세트/리셋 드라이버(10)나 센스 앰프(7)의 배치에 필요한 면적(특히 로우 방향의 사이즈)이 큰 경우에, 이 구성은 유용하다.
세트/리셋 드라이버(10)는, 메모리 셀 어레이(1) 내의 모든 메모리 셀로부터 워드선을 선택하는 동작을 수행하는 부분과의 협동으로 임의의 메모리 셀을 선택 구동할 수 있다.
또한, 메모리 셀 어레이(1) 등의 회로 규모가 작고, 면적에서 여유가 있는 등의 사정이 있는 경우에, 공통선쌍마다 세트/리셋 드라이버(10)와 센스 앰프(7)를 마련할 수 있다.
그 경우, 세트/리셋 드라이버(10)는, 메모리 셀 어레이(1) 내의 모든 메모리 셀로부터 워드선을 선택하는 동작을 수행하는 부분과의 협동으로 임의의 메모리 셀을 선택 구동할 수 있다. 동작 속도의 점에서는, 모든 메모리 셀에의 임의 액세스가 가능한 공통선쌍마다의 드라이버 배치가 바람직하다. 공통선쌍마다의 드라이버 배치에 관해, 그 상세 회로예는 후술한다.
세트/리셋 드라이버(10)는, 메모리 칼럼 수와 같거나, 반수라는 소정 수만큼 마련된다.
소정 수의 세트/리셋 드라이버(10)에 공통의 제어 전압으로서, 세트 게이트 전압(Vgset)을 발생하는 세트 게이트 전압 발생 회로(12)와, 리셋 게이트 전압(Vgrst)을 발생하는 리셋 게이트 전압 발생 회로(13)가, 세트/리셋 드라이버(10)에 접속되어 있다. 세트 게이트 전압 발생 회로(12)와 리셋 게이트 전압 발생 회로(13)는, 세트/리셋 드라이버(10)와 함께, 본 발명에서의 구동 회로에 포함된다.
세트 게이트 전압 발생 회로(12)와 리셋 게이트 전압 발생 회로(13)의 구체적 회로예는 후술한다.
제어 회로(11)는, 기록 신호(WRT), 소거 신호(ERS), 데이터 판독 신호(RD)를 입력하고, 이들 3개의 신호에 의거하여 각종의 신호나 전압을 발생한다. 제어 회로(11)는, 이하의 4개의 기능을 구비한다.
(1) 판독시에, 센스 앰프(7)를 기동 제어하는 SA 이네이블 신호(SAEN), 클램프 전압(Vclamp) 및 참조 전위(VREF)를 발생하고, 센스 앰프(7)에 출력한다.
(2) 세트 또는 리셋시에 세트/리셋 드라이버(10), 세트 게이트 전압 발생 회로(12) 및 리셋 게이트 전압 발생 회로(13)를 제어한다. 제어 회로(11)는, 이 제어를 위한 신호로서, 데이터 입력의 이네이블 신호(WEN)와 비트선 이퀄라이즈 신호(BLEQ)를 발생하고, 세트/리셋 드라이버(10)에 출력한다.
(3) 세트 또는 리셋시와 판독 때에, 프리 디코더(3)와 로우 구동 회로(4)와 칼럼 스위치 회로(6)를 통괄 제어한다.
(4) 필요에 응하여, 로직 블록(16)을 제어하여 데이터 입출력이나 버퍼링을 제어한다.
센스 앰프(7), 세트/리셋 드라이버(10) 및 로직 블록(16)에, I/O 버퍼(9)가 접속되어 있다.
제어 회로(11)는 외부로부터의 데이터를 입력하기 위해 로직 블록(16)을 제어하고, 필요하다면, I/O 버퍼(9)에서 데이터를 버퍼링한다. 버퍼링 후의 데이터는, 결정된 타이밍에서, 세트/리셋 드라이버(10)에 세트 또는 리셋의 제어를 위해 송출된다.
또한, 제어 회로(11)는 세트/리셋 드라이버(10)를 통해 SA(센스 앰프)(7)에 의해 판독된 데이터를 I/O 버퍼(9)를 경유하여 외부에 출력한다.
[제어계 회로]
다음에, X셀렉터(20), Y셀렉터(30), WL 드라이버 유닛(4A) 및 YSW 드라이버 유닛(6A)의 회로예를 설명한다.
도 6에, X셀렉터(20)의 회로예를 도시한다.
도 6에 도해되어 있는 X셀렉터(20)는, 초단의 4개의 인버터(INV0 내지 INV3), 중단의 4개의 NAND 회로(NAND0 내지 NAND3), 후단에 접속되어 있는 다른 4개의 인버터(INV4 내지 INV7)로 구성되어 있다.
X셀렉터(20)는, X어드레스 비트(X0, X1)를 입력하고, 그 디코드 결과에 응하여, X셀렉트 신호(X_SEL0 내지 X_SEL3)의 어느 하나를 활성화하여 하이 레벨로 하는 회로이다.
도 6은 2비트 디코드의 예이지만, 그 입력되는 X어드레스 신호의 비트 수에 응하여, 도 6의 구성을 확장 또는 다단(多段) 전개함으로써, 입력이 2비트 이외에서도 대응 가능하게 실현된다.
도 7에, Y셀렉터(30)의 회로예를 도시한다.
도해되어 있는 Y셀렉터(30)는, 초단의 4개의 인버터(INV8 내지 INV11), 중단의 4개의 NAND 회로(NAND4 내지 NAND7), 후단에 접속되어 있는 다른 4개의 인버터(INV12 내지 INV15)로 구성되어 있다.
Y셀렉터(30)는, Y어드레스 비트(Y0, Y1)를 입력하고, 그 디코드 결과에 응하여, Y셀렉트 신호(Y_SEL0 내지 Y_SEL3)의 어느 하나를 활성화하여 하이 레벨로 하는 회로이다.
도 7은 2비트 디코드의 예이지만, 그 입력되는 Y어드레스 신호의 비트 수에 응하여, 도 7의 구성을 확장 또는 다단 전개함으로써, 입력이 2비트 이외에서도 대응 가능하게 실현된다.
도 8은, WL 드라이버 유닛(4A)의 2개분을 도시하는 회로도이다.
로우 구동 회로(4)는 실제 (N-1)개의 WL 드라이버 유닛(4A)을 포함하며, 도면에서는 그 중 두개가 도시되어 있다. (N-1)의 수는 매 칼럼마다 칼럼 방향으로 배치된 메모리 셀의 수이다. (N-1)개의 WL 드라이버 유닛(4A)의 하나가, 도 6에 도시하는 X셀렉터(20)에 의해 활성화된 하나의 X셀렉트 신호(X_SEL0 또는 X_SEL1)에 의해 선택되어 동작한다. WL 드라이버 유닛(4A)은, X셀렉트 신호(X_SEL0 또는 X_SEL1)에 응한 1개의 워드선(WL<0>) 또는 워드선(WL<1>)을 활성화한다.
도 8에 도해하고 있는 WL 드라이버 유닛(4A)은, NAND 회로(NAND8)와 인버터(INV16)로 구성되어 있다.
NAND 회로(NAND8)의 한쪽 입력에 WL 선택 이네이블 신호(WLEN)가 입력되고, 다른쪽 입력에 X셀렉트 신호(X_SEL0 또는 X_SEL1)가 입력되고, NAND 회로(NAND8)의 출력이 인버터(INV16)의 입력에 접속되어 있다. 인버터(INV16)의 출력에 접속된 워드선(WL<0>) 또는 워드선(WL<1>)이 활성화 또는 비활성이 된다.
도 9에, YSW 드라이버 유닛(6A)의 회로예를 도시한다.
도해되어 있는 YSW 드라이버 유닛(6A)은, NAND 회로(NAND12)와, 그 출력에 접속되어 있는 인버터(INV21)로 이루어진다.
NAND 회로(NAND12)의 한쪽 입력에 Y스위치 이네이블 신호(YSWEN)가 입력되고, 다른쪽 입력에 도 7에 도시하는 Y셀렉터(30)에 의해 선택(활성화)된 하나의 Y셀렉트 신호(Y_SEL0 또는 Y_SEL1)가 입력된다.
이 Y셀렉트 신호(Y_SEL0 또는 Y_SEL1)와 Y스위치 이네이블 신호(YSWEN)가 모두 활성(하이 레벨)일 때에, NAND 회로(NAND12)의 출력이 로우 레벨이 된다. 그 때문에, 인버터(INV21)의 출력에 접속된 칼럼 선택 신호(YSW<0> 또는 YSW<1>)가 활성 레벨(본 예에서는 하이 레벨)로 천이한다.
칼럼 선택 신호(YSW<0>, YSW<1>, …)(이하, 약식 부호 YSW를 이용하다)는, 도 5에서는 이용되지 않지만, 후술하는 세트/리셋 드라이버(10)의 상세 구성에서 이용된다.
도 5에 도시하는 YSW 드라이버 유닛(6A)에서, 칼럼 스위치 회로(6)를 제어하는 칼럼 선택의 신호쌍(YSW_0, /YSW_0)이 발생한다. 칼럼 선택의 신호쌍(YSW_0, /YSW_0)은, 도 9와 같은 로직 구성의 YSW 드라이버 유닛(6A)에 의해 발생할 수 있다.
이 칼럼 선택의 신호쌍(YSW_0, /YSW_0)에 의거하여 칼럼 스위치 회로(6)가 동작함에 의해, 공통선쌍(BL, SL)과 세트/리셋 드라이버(10)에 접속된 접지 사이의 전위에서의 차이에 대한 접속 제어가 가능해진다.
[세트/리셋 드라이버]
다음에, 본 실시 형태의 특징적인 구성인 세트/리셋 드라이버(10)의 상세 구성을 설명한다.
도 10에, 세트/리셋 드라이버(10)의 회로 구성도를, 메모리 칼럼(메모리 셀의 열 배열)과 함께 도시한다. 도 10에서는, 2개의 메모리 칼럼분의 회로를 도시한다.
세트/리셋 드라이버(10)는, 메모리 셀 어레이(1)와 칼럼 스위치 회로(6)를 제외한 회로부분이고, 도 10에서는 같은 구성의 세트/리셋 드라이버(10)가 2개분, 도시된다. 상세는 후술하지만, 이 회로부가, 동일 워드선에 접속된 메모리 셀의 행 배열 내에서 임의의 셀을 세트하고 있는 중에, 다른 메모리 셀을 리셋할 수 있는 구성으로 되어 있다.
처음에, 칼럼 스위치 회로(6)의 구성에 관해 설명한다.
도 10에 도시하는 칼럼 스위치 회로(6)는, 메모리 칼럼마다의 5개의 NMOS 트랜지스터(61, 62, 63, 64, 65)로 구성되어 있다.
NMOS 트랜지스터(61)는 제 1 공통선으로서의 비트선(BL<0> 또는 BL<1>)의 접속/차단 스위치로서 마련되어 있다. NMOS 트랜지스터(62)는, 제 2 공통선으로서의 소스선(SL<0> 또는 SL<1>)의 접속/차단 스위치로서 마련되어 있다. NMOS 트랜지스터(61과 62)의 게이트 전극에, 도 5의 YSW 드라이버 유닛(6A)(상세 구성은 도 9)에서 발생한 칼럼 선택 신호(YSW<0> 또는 YSW<1>)가 공급된다.
이 구성은, 도 5에 도시된 저항 변화형 메모리 디바이스에서 이용되는 공통선 분리 스위치부(6B)에 의해 치환될 수 있는 회로부의 구성이다.
칼럼 스위치 회로(6)에 메모리 칼럼마다 마련된 나머지 3개의 NMOS 트랜지스터(63 내지 65)는, 도 5에 도시된 저항변화형 메모리 디바이스에서 이용되는 방전 스위치부(6C)에 의해 치환될 수 있는 회로부를 구성한다.
NMOS 트랜지스터(64)는 비트선(BL)의 방전 스위치이고, NMOS 트랜지스터(65)는 소스선(SL)의 방전 스위치이다. 이들의 스위치는, 도 5의 방전 스위치부(6C)를 구성하는 트랜지스터군과 등가의 기능을 다한다.
NMOS 트랜지스터(63)가 단락 스위치로서 비트선(BL<0>)과 소스선(SL<0>)의 사이, 또는, 비트선(BL<1>)과 소스선(SL<1>)의 사이에 접속되어 있다. 이 추가적인 스위치에 의해, 전하 이퀄라이즈가 행하여지기 때문에 방전 시간을 단축할 수 있다.
5개의 NMOS 트랜지스터(61 내지 65)는, 메모리 칼럼에 공통된 비트선 이퀄라이즈 신호(BLEQ)로 제어된다. 비트선 이퀄라이즈 신호(BLEQ)는, 도 5의 제어 회로(11)로부터 주어진다.
다음에, 세트/리셋 드라이버(10)의 구성을 설명한다.
메모리 칼럼마다의 세트/리셋 드라이버(10)는, 4개의 NMOS 트랜지스터, 2개의 PMOS 트랜지스터, 2개의 인버터 및 2개의 NAND 회로를 갖고서 구성된다.
칼럼마다의 세트/리셋 드라이버(10)의 구성은 같기 때문에, 이하, 도 10의 좌측의 세트/리셋 드라이버(10)에 관해 회로 소자의 접속 관계 등을 기술한다.
세트/리셋 드라이버(10)에 공급되는 전압 및 신호는, 본 발명의 제 1 전압(V1), 본 발명의 제 2 전압(V2)과, 세트 게이트 전압(Vgset), 리셋 게이트 전압(Vgrst), 및, 데이터 입력의 이네이블 신호(WEN)이다.
본 실시 형태에서는, 후술하는 제 1 및 제 2 패스 트랜지스터가 NMOS 구성이기 때문에, 제 1 전압(V1)이 제 2 전압(V2)보다 낮다. 이 조건을 충족시키고, 메모리 셀의 세트, 리셋이 가능한 전압 범위라면 제 1 전압(V1)과 제 2 전압(V2)은 임의이다. 단, 도 10의 예에서는, 제 1 전압(V1)이 기준 전압(Vss)이고, 제 2 전압(V2)이 전원 전압(Vdd)이라고 한다.
제 1 공통선으로서의 비트선(BL<0>)이 NMOS 트랜지스터(61)을 통하여 접속되는 노드(N1)와, 제 1 전압(V1)(Vss)의 공급 노드의 사이에, 2개의 NMOS 트랜지스터(N04와 N01)가 직렬 접속되어 있다. NMOS 트랜지스터(N04)는, 본 발명에서의 제 3 제어 트랜지스터에 대응하고, NMOS 트랜지스터(N01)는 본 발명에서의 제 1 패스 트랜지스터에 대응한다.
상기 노드(N1)와 제 2 전압(V2)(Vdd)의 공급 노드의 사이에, NMOS 트랜지스터(N02)와, PMOS 트랜지스터(P02)가 직렬 접속되어 있다. NMOS 트랜지스터(N02)는, 본 발명에서의 제 2 패스 트랜지스터에 대응하고, PMOS 트랜지스터(P02)는 본 발명에서의 제 4 제어 트랜지스터에 대응한다.
제 2 공통선으로서의 소스선(SL<0>)이 NMOS 트랜지스터(62)를 통하여 접속되는 노드(N2)와, 제 1 전압(V1)(Vss)의 공급 노드의 사이에, NMOS 트랜지스터(N03)가 접속되어 있다. NMOS 트랜지스터(N03)는, 본 발명에서의 제 2 제어 트랜지스터에 대응한다.
상기 노드(N2)와 제 2 전압(V2)(Vdd)의 공급선의 사이에, PMOS 트랜지스터(P01)가 접속되어 있다. PMOS 트랜지스터(P01)는, 본 발명에서의 제 1 제어 트랜지스터에 대응한다.
인버터(INV31 및 INV32)와, NAND 회로(NAND21 및 NAND22)는, 본 발명에서의 데이터 입력부를 구성한다.
NAND 회로(NAND21 및 NAND22)의 각 제 2 입력에, 데이터 입력의 이네이블 신호(WEN)가 인가 가능하게 되어 있다. NAND 회로(NAND21)의 제 1 입력에 데이터(D<0>)가 공급되고, NAND 회로(NAND22)의 제 1 입력에 데이터(D<0>)의 반전 데이터(/D<0>)가 공급된다. 이들의 데이터는 도 5의 I/O 버퍼(9)로부터 주어진다.
NAND 회로(NAND21)의 출력은, PMOS 트랜지스터(P02)의 게이트 전극을 제어함과 함께, 인버터(INV31)를 통해 NMOS 트랜지스터(N03)의 게이트 전극을 제어한다. 또한, NAND 회로(NAND22)의 출력은, PMOS 트랜지스터(P01)의 게이트 전극을 제어함과 함께, 인버터(INV32)를 통하여 NMOS 트랜지스터(N04)의 게이트 전극을 제어한다.
이 회로 구성은, 3선식 어레이 구성에서, 세트 동작시에는, 제 1 패스 트랜지스터로서의 NMOS 트랜지스터(N01)의 드레인 출력을, 제 1 공통선인 비트선(BL<0>)에 접속하도록 함으로써 전류 제어하도록 동작한다.
또한, 리셋 동작시에는, 제 2 패스 트랜지스터로서의 NMOS 트랜지스터(N02)의 소스 전극 출력을, 제 1 공통선인 비트선(BL<0>)에 접속하도록 함으로써 전압 제어하도록 동작한다.
세트 전류 제어는, NMOS 트랜지스터(N01)의 게이트 전극에 인가되는 전압인 세트 게이트 전압(Vgset)으로 제어된다. 리셋 전압 제어는, NMOS 트랜지스터(N02)의 게이트 전극에 인가되는 전압인 리셋 게이트 전압(Vgrst)에 의해 제어된다.
또한, 데이터(D)의 반전에 의해 얻어지는 반전 데이터(/D)는 임의의 로직을 통해 메모리 칼럼에 제공된다. 따라서, 동일한 워드선(WL)에 접속된 메모리 셀의 어레이 내의 임의의 메모리 셀에 리셋 동작을 수행하는 동안, 다른 임의의 메모리 셀에
또한, 이 구동 회로 동작은, 후에 더욱 상세하게 도면을 이용하여 설명한다.
[센스 앰프]
도 11에, 도 5에 도시하는 센스 앰프(7)의 회로 구성예를 도시한다.
도 10에도 도시하는 노드(N1과 N2)에, 도 10의 세트/리셋 드라이버(10)와 병렬로 센스 앰프(7)(도 11)가 접속되어 있다. 또한, 센스 앰프 수는, 최저라도, 메모리 셀의 행 배열 내에서 병렬로 판독하는 데이터 비트 수와 같은 수면 좋고, 반드시 메모리 칼럼마다 존재할 필요는 없다.
도 11에 도해하는 센스 앰프(7)는, 3개의 NMOS 트랜지스터(71, 72, 73)와, 하나의 PMOS 트랜지스터(74)와, 차동 앰프(75)를 갖고서 구성된 싱글 엔드형의 센스 앰프이다.
센스 앰프(7)에서, 비트선(BL)과의 접속이 제어되는 노드(N1)와, 전원 전압(Vdd)의 공급선의 사이에 NMOS 트랜지스터(71와 73), 또한 PMOS 트랜지스터(74)가 직렬 접속되어 있다. 또한, 소스선(SL)과의 접속이 제어되는 노드(N2)와 기준 전압(Vss)의 공급선의 사이에, NMOS 트랜지스터(72)가 접속되어 있다. 앞서 설명한 바와 같이, 노드(N2)와 소스선(SL) 사이의 접속은 NMOS 트랜지스터(62)에 의해 제어된다.
NMOS 트랜지스터(71과 72)가 센스 앰프 접속 제어를 행하는 스위치로서 기능하고, NMOS 트랜지스터(73)가 클램프 트랜지스터로서 기능하고, PMOS 트랜지스터(74)가 부하 MOS 다이오드로서 기능한다.
PMOS 트랜지스터(74)의 소스 전극이 전원 전압(Vdd)의 공급선에 접속되고, 그 드레인 전극과 게이트 전극이, 차동 앰프(75)의 비반전 입력(+)에 접속되어 있다. 차동 앰프(75)의 반전 입력(-)에는, 도 5의 제어 회로(11)으로부터 주어지는 참조 전위(VREF)가 인가된다. 차동 앰프(75)의 비반전 입력(+)이 센스 노드(Ns)이다.
NMOS 트랜지스터(71, 72)의 게이트 전극에는, 도 5의 제어 회로(11)으로부터 SA 이네이블 신호(SAEN)가 주어진다. 또한, NMOS 트랜지스터(73)의 게이트 전극에는, 제어 회로(11)로부터 클램프 전압(Vclamp)이 주어진다.
SA 이네이블 신호(SAEN)가 비활성의 L레벨일 때는 센스 노드(Ns)가 다이오드 접속된 PMOS 트랜지스터(74)에 의해 풀업되고, 그 전위가 비교 기준인 참조 전위(VREF)보다 높기 때문에, 차동 앰프(75)에 의해 출력되는 신호(Dout)도 H레벨로 상승된다.
SA 이네이블 신호(SAEN)가 활성의 H로 천이하면, NMOS 트랜지스터(73)의 소스 전극이 비트선(BL)에 접속되기 때문에, NMOS 트랜지스터(73)가 소스 폴로워 동작을 수행한다.
클램프 전압(Vclamp)은, 소망하는 비트선 클램프 전압(VR)에, NMOS 트랜지스터(73)의 게이트 전극 및 소스 전극 사이에 인가되는 전압(Vgs)을 더한 전압(VR+Vgs)으로 미리 제어된다. 그 때문에, 비트선 클램프 전압(VR)은 비교적 낮은 전압이다. SA 이네이블 신호(SAEN)는, 판독 대상이 아닌 비선택의 비트선에서의 센스 앰프 접속 제어 스위치에도 동시에 인가되기 때문에, 이 클램프 수단이 없으면, 비트선 전위가 높아져서 비선택 메모리 셀의 가변저항 소자에 전압 스트레스를 주는 판독 교란이 발생한다. NMOS 트랜지스터(73)에 의한 BL 전위의 클램프는, 이 판독 교란의 대책이다.
선택 비트선에 접속된 메모리 셀에 비트선 클램프 전압(VR)이 인가한 때에 흐르는 전류를 부하(load)로서의 PMOS 다이오드(PMOS 트랜지스터(74))에 흘린다. 이 때, 센스 노드(Ns)의 풀업과 셀 전류에 의한 BL 방전 사이의 밸런스 전압으로서의 센스 노드(Ns)의 전위와 참조 전위(VREF)를 차동 앰프(75)에서 비교한다.
메모리 셀의 가변저항 소자(Re)가 저저항 상태인 경우에, 센스 노드 전위가 참조 전위(VREF)보다 내려가기 때문에, 차동 앰프(75)에 의해 출력되는 신호(Dout)가 반전한다. 차동 앰프(75)에 의해 반전되지 않은 신호(Dout)는 메모리 셀에서 이용되는 가변저항 소자(Re)의 저항이 크다는 것을 의미한다.
[구동 회로 동작(세트/리셋 동작의 개략)]
도 12는, 세트 및 리셋 동작에서의 전류 경로를 나타내기 위해 도 10에 도시된 것과 동일한 구동 회로를 포함하는 회로를 도시하는 도면이다. 도 13의 A1 내지 F4는 제 1 및 제 2의 실시 형태에 공통인 동작 파형을 도시하는 도면이다.
도 12의 좌측에는, NMOS 트랜지스터(N01와 N02)로 제어되는 비트선(BL)에 접속하는 메모리 셀(MC)(가변저항 소자(Re<0>))에 대해 리셋 동작을 할 때에 흐르는 전류 경로를 도시하고 있다. 또한, 도 12의 우측에는, NMOS 트랜지스터(N11, N12)로 제어되는 BL에 접속하는 메모리 셀(MC)(가변저항 소자(Re<0>))에 대해 세트 동작을 할 때에 흐르는 전류 경로를 도시한다.
도 12에서, 도 10과 동일 부호는 같은 구성과 접속 관계를 갖는 것을 나타내고 있다. 단, 도 12의 우측의 세트/리셋 드라이버(10)에서의 제 1 패스 트랜지스터에 상당하는 NMOS 트랜지스터(N11)와, 제 2 패스 트랜지스터에 상당하는 NMOS 트랜지스터(N12)는, 좌측과, 참조 부호 숫자의 2자리째가 0에서 1로 바뀌어 있다.
동작 이전에, 세트/리셋 드라이버(10)의 각 트랜지스터는 전부 오프 되고, 노드(N1와 N2)는, 칼럼 스위치 회로(6)의 작용으로 접지 전압으로 유지되어 있다.
또한, 공통선쌍(BL, SL)은, 비트선 이퀄라이즈 신호(BLEQ)에 의해 기준 전압(Vss)에 이퀄라이즈되어 있다.
도 13의 C에 도시하는 시간 T0에서, 비트선 이퀄라이즈 신호(BLEQ)의 전위가 하강함에 의해, 칼럼 스위치 회로(6)가 방전 및 이퀄라이즈 해제를 행한다.
이 때, NMOS 트랜지스터(61과 62)가 온 상태이고, 해당 메모리 칼럼이 선택되어 있는 경우, 노드(N1)가 비트선(BL<0>)에 접속되고, 노드(N2)가 소스선(SL<0>)에 접속되어 있다.
시간 T0에서, 이퀄라이즈 해제와 거의 동시에, 도 13의 A1에 도시하는 바와 같이, 워드선(WL<0>)의 전위를 상승시킨다.
여기서, 액세스 트랜지스터(AT)는 단순한 스위치이기 때문에, 온 상태의 액세스 트랜지스터(AT)는 세트 동작, 리셋 동작의 양쪽에서 저임피던스 소자로 간주하여도 좋다.
따라서 워드선(WL)은, 예를 들면 전원 전압(Vdd)과 같은 크기의 전압 진폭으로 전위가 상승한다. 전원 전압(Vdd)과 동일한 진폭 이외의 아날로그 전압이 드라이브되어 있는 노드는, 세트 게이트 전압(Vgset)이 인가되는 트랜지스터의 게이트 전극, 리셋 게이트 전압(Vgrst)이 인가되는 트랜지스터의 게이트 전극뿐이다.
여기서, 데이터 논리와, 리셋 게이트 전압(Vgrst) 및 세트 게이트 전압(Vgset)에 관해 설명한다.
도 12에 도시하는 NAND 회로(NAND21)의 제 1 입력에 데이터(D<0>)가 주어지고, NAND 회로(NAND22)의 제 1 입력에, 반전 데이터(/D<0>)가 주어져 있다고 한다.
여기서, D<0>=L, /D<0>=H가 세트 동작의 데이터 논리이고, 역으로, D<0>=H, /D<0>=L이 리셋 동작의 데이터 논리이다.
도 13의 D에 도시된 파형에 의해 나타내는 리셋 게이트 전압(Vgrst) 및 세트 게이트 전압(Vgset)은, 각각의 동작에 적합한 허가 전압으로 제어되어 있다.
도 13의 A1 내지 F4로 되돌아오면, 워드선 전위가 상승한 후의 시간 T1에서, 도 13의 E에 도시된 파형에 의해 나타내는 데이터 입력의 이네이블 신호(WEN)의 펄스를 인가한다. 그러면, 입력 데이터의 논리에 응하여, 메모리 셀(MC)(가변저항 소자(Re<0>))에는 리셋 펄스가, 메모리 셀(MC)(가변저항 소자(Re<0>))에는 세트 펄스가 인가된다.
보다 상세하게는, 데이터 입력의 이네이블 신호(WEN)가 비활성 레벨인 L로부터 활성 레벨인 H로 상승한다.
그러면, 반전 데이터(/D<1>)(=H)를 입력하는 도 12의 우측 구성에서, NAND 회로(NAND22)의 출력이 H로부터 L로 되어, PMOS 트랜지스터(P01)와 NMOS 트랜지스터(N04)가 온 한다. 이 때, 데이터(D<1>)(=L)를 입력하는 NAND 회로(NAND21)는, 그 출력에 의한 제어 트랜지스터를 온 시키지 않는다.
이 때문에, 도 12의 우측 구성에서는, 소스선(SL<1>)에 제 2 전압으로서 기능하는 전원 전압(Vdd)이 인가되고, 비트선(BL<1>)에 제 1 전압으로서 기능하는 기준 전압(Vss) 또는 GND 전압이 인가된다(도 13의 F3 및 F4).
그 결과, 도 12의 방향으로 세트 전류(Iset)가 흐르고, 메모리 셀(MC<1>)에 대해 세트 동작을 수행하여, 가변저항 소자(Re<1>)의 저항을 줄이게 된다.
리셋측의 구성으로서 기능하는 도 12의 좌측에 도시된 구성의 동작은 상기 상술한 동작과 반대이다.
보다 상세하게는, 데이터 입력의 이네이블 신호(WEN)의 펄스가 상승하면, 데이터(/D<0>)(=H)를 입력하는 도 12의 좌측 구성에서, NAND 회로(NAND21)의 출력이 H로부터 L로 되고, PMOS 트랜지스터(P02)와 NMOS 트랜지스터(N03)가 온 한다. 이 때, 반전 데이터(D<0>)(=L)를 입력하는 NAND 회로(NAND22)는, 그 출력에 의한 제어 트랜지스터를 온 시키지 않는다.
이 때문에, 도 12의 좌측 구성에서는, 소스선(SL<0>)에 제 1 전압(=Vss 또는 GND 전압)이 인가되고, 비트선(BL<1>)에 제 2 전압(=Vdd)이 인가된다(도 13의 F1 및 F2).
그 결과, 세트측과 역방향의 리셋 전류(Ireset)가 흐르고, 메모리 셀(MC<0>)에 대해 리셋 동작을 수행하여, 가변저항 소자(Re<0>)의 저항을 증가시키게 된다.
세트 시간, 리셋 시간은, 데이터 입력의 이네이블 신호(WEN)의 펄스 폭에 의해 규정된다.
그 후, 시간 T2에서, 워드선(WL)의 전위를 하강시키고, 비트선 이퀄라이즈 신호(BLEQ)에 의한 공통선쌍의 접지와 이퀄라이즈 동작을 재차 행하여, 동작은 완료한다(도 13의 A1 및 C).
또한, 도 13은, 메모리 셀(MC<0>)(가변저항 소자(Re<0>)), 메모리 셀(MC<1>)(가변저항 소자(Re<1>))는, 모두 초기 상태가 고저항 상태(HRS)에서의 동작을 나타내고 있다.
그 때문에, 세트 동작이 이루어지는 비트선(BL<1>)의 전압은, 기준 전압(Vss)이 된다(도 13의 F3). 그 이유에 관해서는, 다음의 부하 곡선을 이용한 설명에 맡긴다.
이 구동 제어의 특징은, 리셋 동작에서는 NMOS 트랜지스터를 소스 폴로워 동작시켜 비트선(BL)의 전압을 제어하고, 세트 동작에 대해서는 NMOS 트랜지스터를 드레인 출력시켜서 비트선(BL)에 흘리는 전류를 제어하는 것이다.
또한, 도 13의 동작 파형도와 같이 세트와 리셋의 동작은 동기하고 있는 것이 바람직하지만, 비동기 또는 동기하고 있지만 일부 중복되어 실행하여도 좋다. 이와 같은 동작이 가능하도록 도 10의 구동 회로가 구성되어 있다.
[세트 동작의 상세]
다음에, 세트 동작시에 전류 제어한 때의 메모리 셀에 걸리는 전압을, 부하 곡선을 이용하여 설명한다.
도 14에, 세트 동작시의 등가 회로를 도시한다.
이 때 액세스 트랜지스터(AT)는 충분히 저임피던스로 동작하고 있기 때문에 무시할 수 있다고 가정한다.
도 15의 A에, 세트 동작 시작 직후, 메모리 셀이 아직 고저항 상태(HRS)일 때의 부하 특성도를 도시한다. 부하 특성도는, NMOS 트랜지스터를 흐르는 전류(Imos)의 특성 커브에 셀 전류(Icell)의 부하 직선을 겹친 것이다.
메모리 셀이 고저항 상태(HRS)이기 때문에, 전류 제어 패스 트랜지스터는 선형 영역 동작하고, 커런트 미러가 기능하지 않게 된다.
이때, 패스 트랜지스터의 선형 저항(Rmos)과 메모리 셀 저항(Rcell)의 분압으로 정해지는 다음 식의 전압이 인가된다.
V(cell)=Vdd×Rcell/(Rcell+Rmos)
이 식에서 표시되는 강한 전압 스트레스가 메모리 셀에 인가된다. 이 전압 스트레스의 인가 상태는, 세트 동작 시작 직후에, 저저항 상태(LRS)로 반전하기 위해 필요한 트리거 전압을 과도적으로 인가하고 있는 상태이다. 이와 같은 과도적인 스트레스 인가는, 가변저항 소자의 동작(상태 변화)에서 통상 행하여지고, 상정(想定) 내이기 때문에, 과도적인 스트레스 인가에 의해 가변저항 소자 특성이 열화되는 일은 없다.
도 15의 B에, 세트 동작의 종료 후에, 기억 소자가 저저항 상태(LRS)로 반전한 상태에서의 부하 곡선을 도시한다.
세트 동작의 종료 후는, 메모리 셀이 저저항 상태(LRS)가 된다. 이 때 NMOS의 드레인 전류 커브의 포화 특성에 의해 전류 리미터가 걸리고, 메모리 셀에 흐르는 전류가 세트 전류(Iset)로 제한된다. 이 때 메모리 셀에 인가되는 전압은 Iset×Rcell(메모리 셀 저항)로 제한되어 있다.
이상의 동작을 정리하면, 이하와 같다.
세트 동작에서, 동작 시작 전에서는 공통선쌍(BL, SL)이 기준 전압(예를 들면 접지 전압)으로 방전되는 상태이기 때문에, 고저항 상태(HRS)의 메모리 셀에 전압 스트레스가 걸리지 않는다.
접지 해제(도 13의 C의 BLEQ 펄스의 하강) 후에, 세트 동작 시작의 트리거(도 13의 E의 WEN 펄스의 상승)이 걸리면, 세트 동작이 시작된다.
세트 동작 시작 후의 극히 짧은 시간에서, 도 15의 A와 같이 동작점이 NMOS 선형 영역에 있기 때문에, 메모리 셀에 큰 전압 스트레스가 걸리는 일이 있다.
그러나, 이 전압 스트레스의 인가 시간은 극히 짧은 천이 기간이기 때문에, 메모리 셀 특성에 지장은 없고 신뢰성의 저하도 없다.
그 후, 곧바로, 메모리 셀의 저항 상태가 고저항 상태(HRS)로부터 저저항 상태(LRS)로 반전한다.
이 반전 동작에서는, 동작점이 NMOS 트랜지스터의 드레인 포화 특성에 따라 이동하고, 포화 영역에 들어가 흐르는 전류가 제한된다. 고저항 상태(HRS)에서 저저항 상태(LRS)로의 상태 반전 이후에 흐르는 전류는 세트 전류(Iset)이고, 도 15의 B와 같이, Rcell×Iset라는 비교적 작은 전압이 가변저항 소자의 양단에 인가되지만, 이 정도의 전압은 전압 스트레스로 되지 않는다. 따라서, 세트 동작으로의 반전 이후에도 메모리 셀의 가변저항 소자의 신뢰성 확보가 보증된다.
[리셋 동작의 상세]
다음에, 리셋 동작시에 전압 제어한 때의 메모리 셀에 걸리는 전압을, 부하 곡선을 이용하여 설명한다.
도 16에, 세트 동작시의 등가 회로를 도시한다.
이 때 액세스 트랜지스터(AT)는 충분히 저임피던스로 동작하고 있기 때문에, 전압 강하가 무시할 수 있다고 가정한다.
도 17의 A에, 리셋 동작 시작 직후, 메모리 셀이 아직도 저저항 상태(LRS)일 때의 부하 특성도를 도시한다. 여기서의 부하 특성도는 NMOS 트랜지스터측을 부하로 간주하고 있다. 이 부하 특성도는, 셀 전류(Icell)의 특성 직선에, NMOS 트랜지스터를 흐르는 전류(Imos)의 부하 직선을 겹친 것이다.
NMOS 트랜지스터(제 2 패스 트랜지스터)는 소스 폴로워 동작하기 때문에, 소스-게이트 전압(Vgs)에 대해 전류가 증가하는 부하 직선이 된다.
즉, 제 1 패스 트랜지스터의 선형 저항(Rmos)과 메모리 셀 저항(Rcell)의 분압으로 정해지는, 이하의 식의 전압(V(cell))이 메모리 셀에 인가된다.
V(cell)=(Vgrst-Vgs)×Rcell/(Rcell+Rmos)
여기서 큰 전류가 전류 스트레스로서 메모리 셀에 인가된다. 이 전류 스트레스의 인가는, 고저항 상태(HRS)로 반전하기 위해 필요한 트리거 전류를 과도적으로 인가하고 있는 상태이다. 이와 같은 과도적인 스트레스 인가는, 가변저항 소자의 동작(상태 변화)에서 통상 행하여지고, 상정(想定)의 범위 내이기 때문에, 과도적인 스트레스 인가에 의해 가변저항 소자 특성이 열화되는 일은 없다.
도 17의 B에, 리셋 동작의 종료 후에, 기억 소자가 고저항 상태(HRS)로 반전한 상태에서의 부하 특성도를 도시한다.
리셋 동작의 종료 후, 메모리 셀이 고저항 상태(HRS)가 된다. 이때 제 2 패스 트랜지스터는, 소스 전극 전위의 상승이 제한되어 전압 리미터로서 작용한다. 그 결과, 메모리 셀에 인가되는 전압(V(cell))은, 도 17의 A와 같은 식으로 표시되고(도 17의 B참조), 그 크기는, 최대라도 리셋 게이트 전압(Vgrst-Vgs) 미만으로 제한되어 있다.
리셋 게이트 전압(Vgrst)은, 통상, 전원 전압(Vdd)의 수분의1 정도이고, 또한 소스-게이트 전압만큼 내려간 전압 스트레스가 걸려도 소자의 동작 신뢰성에 지장을 주지 않는다.
또한, 도 16에 도시하는 바와 같이, 제 2 패스 트랜지스터의 게이트 전극에 주어지는 리셋 게이트 전압(Vgrst)과, 도 14에 도시하는 제 1 패스 트랜지스터에 흘리는 전류(Imos)는, 그 값이 변경 가능하다. 그 때문에, 소자의 만들어지는 상태, 그 밖의 요청으로부터, 이러한 전압이나 전류를 적절히 조정하여, 최적화가 가능하다.
이상의 동작을 정리하면, 이하와 같다.
리셋 동작에 있어서, 동작 시작 전에서는 공통선쌍(BL, SL)이 기준 전압(예를 들면 접지 전압)으로 방전되는 상태이기 때문에, 저저항 상태(LRS)의 메모리 셀에 전압 스트레스가 걸리지 않는다.
접지 해제(도 13의 C의 BLEQ 펄스의 하강) 후에, 세트 동작 시작의 트리거(도 13의 E의 WEN 펄스의 상승)가 걸리면, 리셋 동작이 시작된다.
리셋 동작 시작 후의 극히 짧은 시간에서, 도 17의 A와 같이 동작점이 비트선 전위가 낮은 측에 있기 때문에, 메모리 셀에 큰 전류 스트레스가 걸리는 일이 있다.
그러나, 이 전류 스트레스의 인가 시간은 극히 짧은 천이 기간이기 때문에, 메모리 셀 특성에 지장은 없고 신뢰성의 저하도 없다. 또한, 이 전류 스트레스는 저저항 상태(LRS)로부터 고저항 상태(HRS)로 반전 동작할 때의 트리거로서 필요하므로, 전류 구동의 가변저항 소자로서는 상정의 범위 내의 스트레스이다.
그리고, 곧바로, 메모리 셀의 저항 상태가 고저항 상태(HRS)로부터 저저항 상태(LRS)로 반전한다.
이 반전 동작에서는, 동작점이 비트선 전위가 높은 측로 천이하지만, 비트선 전위의 상한이, 제 2 패스 트랜지스터의 게이트 인가 전압으로 제어할 수 있고, 게다가, 전원 전압(Vdd)보다 충분히 작은 전압으로 할 수 있다. 이 전압 인가는, 소자의 신뢰성을 손상시키는 전압 스트레스로 되지 않는다. 따라서, 리셋 동작으로의 반전 이후에도 메모리 셀의 가변저항 소자의 신뢰성 확보가 보증된다.
또한, 도 14에는, 전류(Imos)를 소망치로 하기 위해 세트 게이트 전압(Vgset)을 조정하기 위한 세트 게이트 전압 발생 회로(12)(도 5 참조)의 회로예가 도시되어 있다.
도 14에 도시된 바와 같이, 세트 게이트 전압 발생 회로(12)에서, 정전류원(121)과 NMOS 트랜지스터(122)는, 전원 전압(Vdd) 공급선과 접지 전압 공급선 사이에서 직렬로 접속된다. 정전류원(121)은, 게이트 전극이 드레인 전극에 접속된 NMOS 트랜지스터(122)의 드레인 전극에 전류를 공급한다. 또한, NMOS 트랜지스터(122)의 게이트 전극은 제 1 패스 트랜지스터의 게이트 전극에 접속된다.
이에 의해, 세트 전류(Iset)가 정전류원(121)에서 설정되면, 미러 전류로서 흐르는 저저항화 후의 전류(Imos)를 세트 전류(Iset)로 할 수 있다. 정전류원(121)의 설정 전류를 조정하면, 메모리 셀에 흘리는 전류나 전압을 조정할 수 있다.
이 회로는, 구동 능력은 어느 정도 높을 필요가 있지만, 간이한 구성이기 때문에 IC내의 실장이 용이하다. 또한, 메모리 셀의 어레이에 대해 하나의 회로가 충분하다. 따라서, 메모리 셀의 배치 밀도를 제한하여 버리는 요인이 되지 않는다.
한편, 도 10 등에 도시하는 세트/리셋 드라이버(10)의 칼럼마다의 구성도 메모리 셀의 배치 밀도를 제한하여 버리는 요인이 되지 않는다.
또한, 세트/리셋 드라이버(10)를 2개의 행방향 또는 열방향의 2개의 메모리 칼럼에서 공유하는 구성을 채용하는 것도 가능하다.
[통상적인 비교 회로]
다음에, 통상의 비교 회로를 설명한다.
도 1에 도시하는 배경 기술의 전류 전환 동작은, 세트 동작, 리셋 동작이 모두, NMOS 트랜지스터의 드레인 전극으로부터 소스 전극으로 흐르는 전류를, 메모리 셀에 흘리는 구성이다.
이 동작은, 트랜지스터의 드레인 전극을 통해 흐르는 전류 포화 특성에 율속되는(rate-limited) 점에서, 도 14 내지 도 16를 참조로 앞서 설명한 제 1의 실시 형태에 따른 드레인 출력 동작과 등가로 간주할 수 있다.
그래서, 이하의 설명에서는, 트랜지스터의 드레인 전극으로부터 전류를 출력하는 것에 의해 통상의 비교 회로가 리셋 동작을 수행하는 경우를 설명한다. 그 다음, 설명에서는 통상의 비교 회로의 단점을 설명한다. 단점이 존재하지 않음이 본원의 종래 기술로서 기술된 종래 기술의 효과이다.
도 18은 통상의 비교 회로에서의 리셋 동작을 위한 등가 회로를 도시하는 도면이다. 리셋 동작은 도 14의 회로에서 세트 동작을 행한 메모리 셀에 대해, 세트 게이트 전압 발생 회로(12)와 같은 구성의 회로를 이용하여, 소스선(SL)측부터 수행된다.
도 18에서, 1T1R형 메모리 셀의 중간 노드를 부호 Vm에 의해 나타내고, 메모리 셀에 걸리는 전위차를 V(cell)라고 한다.
리셋 전류(Irst)를 커런트 미러로서 처리함으로써 흘리는 전류를 제어한다. 이때, 메모리 셀에 흐르는 전류를 Icell, 커런트 미러에 의해 제어되는 PMOS의 패스 트랜지스터에 흐르는 전류를 Imos라고 한다.
리셋 동작이므로, 초기 상태는 저저항 상태(LRS)이고, 동작점은 Icell=Imos가 되는 포인트가 된다.
도 19의 A에, 저저항 상태(LRS)시에 SL 전위를 스윕(sweep)시킨 때의 부하 곡선을 도시한다. 이때 액세스 트랜지스터(AT)는 충분히 저임피던스로 동작하고 있기 때문에, 그 전압 강하는 무시할 수 있다고 가정한다.
메모리 셀은 저저항 상태(LRS)이지만, 리셋 전류(Irst)는 전류 리미터에 의해 제어되고, 메모리 셀에 인가되는 전압은 (Irst×Rcell(메모리 셀 저항))로 제한되어 있다.
도 19의 B에, 고저항 상태(HRS)로의 반전 동작이 일어난 후의 상태에서, SL 전위를 스윕시킨 때의 부하 곡선을 도시한다. 이때 액세스 트랜지스터(AT)는 충분 저임피던스로 동작하고 있기 때문에, 그 전압 강하는 무시할 수 있다고 가정한다.
메모리 셀이 고저항 상태(HRS)가 되기 때문에, 전류 제어를 위한 패스 트랜지스터는 선형 영역에서 동작하고, 커런트 미러가 기능하지 않게 된다.
그 결과, 패스 트랜지스터의 선형 저항(Rmos)과 메모리 셀 저항(Rcell)의 분압으로 정해지는 전압(V(cell))(도 19의 B에 도시하는 식의 전압)이 메모리 셀(MC)에 걸리되도록 된다. 그 전압(V(cell))은 거의 Vdd-Vgs와 같다.
Vdd-Vgs는 메모리 셀(MC)에 있어서 과대한 전압 스트레스인 경우가 있다.
게다가, 단순하게, 같은 구성의 전류 발생 회로로부터의 전류를, 인가 대상을 공통선쌍의 한쪽과 다른쪽으로 전환하여 흘리는 도 1의 구성의 회로에서는, 전압 스트레스의 인가 시간이 긴 경우가 있다.
어느 일정한 리셋 펄스를 인가한 때, 매우 빠른 타이밍에서 리셋 동작이 발생한 경우, 그 발생부터 펄스 종료까지의 장시간, 강한 전압 스트레스가 걸려 버린다. 그 결과, 이 동작을 몇 번이나 반복하고 있는 사이에, 메모리 셀 특성이 크게 열화되어 버릴 우려가 있다.
본 실시 형태의 구동 회로와 구동 방법은, ReRAM과 같이 소자 저항이 여러 자릿수만큼 변화하는 저항 변화폭이 큰 디바이스에 특히 유용하다.
또한, 본 실시 형태에 의하면, 도 1과 같이 같은 전류 발생 회로로부터의 전류 방향을 전환하여, 세트와 리셋 동작을 제어하는 구동 회로에 비하여, 메모리 셀의 특성을 열화시키기 어렵다는 큰 이익을 얻을 수 있다.
<2. 제 2의 실시 형태>
도 20에, 제 1의 실시 형태의 도 10에 대응하는 본 실시 형태에 관한 회로도를 도시한다. 도 20에서는, 도 10과 같은 기능의 회로 소자는 동일 부호를 붙이고 있다.
단, 같은 부호라도 일부의 소자에서 구성이 다르다. 구체적으로는, 세트/리셋 드라이버(10)를 구성하는 제 1 및 제 2 패스 트랜지스터, 제 1 내지 제 4 제어 트랜지스터는, 참조하기 쉽도록 도 10과 동일 부호를 붙이고 있지만, 채널의 도전형이 반대로 되어 있다. 즉, 도 10에 도시하는 세트/리셋 드라이버(10) 내의 NMOS 트랜지스터는, 도 20에서는 부호가 같은 것이지만, PMOS 트랜지스터로 되어 있다. 역으로, 도 10에 도시하는 세트/리셋 드라이버(10) 내의 PMOS 트랜지스터는, 도 20에서는 부호가 같은 것이지만, NMOS 트랜지스터로 되어 있다.
또한, 제 1 패스 PMOS 트랜지스터(N01)와 제 2 패스 PMOS 트랜지스터(N02)가 접속된 「제 1 공통선」이 소스선(SL)이고, 이 점에서도 도 20은 도 10과 다르다. 단, 제 1 공통선을 비트선으로 하는지 소스선으로 하는지는 임의이다.
일반적으로, 판독 회로가 접속되는 공통선을 비트선이라고 부르고, 그 때문에, 비트선은, 소스선에 비하여 전압 변화폭이 크고, 전압 변화 횟수가 많다. 따라서 그러한 전압 변화로부터 가변저항 소자를 보호하기 위해, 비선택시에는 오프 되는 액세스 트랜지스터(AT)가 비트선측에 마련된다. 단, 이와 같은 공통선으로부터의 전위 변동의 영향을 고려하지 않는 경우는, 제 2의 실시 형태에서도 제 1의 실시 형태와 마찬가지로, 「제 1 공통선」을 비트선으로 정의하는 것도 가능하다.
또한, 제 1 전압과 제 2 전압의 정의가, 제 1의 실시 형태와 반대가 된다.
구체적으로, 제 2의 실시 형태에서 제 1 전압은 하이 레벨의 전압, 예를 들면 전원 전압(Vdd)이고, 제 2의 전압은 로우 레벨의 전압, 예를 들면 기준 전압(Vss)이다.
제 2 실시 형태에서, 메모리 셀(MC<0>)(가변저항 소자(Re<0>))에 리셋 동작을, 메모리 셀(MC<1>)(가변저항 소자(Re<0>))에 세트 동작을 하는 경우의 동작 파형도는, 도 13과 마찬가지이다.
도 21에, 세트 동작시의 등가 회로를 도시한다.
여기서, 제 1 패스 트랜지스터(N01 : 도 20)가, 도 14의 NMOS로부터 도 21에서는 PMOS로 변경되어 있다. 또한, 제 1 전압(V1)이 전원 전압(Vdd)과 하이 레벨의 전압으로 되어 있다. 또한, 도 21에서는, 세트 게이트 전압 발생 회로(12)의 구성이 도 14와 다르다.
도 21에 도시된 세트 게이트 전압 발생 회로(12)가 메모리 셀(MC)에 전류가 흐르도록 구동하는 회로이기 때문에, 소스선(SL)인 공통선의 전위의 증가 방향에 대한 MOS 트랜지스터 드레인 포화 특성 커브의 형태는, 도 14에 도시된 세트 게이트 전압 발생 회로(12)의 경우에 비트선(BL)인 공통선의 전위에 대한 MOS 트랜지스터 드레인 포화 특성 커브의 형태와 반대이다. 마찬가지로, 도 21에 도시된 세트 게이트 전압 발생 회로(12)의 경우에 소스선(SL)인 공통선의 전위의 증가 방향에 대한 부하 직선(load straight line)의 형태는, 도 14에 도시된 세트 게이트 전압 발생 회로(12)의 경우에 비트선(BL)인 공통선의 전위에 대한 부하 직선의 형태와 반대이다.
이 때 액세스 트랜지스터(AT)는 충분히 저임피던스로 동작하고 있기 때문에 무시할 수 있다고 가정한다.
도 22의 A에, 세트 동작 시작 직후, 메모리 셀이 아직 고저항 상태(HRS)일 때의 부하 특성도를 도시한다. 부하 특성도는, NMOS 트랜지스터를 흐르는 전류(Imos)의 특성 커브에 셀 전류(Icell)의 부하 직선을 겹친 것이다.
이 도 22의 A를, 제 1의 실시 형태에 관한 도 15의 A와 비교하면, 패스 트랜지스터가 접속된 제 1 공통선을 비트선(BL)으로부터 소스선(SL)으로 변경하고 있다. 또한, 전류를 메모리 셀에 흘려 넣는 구동 방식으로 변경된 것에 수반하여, 상기 설명한 바와 같이, 도 21에 도시된 세트 게이트 전압 발생 회로(12)에서 소스선(SL)인 공통선의 전위의 증가 방향에 대한 MOS 트랜지스터 드레인 포화 특성 곡선의 형태는, 도 14에 도시된 세트 게이트 전압 발생 회로(12)의 경우에 비트선(BL)인 공통선의 전위에 대한 MOS 트랜지스터 드레인 포화 특성 곡선의 형태와 반대이다. 마찬가지로, 도 21에 도시된 세트 게이트 전압 발생 회로(12)의 경우에 소스선(SL)인 공통선의 전위의 증가 방향에 대한 부하 직선의 형태는, 도 14에 도시된 세트 게이트 전압 발생 회로(12)의 경우에 비트선(BL)인 공통선의 전위에 대한 부하 직선의 형태와 반대이다.
단, MOS 트랜지스터의 선형 영역에 동작점이 위치하고, 큰 전압 스트레스가 가변저항 소자에 가해지지만, 상태 천이시의 짧은 시간에서 과도적인 전압 인가인 것 자체는, 제 1의 실시 형태에서 설명한 바와 같다.
도 22의 B에, 세트 동작이 완료되어 저저항 상태(LRS)로 반전된 후의 특성도를 도시한다.
이 도 22의 B는, 제 1의 실시 형태에 관한 도 15의 B와 대응하지만, 공통선 전위의 대소 방향으로 대한 특성 곡선과 부하 직선이, 도 15의 B와 반전하고 있다.
단, 세트 동작 후는 전압 스트레스가 완화되고, 포화 특성을 이용하는 전류 리미터에 의한 과대한 전류 스트레스가 걸리지 않는 점에서는, 제 1의 실시 형태와 같다.
도 23에, 리셋 동작시의 등가 회로를 도시한다.
여기서, 제 2 패스 트랜지스터(N02 : 도 20)가, 도 14의 NMOS로부터 도 23에서는 PMOS로 변경되어 있다. 또한, 제 2 전압(V2)이 기준 전압(Vss)과 로우 레벨의 전압으로 되어 있다.
액세스 트랜지스터(AT)는 충분히 저임피던스로 동작하고 있기 때문에 무시할 수 있다고 가정한다.
도 24의 A에, 리셋 동작 시작 직후, 메모리 셀이 아직 저저항 상태(LRS)일 때의 부하 특성도를 도시한다. 부하 특성도는, 소스 폴로워 동작하는 NMOS 트랜지스터를 흐르는 전류(Imos)의 특성(개략 직선)에, 셀 전류(Icell)의 부하 직선을 겹친 것이다.
또한, 제2 패스 트랜지스터를 사용하는 것에 의해 전류를 메모리 셀(MC)로부터 추출하는 구동 방식으로 변경된 것에 수반하여, 제 1의 실시 형태에 관한 도 17의 A와 비교하면, 셀 전류(Icell)와 전류(Imos)의 관계가 역전하고 있다.
단, 도 24의 A에 도시하는 비교적 큰 전류 스트레스는 과도적인 것으로서, 저항 변화의 트리거로서 필요한 것이므로, 특성 열화에 연결되는 스트레스가 아닌 것은 제 1의 실시 형태와 같다.
도 24의 B에, 리셋 후(고저항 상태(HRS)로 변화 후)의 특성도를 도시한다.
리셋 후는 전류 스트레스가 완화되는 한편으로, 전압 스트레스는 커진다. 그러나, 이 전압 스트레스는 제 2 패스 트랜지스터의 게이트 전극에 인가되는 리셋 게이트 전압(Vgrst)에 의한 리미터가 걸린다. 게다가, 이 전압은, 리셋 게이트 전압(Vgrst)으로부터 소스-게이트 전압(Vgs)과 동일한 전압 차이만큼 내려간 전압이고, 전원 전압의 수분의1이라는 작은 전압 스트레스이기 때문에, 특성 열화에 연결되는 전압 스트레스로 되지 않는다. 이 점에서는, 도 17의 B에 도시하는 제 1의 실시 형태의 경우와 공통된다.
이상의 제 1 및 제 2의 실시 형태에 나타내는 바와 같이, 제 1 및 제 2 패스 트랜지스터는, NMOS라도 PMOS라도 본 발명이 적용 가능하다.
또한, 도 10, 도 20에 도시하는 세트/리셋 드라이버(10)의 구성은 한 예이고, 제 1 또는 제 2 공통선에, 제 1 패스 트랜지스터를 통하여 제 1 공급선을 접속하고, 제 2 패스 트랜지스터를 통하여 제 1 전압과 다른 제 2 전압의 공통선(제 2 공급선)을 접속하는 것이면 좋다.
이 구성에 의해, 세트 동작의 한쪽을 드레인 출력 동작으로 하고, 다른쪽을 소스 폴로워 동작으로 하여, 또한, 양 동작의 전환이 용이하게 행할 수 있는 구동 회로가 실현될 수 있다.
또한, 기억 소자가 ReRAM인 경우로 상기 제 1 및 제 2의 실시 형태를 설명하였지만, 세트와 리셋에서의 저항 변화가, 예를 들면 스핀 주입 방식보다 큰 다른 저항변화형 메모리 디바이스에의 본 발명의 적용도 가능하다. 또한, 스핀 주입 방식(Spin RAM)이라도, 저항 변화의 크기가 선형 영역(비포화 영역)까지 동작점이 이동할만큼 큰 것이면, 본 발명의 적용에 의한 효과가 있다.
이들의 경우, 기억 소자는, 제 1 또는 제 2 패스 트랜지스터의 세트시와 리셋시의 동작점이 당해 제 1 또는 제 2 패스 트랜지스터의 포화 영역과 비포화 영역 사이를 천이할만큼 크게 저항치가 변화하는 가변저항 소자인 것이 바람직하다.
본 발명이 적용 가능한 다른 메모리를 열거하면, 이하와 같다.
칼코게나이드(chalcogenide) 모재(母材)로 이루어지는 금속 이온의 이동에 의해 저항이 변화하는 도전성 메모리(ARAM을 포함)에, 본 발명이 적용 가능하다.
천이금속 산화막으로 이루어지고, 그 중의 산소 이온의 이동에 수반하여 저항이 변화한 메모리에, 본 발명이 적용 가능하다.
MRAM(Spin RAM을 포함) 등의 자성 재료를 이용하여 저항이 변화하는 메모리에, 본 발명이 적용 가능하다.
또한, 다른 관점의 분류로는, 인가 전압의 극성을 반전하여 저항 변화시키는 바이폴러형의 메모리(ReRAM, MRAM(Spin RAM을 포함), 그 밖의 메모리)에, 본 발명은 폭 넓게 적용 가능하다.
그 밖에, 저항 변화의 메커니즘이 이상 설명한 메모리와 다른 경우에도, 본 발명의 효과(스트레스 완화)가 얻어질 만큼 저항 변화가 큰 메모리에는 전부, 본 발명이 적용 가능하다.
본 발명은 2010년 7월 21일자로 일본특허청에 특허출원된 일본특허원 제 2010-164380호를 우선권으로 주장한다.
당업자라면, 하기의 특허청구범위 또는 그 등가의 범위 내에서, 설계상의 필요 또는 다른 요인에 따라, 상기 실시 형태에 대한 여러 가지 변경예, 조합예, 부분 조합예, 수정예를 실시할 수 있을 것이다.
1 : 메모리 셀 어레이 6 : 칼럼 스위치 회로
7 : 센스 앰프 10 : 세트/리셋 드라이버
11 : 제어 회로 12 : 세트 게이트 전압 발생 회로
13 : 리셋 게이트 전압 발생 회로 N01, N11 : 제 1 패스 트랜지스터
N02, N12 : 제 2 패스 트랜지스터 P01 : 제 1 제어 트랜지스터
N03 : 제 2 제어 트랜지스터 N04 : 제 3 제어 트랜지스터
P02 : 제 4 제어 트랜지스터 MC : 메모리 셀
AT : 액세스 트랜지스터 VRe : 가변저항 소자
BL : 비트선(제 1 공통선) SL : 소스선(제 2 공통선)
V1 : 제 1 전압 V2 : 제 2 전압
D, /D : 입력 데이터 Vgset : 세트 게이트 전압
Vgrst : 리셋 게이트 전압

Claims (19)

  1. 인가 전압의 극성에 응하여 저저항화 또는 고저항화하는 기억 소자와, 액세스 트랜지스터가, 제1 공통선과 제2 공통선의 사이에 직렬 접속되어 있는 메모리 셀과,
    제1 전압을 공급하는 제1 공급선과 상기 제1 공통선의 사이에 접속되는 N형의 제1 패스 트랜지스터와,
    상기 제1 전압보다 높은 제2 전압을 공급하는 제2 공급선과 상기 제1 공통선의 사이에 접속되는 N형의 제2 패스 트랜지스터와,
    구동 회로를 가지며,
    상기 구동 회로는,
    상기 제1 전압보다 높은 전압 또는 상기 제2 전압을 상기 제2 공통선에 인가하는 P형의 제1 제어 트랜지스터와,
    상기 제2 전압보다 낮은 전압 또는 상기 제1 전압을 상기 제2 공통선에 인가하는 N형의 제2 제어 트랜지스터를 포함하고,
    상기 기억 소자에 대해 저저항화를 행할 때는, 상기 제1 패스 트랜지스터와 상기 제1 제어 트랜지스터를 온 시키고, 상기 제2 패스 트랜지스터와 상기 제2 제어 트랜지스터를 오프 시켜서, 제1 공통선측의 출력단이 폴로워 동작하고, 상기 기억 소자에 대해 고저항화를 행할 때는, 상기 제1 패스 트랜지스터와 상기 제1 제어 트랜지스터를 오프 시키고, 상기 제2 패스 트랜지스터와 상기 제2 제어 트랜지스터를 온 시켜서, 제1 공통선측의 출력단이 비폴로워 동작하도록, 상기 제1 및 제2 패스 트랜지스터, 상기 제1 및 제2 제어 트랜지스터의 각 게이트 전압을 제어하는 것을 특징으로 하는 저항 변화형 메모리 디바이스.
  2. 제1항에 있어서,
    상기 구동 회로는,
    상기 제1 패스 트랜지스터의 드레인과 상기 제1 공통선의 사이에 접속되는 N형의 제3 제어 트랜지스터와,
    상기 제2 패스 트랜지스터의 소스와 상기 제2 공급선의 사이에 접속되는 P형의 제4 제어 트랜지스터와,
    상기 제1 및 제3 제어 트랜지스터의 조와, 상기 제2 및 제4 제어 트랜지스터의 조를, 입력 데이터의 논리에 응하여 차동으로 동작시키는 데이터 입력부를 또한 포함하는 것을 특징으로 하는 저항 변화형 메모리 디바이스.
  3. 인가 전압의 극성에 응하여 저저항화 또는 고저항화하는 기억 소자와, 액세스 트랜지스터가, 제1 공통선과 제2 공통선의 사이에 직렬 접속되어 있는 메모리 셀과,
    제1 전압을 공급하는 제1 공급선과 상기 제1 공통선의 사이에 접속되는 P형의 제1 패스 트랜지스터와,
    상기 제1 전압보다 낮은 제2 전압을 공급하는 제2 공급선과 상기 제1 공통선의 사이에 접속되는 P형의 제2 패스 트랜지스터와,
    구동 회로를 가지며,
    상기 구동 회로는,
    상기 제1 전압보다 낮은 전압 또는 상기 제2 전압을 상기 제2 공통선에 인가하는 N형의 제1 제어 트랜지스터와,
    상기 제2 전압보다 높은 전압 또는 상기 제1 전압을 상기 제2 공통선에 인가하는 P형의 제2 제어 트랜지스터와,
    상기 기억 소자에 대해 저저항화를 행할 때는, 상기 제1 패스 트랜지스터와 상기 제1 제어 트랜지스터를 온 시키고, 상기 제2 패스 트랜지스터와 상기 제2 제어 트랜지스터를 오프 시켜서, 제1 공통선측의 출력단이 비폴로워 동작하고, 상기 기억 소자에 대해 고저항화를 행할 때는, 상기 제1 패스 트랜지스터와 상기 제1 제어 트랜지스터를 오프 시키고, 상기 제2 패스 트랜지스터와 상기 제2 제어 트랜지스터를 온 시켜서, 제1 공통선측의 출력단이 폴로워 동작하도록, 상기 제1 및 제2 패스 트랜지스터, 상기 제1 및 제2 제어 트랜지스터의 각 게이트 전압을 제어하는 것을 특징으로 하는 저항 변화형 메모리 디바이스.
  4. 제3항에 있어서,
    상기 구동 회로는,
    상기 제1 패스 트랜지스터의 드레인과 상기 제1 공통선의 사이에 접속되는 N형의 제3 제어 트랜지스터와,
    상기 제2 패스 트랜지스터의 소스와 상기 제2 공급선의 사이에 접속되는 P형의 제4 제어 트랜지스터와,
    상기 제1 및 제3 제어 트랜지스터의 조와, 상기 제2 및 제4 제어 트랜지스터의 조를, 입력 데이터의 논리에 응하여 차동으로 동작시키는 데이터 입력부를 또한 포함하는 것을 특징으로 하는 저항 변화형 메모리 디바이스.
  5. 제1항 내지 제4항 중 어는 한 항에 있어서,
    상기 기억 소자는, 상기 제1 또는 제2 패스 트랜지스터의 저저항화시와 고저항화시의 동작점이 당해 제1 또는 제2 패스 트랜지스터의 포화 영역과 비포화 영역 사이를 천이하도록 저항치가 변화하는 가변 저항 변화 소자인 것을 특징으로 하는 저항 변화형 메모리 디바이스.
  6. 제2항 또는 제4항에 있어서,
    상기 액세스 트랜지스터가 동시 제어되는 복수의 상기 메모리 셀을 가지며,
    상기 복수의 메모리 셀의 배열 내에서, 상기 제1 공통선과 상기 제2 공통선과의 공통선쌍이 메모리 셀마다 배선되고,
    상기 구동 회로는, 상기 제1 및 제2 패스 트랜지스터, 상기 제1 내지 제4 제어 트랜지스터의 각 게이트 전압의 제어를, 상기 공통선쌍마다 독립하여 실행 가능한 구성을 포함하는 것을 특징으로 하는 저항 변화형 메모리 디바이스.
  7. 제6항에 있어서,
    상기 구동 회로는, 상기 복수의 메모리 셀의 배열 내에서, 상기 기억 소자의 저저항화와, 다른 기억 소자의 고저항화를 같은 또는 중복된 기간에 실행하는 것이 가능한 구성을 포함하는 것을 특징으로 하는 저항 변화형 메모리 디바이스.
  8. 제7항에 있어서,
    상기 메모리 셀은, 2개의 전극 사이에,
    도전성 이온의 공급층과,
    당해 도전성 이온의 공급층에 접하고, 상기 2개의 전극 사이의 인가 전압의 극성에 응하여, 상기 도전성 이온의 공급층으로부터 상기 도전성 이온이 주입되고, 또는, 주입된 도전성 이온이 상기 공급층으로 되돌아오는 저항 변화층을 갖는 저항 변화형 메모리 셀인 것을 특징으로 하는 저항 변화형 메모리 디바이스.
  9. 인가 전압의 극성에 응하여 저저항화 또는 고저항화하는 기억 소자와, 액세스 트랜지스터가, 제1 공통선과 제2 공통선의 사이에 직렬 접속되어 있는 메모리 셀의 구동에 있어서, 상기 제1 공통선에의 전압 출력 경로로서, 제1 전압을 공급하는 제1 공급선과 상기 제1 공통선의 사이에 N형의 제1 패스 트랜지스터를 갖는 제1 경로와, 상기 제1 전압보다 높은 제2 전압을 공급하는 제2 공급선과 상기 제1 공통선의 사이에 N형의 제2 패스 트랜지스터를 갖는 제2 경로를, 미리 마련하고, 상기 제2 공통선에의 전압 출력 경로로서, 상기 제1 전압보다 높은 전압 또는 상기 제2 전압을 상기 제2 공통선에 인가하는 P형의 제1 제어 트랜지스터를 갖는 제3 경로와, 상기 제2 전압보다 낮은 전압 또는 상기 제1 전압을 상기 제2 공통선에 인가하는 N형의 제2 제어 트랜지스터를 갖는 제4 경로를 미리 마련해 두고,
    상기 기억 소자에 대해 저저항화를 행할 때는, 상기 제1 경로와 상기 제3 경로를 도통시키고, 상기 제2 경로와 상기 제4 경로를 비도통으로 하여, 제1 공통선측의 출력단이 폴로워 동작하고, 상기 기억 소자에 대해 고저항화를 행할 때는, 상기 제1 경로와 상기 제3 경로를 비도통시키고, 상기 제2 경로와 상기 제4 경로를 도통시켜서, 제1 공통선측의 출력단이 비폴로워 동작하도록, 입력 데이터의 논리에 응하여, 상기 제1 및 제2 패스 트랜지스터, 상기 제1 및 제2 제어 트랜지스터의 각 게이트 전압을 제어하는 것을 특징으로 하는 저항 변화형 메모리 디바이스의 구동 방법.
  10. 인가 전압의 극성에 응하여 저저항화 또는 고저항화하는 기억 소자와, 액세스 트랜지스터가, 제1 공통선과 제2 공통선의 사이에 직렬 접속되어 있는 메모리 셀의 구동에 있어서, 상기 제1 공통선에의 전압 출력 경로로서, 제1 전압을 공급하는 제1 공급선과 상기 제1 공통선의 사이에 P형의 제1 패스 트랜지스터를 갖는 제1 경로와, 상기 제1 전압보다 낮은 제2 전압을 공급하는 제2 공급선과 상기 제1 공통선의 사이에 P형의 제2 패스 트랜지스터를 갖는 제2 경로를, 미리 마련하고, 상기 제2 공통선에의 전압 출력 경로로서, 상기 제1 전압보다 낮은 전압 또는 상기 제2 전압을 상기 제2 공통선에 인가하는 N형의 제1 제어 트랜지스터를 갖는 제3 경로와, 상기 제2 전압보다 높은 전압 또는 상기 제1 전압을 상기 제2 공통선에 인가하는 P형의 제2 제어 트랜지스터를 갖는 제4 경로를 미리 마련해 두고,
    상기 기억 소자에 대해 저저항화를 행할 때는, 상기 제1 경로와 상기 제3 경로를 도통시키고, 상기 제2 경로와 상기 제4 경로를 비도통으로 하여, 제1 공통선측의 출력단이 비폴로워 동작하고, 상기 기억 소자에 대해 고저항화를 행할 때는, 상기 제1 경로와 상기 제3 경로를 비도통시키고, 상기 제2 경로와 상기 제4 경로를 도통시켜서, 제1 공통선측의 출력단이 폴로워 동작하도록, 입력 데이터의 논리에 응하여, 상기 제1 및 제2 패스 트랜지스터, 상기 제1 및 제2 제어 트랜지스터의 각 게이트 전압을 제어하는 것을 특징으로 하는 저항 변화형 메모리 디바이스의 구동 방법.
  11. 제9항 또는 제10항에 있어서,
    상기 기억 소자로서, 상기 제1 또는 제2 패스 트랜지스터의 저저항화시와 고저항화시의 동작점이 당해 제1 또는 제2 패스 트랜지스터의 포화 영역과 비포화 영역 사이를 천이하도록 저항치가 변화하는 가변 저항 변화 소자를 이용하는 것을 특징으로 하는 저항 변화형 메모리 디바이스의 구동 방법.
  12. 제9항 또는 제10항에 있어서,
    상기 액세스 트랜지스터가 동시 제어되는 상기 메모리 셀이 매트릭스 배치된 메모리 셀 배열 내에서, 상기 제1 공통선과 상기 제2 공통선과의 공통선쌍이 메모리 셀마다 배선되어 있는 메모리 셀 어레이의 구동에 있어서, 상기 제1 및 제2 패스 트랜지스터, 상기 제1 및 제2 제어 트지스터의 각 게이트 전압의 제어를, 상기 공통선쌍마다 독립하여 실행하는 것을 특징으로 하는 저항 변화형 메모리 디바이스의 구동 방법.
  13. 제12항에 있어서,
    상기 메모리 셀 어레이에 대해, 상기 액세스 트랜지스터가 동시 제어되는 메모리 셀 배열 내의 1 이상의 기억 소자를 저저항화하는 기간과 같은 또는 중복된 기간에, 같은 메모리 셀 배열 내의 다른 1 이상의 기억 소자를 고저항화 하는 것을 특징으로 하는 저항 변화형 메모리 디바이스의 구동 방법.
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
KR1020110068744A 2010-07-21 2011-07-12 저항변화형 메모리 디바이스 및 그 구동 방법 KR101964994B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010164380A JP5521850B2 (ja) 2010-07-21 2010-07-21 抵抗変化型メモリデバイスおよびその駆動方法
JPJP-P-2010-164380 2010-07-21

Publications (2)

Publication Number Publication Date
KR20120011783A KR20120011783A (ko) 2012-02-08
KR101964994B1 true KR101964994B1 (ko) 2019-04-02

Family

ID=45493503

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110068744A KR101964994B1 (ko) 2010-07-21 2011-07-12 저항변화형 메모리 디바이스 및 그 구동 방법

Country Status (5)

Country Link
US (1) US8587986B2 (ko)
JP (1) JP5521850B2 (ko)
KR (1) KR101964994B1 (ko)
CN (1) CN102347074A (ko)
TW (1) TWI492231B (ko)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10832746B2 (en) * 2009-07-16 2020-11-10 Gsi Technology Inc. Non-volatile in-memory computing device
CN102760492B (zh) * 2011-04-26 2016-03-02 中国科学院微电子研究所 非挥发性半导体存储器及其存储操作方法
US9570164B2 (en) 2011-08-24 2017-02-14 Rambus Inc. System and method for performing memory operations on RRAM cells
WO2013080499A1 (ja) * 2011-12-02 2013-06-06 パナソニック株式会社 抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置
US9053784B2 (en) 2012-04-12 2015-06-09 Micron Technology, Inc. Apparatuses and methods for providing set and reset voltages at the same time
US9166598B1 (en) * 2012-05-08 2015-10-20 Altera Corporation Routing and programming for resistive switch arrays
JP5839201B2 (ja) * 2013-03-06 2016-01-06 ソニー株式会社 半導体装置および情報読出方法
US10249366B2 (en) * 2013-03-15 2019-04-02 Sony Semiconductor Solutions Corporation Integrated circuit system with non-volatile memory stress suppression and method of manufacture thereof
US9530469B2 (en) * 2013-03-15 2016-12-27 Sony Semiconductor Solutions Corporation Integrated circuit system with non-volatile memory stress suppression and method of manufacture thereof
US9093147B2 (en) * 2013-05-31 2015-07-28 Sony Corporation Method and apparatus for common source line charge transfer
CN106256003B (zh) * 2014-03-13 2019-07-05 东芝存储器株式会社 可变变化存储器及其写入方法
TWI488347B (zh) 2014-04-08 2015-06-11 Winbond Electronics Corp 記憶體元件的形成方法
JP2015204126A (ja) * 2014-04-16 2015-11-16 株式会社東芝 半導体記憶装置
US9336881B2 (en) 2014-06-16 2016-05-10 Panasonic Intellectual Property Management Co., Ltd. Variable resistance nonvolatile memory device including a variable resistance layer that changes reversibly between a low resistance state and a high resistance state according to an applied electrical signal
TWI646531B (zh) * 2014-10-27 2019-01-01 財團法人工業技術研究院 電阻式記憶體系統、其驅動電路及其阻抗設置方法
US9443588B2 (en) 2014-10-27 2016-09-13 Industrial Technology Research Institute Resistive memory system, driver circuit thereof and method for setting resistance thereof
US9715930B2 (en) * 2015-06-04 2017-07-25 Intel Corporation Reset current delivery in non-volatile random access memory
TWI585765B (zh) * 2015-06-17 2017-06-01 旺宏電子股份有限公司 可變電阻式記憶體、及其操作方法與操作系統
KR102358564B1 (ko) * 2015-09-02 2022-02-04 삼성전자주식회사 단락된 메모리 셀의 가변 저항 소자를 갖는 반도체 메모리 장치
JP6139623B2 (ja) * 2015-09-15 2017-05-31 株式会社東芝 不揮発性半導体メモリ
US20170345496A1 (en) * 2016-05-25 2017-11-30 Intel Corporation Asymmetrical write driver for resistive memory
KR102519458B1 (ko) * 2016-11-01 2023-04-11 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 동작 방법
TWI600009B (zh) * 2016-11-04 2017-09-21 財團法人工業技術研究院 可變電阻記憶體電路以及可變電阻記憶體電路之寫入方法
CN115762599A (zh) 2017-01-20 2023-03-07 合肥睿科微电子有限公司 阻变式随机存取存储器电路及其操作方法
JP2018147546A (ja) * 2017-03-09 2018-09-20 ソニーセミコンダクタソリューションズ株式会社 制御回路、半導体記憶装置、情報処理装置及び制御方法
CN111542882B (zh) 2017-12-29 2023-04-04 松下控股株式会社 电阻变化型非易失性存储装置
CN109859786B (zh) * 2019-01-28 2020-10-02 北京航空航天大学 一种基于自旋磁存储器的数据运算方法
CN112700810B (zh) * 2020-12-22 2023-06-30 电子科技大学 一种融合忆阻器的cmos感存算一体电路结构

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007234133A (ja) * 2006-03-01 2007-09-13 Matsushita Electric Ind Co Ltd 半導体記憶装置及び半導体集積回路システム
JP2010140529A (ja) * 2008-12-09 2010-06-24 Sony Corp 半導体装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4818519B2 (ja) * 2001-02-06 2011-11-16 ルネサスエレクトロニクス株式会社 磁気記憶装置
JP4249992B2 (ja) * 2002-12-04 2009-04-08 シャープ株式会社 半導体記憶装置及びメモリセルの書き込み並びに消去方法
JP4148210B2 (ja) * 2004-09-30 2008-09-10 ソニー株式会社 記憶装置及び半導体装置
JP4397861B2 (ja) 2005-05-31 2010-01-13 有限会社アドバンスト・エンジニアリング オフセット輪転印刷機のインキング装置
US7755931B2 (en) * 2005-08-02 2010-07-13 Nec Corporation Magnetic random access memory and operation method thereof
JPWO2007145295A1 (ja) * 2006-06-16 2009-11-12 パナソニック株式会社 不揮発性メモリ装置
US7916556B2 (en) * 2007-01-09 2011-03-29 Sony Corporation Semiconductor memory device, sense amplifier circuit and memory cell reading method using a threshold correction circuitry
JP2009026382A (ja) * 2007-07-19 2009-02-05 Hitachi Ltd 半導体記憶装置
JP4720912B2 (ja) * 2009-01-22 2011-07-13 ソニー株式会社 抵抗変化型メモリデバイス

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007234133A (ja) * 2006-03-01 2007-09-13 Matsushita Electric Ind Co Ltd 半導体記憶装置及び半導体集積回路システム
JP2010140529A (ja) * 2008-12-09 2010-06-24 Sony Corp 半導体装置

Also Published As

Publication number Publication date
JP2012027972A (ja) 2012-02-09
TWI492231B (zh) 2015-07-11
JP5521850B2 (ja) 2014-06-18
US8587986B2 (en) 2013-11-19
KR20120011783A (ko) 2012-02-08
CN102347074A (zh) 2012-02-08
US20120020141A1 (en) 2012-01-26
TW201216281A (en) 2012-04-16

Similar Documents

Publication Publication Date Title
KR101964994B1 (ko) 저항변화형 메모리 디바이스 및 그 구동 방법
JP5233815B2 (ja) 抵抗変化型メモリデバイスおよびその動作方法
JP5521612B2 (ja) 不揮発性半導体メモリデバイス
JP5282607B2 (ja) 抵抗変化型メモリデバイスおよびその動作方法
CN101789262B (zh) 可变电阻存储装置
US7835174B2 (en) Non-volatile memory device and method of reading data therefrom
KR101652529B1 (ko) 불휘발성 반도체 메모리 디바이스
US7889537B2 (en) Non-volatile memory device and method for writing data thereto
JP5614150B2 (ja) 抵抗変化型メモリデバイス
JP5297525B2 (ja) 不揮発性記憶における同時書込みと検証
JP5377633B2 (ja) 不揮発性記憶を書込むための容量性放電方法
US8391047B2 (en) Method of executing a forming operation to variable resistance element
TWI445004B (zh) Semiconductor memory device
JP4774109B2 (ja) 不揮発性可変抵抗素子のフォーミング処理の制御回路、並びにフォーミング処理の制御方法
CN107533863B (zh) 存储器设备、存储器系统和存储器控制方法
JP5221222B2 (ja) 半導体記憶装置
US8238138B2 (en) Semiconductor memory device and its operation method
JP2010140526A (ja) 半導体装置
JP5069339B2 (ja) 不揮発性可変抵抗素子の抵抗制御方法
US20120014163A1 (en) Semiconductor memory device and method of driving the same
US8582345B2 (en) Nonvolatile semiconductor memory device
WO2016133661A1 (en) Resistive switching memory with cell access by analog signal controlled transmission gate
US11328770B2 (en) Semiconductor storage device
WO2013180022A1 (ja) 半導体記憶装置、及び、メモリセルアレイの駆動方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant