CN112700810B - 一种融合忆阻器的cmos感存算一体电路结构 - Google Patents

一种融合忆阻器的cmos感存算一体电路结构 Download PDF

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Abstract

本发明属于图像传感技术与集成电路技术领域，具体涉及一种融合忆阻器的CMOS感存算一体电路结构。本发明主要包括CMOS有源像素单元模块、忆阻器存储模块、编写/擦除电路模块、求和运算电路模块、行驱动和列驱动电路模块。所述一种融合忆阻器的CMOS感存算一体电路结构用于实现在单片上集成传感电路与存算一体电路，并对传感电路采集的数据进行处理和运算，该方案可用于图像识别、图像处理等领域。相比于传统的存内计算电路，该融合忆阻器的CMOS感存算一体电路结构利用CMOS有源像素结构实现传感，并融合忆阻器作为存储与计算的单元，将传感与存内计算融为一体，能够极大地提高电路对传感数据的运算速度，且集成度高、结构简单、功耗低。

Description

一种融合忆阻器的CMOS感存算一体电路结构
技术领域
本发明属于图像传感技术与集成电路技术领域，具体涉及一种融合忆阻器的CMOS感存算一体电路结构。
背景技术
在当今的图像技术领域中，先进的CMOS技术已经毫无疑问地成为数字图像信息采集的主流技术，其不仅具有优秀的性能——灵敏度、光谱、分辨率和动态范围等，更重要的是CMOS图像传感器能与各种相关的模拟-数字电路集成在单颗芯片上。因此可以直接利用CMOS工艺集成先进的图像传感器与一系列数字、模拟电路，从而实现高采样率、高质量的成像效果，并结合CMOS超大规模集成电路设计自动化工具和模型，快速和低成本地不断设计出新产品。大多数CMOS图像传感器集成电路芯片，都是一个单硅片系统(System on aChip，SoC)，而且是模拟-数字混合设计和工艺的范例。CMOS图像传感器的像素为有源像素传感器APS，每个像素中有一个光电二极管作为基本的光电转换元件，在每个像素中还包括由若干个MOS晶体管有源器件组成的电路，把光子在光电二极管PN结上激发的载流子电荷信号转换成电压信号，并由模拟开关控制光电二极管的曝光操作和信号输出。CMOS图像传感器的设计，牵涉许多类型的电子电路，从低噪声的、宽带的到高速的，从模拟的、数字的到传感器的，都涉及很宽的电子电路知识领域。从系统设计、电路设计到CMOS半导体工艺，都需要设计团队、晶元厂商密切合作和设计工具软件的支持。
传统的图像传感器的传感模块和存内计算模块分离，存在运算速度慢、功耗大以及面积大等问题。
发明内容
为了解决现有技术的问题，本发明提供了一种融合忆阻器的CMOS感存算一体电路结构。
本发明采用的技术方案是：
一种融合忆阻器的CMOS感存算一体电路结构，其特征在于，包括由多个感存算电路单元构成的矩阵电路、忆阻器编写擦除控制模块、求和运算电路模块、行驱动电路模块和列驱动电路模块；定义矩阵电路包括CLn行和RLn列，每个感存算电路单元由CMOS有源像素单元模块和忆阻器存储模块构成，忆阻器存储模块接收忆阻器编写擦除控制模块发出的控制信号，实现数据的编写/擦除，忆阻器的电流输出端通过由行驱动电路模块和列驱动电路模块控制的行/列导通开关与求和运算电路模块连接，其中，每一列的所有感存算电路单元连接一个求和运算电路模块，所述求和运算电路模块将输入的电流信号转为电压信号后得到输出电压。
进一步的，所述CMOS有源像素单元模块包括NMOS管、光电二极管和源极跟随器；NMOS管的漏极接电源电压，NMOS管的源极接光电二极管的负极，光电二极管的正极接地，源极跟随器的栅极连接NMOS管源极与光电二极管负极的连接点，源极跟随器的漏极接电源电压，源极跟随器的源极接忆阻器存储模块；NMOS管的栅极接外部复位信号，CMOS有源像素单元模块在外部复位信号控制下进行复位/曝光。
上述方案中，外部输入的复位信号是加在NMOS管栅极的周期性的高电平信号和低电平信号；当该信号是高电平信号时，NMOS管导通，对光电二极管的负端节点进行充电，并使其电位达到VDD-Vth；当该信号是低电平信号，NMOS管关断，光电二极管进入曝光工作周期，外界的光照强度会改变其产生的感应电流大小，使光电二极管负端电位下降，并且感应电流越大，其负端电位下降越快；源极跟随器，其实现的功能是将光电二极管的负端电位VD传递到源极，使其源极的电位Vph＝VD-Vgs，其中Vgs为源极跟随器的栅源电压降。
进一步的，所述忆阻器编写擦除控制模块用于控制忆阻器存储模块进行编写或擦除。
进一步的，所述忆阻器存储模块包括第一开关管、第二开关管和忆阻器；第一开关管的两端分别连接源极跟随器的源极和忆阻器的正端，第一开关管的控制信号端接忆阻器编写擦除控制模块产生的第一开关管控制信号SEL1；第二开关管的两端分别接忆阻器的正端和忆阻器编写擦除控制模块产生的控制信号CTR，第二开关管的控制信号端接忆阻器编写擦除控制模块产生的第二开关管控制信号SEL2；忆阻器的负端通过行/列导通开关后接求和运算电路模块；忆阻器编写擦除控制模块控制忆阻器存储模块进行编写或擦除的方式是：通过第一开关管控制信号SEL1、第二开关管控制信号SEL2和控制信号CTR，使第一开关管常开而第二开关管常关时，电路处于运算读取模式，使第一开关管常关而第二开关管常开时，电路处于编写/擦除模式；编写/擦除的具体方法是：通过控制信号CTR，在控制端施加正向电压，对电路进行编写，在控制端施加反向电压，对电路进行擦除。
进一步的，所述求和运算电路模块包括一个运算放大器和一个电流转电压电路；运算放大器的反相输入端通过行/列导通开关后接忆阻器的负端，运算放大器的正相输入端接地；求和运算电路模块用于使同一列上的忆阻器电流流入与运算放大器反相输入端相连的电流转电压电路，并通过连接在运算放大器输出端和反相输入端之间的反馈电阻，求得输出电压。
进一步的，所述行驱动电路模块和列驱动电路模块用于由外部电路产生相应的行选信号和列选信号，并由该行选/列选信号确定某行某列的行/列导通开关是否导通；若导通，则当电路正常工作时，该单元内忆阻器上流过的电流信号将输出到运算求和电路模块；若不导通，则该电流不能输出到运算求和电路模块。
本发明的有益效果在于：本发明为利用CMOS图像传感器为传感模块、忆阻器器件作为存储单元，再辅以相应运算单元，在单片上实现了感存算一体电路。相比于传统的存内计算电路，该设计将传感与存内计算融为一体，能够极大地提高电路对传感数据的运算速度，且集成度高、结构简单、功耗低。
附图说明
图1是该融合忆阻器的CMOS感存算一体电路整体结构示意图；
图2是在复位信号的控制下对外界光强进行传感的有源像素电路结构示意图；
图3是通过对忆阻器置位与复位来对电路进行编写擦除的电路结构示意图；
图4是有源像素模块和忆阻器模块将光强信号转换成电流信号的工作原理示意图；
图5是求和运算电路将电流信号转换成电压信号的电路结构示意图；
图6是有源像素在复位信号的控制下电路关键信号的波形示意图；
图7是通过对忆阻器的置位操作来实现对电路进行编写的示意图；
图8是通过对忆阻器的复位操作来实现对电路进行擦除的示意图；
图9是该感存算一体电路工作原理流程图；
图10是利用忆阻器置位与复位来实现编写擦除的工作原理流程图。
具体实施方式
对现有的CMOS图像传感器进行研究时，发现CMOS图像传感器的有源像素都以大规模像素阵列的形式而存在，即像素阵列、存储单元、运算单元都是独立的电路模块。这种冯诺依曼结构将导致其运算速度低下，产生的功耗也较大。通过采用将图像传感技术、数据存储技术、数据计算技术融于一体的思想，将CMOS有源相素电路与忆阻器相结合，可以在一个像素单元内实现对数据的传感、存储和线性运算，从而实现节省存储面积、降低计算功耗和提升计算速度的目的。本发明在现有技术的基础上提出了一种融合忆阻器的CMOS感存算一体电路结构，实现了图像传感器编写和擦除的功能。
为实现上述目的，本发明提出一种融合忆阻器的CMOS感存算一体电路结构，包括以下模块：
由复位信号控制并实现光电转换的CMOS有源像素单元模块；
实现电流转电压信号并存储信息的忆阻器存储模块；
由控制信号决定并实现编写和擦除功能的编写/擦除电路模块；
计算输出电压的求和运算电路模块；
实现行选和列选功能的行驱动和列驱动电路模块。
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图通过具体实施例对本发明进一步地详细说明，应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
如图1所示，在复位周期，给RST端口施加复位信号(高电平)，复位管将打开，连通电源电压VDD和光电二极管PD，因此VDD会给光电二极管的负端节点充电，由于复位管存在阈值电压Vth，光电二极管的负端节点只能充电至VDD-Vth，充电的电荷量为(CPD为光电二极管的PN结寄生电容)：
QPD＝CPD×(VDD-Vth)
在曝光周期末期，光电二极管PD的负端电位VD作为源极跟随器的栅极输入，传递到源极跟随器SF的源极，且电位会降低一个源极跟随器的栅源电压Vgs。在执行运算读取时，选择管1的栅极电压信号SEL1为高电平，该开关管打开，而选择管2的栅极电压信号SEL2为低电平，开关管2关断。由于开关管两端导通压降很小，损耗近似为0，故开关管1的源极电位仍为VD-Vgs。由于运算放大器“虚短”的特性，故该电压全部施加在忆阻器上。
行驱动和列驱动电路模块的功能是由外部电路产生相应的行选信号和列选信号，并由该行选/列选信号确定某行某列的行/列导通开关是否导通；若导通，则当电路正常工作时，该单元内的忆阻器上流过的电流信号将输出到下一级运算求和电路模块；若不导通，则该电流不能输出到运算求和电路模块。
再由于运算放大器“虚断”的特性，忆阻器电流流入电流转电压电路，并通过已知阻值的反馈电阻，可以计算得到输出电压，其值为：
Figure GDA0004122510280000051
电路在曝光周期的工作原理与复位周期类似，不同之处在于，复位管栅极信号RST端口施加的是低电平曝光信号，故复位管关断，VDD停止给光电二极管PD充电。在外部光强的作用下，光电二极管PD产生感应电流，从而使负端节点开始放电，并且光照强度越大，光电二极管放电越快。其它工作原理与上述复位周期完全相同。
如图2所示，该电路为对外界光强进行传感的有源像素电路，该电路通过对光电二极管4施加光照使其曝光，并将其曝光后的电压信号输出到源级跟随器5的源极。
如图3所示，该电路为CMOS感存算一体电路的编写擦除电路，此时开关管6关断，故编写擦除电路的擦写过程不会影响上一级电路的正常工作。进行编写时，外部电路给控制端12施加一定大小的正向电压，忆阻器7在该较大的正向偏压的作用下发生置位，其阻值由RMH(兆Ω数量级)变为RML(百Ω数量级)，输出电流为：
Figure GDA0004122510280000052
则出现了由低到高的跃变。进行擦除时，给控制端12施加一定大小的反向电压，忆阻器7在该反向偏压的作用下发生复位，其阻值由RML变为RMH，输出电流也减小到接近零。
如图4所示，进入曝光周期，对光电二极管4施加光照，其负端节点进行放电。光照强度13越大，其放电的速度也越快，并且光电二极管4的负端电位通过源极跟随器5输出到开关管6的源极，再通过忆阻器7转换成电流信号。
如图5所示，同一列线上行/列导通开关打开的忆阻器7电流流入与运算放大器8负端相连的电流转电压电路，经过一个反馈电阻9，可在输出端得到输出电压10。
如图6所示，在电路执行运算读取时，周期性地给RST端口1施加复位信号。因为在曝光周期内电流很小，需要足够的时间才能达到理想的曝光效果，故一个周期内曝光的时间比复位的时间长。而且由于每次曝光的光照强度13不一样，光电二极管4的负端节点进行放电的速度和程度也不一样。可以看到，在开关管1常开，开关管2长关的情况下，光电二极管4和忆阻器7的电位波形变化趋势几乎完全相同，仅仅是在幅值上有所差别，而输出端10的电压波形也近似忆阻器7电压信号。
如图7和图8所示，开关管1关断，开关管2打开，电路进入编写/擦除模式。CTR端12加正向电压，忆阻器7发生置位,由高阻态变为低阻态，电路完成编写；CTR端12施加反向电压，忆阻器7发生复位，由低阻态重新变回高阻态，电路完成擦除。
如图9所示，该图是本发明提出的一种所述融合忆阻器的CMOS感存算一体电路结构的实现运算读取的过程，包括：
步骤1，复位信号RST端输入高电平信号，使与之相连的NMOS管导通，同时开关管1打开而开关管2关断；VDD对光电二极管PD的负端节点充电至VD＝VDD-Vth；
步骤2，源极跟随器SF将光电二极管PD的负端电位传递到其源极，其源极电位为VD-Vgs；
步骤3，由于运算放大器“虚短”的特性，忆阻器负端为接地；
步骤4，由于运算放大器“虚断”的特性，同一条列线上的所有行/列导通开关打开的忆阻器电流累加并流入电流转电压电路；
步骤5，电流流经已知阻值的反馈电阻，计算可得输出电压Vout；
步骤6，复位信号RST端输入低电平，使与之相连的NMOS管关断，光电二极管的负端节点放电；
步骤7，入射光照射光电二极管PD使其曝光，其电荷总量下降，光电二极管PD的负端电位也随之下降，但是光照强度的不同，其电位下降的速度和程度也不同；
步骤8-10与步骤3-5相同；
如图10所示，该图是本发明提出的一种所述融合忆阻器的CMOS感存算一体电路结构的实现编写和擦除的过程，包括：
步骤1，开关管2打开而开关管1关断，使左侧电路对编写/擦除电路不造成影响；
步骤2，控制信号CTR端施加一定大小的正向电压，对电路进行编写；
步骤3，忆阻器在该正向电压的作用下发生置位，其阻值由高电阻变为低电阻，从输出端口得到一个较大的Vout；
步骤4，控制信号CTR端施加一定大小的反向电压，对电路进行擦除；
步骤5，忆阻器在该反向电压作用下发生复位，其阻值由低电阻重新变回高电阻，从输出端口得到一个较小的Vout。

Claims (5)

1.一种融合忆阻器的CMOS感存算一体电路结构，其特征在于，包括由多个感存算电路单元构成的矩阵电路、忆阻器编写擦除控制模块、求和运算电路模块、行驱动电路模块和列驱动电路模块；定义矩阵电路包括CLn行和RLn列，每个感存算电路单元由CMOS有源像素单元模块和忆阻器存储模块构成，忆阻器存储模块接收忆阻器编写擦除控制模块发出的控制信号，实现数据的编写/擦除，忆阻器的电流输出端通过由行驱动电路模块和列驱动电路模块控制的行/列导通开关与求和运算电路模块连接，其中，每一列的所有感存算电路单元连接一个求和运算电路模块，所述求和运算电路模块将输入的电流信号转为电压信号后得到输出电压；
所述CMOS有源像素单元模块包括NMOS管、光电二极管和源极跟随器；NMOS管的漏极接电源电压，NMOS管的源极接光电二极管的负极，光电二极管的正极接地，源极跟随器的栅极连接NMOS管源极与光电二极管负极的连接点，源极跟随器的漏极接电源电压，源极跟随器的源极接忆阻器存储模块；NMOS管的栅极接外部复位信号，CMOS有源像素单元模块在外部复位信号控制下进行复位/曝光。
2.根据权利要求1所述的一种融合忆阻器的CMOS感存算一体电路结构，其特征在于，所述忆阻器编写擦除控制模块用于控制忆阻器存储模块进行编写或擦除。
3.根据权利要求2所述的一种融合忆阻器的CMOS感存算一体电路结构，其特征在于，所述忆阻器存储模块包括第一开关管、第二开关管和忆阻器；第一开关管的两端分别连接源极跟随器的源极和忆阻器的正端，第一开关管的控制信号端接忆阻器编写擦除控制模块产生的第一开关管控制信号SEL1；第二开关管的两端分别接忆阻器的正端和忆阻器编写擦除控制模块产生的控制信号CTR，第二开关管的控制信号端接忆阻器编写擦除控制模块产生的第二开关管控制信号SEL2；忆阻器的负端通过行/列导通开关后接求和运算电路模块；忆阻器编写擦除控制模块控制忆阻器存储模块进行编写或擦除的方式是：通过第一开关管控制信号SEL1、第二开关管控制信号SEL2和控制信号CTR，使第一开关管常开而第二开关管常关时，电路处于运算读取模式，使第一开关管常关而第二开关管常开时，电路处于编写/擦除模式；编写/擦除的具体方法是：通过控制信号CTR，在控制端施加正向电压，对电路进行编写，在控制端施加反向电压，对电路进行擦除。
4.根据权利要求3所述的一种融合忆阻器的CMOS感存算一体电路结构，其特征在于，所述求和运算电路模块包括一个运算放大器和一个电流转电压电路；运算放大器的反相输入端通过行/列导通开关后接忆阻器的负端，运算放大器的正相输入端接地；求和运算电路模块用于使同一列上的忆阻器电流流入与运算放大器反相输入端相连的电流转电压电路，并通过连接在运算放大器输出端和反相输入端之间的反馈电阻，求得输出电压。
5.根据权利要求4所述的一种融合忆阻器的CMOS感存算一体电路结构，其特征在于，所述行驱动电路模块和列驱动电路模块用于由外部电路产生相应的行选信号和列选信号，并由该行选/列选信号确定某行某列的行/列导通开关是否导通；若导通，则当电路正常工作时，忆阻器上流过的电流信号将输出到运算求和电路模块；若不导通，则该电流不能输出到运算求和电路模块。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115988350B (zh) * 2022-10-20 2024-07-23 电子科技大学 一种整合采样计算的cmos图像感存算一体电路
CN116226031A (zh) * 2023-02-21 2023-06-06 安徽医科大学 一种基于感存算一体化的芯片系统

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102347074A (zh) * 2010-07-21 2012-02-08 索尼公司 可变电阻存储器件和其驱动方法
WO2019005113A1 (en) * 2017-06-30 2019-01-03 Intel Corporation RESISTIVE LIVE MEMORY COMPRISING A TUNNEL SOURCE ACCESS TRANSISTOR
CN109542392A (zh) * 2018-11-09 2019-03-29 复旦大学 基于忆阻器交叉阵列的低功耗加权求和电路

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8773167B2 (en) * 2012-07-30 2014-07-08 Hewlett-Packard Development Company, L.P. Implementing logic circuits with memristors
CN103281082B (zh) * 2013-06-14 2016-01-20 电子科技大学 一种基于忆阻器件的模数转换电路
CN111106807B (zh) * 2019-12-24 2021-11-30 清华大学 视锥视杆复用式仿生视觉传感器
CN111309670B (zh) * 2020-02-18 2023-05-05 电子科技大学 一种cmos感存算一体电路结构
CN111696025B (zh) * 2020-06-11 2023-03-24 西安电子科技大学 基于可重构内存计算技术的图像处理装置及方法
CN111950569B (zh) * 2020-08-24 2024-05-03 清华大学 基于忆阻器阵列实现图像连通区域标记的方法、电子装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102347074A (zh) * 2010-07-21 2012-02-08 索尼公司 可变电阻存储器件和其驱动方法
WO2019005113A1 (en) * 2017-06-30 2019-01-03 Intel Corporation RESISTIVE LIVE MEMORY COMPRISING A TUNNEL SOURCE ACCESS TRANSISTOR
CN109542392A (zh) * 2018-11-09 2019-03-29 复旦大学 基于忆阻器交叉阵列的低功耗加权求和电路

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