CN102347074A

CN102347074A - 可变电阻存储器件和其驱动方法

Info

Publication number: CN102347074A
Application number: CN2011102046754A
Authority: CN
Inventors: 北川真; 小方宪太郎
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2010-07-21
Filing date: 2011-07-21
Publication date: 2012-02-08
Also published as: TWI492231B; US8587986B2; TW201216281A; KR20120011783A; KR101964994B1; US20120020141A1; JP2012027972A; JP5521850B2

Abstract

在此公开可变电阻存储器件和其驱动方法。所述可变电阻存储器件包含：存储单元，其包括存储元件和存取晶体管，所述存储元件根据在置位或复位操作中施加至所述存储元件的外加电压的极性而在电阻上可变，所述存取晶体管在第一和第二公共线之间以串联方式连接至所述存储元件；以及驱动电路，其包括第一路径晶体管以及第二路径晶体管，所述第一路径晶体管连接在用于供给第一电压的第一供给线和所述第一公共线之间，所述第二路径晶体管连接在用于供给第二电压的第二供给线和所述第一公共线之间。

Description

可变电阻存储器件和其驱动方法

技术领域

本公开涉及可变电阻存储器件和其驱动方法。该可变电阻存储器件采用了每一个均包括存储元件和串联连接至存储元件的存取晶体管的存储单元。存储元件具有根据施加至存储元件的电压而变化的电阻。

背景技术

已知这样的可变电阻存储器件：其具有根据在通过绝缘层(其用作可变电阻存储器件的存储层)彼此分离的电极之间施加的电压而变化的电阻。诸如“K.Tsunoda等人的‘Low Power and High Speed Switching of Ti-doped NiO ReRAMunder the Unipolar Voltage Source of less than 3 V，’2007 IEEE，pp.267-270”和“K.Aratani等人的‘A Novel Resistance Memory with High Scalability andNanosecond Switching，’Technical Digest IEDM 2007，pp.783-786”(下文称为非专利文献1和2)之类的文献中描述了有关这种可变电阻存储器件的更多信息。具体地，非专利文献1公开了利用过渡金属氧化物制作绝缘层的存储器。

另一方面，非专利文献2公开了通过在用作两个电极之间的存储层的绝缘层上叠层导电离子供给层以形成存储器。存储器采用这样的存储单元：其每一个均具有存储元件和在第一和第二公共线(其可通过采用有源矩阵驱动法加以驱动)之间串联连接至存储元件的存取晶体管。

由于这种存储单元由此具有一个晶体管T和存储元件的可变电阻器R，因此该存储器是1T1R型的电流驱动存储器中的一种。这种存储器称为ReRAM。

在ReRAM中，存储元件的电阻的量值指示数据是已经写入至存储元件还是从存储元件中删除。具有纳秒量级的短持续时间的脉冲可用于进行用以将数据写入至存储元件或者将数据从存储元件中擦除的操作。由此，用作能够高速工作的像RAM(Random Access Memory，随机存取存储器)这样的NVM(nonvolatile memory，非易失性存储器)，ReRAM引起了许多关注。

然而，为了使ReRAM能够用作闪存(其为现今的FG(Floating Gate，浮空栅极)_NAND NVM)的替换物，存在某些要克服的的障碍。一种障碍是这样的事实：ReRAM的存储单元的数据写入/擦除特性依赖于存储单元中已经进行的数据重写操作的数量。为此原因，根据已经执行的数据重写操作的数量，改变用于将电压施加至存储单元的适当工作条件。

也就是说，如果诸如数据重写操作的频率之类的工作条件被改变，则数据重写电流/电压引起的、作为对于存储单元而言需要的和充足的应力(stress)的应力也同样改变。数据重写电流/电压引起的过大应力增大了泄漏，并且改变了可容许数据重写操作的数量(或者更确切地，减小了可容许数据重写操作的数量)。由此，过大的应力是不期望的。

换言之，倘若将数据重写电流/电压引起的、作为时常需要和充足的应力的应力给予存储单元，则ReRAM既能够保证数据重写操作的数量的上限，也能够维持数据保持特性。

在ReRAM领域中，作为用于施加适当的电流或电压的技术，已知用于控制施加至存取晶体管的栅极电极的电压的技术。非专利文献1中描述了有关这种技术的更多信息。

根据非专利文献1提出的技术，调节施加至存取晶体管的栅极电极的电压，以便控制流经存储元件的、作为用于使得存储元件的电阻小或大的电流的电流的量值。

还已知利用了TMR (Tunnel Magneto Resistance，隧道磁阻)效应的MRAM和采用了自旋注入法的可变磁存储器。可变磁存储器利用了与ReRAM的物理现象不同的物理现象。另外，可变磁存储器和ReRAM彼此类似之处在于，两种存储器都是具有其中由存储元件和存取晶体管组成每一个存储单元的1T1R型的电流驱动存储器。

在MRAM和采用了自旋注入法的存储器的领域中，已知用于通过利用写线译码器(line decoder)控制数据写入和擦除操作中所施加的电流的技术。诸如PCT专利公开No.WO2007/015358(下文称为专利文献1)之类的文献中公开了有关这种技术的更多信息。

图1是示出专利文献1的图4中所示的写线译码器200的基本配置的图。

图中所示的写线译码器200具有六个NMOS晶体管N1到N6和三个反相器INV1到INV3。

NMOS晶体管N1和N2彼此串联连接。NMOS晶体管N2的源极电极连接至地。同样地，NMOS晶体管N3和N4彼此串联连接。NMOS晶体管N4的源极电极连接至地。

外部写电流产生电路400能够将写电流IW供给NMOS晶体管N1和N3的漏极电极。

将NMOS晶体管N1连接至NMOS晶体管N2的点通过用作列开关的NMOS晶体管N5连接至写线210。同样地，将NMOS晶体管N3连接至NMOS晶体管N4的点通过用作列开关的NMOS晶体管N6连接至写线220。

磁阻元件MRE通过选择晶体管(图中未示出)连接在写线210和220之间。流经磁阻元件MRE的电流根据流动的电流的方向，受控于具有自由磁域的层中的磁化的翻转。也就是说，磁阻元件MRE的电阻受到控制。

根据写线译码器200外部的源所提供的电流方向信号DIR和反相器INV1到INV3产生的逻辑，通过控制NMOS晶体管N1到N4的栅极电极来改变写电流IW的方向。

通过进行这种控制，在NMOS晶体管N1和N4置入导通状态而NMOS晶体管N2和N3置入截止状态的时候，写电流IW1流动。另一方面，当NMOS晶体管N2和N3置入导通状态而NMOS晶体管N1和N4置入截止状态的时候，写电流IW2反向地流动。

如从上面的描述中显而易见的，根据专利文献1，在写线译码器200的内部，对于用作第一和第二公共线的每两条写线，提供用作电流开关的路径晶体管。写线译码器200控制路径晶体管进入导通或截止状态，以便控制用以停止和提供输入至写线译码器200的写电流的操作。在这种配置中，存取晶体管的栅极电极可以由公共线控制，以任意工作而将数据写入至任何的存储单元(其布置为形成矩阵，用作每一个均包括存取晶体管的存储单元)中所采用的存储元件，或者将数据从存储元件中擦除。

发明内容

如上面给出的非专利文献1中所描述的，如果将存取晶体管最小化，则具有大变化的极小晶体管的特性对于写和擦除操作具有影响。结果，在非专利文献1描述的电流控制方法中，写和擦除特性的变化不可避免地大。

要注意的是，本公开的发明人已提出了日本专利No.2009-012385中描述的公开，作为用于消除非专利文献1中描述的电流控制方法的缺陷的一种方法。

本公开是用于通过调节施加至与位线连接的路径晶体管的栅极电极的电压来控制写电压、擦除电压和电流的公开方法。

根据此方法，通过代之升高施加至存取晶体管的栅极电极的电压以便进行低阻抗操作，施加至具有很大常数(大小)的路径晶体管的栅极电极的电压得到控制。由此，此方法具有的优点在于，写和擦除特性的变化可以得到降低。

在之前专利申请中描述的方法中，写和擦除操作共享路径晶体管。由此，该方法仍具有待改善的区域，这是由于不能通过利用一行存储单元的共享同一字线的多个存储单元的多条位线来同时针对写和擦除操作进行电流驱动。结果，需要在分时的基础上实施此方法。然而，如果在分时的基础上实施此方法，则针对增大速度的努力将会存在障碍。

如果可以通过利用多条公共线(如，位线和源线)任意地控制流动的单元电流的方向，则可以解决作为待改善的区域所描述的问题。

然而，在ReRAM等中，为了控制单元电流的方向，不能统一地采用用于通过诸如专利文献1中描述的电流开关之类的电流开关来供给电流的方法。

如专利文献1中所述，图1所示的NMOS晶体管N1或N3接收供给漏极电极的写电流IW，并且从源极电极输出该写电流IW。由此，使用了NMOS晶体管N1或N3的漏极电流的饱和特性。据此，NMOS晶体管N1或N3用作电压限制器。

由于自旋注入存储器的电阻的变化相比于ReRAM的电阻的变化非常小，因此漏极电流特性的工作点(其定义为漏极电流曲线和负载直线的交叉点)在漏极饱和区中进行转变。

另一方面，诸如ReRAM之类的可变电阻存储器的电阻的变化比自旋注入存储器的电阻的变化要大若干数字。由此，当诸如ReRAM之类的可变电阻存储器中采用的存储元件的电阻从小值变为大值时，工作点转变到漏极电流曲线的不饱和区。由此，当工作点在工作脉冲的开始阶段转变时，处于具有大电阻状态的存储元件在结束于工作脉冲的下降沿的时段期间暴露于大的电压应力。如先前说明的，ReRAM的特性尤其易于由于大电压或电流应力而改变。由此，不能按照原样采用专利文献1中描述的写电流翻转控制。

本公开很好地适用于与行方向公共线(其称为所谓的字线)及列方向公共线(其称为第一和第二公共线)相连接的3线存储单元的配置。

另外，本公开提供了具有适于在可变电阻存储器件中采用的3线存储单元中并发驱动置位和复位操作的驱动电路的可变电阻存储器件。除此之外，本公开提供了用于驱动可变电阻存储器件的方法。

根据本公开实施例的可变电阻存储器件具有存储单元、第一路径晶体管、第二路径晶体管和驱动电路。

存储单元包括存取晶体管和存储元件，所述存储元件根据在置位或复位操作中施加至所述存储元件的外加电压的极性而在电阻上可变。在存储单元中，存取晶体管和存储元件在第一和第二公共线之间以串联方式彼此连接。

第一路径晶体管连接在用于供给第一电压的第一供给线和第一公共线之间。

第二路径晶体管连接在用于供给第二电压的第二供给线和第一公共线之间。

当外加电压施加至存储元件以执行置位操作时，所述驱动电路驱动第一路径晶体管以进行漏极输出操作。另一方面，当外加电压施加至存储元件以执行复位操作时，所述驱动电路驱动第二路径晶体管以进行源极跟随器操作。驱动电路通过控制施加至所述第一路径晶体管的栅极电极的电压、施加至所述第二路径晶体管的栅极电极的电压和出现在所述第二公共线上的电压，将存储单元的操作从漏极输出操作切换到源极跟随器操作(反之亦然)。

根据上述配置，驱动电路能够将存储单元的操作从第一路径晶体管针对第一公共线进行的漏极输出操作切换到第二路径晶体管针对相同的第一公共线进行的源极跟随器操作(反之亦然)。驱动电路将存储单元的操作从第一路径晶体管进行的漏极输出操作切换到第二路径晶体管进行的源极跟随器操作(反之亦然)，以便将偏置设置从针对置位操作施加至存储元件的偏置改变为针对复位操作施加至存储元件的偏置(反之亦然)。

上述配置适于具有同时受控的数个存取晶体管并且每一个均具有第一和第二公共线以及第一和第二路径晶体管的多个存储单元的阵列。在此配置中，针对由第一和第二公共线组成的每个公共线配对(或换言之，针对每个存储单元)提供第一和第二路径晶体管。由此，对于存储单元阵列中的任何的任意存储单元，均可以同时进行置位和复位操作。

用于根据本公开实施例驱动具有存储单元的可变电阻存储器件的方法是用于驱动如下存储单元的方法，所述存储单元每一个包括存储元件和存取晶体管，所述存储元件根据在置位或复位操作中施加至所述存储元件的外加电压的极性而在电阻上可变，所述存取晶体管在第一和第二公共线之间以串联方式连接至所述存储元件。在用于驱动可变电阻存储器件的方法中，所述第一公共线的驱动路径包括具有第一路径晶体管的路径和具有第二路径晶体管的路径。根据用于驱动可变电阻存储器件的此方法，控制施加至所述第一路径晶体管的栅极电极的电压、施加至所述第二路径晶体管的栅极电极的电压和出现在所述第二公共线上的电压，以使得：在所述外加电压施加至所述存储元件以执行所述置位操作时，所述第一路径晶体管进行漏极输出操作，而在所述外加电压施加至所述存储元件以执行所述复位操作时，所述第二路径晶体管进行源极跟随器操作。

根据本公开，提供了具有适于在可变电阻存储器件中包括的、作为使其存取晶体管同时受控的存储单元的多个3线存储单元中并发驱动置位和复位操作的驱动电路的可变电阻存储器件(如，ReRAM)。

另外，根据本公开，还提供了适于在使其存取晶体管同时受控的多个3线存储单元中并发驱动置位和复位操作的驱动方法。

附图说明

图1是示出在说明现有技术的文献中所描述的写线译码器的基本配置的图；

图2A和2B是每一个均示出对于各实施例公共的存储单元的等效电路的多个图；

图3是示出可变电阻存储器件的两个相邻存储单元的结构的剖面图；

图4A和4B是每一个均示出了流经可变电阻存储器件中采用的存储元件的电流的方向和施加到该存储元件的电压的典型量值的多个模型图；

图5是示出可变电阻存储器件的框图；

图6是示出X选择器的逻辑电路的图；

图7是示出Y选择器的逻辑电路的图；

图8是示出WL驱动器单元的逻辑电路的图；

图9是示出YSW驱动器单元的逻辑电路的图；

图10是示出包括用于两个存储列的驱动电路以便示出根据第一实施例的置位/复位驱动器的配置的电路的图；

图11是示出包括驱动电路以便示出感测放大器的配置的电路的图；

图12是示出包括与图10所示的驱动电路相同的驱动电路以便示出电流路径的电路的图；

图13A1到13F4是示出对于第一和第二实施例公共的工作波形的图；

图14是示出用于第一实施例中执行的置位操作的等效电路的图；

图15A和15B是示出第一实施例中置位操作刚开始之后和操作结束的负载特性的多个图；

图16是示出用于第一实施例中执行的复位操作的等效电路的图；

图17A和17B是示出第一实施例中复位操作刚开始之后和操作结束的负载特性的多个图；

图18是示出用于典型比较电路的复位操作的等效电路的图；

图19A和19B是示出表明第一典型比较电路中存储元件的高阻和低阻状态的负载特性的多个图；

图20是示出包括用于两个存储列的驱动电路以便示出根据第二实施例的置位/复位驱动器的配置的电路的图；

图21是示出用于第二实施例中的置位操作的等效电路的图；

图22A和22B是示出第二实施例中置位操作刚开始之后和操作结束的负载特性的多个图；

图23是示出针对第二实施例中的复位操作的等效电路的图；以及

图24A和24B是示出第二实施例中复位操作刚开始之后和操作结束的负载特性的多个图。

具体实施方式

按照如下安排的章节，针对存储元件是ReRAM中采用的存储元件的典型情况说明本公开的实施例。

1：第一实施例(其实施第一和第二路径晶体管是NMOS晶体管的配置)

2：第二实施例(其实施第一和第二路径晶体管是PMOS晶体管的配置)

1：第一实施例

存储单元的配置

图2A和2B是每一个均示出了对于本公开的各实施例公共的存储单元的等效电路的图。要注意，图2A示出了写电流，而图2B示出了擦除电流。然而，图中所示的存储单元配置本身彼此一致。

图2A和2B中所示的存储单元MC采用用作存储元件的可变电阻元件Re和存取晶体管AT。

可变电阻元件Re的两端之一连接到源线SL，而另一端连接到存取晶体管AT的源极电极。存取晶体管AT的漏极电极连接到位线BL，而存取晶体管AT的栅极电极连接到字线WL。

位线BL和源线SL是分别是典型的第一公共线和典型的第二公共线。

在图2A和2B所示的配置中，位线BL和源线SL彼此平行。然而，要注意的是，位线BL和源线SL不必须彼此平行。不过，期望使得位线BL和源线SL彼此平行。这是由于，如将会在稍后描述的那样，施加至位线BL和源线SL的电压受控于同一驱动电路。

在第一实施例中，在作为前提给出的3线配置中，如上所述，存储单元MC连接到三条线，即用作第一公共线的位线BL、用作第二公共线的源线SL和用作用于控制存取晶体管AT的公共线的字线WL。

图3是示出可变电阻存储器件的两个相邻存储单元MC的结构的剖面图。图3是示出无阴影部分的模型剖面图。图3的空白部分是填满了绝缘膜的部分或其它配置部分，尽管图中没有示出这些。

在图3所示的存储单元MC中，存储单元MC的存取晶体管AT创建在衬底100上。

具体而言，用作存取晶体管AT的源极电极S和存取晶体管AT的漏极电极D的两个掺杂区域分别创建在衬底100上，而栅极电极G由多晶硅等创建在源极S和漏极D之间的衬底区域上。栅极电极G通过栅极绝缘膜与衬底100上的栅极区域分离。栅极电极G形成行方向(即，图3中的水平方向)上带阴影的字线WL。用作漏极电极D的掺杂区域置于字线WL的前侧，而用作源极电极S的掺杂区域置于字线WL的后侧。字线WL的前侧是与示出该图的页面垂直的方向上的前侧，而字线WL的后侧是与示出该图的页面垂直的方向上的后侧。在图3中，用作漏极电极D的掺杂区域和用作源极电极S的掺杂区域的位置在水平方向上彼此移位，以便使得漏极电极D和源极电极S易于识别。

然而，用作漏极电极D的掺杂区域和用作源极电极S的掺杂区域的位置也可以在与示出该图的页面垂直的方向上彼此重叠。

漏极电极D经由位线触点BLC连接到由第一布线层(1M)创建的位线BL。

在源极电极S上，通过重复堆积插头(plug)104和着陆垫(landing pad)105来创建源线触点SLC。着陆垫105每一个均从布线层创建。在源线触点SLC上，创建可变电阻元件Re。

可以从多层布线结构任意地选择层，以用作要创建可变电阻元件Re的层。然而，在这种情况下，选择第四或第五层用作要创建可变电阻元件Re的层。

可变电阻元件Re在用作源线SL的顶电极和下电极101之间形成膜配置(或层叠体)。膜配置包括绝缘体膜102和导体膜103。

用于制作绝缘体膜102的材料的典型示例通常包括SiN、SiO₂和Gd₂O₃。

用于制作导体膜103的材料的典型示例通常包括金属膜、合金膜和金属复合膜。金属膜包括选自Cu、Ag、Zr和Al的一个或多个元素。典型的合金膜是CuTe合金膜。要注意的是，用于制作金属膜的元素也可以选自Cu、Ag、Zr和Al以外的元素，只要该元素具有易于电离的性质即可。另外，期望利用一个或多个元素S、Se和Te来用作要与一个或多个前面提到的元素Cu、Ag、Zr和Al相组合的元素。将导体膜103创建为导电离子供应层。

图3示出了连接到不同源线SL的两个可变电阻元件Re。各绝缘体膜102(其每一个均用作在与位线BL相同的方向上彼此分离的相邻存储单元MC的存储层之一)创建在同一层上。同样地，导电层103(其每一个均用作这些存储单元MC的导电离子供应层之一)也创建在同一层上。以相同的方式，这些存储单元MC的源线SL也创建在同一层上。另外，作为另一配置，在与位线BL相同的方向上彼此分离的各存储单元MC共享源线SL，而针对每一个存储单元MC独立地创建存储层和导电离子供应层。

要注意的是，在第一实施例中，源线SL由位线BL上面的布线层创建。位线BL由第一布线层(1M)创建，而源线SL由第四或第五布线层创建。然而，源线SL可以由第一布线层(1M)创建，而位线BL可以由第四或第五布线层创建。另外，可以任意地选择用于创建源线SL和位线BL的布线层。

图4A和4B是每一个均示出了流经可变电阻存储器件中采用的存储元件的电流的方向和施加到该存储元件的电压的典型量值的多个模型图。

作为示例，图4A和4B示出了从SiO₂创建绝缘体膜102而从基于Cu-Te的合金复合材料创建导体膜103的配置。绝缘体膜102具有与下电极101接触的区域。接触的区域由氮化物膜(或SiN膜)104上的孔径限定。

更确切地，图4A示出这样的情况：在将绝缘体膜102置于负电极侧且将导体膜103置于正电极侧的方向上，在下电极101和用作源线SL的上电极之间施加电压。例如，通过这种电压，位线BL连接到具有0V电位的地，而源线SL设置到+3V的典型电位。

这种状态引起了示出如下现象的性质：导电体膜103中包括的Cu、Ag、Zr或Al被离子化，并且产生的离子被吸引到负电极侧。金属的这些导电离子被注入绝缘体膜102。由此，绝缘体膜102的绝缘能力降低，随之，绝缘体膜102呈现导电特性。结果，具有图4A所示的方向的写电流Iw流动。这种操作称为写操作或置位操作。

与以上描述的相反，图4B示出这样的情况：在将导体膜103置于负电极侧并将绝缘体膜102置于正电极侧的方向上，在下电极101和用作源线SL的上电极之间施加电压。例如，通过这种电压，源线SL连接到具有0V电位的地，而位线BL设置到+1.7V的典型电位。

这种状态引起了这样的现象：注入到绝缘体膜102的导电离子返回到导体膜103，使得电阻恢复到高的预写值。这种操作称为擦除操作或复位操作。在擦除或复位操作中，具有图4B所示的方向的擦除电流Ie流动。

要注意的是，在下列描述中，将置位操作定义为用以将充足的导电离子注入至绝缘体膜的操作，而将复位操作定义为用以从绝缘体膜提取充足的导电离子的操作。

另一方面，置位操作可以任意地看作数据写入操作，而复位操作可以任意地看作数据擦除操作，反之依然。

在下列描述中，将置位操作看作数据写入操作，而将复位操作看作数据擦除操作。也就是说，将数据写入操作或置位操作定义为用以降低绝缘体膜102的绝缘性质以便将整个可变电阻元件Re的电阻降低至足够低的程度的操作，而将数据擦除操作或复位操作定义为用以将绝缘体膜102的绝缘性质恢复到原始的初始状态以便将可变电阻元件Re的电阻增大到充分高的程度的操作。

图2A和4A中所示的箭头指示的电流方向是在置位操作中流经可变电阻元件Re的写电流Iw的方向，而图2B和4B中所示的箭头指示的电流方向是在复位操作中流经可变电阻元件Re的擦除电流Ie的方向。

由此可以实施这样的二进制存储器：对于该二进制存储器重复地进行上述的置位和复位操作以便以可逆的方式将可变电阻元件Re的电阻从大值改变到小值，反之亦然。除此之外，由于可变电阻元件Re即使在施加到可变电阻元件Re的电压予以去除的情况下也维持其电阻或其中存储的数据，因此该二进制存储器用作非易失性存储器。

然而，除了二进制存储器之外，本公开也可以应用于多值存储器，如能够存储三个或更多个值的存储器。

要注意的是，在置位操作中，绝缘体膜102的电阻实际上根据注入绝缘体膜102的金属离子的数量而改变。由此，绝缘体膜102可以看作用于存储和保持数据的存储层。

可以将可变电阻存储器件的存储单元阵列配置为包括多个存储单元MC，其每一个均采用可变电阻元件Re。可变电阻存储器件自身配置为包括存储单元阵列和驱动电路(也称为外围电路)。

IC芯片的配置

图5是示出作为IC芯片一般实施的可变电阻存储器件的框图。

图5中所示的可变电阻存储器件采用集成在同一半导体芯片中的存储单元阵列1及其外围电路。通过安置图2A到4B中所示的存储单元MC以形成由N行(其每一个包括安置在行方向上的M个存储单元MC)和M列(其每一个包括安置在列方向上的N个存储单元MC)构成的矩阵来构造存储单元阵列1。在这种情况下，符号M和N均是可以任意设置为具体值的相对大的整数。

安置在行方向上的M个存储单元MC中的存取晶体管AT的栅极电极通过字线WL彼此连接。由于在存储单元阵列1中具有N行，因此使用了N条字线WL<0>到WL<N-1>。N条字线WL<0>到WL<N-1>以预定间隔布置在列方向上。

另外，安置在列方向上的N个存储单元MC中的存取晶体管AT的漏极或源极电极通过位线BL彼此连接。由于在存储单元阵列1中具有M列，因此使用了M条位线BL<0>到BL<M-1>。M条位线BL<0>到BL<M-1>以预定间隔布置在行方向上。

以相同的方式，安置在列方向上的N个存储单元MC中的可变电阻元件Re的特定端通过源线SL彼此连接。由于在存储单元阵列1中具有M列，因此使用了M条源线SL<0>到SL<M-1>。M条源线SL<0>到SL<M-1>以预定间隔布置在行方向上。每一个存储单元MC中采用的可变电阻元件Re的特定端是与同一存储单元MC中采用的存取晶体管AT相对一侧的那端。

位线BL和源线SL在行方向上交替地布置。

用作第一公共线(其连接安置在列方向上的N个存储单元MC)的位线BL与置于邻近于位线BL的位置以用作第二公共线(其连接N个存储单元MC)的源线SL一起形成线配对(line pair)。在下列描述中，由位线BL和与该位线BL相邻的源线SL形成的线配对在某些情况下也称为公共线配对。

外围电路具有置位/复位驱动器10和感测放大器SA 7。每一个置位/复位驱动器10驱动公共线配对(BL和SL：i＝0到(M-1))中的一个。感测放大器SA 7从位线BL读出数据。

置位/复位驱动器10和SA(感测放大器)7形成列驱动电路。列驱动电路对应于称为根据本公开实施例的驱动电路的主要部分。要注意的是，根据本公开实施例的驱动电路包括置位/复位驱动器10，但是可以不必包括SA(感测放大器)7。

外围电路还具有前置译码器3、行驱动电路4和列开关电路6。

前置译码器3是用于将输入地址信号分成X体系的行地址和Y体系的列地址的电路。

行驱动电路4具有X地址主译码器、Y地址主译码器、列开关控制电路和WL(字线)驱动器。

外围电路还具有I/O(输入/输出)缓冲器9、控制电路11和逻辑块16。

逻辑块16是用于控制用以输入和输出数据的操作、用以保存数据的操作和缓冲操作的控制系统的逻辑电路部分。如有必要，逻辑块16也可以配置为针对存储单元阵列1的每一列进行写禁止状态的控制。

要注意的是，图5未示出诸如用于根据电源电压产生多种电压的电路和用于控制时钟信号的产生的电路之类的其它电路。

行驱动电路4具有主译码器的功能。行驱动电路4配置为包括X选择器20和Y选择器30以便执行此功能。

行驱动电路4还具有CSW(列开关)的控制电路的功能。行驱动电路4配置为包括多个YSW驱动器单元6A以便执行此功能。

另外，行驱动电路4还具有WL驱动器的功能。行驱动电路4配置为包括与字线WL一样多的WL驱动单元4A以执行此功能。如之前所述，字线的数量为N。

X选择器20、Y选择器30、YSW驱动器单元6A和WL驱动器单元4A的典型具体电路将在稍后描述。

如以上所述，前置译码器3是用于将输入地址信号分为X地址信号(X0、X1等)和Y地址信号(Y0、Y1等)的电路。

X地址信号(X0、X1等)供给行驱动电路4中采用的X选择器20。X选择器20对X地址信号进行译码。作为译码结果，X选择器20产生用于选择WL驱动器单元4A的X选择信号X_SEL<0>到<N-1>。也就是说，X选择信号X_SEL<0>到<N-1>分别供给N个WL驱动器单元4A。

另一方面，Y地址信号(Y0、Y1等)供给行驱动电路4中采用的Y选择器30。作为译码结果，Y选择器30产生Y选择信号Y_SEL。Y选择信号Y_SEL的数量根据图5中所示的列开关电路6的配置而变化。由此，用于基于Y选择信号Y_SEL驱动列开关电路6的YSW驱动器单元6A的数量也根据列开关电路6的配置而变化。据此，YSW驱动器单元6A产生的信号的数量也根据列开关电路6的配置而变化。

当X选择信号X_SEL选择了WL驱动器单元4A时，WL驱动器单元4A将预先确定的电压施加到连接至WL驱动器单元4A的输出的字线WL。WL驱动器单元4A的细节将在稍后描述。

接下来，图5中所示的列开关电路6的配置描述如下。此配置与稍后描述的详细电路不同。然而，有意地在图5中示出了列开关电路6的配置，以便表明也可以采用这种配置。

如图5中所示，列开关电路6具有公共线分离开关部分6B和放电开关部分6C。

公共线分离开关部分6B是用于选择每隔一个的公共线配对(BL和SL：i＝0到(M-1))的NMOS开关的集合。由此，公共线分离开关部分6B将第奇数个存储单元列或者第偶数个存储单元列选择性地连接至置位/复位驱动器10。

另一方面，放电开关部分6C进行与公共线分离开关部分6B的操作相反的操作。

在第奇数个存储单元列的公共线配对通过公共线分离开关部分6B连接至置位/复位驱动器10的情况下，第偶数个存储单元列的公共线配对通过放电开关部分6C连接至地的电位。在第偶数个存储单元列的公共线配对通过公共线分离开关部分6B连接至置位/复位驱动器10的情况下，第奇数个存储单元列的公共线配对通过放电开关部分6C连接至地的电位。

通过采用上述配置，可以针对每两个存储单元列提供一个置位/复位驱动器10和一个SA(感测放大器)7。由此，对于为了提供置位/复位驱动器10和SA(感测放大器)7所需要的、作为与存储单元MC的位置密度成比例的面积的大面积的情况，这种配置是有效的。这种配置对于行方向上这种面积的尺寸大的情况是尤其有效的。

置位/复位驱动器10能够与进行用以从存储单元阵列1中包括的所有存储单元MC选择字线的操作的部分(section)协同地选择要被驱动的任何的任意存储单元MC。

要注意，对于存储单元阵列1等的电路规模小并且存在面积裕量等的状况，可以针对每个公共线配对提供置位/复位驱动器10和SA(感测放大器)7。

在这种状况下，置位/复位驱动器10能够与进行用以从存储单元阵列1中包括的所有存储单元MC选择字线的操作的部分协同地选择要被驱动的任何的任意存储单元MC。根据工作速度的观点，期望针对每个公共线配对安放置位/复位驱动器10，以使得任何对于所有存储单元MC的任意访问都是可能的。关于针对每个公共线配对安放置位/复位驱动器10，将在稍后描述详细的典型电路。

可以提供与存储列一样多的置位/复位驱动器10，或者作为替换，可以将所提供的置位/复位驱动器10的数量设置为存储列数量的一半。

用于产生置位栅极电压Vgset的置位栅极电压产生电路12和用于产生复位栅极电压Vgrst的复位栅极电压产生电路13连接至数量与存储列的数量的一半相等的置位/复位驱动器10。置位栅极电压Vgset和复位栅极电压Vgrst是对于置位/复位驱动器10公共的电压。置位栅极电压产生电路12、复位栅极电压产生电路13和置位/复位驱动器10包括在根据本公开实施例的驱动电路中。

置位栅极电压产生电路12和复位栅极电压产生电路13的典型具体电路将在稍后描述。

控制电路11接收写信号WRT、擦除信号ERS以及数据读取信号RD，并且基于写信号WRT、擦除信号ERS以及数据读取信号RD，控制电路11产生各种信号和各种电压。控制电路11具有下列四种功能。

(1)在读取时，控制电路11产生SA使能信号SAEN、钳制电压Vclamp和基准电位VREF，输出SA使能信号SAEN、钳制电压Vclamp和基准电位VREF以便启动和控制SA(感测放大器)7。

(2)在置位或复位时，控制电路11控制置位/复位驱动器10、置位栅极电压产生电路12和复位栅极电压产生电路13。控制电路11产生用于控制置位/复位驱动器10、置位栅极电压产生电路12和复位栅极电压产生电路13的控制信号。控制信号包括用于使得能够进行数据输入操作的使能信号WEN和位线均衡信号BLEQ。控制电路11将数据输入使能信号WEN和位线均衡信号BLEQ供给置位/复位驱动器10。

(3)在置位或复位时以及读取时，控制电路11对前置译码器3、行驱动电路4和列开关电路6进行总体控制。

(4)如有必要，控制电路11控制置位/复位驱动器10和逻辑块16，以便控制数据输入/输出操作和数据缓冲。

I/O缓冲器9连接至SA(感测放大器)7、置位/复位驱动器10和逻辑块16。

控制电路11控制逻辑块16以便输入来自外部源的数据，并且如有必要，缓冲I/O缓冲器9中的数据。缓冲的数据稍后在预先确定的用于控制置位或复位操作的时刻供给置位/复位驱动器10。

另外，控制电路11控制逻辑块16以便经由I/O缓冲器9将SA(感测放大器)7通过置位/复位驱动器10所读出的数据输出至外部接收方。

控制系统电路

接下来，下列描述说明X选择器20、Y选择器30、WL驱动单元4A和YSW驱动器单元6A的典型电路。

图6是示出X选择器20的典型逻辑电路的图。

如图6所示，X选择器20采用在前级提供的四个反相器INV0到INV3、在中间级提供的四个NAND电路NAND0到NAND3、以及在后级提供的四个其它的反相器INV4到INV7。

X选择器20接收X地址信号位X0和X1，译码X地址信号位X0和X1。作为译码的结果，X选择器20通过一般将四个X选择信号X_SEL0到X_SEL3之一提高到高电平来启动四个X选择信号X_SEL0到X_SEL3之一。

图6示出了典型的2位译码器的配置。然而，根据X地址信号位数，图6中所示的配置可以扩展到多位配置，其允许将更多位X地址信号供给译码器。也就是说，可以采用用于对多于两个X地址信号位进行译码的配置。

图7是示出了Y选择器30的典型逻辑电路的图。

如图7所示，Y选择器30采用在前级提供的四个反相器INV8到INV11、在中间级提供的四个NAND电路NAND4到NAND7以及在后级提供的四个其它反相器INV12到INV15。

Y选择器30接收Y地址信号位Y0和Y1，译码Y地址信号位Y0和Y1。作为译码的结果，Y选择器30通过一般将四个Y选择信号Y_SEL0到Y_SEL3之一提高到高电平来启动四个Y选择信号Y_SEL0到Y_SEL3之一。

图7示出了典型的2位译码器的配置。然而，根据Y地址信号位数，图7中所示的配置可以扩展到多位配置，其允许将更多位Y地址信号供给译码器。也就是说，可以采用用于对多于两个Y地址信号位进行译码的配置。

图8是示出两个相邻的WL驱动器单元4A的典型逻辑电路的图。

行驱动电路4实际上包括(N-1)个WL驱动器单元4A，在图中示出了其中的两个。数量(N-1)是每一列的列方向上布置的存储单元的数量。通过图6中所示的X选择器20启动的X选择信号X_SEL0或X_SEL1来选择(N-1)个WL驱动器单元4A之一以操作。然后，所选择的WL驱动器单元4A启动分别与X选择信号X_SEL0或X选择信号X_SEL1对应的字线WL<0>或字线WL<1>。

如图8所示，每一个WL驱动器单元4A采用NAND电路(例如，NAND8)和反相器(例如，INV16)。

NAND电路NAND8的两个输入之一接收WL选择使能信号WLEN，而另一个输入接收图6所示的X选择器20所启动的X选择信号X_SEL0或X_SEL1。NAND电路NAND8的输出连接到反相器INV16的输入。由此，连接到反相器INV16的输出的字线WL<0>或WL<1>被启动或禁止。

图9是示出两个相邻的YSW驱动器单元6A的典型逻辑电路的图。

如图9所示，每个YSW驱动器单元6A采用NAND电路(例如，NAND12)和反相器(例如，INV21)。

NAND电路NAND12的两个输入之一接收Y开关使能信号YSWEN，而另一个输入接收图7所示的Y选择器30所启动的Y选择信号Y_SEL0或Y_SEL1。

当Y选择信号Y_SEL0或Y_SEL1以及Y开关使能信号YSWEN两者均设置到启动状态的高电平时，使得NAND电路NAND12输出的信号降至低电平。由此，连接到NAND电路NAND12的输出的反相器INV21所输出的列选择信号YSW<0>或YSW<1>转变到启动电平(其在第一实施例的情况下为高电平)。

列选择信号YSW<0>、YSW<1>等(其每一个在下文简称为列选择信号YSW)未用于图5所示的配置中，但用于稍后描述的作为置位/复位驱动器10的配置的详细配置中。

YSW驱动器单元6A产生由用于控制列开关电路6的列选择信号YSW_0和/YSW_0组成的信号配对(如图5所示)。YSW驱动器单元6A通过利用与图9所示的逻辑配置相同的逻辑配置，产生由列选择信号YSW_0和/YSW_0组成的信号配对。

由于列开关电路6基于由列选择信号YSW_0和/YSW_0组成的信号配对进行工作，因此可以对连接至置位/复位驱动器10的地和公共线配对(由BL和SL组成)之间的电位差执行连接控制。

置位/复位驱动器

接下来，下列描述说明具有用作本实施例的特征的配置的置位/复位驱动器10的详细配置。

图10是示出包括用于两个存储列的驱动电路以便示出根据第一实施例的置位/复位驱动器10的配置的电路的图。在这种情况下，存储列是存储单元的列。

置位/复位驱动器10包括除了存储单元阵列1和列开关电路6以外的电路部分。图10示出具有相同配置的两个置位/复位驱动器10。如稍后详细描述的，此电路部分具有这样的配置：在存储单元阵列中的与同一字线WL连接的任何任意的存储单元经历置位操作的同时，其它的存储单元可以经历复位操作。

首先，说明列开关电路6的配置。

如图10中所示，对于每个存储器行，列开关电路6采用五个NMOS晶体管61、62、63、64和65。

NMOS晶体管61充当针对用作第一公共线的位线BL<0>或BL<1>所提供的连接/断开开关。另一方面，NMOS晶体管62充当针对用作第二公共线的源线SL<0>或SL<1>所提供的连接/断开开关。NMOS晶体管61和62的栅极电极接收由图5所示的可变电阻存储器件中采用的YSW驱动单元6A所产生的列选择信号YSW<0>或YSW<1>。YSW驱动单元6A的细节示出在图9中。

这种配置是可以用图5所示的可变电阻存储器件中采用的公共线分离开关部分6B替换的电路部分的配置。

对于每个存储列，列开关电路6具有三个剩余的NMOS晶体管63到65。三个剩余的NMOS晶体管63到65形成可以用图5所示的可变电阻存储器件中采用的放电开关部分6C替换的电路部分。

NMOS晶体管64是针对位线BL提供的放电开关，而NMOS晶体管65是针对源线SL提供的放电开关。NMOS晶体管64和65具有与构成图5所示的可变电阻存储器件中采用的放电开关部分6C的晶体管组的功能等效的功能。

NMOS晶体管63是提供在位线BL<0>和源线SL<0>之间或者位线BL<1>和源线SL<1>之间的短路开关。这种另外的NMOS晶体管63允许放电时间由于执行了充电平衡而被缩短。

五个NMOS晶体管61到65由对于存储列公共的位线均衡信号BLEQ控制。位线均衡信号BLEQ源自图5所示的可变电阻存储器件中采用的控制电路11。

接下来，置位/复位驱动器10的配置说明如下。

将每一个均针对一个存储列提供的置位/复位驱动器10均配置为包括四个NMOS晶体管、两个PMOS晶体管、两个反相器和两个NAND电路。

由于每一个均针对一个存储列提供的置位/复位驱动器10具有统一的配置，因此下列描述说明图10的左手侧提供的置位/复位驱动器10中采用的电路元件的连接。

供给置位/复位驱动器10的电压和信号是根据本公开实施例的第一电压V1、根据本公开实施例的第二电压V2、置位栅极电压Vgset、复位栅极电压Vgrst和数据输入使能信号WEN。

在第一实施例中，稍后描述的第一和第二路径晶体管每一个均是NMOS晶体管。由此，第一电压V1低于第二电压V2。第一电压V1和第二电压V2每一个均可以设置为任何的任意电平，只要要求第一电压V1低于第二电压V2的条件以及只要第一电压V1和第二电压V2处于允许置位和复位存储单元的范围内即可。然而，在图10所示的典型示例的情况下，第一电压V1设置为基准电压Vss，而第二电压V2设置为电源电压Vdd。

两个NMOS晶体管N04和N01彼此串联连接在节点N1和用于供给用作第一电压V1的基准电压Vss的节点之间。节点N1是由NMOS晶体管61连接至用作第一公共线的位线BL<0>的节点。NMOS晶体管N04对应于本公开实施例提供的第三控制晶体管，而NMOS晶体管N01对应于本公开实施例提供的第一路径晶体管。

NMOS晶体管N02和PMOS晶体管P02彼此串联连接在节点N1和用于供给用作第二电压V2的电源电压Vdd的节点之间。NMOS晶体管N02对应于本公开实施例提供的第二路径晶体管，而PMOS晶体管P02对应于本公开实施例提供的第四控制晶体管。

NMOS晶体管N03连接在节点N2和用于供给用作第一电压V1的基准电压Vss的节点之间。节点N2是由NMOS晶体管62连接至用作第二公共线的源线SL<0>的节点。NMOS晶体管N03对应于本公开实施例提供的第二控制晶体管。

PMOS晶体管P01连接在节点N2和用于供给用作第二电压V2的电源电压Vdd的节点之间。PMOS晶体管P01对应于本公开实施例提供的第一控制晶体管。

反相器INV31和INV32以及NAND电路NAND21和NAND22形成本公开实施例提供的数据输入部分。

NAND电路NAND21和NAND22中的每一个的第二输入接收数据输入使能信号WEN。NAND电路NAND21的第一输入接收数据D<0>，而NAND电路NAND22的第一输入接收通过数据D<0>的翻转所获得的翻转数据/D<0>。这些数据从图5所示的可变电阻存储器件中采用的I/O缓冲器9获得。

NAND电路NAND21输出的信号用于控制PMOS晶体管P02的栅极电极，并通过反相器INV31供给NMOS晶体管N03的栅极电极，作为用于控制NMOS晶体管N03的栅极电极的信号。另一方面，NAND电路NAND22输出的信号用于控制PMOS晶体管P01的栅极电极，并通过反相器INV32供给NMOS晶体管N04的栅极电极，作为用于控制NMOS晶体管N04的栅极电极的信号。

上述电路配置按照如下这样工作。在3线阵列配置中，在置位操作时，进行电流控制以便将用作第一路径晶体管的NMOS晶体管N01的漏极输出连接至用作第一公共线的位线BL<0>。

另外，在复位操作时，进行电压控制以便将用作第二路径晶体管的NMOS晶体管N02的源极输出连接至用作第一公共线的位线BL<0>。

置位电流控制由作为施加至NMOS晶体管N01的栅极电极的电压的置位栅极电压Vgset控制。另一方面，复位电压控制由作为施加至NMOS晶体管N02的栅极电极的电压的复位栅极电压Vgrst控制。

另外，通过数据D的翻转所获得的翻转数据/D以任意逻辑给予存储列。由此，在存储单元阵列中的连接至同一字线WL的任何的任意存储单元经历复位操作的同时，其它任意的存储单元可经历置位操作。

要注意的是，这些驱动电路操作将在稍后详细说明。

感测放大器

图11是示出图5所示的可变电阻存储器件中采用的SA(感测放大器)7的电路配置的图。

图11中所示的SA(感测放大器)7以与图10所示的置位/复位驱动器10并联地连接至同样在图10中所示的节点N1和N2。建议读者记住：在存储单元的阵列中，最好至少具有与据以可以并行读出的数据位一样多的感测放大器7。也就是说，不一定针对每个存储列提供感测放大器7。

如图11所示，SA(感测放大器)7是配置为采用三个NMOS晶体管71、72和73、PMOS晶体管74以及差分放大器75的单端感测放大器。

NMOS晶体管71和73以及PMOS晶体管74相连接以在节点N1和用于供给电源电压Vdd的线之间形成串联电路。如之前所述，节点N1和位线BL之间的连接由NMOS晶体管61控制。另外，NMOS晶体管72提供在节点N2和用于供给基准电压Vss的线之间。如之前所述，节点N2和源线SL之间的连接由NMOS晶体管62控制。

NMOS晶体管71和72用作用于控制SA(感测放大器)7的连接的开关，而NMOS晶体管73用作钳制晶体管。另一方面，PMOS晶体管74用作负载MOS二极管。

PMOS晶体管74的源极电极连接至用于供给电源电压Vdd的线，而PMOS晶体管74的栅极和漏极电极连接至差分放大器75的同相(+)输入。差分放大器75的反相(-)输入接收从图5所示的可变电阻存储器件中采用的控制电路11接收到的基准电位VREF。PMOS晶体管74的栅极和漏极电极以及差分放大器75的同相(+)输入连接至感测节点Ns。

NMOS晶体管71和72的栅极电极从图5所示的可变电阻存储器件中采用的控制电路11接收SA使能信号SAEN。另一方面，NMOS晶体管73的栅极电极从图5所示的可变电阻存储器件中采用的控制电路11接收钳制电压Vclamp。

当SA使能信号SAEN设置为用作禁止电平的L电平时，感测节点Ns由以二极管方式连接的PMOS晶体管74上拉至比用作比较基准的基准电压Vref更高的电位。由此，差分放大器75输出的信号Dout也升至H电平。

当SA使能信号SAEN转变至用作启动电平的H电平时，NMOS晶体管73的源极电极连接至位线BL。由此，NMOS晶体管73进行源极跟随器操作。

钳制电压Vclamp被提前控制到(VR+Vgs)，其中参考符号VR表示期望的位线钳制电压，参考符号Vgs表示施加在NMOS晶体管73的栅极和源极电极之间的电压。由此，位线钳制电压VR是相对低的电压。由于SA使能信号SAEN也同时施加至未用作读操作对象的未选位线BL上的感测放大器连接控制开关，因此在没有这种钳制机制的情况下，位线BL的电位增大而使得与未选位线BL连接的未选存储单元的可变电阻元件Re经历引起了电压应力的读干扰。由此，所执行的用以通过利用NMOS晶体管73钳制位线BL的电位的操作是这种读干扰问题的解决方案。

当位线钳制电压VR施加至与所选位线BL连接的存储单元时，电流流向用作充当负载的PMOS二极管的PMOS晶体管74。此时，差分放大器75将感测节点Ns上出现的电位(其为感测节点Ns的上拉(pull up)和引起了单元电流的BL放电之间的平衡电压)与基准电压VREF进行比较。

如果存储单元中采用的可变电阻元件Re的电阻小，则在感测节点Ns上出现的电位低于基准电压Vref。由此，差分放大器75输出的信号Dout反相。未由差分放大器75反相的信号Dout表示存储单元中采用的可变电阻元件Re的电阻大。

驱动电路操作(置位/复位操作的概述)

图12是示出包括与图10所示的驱动电路相同的驱动电路以便示出置位和复位操作中的电流路径的电路的图。图13A1到13F4是示出对于第一和第二实施例公共的工作波形的图。

在左手侧，图12示出当对与NMOS晶体管N01和N02控制的位线BL相连接的存储单元MC中采用的可变电阻元件Re<0>进行复位操作时流动的电流的路径。另一方面，在右手侧，图12示出当对与NMOS晶体管N11和N12控制的位线BL相连接的存储单元MC中采用的可变电阻元件Re<1>进行置位操作时流动的电流的路径。

在图12中，与图10所示的那些相同的参考数字和/或相同的参考符号均表示与图10所示的那些相同的配置和相同的连接关系，但除了在图12的右手侧所示的置位/复位驱动器10中，表示用作第一路径晶体管的NMOS晶体管N11的参考符号N11与表示用作第二路径晶体管的NMOS晶体管N12的参考符号N12是通过将左手侧所示的参考符号N01和N02的第二数字从0改变到1所获得的。

在进行操作之前，置位/复位驱动器10中采用的所有晶体管都置入截止状态。在此状态下，节点N1和N2由于列开关电路6进行的操作而保持在地电压。

另外，位线均衡信号BLEQ已经使得由位线BL和源线SL组成的公共线配对上出现的电压均衡化至基准电压Vss。

在时间T0，图13C所示的波形代表的位线均衡信号BLEQ的电位下降，使得列开关电路6进行放电操作并且中断均衡化。

此时，如果NMOS晶体管61和62处于选择存储列的导通状态，则节点N1连接至位线BL<0>，而节点N2连接至源线SL<0>。

在时间T0，在大约与中断均衡化的操作相同的时间，图13A1所示的波形代表的字线WL<0>的电位上升。

在此情况下，存取晶体管AT只是个开关。由此，在置位和复位操作中，均可以将置入导通状态的存取晶体管AT看作为低阻抗器件。

因此，字线WL的电位通常上升了与电源电压Vdd具有相同量值的电压幅值。拥有不同于与电源电压Vdd具有相同量值的电压幅值的量值的模拟电压受到驱动的节点仅是置位栅极电压Vgset施加到的晶体管栅极电极以及复位栅极电压Vgrst施加到的晶体管栅极电极。

下列描述说明数据逻辑、置位栅极电压Vgset和复位栅极电压Vgrst。

图12所示的配置的NAND电路NAND21的第一输入接收数据D<0>，而同一配置的NAND电路NAND22的第一输入接收反相数据/D<0>。

在此情况下，D<0>＝L且/D<0>＝H是置位操作的数据逻辑，而相反地，D<0>＝H和/D<0>＝L是复位操作的数据逻辑。

图13D所示的波形代表的复位栅极电压Vgrst和置位栅极电压Vgset被分别控制到适于其操作的容许电压。

建议读者参照图13A1到13F4。在字线WL<0>的电位已升高之后的时间T1，施加图13E所示的波形代表的数据输入使能信号WEN的脉冲。在施加了这种脉冲的情况下，根据输入数据的逻辑，将复位脉冲施加至存储单元MC的可变电阻元件Re<0>，而将置位脉冲施加至存储单元MC的可变电阻元件Re<1>。

更详细地，数据输入使能信号WEN从代表禁止状态的L电平改变为代表启动状态的H电平。

在数据输入使能信号WEN如上所述那样改变的情况下，在图12的右手侧所示的作为接收反相数据/D<1>(＝H)的配置的配置中，NAND电路NAND22输出的信号从H改变为L，使得将PMOS晶体管P01和NMOS晶体管N04中的每一个均置入导通状态。此时，接收数据D<1>(＝L)的NAND电路NAND21所输出的信号不会导通控制晶体管。

由此，在图12的右手侧所示的配置中，将用作第二电压的电源电压Vdd施加至图13F4所示的波形代表的源线SL<1>，而将用作第一电压的基准电压Vss或地电压施加至图13F3所示的波形代表的位线BL<1>。

结果，置位电流Iset在图12所示的方向上流动，使得对存储单元MC<1>进行置位操作以便通常降低可变电阻元件Re<1>的电阻。

图12的左手侧所示的用作关于复位侧的配置的配置的操作与上述操作相反。

具体而言，当数据输入使能信号WEN从代表禁止状态的L电平改变为代表启动状态的H电平时，在图12的左手侧所示的作为接收反相数据/D<0>(＝H)的配置的配置中，NAND电路NAND21输出的信号从H改变为L，使得将PMOS晶体管P02和NMOS晶体管N03中的每一个均置入导通状态。此时，接收反相数据/D<0>(＝L)的NAND电路NAND22所输出的信号不会导通控制晶体管。

由此，在图12的左手侧所示的配置中，将用作第一电压的基准电压Vss或地电压施加至图13F2所示的波形代表的源线SL<0>，而将用作第二电压的电源电压Vdd施加至图13F1所示的波形代表的位线BL<0>。

结果，复位电流Ireset在与置位侧的方向相反的方向上流动，使得对存储单元MC<0>进行复位操作以便通常增大可变电阻元件Re<0>的电阻。

置位或复位时间由数据输入使能信号WEN的脉宽限定。

然后，在时间T2，字线WL的电位降低并且位线均衡信号BLEQ的电位升高，以便再次将公共线配对连接至地并且再次进行均衡操作以使得终止操作(如图13A1和13C示出的波形所示)。

要注意的是，图13A1到13F4示出了在要求存储单元MC<0>中采用的可变电阻元件Re<0>和存储单元MC<1>中采用的可变电阻元件Re<1>中的每一个均在初始时间置入高阻状态HRS的条件下所执行的操作的波形图。

由此，如从图13F3所示的波形中显而易见的那样，在经历置位操作的位线BL<1>上出现的电压等于基准电压Vss。其原因在利用了负载曲线的下列描述中说明。

这种驱动控制的特征在于，在复位操作中，驱动NMOS晶体管进行源极跟随器操作以便控制位线BL上出现的电压，而在置位操作中，驱动NMOS晶体管产生漏极输出以便控制流经位线BL1的电流。

建议读者记住：期望置位和复位操作如图13A1到13F4示出的波形所示那样彼此同步。然而，置位和复位操作也可以彼此异步地进行或者以部分重叠的方式进行。图10所示的驱动电路配置为使得可以进行这种操作。

置位操作的细节

接下来，通过利用负载曲线，下列描述说明在置位操作期间进行的电流控制中施加至存储单元MC的电压。

图14是示出用于第一实施例中的置位操作的等效电路的图。

在置位操作中，存取晶体管AT可以忽略，这是由于存取晶体管AT以充分低的阻抗工作。

图15A是示出在存储单元MC仍处于高阻抗状态HRS时置位操作刚开始之后呈现的特性的图。更确切地，该图示出流经NMOS晶体管的电流Imos的特性曲线以及单元电流Icell的负载直线。

由于存储单元MC仍处于高阻抗状态HRS，因此电流控制路径晶体管进行线性区工作，不再用作电流镜。

此时，由下面给出的等式表示的比值所确定出的电压V(cell)施加至存储单元MC。如从下列等式中显而易见的，该比值以Rmos和Rcell表达，其中参考符号Rmos表示路径晶体管的线性电阻，而参考符号Rcell表示存储单元MC的电阻。

V(cell)＝Vdd×Rcell/(Rcell+Rmos)

上面等式表达的强电压应力施加至存储单元MC。将电压应力施加至存储单元MC的状态是在置位操作刚开始之后以瞬态方式将反相至低阻状态LRS所需要的触发电压施加至存储单元MC的状态。由于通常在对可变电阻元件进行的用以在假设范围内改变可变电阻元件的状态的操作中进行用以将瞬态应力施加至存储单元MC的操作，因此可变电阻元件的特性决不会由于瞬态应力的施加而恶化。

图15B是示出在置位操作结束后存储元件已反相至低阻状态LRS的状态的特性的图。

在置位操作结束之后，存储单元MC处于低阻状态LRS。此时，根据表示流经NMOS晶体管的漏极电极的电流的曲线的饱和特性，电流限制器起作用而将流向存储单元MC的电流限制到置位电流Iset。此时，施加至存储单元MC的电压被限制到(Iset×Rcell)的乘积，其中参考符号Rcell表示存储单元MC的电阻。

上述操作以加以组织的方式说明如下。

在置位操作开始之前，公共线配对(由BL和SL组成)处于放电至诸如地电压之类的基准电压的状态。由此，没有电压应力施加至置入了高阻状态HRS的存储单元MC。

在连接至地的状态终止之后，即，在图13C示出的波形所代表的BLEQ脉冲的下降沿之后，图13E示出的波形所代表的WEN脉冲上升以开始置位操作。

在置位操作开始之后的非常短的时段中，工作点如图15A所示那样存在于NMOS线性区。由此，在某些情况下可能将大的电压应力施加至存储单元MC。

然而，由于此电压应力的施加时段是非常短的转变时段，因此存储单元MC的特性和可靠性的恶化均不会有问题。

随后，存储单元MC的电阻从高阻状态HRS反相至低阻状态LRS。

在这种状态反相操作期间，工作点沿着表示NMOS晶体管的漏极的饱和特性的曲线移至饱和区，使得限制了流动的电流。从高阻状态HRS反相至低阻状态LRS的状态之后流动的电流是置位电流Iset。由此，如图15B所示那样在可变电阻元件Re的两端之间施加了由(Rcell×Iset)的乘积所代表的相对小的电压。然而，通过这种小电压，没有形成电压应力。由此，同样在反相至置位操作之后，确保了存储单元MC中采用的可变电阻元件Re的可靠性的维持。

复位操作的细节

接下来，通过利用负载曲线，下列描述说明在复位操作中向经历电压控制的存储单元MC施加的电压。

图16是示出用于第一实施例中的复位操作的等效电路的图。

在此时，存取晶体管AT以充分低的阻抗工作。由此，假设沿着存取晶体管AT的压降可以予以忽略。

图17A是示出在存储单元MC仍处于低阻抗状态LRS时复位操作刚开始之后呈现的负载特性的图。在此图中，将NMOS晶体管侧看作负载。更确切地，该图示出流经NMOS晶体管的电流Imos的特性曲线以及单元电流Icell的负载直线。

由于用作第二路径晶体管的NMOS晶体管进行源极跟随器操作，因此，单元电流Icell的负载直线示出单元电流Icell随着栅源电压Vgs增大。

也就是说，由下面给出的等式表示的比值所确定的电压V(cell)施加至存储单元MC。如从下列等式中显而易见的，该比值以Rmos和Rcell表达，其中参考符号Rmos表示第一路径晶体管的线性电阻，而参考符号Rcell表示存储单元MC的电阻。

V(cell)＝(Vgrst-Vgs)×Rcell/(Rcell+Rmos)

大电流施加至存储单元MC作为电流应力。将电流应力施加至存储单元MC的状态是以瞬态方式将反相至高阻状态HRS所需要的触发电流施加至存储单元MC的状态。由于通常在对可变电阻元件进行的用以在假设范围内改变可变电阻元件的状态的操作中进行用以将瞬态应力施加至存储单元MC的操作，因此可变电阻元件Re的特性决不会由于瞬态应力的施加而恶化。

图17B是示出在复位操作结束后存储元件已反相至高阻状态HRS的状态的负载曲线的图。

在复位操作结束之后，存储单元MC处于高阻状态HRS。此时，第二路径晶体管用作限制源极电极上出现的电位的增大的电压限制器。结果，施加至存储单元MC的电压V(cell)由图17B示出的等式表达，或者由与图17A示出的等式相同的等式表达。电压V(cell)的量值不大于表达式(Vgrst-Vgs)所表达的上限，其中参考符号Vgrst表示复位栅极电压，而参考符号Vgs表示出现在栅极和源极电极之间的电压。

通常，复位栅极电压Vgrst是电源电压Vdd的几分之一。另外，即使将与表达式(Vgrst-Vgs)对应的电压应力施加至存储单元MC，对于可变电阻元件Re的工作的可靠性也没有问题。

要注意的是，施加至图16所示电路的第二路径晶体管的栅极电极的复位栅极电压Vgrst的量值和流入图14所示电路的第一路径晶体管的电流Imos的量值都可以改变。由此，可以根据可变电阻元件Re的状态和其它要求将复位栅极电压Vgrst和电流Imos的量值均调节至最优值。

上述操作以加以组织的方式说明如下。

在复位操作开始之前，公共线配对(由BL和SL组成)处于放电至诸如地电压之类的基准电压的状态。由此，没有电压应力施加至置入了低阻状态LRS的存储单元MC。

在连接至地的状态终止之后，即，在图13C示出的波形所代表的BLEQ脉冲的下降沿之后，图13E示出的波形所代表的WEN脉冲上升以开始复位操作。

在复位操作开始之后的非常短的时段中，工作点如图17A所示那样存在于位线BL的低电位一侧。由此，在某些情况下可能将大的电流应力施加至存储单元MC。

然而，由于此电流应力的施加时段是非常短的转变时段，因此存储单元MC的特性和可靠性的恶化均不会有问题。另外，此电流应力是在用以反相存储单元MC的电阻的操作从低阻状态LRS反相至高阻状态HRS的操作中所需要的触发。由此，此电流应力是对于经历电流驱动的可变电阻元件Re的假定范围内的应力。

随后，存储单元MC的电阻的状态从高阻状态HRS反相至低阻状态LRS。

在这种状态反相操作期间，工作点移至位线BL的高电位一侧。然而，位线BL的高电位的上限受控于施加至第二路径晶体管的栅极电极的电压。除此之外，位线BL的高电位的上限可以设置为充分小于电源电压Vdd的值。这种电压施加不会导致使得失去可变电阻元件Re的可靠性的电压应力。由此，同样在反相至复位操作之后，确保了存储单元MC中采用的可变电阻元件Re的可靠性的维持。

要注意的是，图14示出图5中所示的、作为用于调节复位栅极电压Vgrst以便将电流Imos设置为期望量值的电路的置位栅极电压产生电路12的典型配置。

如图14所示，在置位栅极电压产生电路12中，恒流源121和NMOS晶体管122彼此串联连接在用于供给电源电压Vdd的线和用于供给地电压的线之间。恒流源121将电流供给NMOS晶体管122(其栅极电极连接至漏极电极)的漏极电极。NMOS晶体管122的栅极电极还连接至第一路径晶体管的栅极电极。

利用上述配置，如果在恒流源121中设置置位电流Iset，则可以将可变电阻降低之后作为镜像电流流经存储单元MC的电流Imos设置为置位电流Iset。由此，通过调节恒流源121的置位电流，流经存储单元MC的电流和施加至存储单元MC的电压可以得到调节。

即使要求这种电路具有高至某种程度的驱动能力，这种电路也具有简单的配置。由此在IC内部实施这种电路是容易的。另外，一个电路对于存储单元MC的阵列就足够了。由此，这种电路决不会是不期望地限制了存储单元MC的布局密度的原因。

另一方面，图10和其它图所示的可变电阻存储器件中采用的置位/复位驱动器10的每列的配置也决不会是不期望地限制了存储单元MC的布局密度的原因。

建议读者记住：可以提供由朝向列方向并安放在行方向上彼此相邻位置的两个存储列共享置位/复位驱动器10的配置。

典型比较电路

接下来说明典型比较电路。

通过参照图1所说明的现有技术的电流开关操作在如下这样的配置中执行，在所述配置中，对于置位和复位操作两者，从NMOS晶体管的漏极电极流向晶体管的源极电极的电流被引向存储单元MC。

由于这种操作在速率上受限于流经晶体管的漏极电极的电流的饱和特性，因此将这种操作看作与之前参照图14到16所说明的根据第一实施例的漏极输出操作相等效的操作。

由此，下列描述说明典型比较示例通过从晶体管的漏极电极输出电流进行复位操作的情况。然后，下列描述说明典型比较电路的缺点。缺点的不存在是对于用作本公开背景技术的现有技术的效果。

图18是示出用于典型比较电路的复位操作的等效电路的图。通过利用具有与置位栅极电压产生电路12一致的配置的电路从SL(源线)侧执行复位操作，作为用于结束早先通过参照图14所示的等效电路所说明的置位操作的存储单元MC的操作。

在图18中，参考符号Vm表示1T1R存储单元MC的中间节点，而参考符号V(cell)表示施加至存储单元MC的电位差。

通过将复位电流Irst处理为电流镜，流动的电流受到控制。此时，流经存储单元MC的电流是存储单元MC电流Icell，而流经受控于电流镜的PMOS路径晶体管的电流是电流Imos。

由于操作是复位操作，因此初始状态是低阻状态LRS，而工作点是等式Icell＝Imos保持成立的点。

图19A是示出针对在低阻状态LRS下扫描(sweep)SL电位的情况的负载特性的图。此时，存取晶体管AT以充分低的阻抗工作。由此，假设沿着存取晶体管AT的压降可以予以忽略。

即使存储单元MC处于低阻状态LRS，复位电流Irst也受控于电流限制器，使得施加至存储单元MC的电压被限制到(Irst×Rcell)的乘积，其中参考符号Rcell表示存储单元MC的电阻。

图19B是示出针对在将状态从低阻状态LRS反相到高阻状态HRS的操作之后扫描SL电位的情况的负载特性的图。此时，存取晶体管AT以充分低的阻抗工作。由此，假设沿着存取晶体管AT的压降可以予以忽略。

由于存储单元MC处于高阻状态HRS，因此所提供的用于电流控制的路径晶体管工作在线性区，从而电流镜不再起作用。

结果，将具有图19B示出的等式所确定出的量值的电压V(cell)施加至存储单元MC。如等式所示，电压V(cell)与以路径晶体管的线性电阻Rmos和存储单元MC的电阻Rcell所表达的比值成比例。电压V(cell)近似等于(Vdd-Vgs)之差。

(Vdd-Vgs)之差可能导致在某些情况下向存储单元MC施加过大的电压应力。

除此之外，在具有与图1示出的配置类似的相似的电路中，电压应力施加至存储单元MC的时段在某些情况下长。在图中所示的配置中，同一电流产生电路所产生的要流向公共线配对的电流只是从公共线配对中的一条公共线切换到公共线配对中的另一条公共线，反之亦然。

当作为某个复位脉冲施加的结果在非常早的时刻进行复位操作时，在复位操作执行开始和复位脉冲结束之间的长时段期间，不期望地向存储单元MC施加了强的电压应力。作为重复执行这种复位脉冲的结果，担心存储单元MC的特性不期望地恶化了许多。

对于采用了具有大的电阻变化宽度的可变电阻元件的存储器件(如可变电阻元件的电阻改变了多个数字的ReRAM的情况)，本公开实施例提供的驱动电路和驱动方法是尤其有效的。

另外，相比于用于通过如图1所示那样改变同一电流产生电路产生的电流的方向来控制置位和复位操作的驱动电路，第一实施例具有的很大优点在于存储单元MC的特性几乎不会恶化。

2.第二实施例

图20是示出根据第二实施例的、作为与第一实施例如图10所示那样实施的那些相对应的电路的电路的图。在图20中，与图10所示的第一实施例中采用的各个对应部分一致的电路元件由与对应部分相同的参考数字和相同的参考符号表示。

然而，与对应部分相同的参考数字或相同的参考符号所表示的电路元件可能由于电路元件中采用的某些组件而具有与对应部分的配置不同的配置。具体而言，例如，第二实施例的置位/复位驱动器10也采用了第一和第二路径晶体管以及第一到第四控制晶体管。这些第一和第二路径晶体管以及第一到第四控制晶体管有意地通过与图10所示第一实施例中采用的其各自对应部分相同的参考数字加以表示，以便使得易于指代晶体管。然而，第二实施例中采用的每个晶体管的沟道导通类型与第一实施例中采用的对应部分的沟道导通类型相反。例如，图20所示第二实施例的置位/复位驱动器10中所采用的晶体管通过与图10所示第一实施例的置位/复位驱动器10中所采用其对应部分相同的参考数字加以表示，但是该晶体管是PMOS晶体管，而其对应部分是NMOS晶体管。反而言之，图20所示第二实施例的置位/复位驱动器10中所采用的晶体管通过与图10所示第一实施例的置位/复位驱动器10中所采用其对应部分相同的参考数字加以表示，但是该晶体管是NMOS晶体管，而其对应部分是PMOS晶体管。

另外，在图20所示的第二实施例中，与第一路径PMOS晶体管N01和第二路径PMOS晶体管N02相连接的第一公共线是与图10所示的第一实施例不同的源线SL。然而，可以将源线SL或位线BL任意地选为第一(或第二)公共线。

通常，与读电路连接的公共线称为位线BL。由此，与源线SL相比，在位线BL上出现的电压的变化较大，并且这种电压变化量同样也很大。由此，为了保护可变电阻元件Re免于这种电压变化，在位线一侧提供当未被选择时置入禁止状态的存取晶体管AT。然而，如果未将这种公共线上出现的电位的变化的影响考虑在内，以与第一实施例相同的方式，同样在第二实施例的情况下，可以将位线用作第一公共线。

另外，第一和第二电压的定义与第一实施例中的定义相反。

具体而言，在第二实施例的情况下，第一电压是诸如电源电压Vdd之类的高电平电压，而第二电压是诸如基准电压Vss之类的低电平电压。

第二实施例中进行的操作的波形与图13A1到13F4中所示的那些相同。也就是说，波形是用于对存储单元MC<0>中采用的可变电阻元件Re<0>进行的复位操作以及对存储单元MC<1>中采用的可变电阻元件Re<1>进行的置位操作的波形。

图21是示出用于第二实施例中的置位操作的等效电路的图。

在图21所示的等效电路中，图20中参考符号N01所表示的第一路径晶体管是通过改变图14所示的等效电路中采用的NMOS晶体管而获得的PMOS晶体管。另外，第一电压V1是作为设置为高电平的电压的电源电压Vdd。除此之外，图21所示的置位栅极电压产生电路12的配置与图14所示的置位栅极电压产生电路12的配置不同。

由于图21所示的置位栅极电压产生电路12是驱动电流以流入存储单元MC的电路，因此MOS晶体管漏极饱和特性曲线相对于作为源线SL的公共线的电位的增大方向的位置(posture)与图14所示置位栅极电压产生电路12情况下MOS晶体管漏极饱和特性曲线相对于作为位线BL的公共线的电位的位置相反。同样地，图21所示置位栅极电压产生电路12情况下负载直线相对于作为源线SL的公共线的电位的增大方向的位置与图14所示置位栅极电压产生电路12情况下负载直线相对于作为位线BL的公共线的电位的位置相反。

此时，存取晶体管AT以充分低的阻抗工作。由此，假设沿着存取晶体管AT的压降可以予以忽略。

图22A是示出在存储单元MC仍处于高阻抗状态HRS时置位操作刚开始之后呈现的特性的图。更确切地，该图示出流经NMOS晶体管的电流Imos的特性曲线以及单元电流Icell的负载直线。

图22A与针对第一实施例提供的图15A对比如下。替换位线BL，源线SL用作与路径晶体管连接的第一公共线。另外，伴随着使电流流向存储单元MC的驱动方法的改变，如上所述，图21所示置位栅极电压产生电路12情况下MOS晶体管漏极饱和特性曲线相对于作为源线SL的公共线的电位的增大方向的位置与图14所示置位栅极电压产生电路12情况下MOS晶体管漏极饱和特性曲线相对于作为位线BL的公共线的电位的位置相反。同样地，图21所示置位栅极电压产生电路12情况下负载直线相对于作为源线SL的公共线的电位的增大方向的位置与图14所示置位栅极电压产生电路12情况下负载直线相对于作为位线BL的公共线的电位的位置相反。

然而，即使工作点位于MOS晶体管的线性区以便大的电压应力施加至可变电阻元件Re，在短的状态转变时间期间也以与之前说明的第一实施例相同的方式施加了瞬态电压。

图22B是示出针对在置位操作结束后存储元件已反相至低阻状态LRS的状态的特性的图。

图22B是与针对第一实施例提供的图15B相对应的图。然而，图22B中MOS晶体管漏极饱和特性曲线和负载直线相对于公共线的电位的增大方向的位置与图15B的相反。

不过，第二实施例与第一实施例相同之处在于，在置位操作已结束之后，电压应力的量值减小，并且过大的电流应力由于利用了饱和特性的电流限制器的操作而未施加至存储单元MC。

图23是示出针对第二实施例中的复位操作的等效电路的图。

在图23所示的等效电路中，图20中参考符号N02所表示的第二路径晶体管是通过改变图16所示的等效电路中采用的NMOS晶体管而获得的PMOS晶体管。另外，第二电压V2是作为设置为低电平的电压的基准电压Vss。

由于存取晶体管AT以充分低的阻抗工作，因此假设沿着存取晶体管AT的压降可以予以忽略。

图24A是示出在存储单元MC仍处于低阻抗状态LRS时复位操作刚开始之后呈现的负载特性的图。更确切地，该图示出流经NMOS晶体管的电流Imos的特性曲线以及单元电流Icell的负载直线。

注意，伴随着通过利用第二路径晶体管从存储单元MC抽出电流的驱动方法的改变，相比于图17A所示的特性，图24A中MOS晶体管漏极饱和特性曲线和负载直线相对于公共线的电位的增大方向的位置与图17A的那些相反。

然而，第二实施例与第一实施例类似之处在于，图24A所示的相对大的电流应力是瞬态应力，并且其作为用于转换至低阻状态LRS以便应力不会导致特性恶化的触发器是需要的。

图24B是当存储单元MC已改变为高阻状态HRS时复位操作刚结束之后呈现的负载特性的图。

即使电流应力在复位操作结束之后减小，电压应力也增大。然而，基于施加至第二路径晶体管的栅极电极的复位栅极电压Vgrst，限制器限制了这种电压应力。除此之外，这种电压实际上是比复位栅极电压Vgrst低了等于栅源电压Vgs的电压差的电压，并且导致在量值上等于电源电压几分之一引起的应力的小电压应力。由此，此电压不会导致引起特性恶化的电压应力。在此情况下，第二实施例的特性与图17中所示的用于第一实施例给出的特性一致。

如从上述第一和第二实施例中显而易见的，本公开可应用于将NMOS和PMOS晶体管用作第一和第二路径晶体管的配置。

要注意的是，图10和20所示的作为置位/复位驱动器10的配置的配置均是典型配置。置位/复位驱动器10可以采用任何其它的配置，只要在其它配置中，第一公共线连接至用于供给第一电压的第一电压供给线，而第二公共线连接至用于供给不同于第一电压的第二电压的的第二电压供给线。

通过采用这种配置，进行置位和复位操作中的特定一个作为漏极输出操作，而进行置位和复位操作中的另一个作为源极跟随器操作，由此可以容易地实施能够将操作从置位操作切换至复位操作(反之亦然)的驱动电路。

另外，上述第一和第二实施例均是针对可变电阻元件为ReRAM情况提供的。然而，本公开也可以应用于相比于(典型地)自旋注入法呈现了更大的置位操作和复位操作电阻变化的另一种可变电阻存储器件。同样在采用自旋注入法的自旋RAM的情况下，如果电阻变化的量值大至使得工作点移至线性区(即，不饱和区)，则存在本公开应用的效果。

在这些情况下，期望提供这样的配置：存储元件是具有以如下这样大的量而变化的电阻的可变电阻元件，所述量使得：第一或第二路径晶体管的置位和复位操作中的工作点在第一或第二路径晶体管的饱和与不饱和区之间进行转变。

本公开可应用到的其它存储器说明如下：

本公开也可应用于电阻由于硫基(chalcogenide base)材料制成的金属离子的运动而改变的导电存储器。这种导电存储器的典型示例是ARAM。

本公开还可以应用于电阻改变以便跟随过渡金属氧化膜中氧离子的运动的存储器。

本公开还可以应用于电阻由于磁性材料的使用而改变的存储器。这种存储器的典型示例是包括自旋RAM的MRAM。

根据另一观点，本公开还可应用于宽范围的双极存储器，其中电阻由于施加至存储器的电压的极性的反相而改变。双极存储器包括ReRAM、MRAM(包括自旋RAM)和其它存储器。

另外，本公开还应用于如下的所有其它存储器：即使在其它存储器具有与上述存储器的电阻变化机制不同的电阻变化机制的情况下，电阻也改变许多而使得呈现本公开的效果。本公开的效果是应力的减小。

本公开包含与2010年7月21日向日本专利局提交的日本优先权专利申请JP 2010-164380中公开的主题有关的主题，其全部内容通过引用的方式合并在此。

本领域的技术人员应当理解，依据设计要求和其它因素可以出现各种修改、组合、部分组合和变更，只要它们在所附权利要求或其等同体的范围内即可。

Claims

1.一种可变电阻存储器件，包含：

存储单元，其包括存储元件和存取晶体管，所述存储元件根据在置位或复位操作中施加至所述存储元件的外加电压的极性而在电阻上可变，所述存取晶体管在第一和第二公共线之间以串联方式连接至所述存储元件；以及

驱动电路，其包括第一路径晶体管以及第二路径晶体管，所述第一路径晶体管连接在用于供给第一电压的第一供给线和所述第一公共线之间，所述第二路径晶体管连接在用于供给第二电压的第二供给线和所述第一公共线之间，

其中，所述驱动电路控制施加至所述第一路径晶体管的栅极电极的电压、施加至所述第二路径晶体管的栅极电极的电压和出现在所述第二公共线上的电压，以便在所述外加电压施加至所述存储元件以执行所述置位操作时，驱动所述第一路径晶体管进行漏极输出操作，而在所述外加电压施加至所述存储元件以执行所述复位操作时，驱动所述第二路径晶体管进行源极跟随器操作。

2.如权利要求1所述的可变电阻存储器件，其中，所述存储元件是具有以如下这样大的量变化的电阻的可变电阻元件，所述量使得：所述第一或第二路径晶体管的所述置位和复位操作中的工作点在所述第一或第二路径晶体管的饱和与不饱和区之间进行转变。

3.如权利要求2所述的可变电阻存储器件，其中，所述可变电阻存储器件包括如下的配置，在该配置中：

提供使得所述存取晶体管同时受控的多个所述存储单元；

在所述存储单元的布局中，将由所述第一和第二公共线组成的公共线配对提供给每一个所述存储单元；并且

所述驱动电路能够针对每一个所述存储单元独立地控制施加至所述第一路径晶体管的栅极电极的电压、施加至所述第二路径晶体管的栅极电极的电压以及出现在所述第二公共线上的电压。

4.如权利要求3所述的可变电阻存储器件，所述可变电阻存储器件包括如下的配置，在该配置中，所述驱动电路能够执行控制以便在同一时段或交迭时段期间，对所述存储单元的布局中的所述存储元件中的任何特定的存储元件进行所述置位操作，并对所述存储元件的其它存储元件进行所述复位操作。

5.如权利要求3所述的可变电阻存储器件，其中，所述驱动电路中包括的所述第一和第二路径晶体管中的每一个均是第一导电型的绝缘栅晶体管。

6.如权利要求5所述的可变电阻存储器件，其中，所述第二电压高于所述第一电压。

7.如权利要求6所述的可变电阻存储器件，其中，所述驱动电路包括：

第二导电型的第一控制晶体管，其用于在所述置位操作中将高于所述第一电压的电压或所述第二电压施加至所述第二公共线；以及

第一导电型的第二控制晶体管，其用于在所述复位操作中将低于所述第二电压的电压或所述第一电压施加至所述第二公共线。

8.如权利要求7所述的可变电阻存储器件，其中，所述驱动电路包括：

所述第一导电型的第一路径晶体管，其使得其源极电极连接至所述第一供给线；

第一导电型的第三控制晶体管，其连接在所述第一导电型的第一路径晶体管的漏极电极和所述第一公共线之间；

所述第一导电型的第二路径晶体管，其使得其漏极电极连接至所述第一公共线；

第二导电型的第四控制晶体管，其连接在所述第一导电型的第二路径晶体管的源极电极和所述第二供给线之间；以及

数据输入部分，其配置为根据输入数据的逻辑来驱动由所述第一和第三控制晶体管组成的配对以及由所述第二和第四控制晶体管组成的配对，以分别进行差分工作。

9.如权利要求3所述的可变电阻存储器件，其中，所述驱动电路中包括的所述第一和第二路径晶体管中的每一个均是第二导电型的绝缘栅晶体管。

10.如权利要求9所述的可变电阻存储器件，其中，所述第一电压高于所述第二电压。

11.如权利要求10所述的可变电阻存储器件，其中，所述驱动电路包括：

第一导电型的第一控制晶体管，其用于在所述置位操作中将低于所述第一电压的电压或所述第二电压施加至所述第二公共线；以及

第二导电型的第二控制晶体管，其用于在所述复位操作中将高于所述第二电压的电压或所述第一电压施加至所述第二公共线。

12.如权利要求11所述的可变电阻存储器件，其中，所述驱动电路包括：

所述第二导电型的第一路径晶体管，其使得其源极电极连接至所述第一供给线；

第二导电型的第三控制晶体管，其连接在所述第二导电型的第一路径晶体管的漏极电极和所述第一公共线之间；

所述第二导电型的第二路径晶体管，其使得其漏极电极连接至所述第一公共线；

第一导电型的第四控制晶体管，其连接在所述第二导电型的第二路径晶体管的源极电极和所述第二供给线之间；以及

13.如权利要求3所述的可变电阻存储器件，其中，所述置位操作是用以降低所述存储元件的电阻的操作，而所述复位操作是用以升高所述存储元件的电阻的操作。

14.如权利要求1所述的可变电阻存储器件，其中：

所述存储单元是在两个电极之间具有导电离子供给层和使得与所述导电离子供给层接触的可变电阻层的可变电阻存储单元；并且

根据施加在所述两个电极之间的电压的极性，导电离子从所述导电离子供给层注入到所述可变电阻层，或者已经注入至所述可变电阻层的所述导电离子返回到所述导电离子供给层。

15.如权利要求1所述的可变电阻存储器件，其中，在所述置位和复位操作中，能够将所述存取晶体管置入导通状态的预定电压被施加至所述存取晶体管的栅极电极。

16.一种提供给具有存储单元的可变电阻存储器件以用作用于驱动所述存储单元的方法的方法，所述存储单元每一个包括存储元件和存取晶体管，所述存储元件根据在置位或复位操作中施加至所述存储元件的外加电压的极性而在电阻上可变，所述存取晶体管在第一和第二公共线之间以串联方式连接至所述存储元件，在所述方法中：

所述第一公共线的驱动路径包括具有第一路径晶体管的路径和具有第二路径晶体管的路径；以及

控制施加至所述第一路径晶体管的栅极电极的电压、施加至所述第二路径晶体管的栅极电极的电压和出现在所述第二公共线上的电压，以使得：在所述外加电压施加至所述存储元件以执行所述置位操作时，所述第一路径晶体管进行漏极输出操作，而在所述外加电压施加至所述存储元件以执行所述复位操作时，所述第二路径晶体管进行源极跟随器操作。

17.如权利要求16所述的用于驱动可变电阻存储器件的方法，其中，所述存储元件是具有以如下这样大的量变化的电阻的可变电阻元件，所述量使得：所述第一或第二路径晶体管的所述置位和复位操作中的工作点在所述第一或第二路径晶体管的饱和与不饱和区之间进行转变。

18.如权利要求16所述的用于驱动可变电阻存储器件的方法，其中：

在所述第一路径晶体管进行的所述漏极输出操作中，停止用以经由所述第二路径晶体管将所述第二电压施加至所述第一公共线的操作；

在所述第二路径晶体管进行的所述源极跟随器操作中，停止用以经由所述第一路径晶体管将所述第一电压施加至所述第一公共线的操作；以及

为了使得施加至所述存储元件的所述外加电压能够对所述存储元件进行所述置位或复位操作，将出现在所述第二公共线上的所述电压控制到适当的电平。

19.如权利要求16所述的用于驱动可变电阻存储器件的方法，其中，对于包含被布置为形成矩阵的所述存储单元的存储单元阵列，对属于所述存储单元阵列的一个或多个所述存储元件进行所述置位操作的、使得所述存取晶体管同时受控的时段与对属于所述存储单元阵列的一个或多个所述其它存储元件进行所述复位操作的时段是同一时段或彼此交迭的时段。