CN109074843A - 用于电阻式存储器的非对称写入驱动器 - Google Patents

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CN109074843A CN201780027044.5A CN201780027044A CN109074843A CN 109074843 A CN109074843 A CN 109074843A CN 201780027044 A CN201780027044 A CN 201780027044A CN 109074843 A CN109074843 A CN 109074843A
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S·马尼帕储尼
K·瓦德亚纳坦
I·A·杨
T·卡尔尼克
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Abstract

提供了一种装置，该装置包括：选择线；选择晶体管，耦合至电阻式存储器并且耦合至选择线；字线，耦合至选择晶体管的栅极端子；以及电流镜，该电流镜可操作以在第一模式期间耦合至选择线，并且在第二模式期间被解耦。

Description

用于电阻式存储器的非对称写入驱动器
优先权要求
本申请要求2016年5月25日提交的题为“ASYMMETRICAL WRITE DRIVER FORRESISTIVE MEMORY(用于电阻式存储器的非对称写入驱动器)”的美国专利申请第15/164,665号的优先权，其通过引用其整体结合于此以用于所有目的。
背景技术
电阻式随机存取存储器(RRAM)的稳健且可重复的写入要求对写入电流和写入电压的精确的顺应性控制。该控制是复杂的，因为针对写入-0相对于写入-1要求不同的条件(即，写入非对称性)。另外，阵列线寄生和器件变化限制了大型密集阵列的功能。用于1T1R(一个晶体管一个电阻器)RRAM阵列的现有的写入驱动器设计由于RRAM元件的非对称写入条件而遭受针对字线(WL)、位线(BL)和/或源线(SL)的多个供给电压要求。此处，术语“非对称写入条件”一般是指针对将逻辑低(也被称为复位(RESET))和逻辑高(也被称为置位(SET))写入到RRAM元件中所应用的不同的电压/电流条件。表1提供了WL、SL、BL通过现有的写入驱动器执行置位和复位功能所需的各种电压的示例。
表1
WL SL BL
置位 0.55V 0V 1.0V
复位 1.4V 1.4V 0V
现有的写入驱动器设计还对BL/SL上的电压降以及WL电压和晶体管变化表现出强灵敏度。这些灵敏度要求具有较小的子阵列、分开的置位/复位驱动器以及BL IR下降检测电路的复杂的分层级的BL设计。
附图说明
从以下给出的详细描述并从本公开的各实施例的附图，将更全面地理解本公开的实施例，然而它们不应当被理解为将本公开限于特定实施例，而是仅用于解释和理解。
图1图示出根据本公开的一些实施例的具有非对称写入驱动器的电阻式存储器的存储器架构。
图2图示出根据本公开的一些实施例的具有用于1T1R(一个晶体管一个电阻器)位单元的写入驱动器的示意图，该写入驱动器具有n型选择晶体管以及耦合至选择线(SL)的n型电流镜。
图3A-图3B分别图示出根据一些实施例的图2的写入驱动器在置位和复位操作期间的功能示意图。
图4图示出根据本公开的一些实施例的具有用于1T1R位单元的写入驱动器的示意图，该写入驱动器具有p型选择晶体管以及耦合至SL的n型电流镜。
图5图示出根据本公开的一些实施例的具有用于1T1R位单元的写入驱动器的示意图，该写入驱动器具有n型选择晶体管以及耦合至位线(BL)的n型电流镜。
图6图示出根据本公开的一些实施例的具有用于1T1R位单元的写入驱动器的示意图，该写入驱动器具有p型选择晶体管以及耦合至BL的n型电流镜。
图7图示出根据本公开的一些实施例的具有用于1T1R位单元的写入驱动器的示意图，该写入驱动器具有n型选择晶体管以及耦合至BL的p型电流镜。
图8图示出根据本公开的一些实施例的具有用于1T1R位单元的写入驱动器的示意图，该写入驱动器具有p型选择晶体管以及耦合至BL的p型电流镜。
图9图示出根据本公开的一些实施例的具有用于1T1R位单元的写入驱动器的示意图，该写入驱动器具有n型选择晶体管以及耦合至SL的p型电流镜。
图10图示出根据本公开的一些实施例的具有用于1T1R位单元的写入驱动器的示意图，该写入驱动器具有p型选择晶体管以及耦合至SL的p型电流镜。
图11图示出根据本公开的一些实施例的示出由写入驱动器生成的控制信号的操作的一组波形。
图12图示出根据本公开的一些实施例的具有电阻式存储器(RRAM)的三维(3D)集成电路(IC)的截面图，该电阻式存储器具有非对称写入驱动器。
图13图示出根据一些实施例的具有存储器架构的智能设备或计算机系统或SoC(芯片上系统)，该存储器架构具有非对称写入驱动器。
具体实施方式
一些实施例描述了适应非对称RRAM切换物理现象并且允许器件集成在大型密集阵列中的电路。一些实施例描述了通过采用电流镜电路以用于电流顺应性来精确地控制置位电阻(例如，写入R低)并且通过利用写入驱动器的源跟随器效应在复位(例如，写入R高)期间应用电压顺应性、基于高密度CMOS(互补式金属氧化物半导体)逻辑兼容的基于氧化物的RRAM的、用于1T1R位单元的写入驱动器设计。
存在各实施例的许多技术效果。例如，一些实施例解决了RRAM位单元以单个VDD(功率供给)的非对称写入。一些实施例缓解了由于访问晶体管变化导致的写入失败。各实施例改进了存储器阵列尺寸效率以及对BL/SL上的IR(电压)下降的抗扰度。从对各实施例和附图的描述，其他技术效果将是显而易见的。
在下列描述中，讨论了众多细节，以提供对本公开的实施例的更全面的解释。然而，将对本领域的技术人员显而易见的是，可以在没有这些特定细节的情况下实施本公开的实施例。在其他实例中，以框图形式，而不是详细地示出公知的结构和设备，以避免使本公开的实施例变得模糊。
注意，在实施例的对应附图中，信号用线来表示。一些线可以较粗，以指示更多成份信号路径，和/或在一个或多个末端处具有箭头，以指示主要信息流动方向。此类指示不旨在是限制性的。相反，线可以结合一个或多个示例性实施例使用，以促进对电路或逻辑单元的更加容易的理解。如由设计需要或偏好所规定，任何所表示的信号都可实际包括可在任何一个方向上行进的一个或多个信号，并可利用任何合适类型的信号方案来实现。
贯穿说明书以及在权利要求书中，术语“连接的”意指被连接的物体之间的直接的物理、电气或无线的连接而没有任何中介设备。术语“耦合的”意指被连接的物体之间的直接的电气、物理或无线的连接或者通过一个或多个无源或有源中介设备的间接的电气、物理或无线的连接。术语“电路”意指被布置成彼此协作以提供所期望的功能的一个或多个无源和/或有源组件。术语“信号”意指至少一个电流信号、电压信号、磁信号、电磁信号或数据/时钟信号。“一”、“一个”和“该”的含义包括复数引用。“在……中”的含义包括“在……中”和“在……上”。
术语“基本上”、“接近”、“近似”、“附近”以及“大约”一般指位于目标值的+/-20％内。除非以其他方式指定，否则使用序数词“第一”、“第二”和“第三”等来描述常见的对象仅指示相同对象的不同的实例正在被引用，而不旨在暗示如此所描述的对象必须按给定的序列，无论是时域上、空间上、排名上或是任何其他方式的序列。
为了实施例的目的，此处所描述的各电路和逻辑块中的晶体管是金属氧化物半导体(MOS)晶体管，该MOS晶体管包括漏极、源极、栅极和体端子。晶体管还包括三栅极晶体管和FinFET晶体管(鳍式场效应晶体管)、栅极全包围圆柱形晶体管、隧穿FET(TFET)、方形线或矩形带状晶体管或实现晶体管功能的其他器件，如碳纳米管或自旋电子器件。MOSFET对称的源极端子和漏极端子，即它们是完全相同的端子并且在此处被可互换地使用。另一方面，TFET器件具有非对称的源极端子和漏极端子。本领域技术人员将会领会，可使用其他晶体管(例如，双极结形晶体管——BJT PNP/NPN、BiCMOS、CMOS、eFET等)而不背离本公开的范围。术语“MN”指示n型晶体管(例如，NMOS、NPN BJT等)，而术语“MP”指示p型晶体管(例如，PMOS、PNP BJT等)。
图1图示出根据本公开的一些实施例的具有非对称写入驱动器的电阻式存储器的存储器架构100。在一些实施例中，存储器架构100包括电阻式存储器位单元的阵列101、行解码器102、列多路复用器103、列解码器104、非对称写入驱动器105、共享电流源106以及感测放大器107。
在一些实施例中，电阻式存储器位单元的阵列101包括以行和列组织的位单元，这些位单元可由字线(WL)、选择线(SL)和位线(BL)访问。例如，位单元11可由WL1、SL1和BL1访问；位单元1n可由WL1、SLn和BLn(其中，‘n’是数字)访问；并且位单元nn可由WLn、SLn和BLn访问，其中位单元xy对应于行‘x’和列‘y’中的位单元。在一些实施例中，通过将行地址(RowAddr.)和列地址(Col.Addr)分别提供给行解码器102和列解码器104来选择位单元。在一些实施例中，行解码器102启用与将要被选择的单元相关联的字线。例如，行解码器102对WL1进行断言以从行1选择位单元，而其他字线WL(例如，WL2至WLn)被解除断言。在一些实施例中，列解码器104启用与将要被选择的单元相关联的字线。例如，列解码器104选择(多个)列多路复用器以将写入驱动器-1耦合至所选择的位单元的SL1和BL1。
在一些实施例中，每个位单元包括电阻式存储器(RRAM)元件和选择晶体管MNWLS，以使得RRAM元件的一个端子耦合至BL，并且RRAM元件的另一端子耦合至选择晶体管MNWLS。在一些实施例中，晶体管MNWLS的栅极端子可由WL控制，而晶体管MNWLS的源极/漏极端子耦合至SL。尽管参考用于位单元的n型选择晶体管图示出阵列101，但根据一些实施例，位单元可以替代地具有p型选择晶体管。
在一些实施例中，RRAM元件具有取决于通过电介质或电解质的传导路径的形成和消除的电阻。在一些实施例中，RRAM元件是基于自旋转矩(STT)的磁性随机存取存储器(MRAM)元件。一个此类MRAM元件取决于两个磁性层的相对磁化极性。在一些实施例中，RRAM元件是相变存储器(PCM)，对于该相变存储器，单元的电阻率取决于硫族化物的结晶态或非晶态。电阻式存储器的其他示例包括磁隧穿结(MTJ)、导电桥接RAM(CBRAM)等。虽然用于这些(或可能其他的)电阻式存储器技术的底层存储器元件可能变化，但用于写入这些存储器元件或从它们读取的方法可以是在电气上类似的，并且由本公开的实施例包含。然而，实施例不限于此类情况，并且也可以使用其他类型的电阻式存储器。
在一些实施例中，位单元通过调整RRAM元件的电阻，以逻辑高或逻辑低来写入。例如，该电阻式元件被置位为第一(例如，低)电阻或复位为第二(例如，高)电阻，以分别在RRAM元件中写入逻辑高和逻辑低。不同的电阻可以被解释为不同的二进制值。
在一些实施例中，为了执行置位功能，所选择的位单元的晶体管MNWLS的栅极端子通过将针对该位单元的WL设置为逻辑高而被设置为逻辑高，并且与该位单元相关联的SL被设置为逻辑低。当BL上的电压高于SL上的电压时，电流以第一方向流动通过所选择的单元的RRAM元件以将其电阻调整为低电阻。该电阻的调整是非易失性的，由此，逻辑水平被存储在所选择的位单元的RRAM元件中。
在一些实施例中，为了执行复位功能，所选择的位单元的晶体管MNWLS的栅极端子通过将针对该位单元的WL设置为逻辑高而被设置为逻辑高，并且与该位单元相关联的SL被设置为逻辑高。在该示例中，BL处于逻辑低水平。当SL上的电压高于BL上的电压时，电流以第二方向流动通过所选择的单元的RRAM元件以将其电阻调整为高电阻。该电阻的调整是非易失性的，由此，逻辑水平被存储在所选择的位单元的RRAM元件中。
在一些实施例中，提供列多路复用器103(Col.Mux)以选择阵列101的位单元的列。在一些实施例中，列多路复用器103包括可以选择性地将位单元的列耦合至写入驱动器(例如，写入驱动器-1 105)的传递栅(pass-gate)或传送栅(transmission gate)(例如，耦合至SL的成对的n型晶体管MNT1和p型晶体管MPT1以及耦合至BL的另一成对的n型晶体管MNT2和p型晶体管MPT2)。
在一些实施例中，提供列解码器104(Col.解码器)以对列地址(Col.Addr.)进行解码，并且随后启用适当的(多个)控制信号以选择列多路复用器103的传递栅。例如，列解码器104可选择Colsel1和Colselb1(其为Colsel1的反转)来导通具有晶体管MNT1和MPT1的传递栅，以将SL1和BL1耦合至写入驱动器-1 105。此处，多个写入驱动器被共同标识为105。
在一些实施例中，每一对SL和BL经由列多路复用器103耦合至对应的写入驱动器。例如，SL1和BL1经由列多路复用器103耦合至写入驱动器-1，SL2和BL2经由列多路复用器103耦合至写入驱动器-2，并且SLn和BLn经由列多路复用器103耦合至写入驱动器-n。在一些实施例中，存储器架构100包括向基于电流镜的写入驱动器提供偏置电压(在节点n3上)的共享电流源106。
此处，写入驱动器是非对称的，体现在用于SL的写入驱动器不同于用于BL的写入驱动器。例如，写入驱动器-1包括耦合至共享电流源106的电流源。在一些实施例中，共享电流源106包括二极管连接的晶体管MNC0和耦合至节点n3的电源供给Icompl。在一些实施例中，共享电流源106的节点n3耦合至可以作为电流镜或恒定电压供给起作用的写入使能晶体管堆叠。在一些实施例中，该晶体管堆叠包括晶体管MPP2、MNC1和MNN2，其中，晶体管MPP2可由Wr0enb(写入0使能的反转)控制，并且其中，晶体管MNC1可由Wr1en(写入1使能)控制。在一些实施例中，耦合晶体管MPP2和MNC1的节点n1经由列多路复用器103耦合至SL1。
在一些实施例中，写入驱动器-1包括经由列多路复用器103耦合至BL1的另一写入使能堆叠。在一些实施例中，写入使能堆叠包括晶体管MPP1和MNN1，以使得节点n2经由列多路复用器103耦合至BL1。参考图2-图11描述了写入驱动器和共享电流源的各实施例。
返回参考图1，在一些实施例中，存储器架构100包括耦合至SL和BL的感测放大器107。例如，感测放大器-1耦合至SL1和BL1，感测放大器-2耦合至SL2和BL2，并且感测放大器-n耦合至SLn和BLn。感测放大器在读取操作期间使用，例如用于检测SL和BL上的电流或电压，以确定所选择的位单元的电阻状态。由此，感测放大器107取决于所选择的的位单元的电阻状态而输出数字数据(数据0或数据1)。
图2图示出根据本公开的一些实施例的具有用于1T1R(一个晶体管一个电阻器)位单元的写入驱动器的示意图200，该写入驱动器具有n型选择晶体管以及耦合至SL的n型电流镜。要指出的是，图2中的具有与任何其他附图中的元件相同的附图标记(或名称)的那些元件能以与所描述的方式类似的任何方式操作或起作用，但不被限制于此。
示意图200包括具有与RRAM元件串联地耦合的n型选择晶体管MNWLS的位单元(例如，位单元11)。在一些实施例中，RRAM的正端子耦合至BL，而RRAM的负端子耦合至晶体管MNWLS的漏极/源极端子。晶体管MNWLS的栅极端子耦合至WL(例如，WL1)。在一些实施例中，晶体管MNWLS的源极/漏极端子耦合至SL(例如，SL1)。
此处，符号‘+’和‘-’指示RRAM元件的极性。例如，当跨RRAM元件的电压的极性与RRAM极性方向相同时，置位发生(例如，写入逻辑高，低电阻状态)；否则，复位发生(例如，写入逻辑低，高电阻状态)。RRAM元件的极性由其非对称的材料堆叠(例如，金属/金属氧化物，包括但不限于铪、氧化铪，钽、氧化钽，铝、氧化铝等)确定，其中，金属层位置(也被称为氧交换层)与‘+’端子对齐。在一些实施例中，SL和BL耦合至列多路复用器。
在一些实施例中，SL耦合至传递栅晶体管MNT1和MPT1，其中，晶体管MNT1由Colsel(列选择)控制，并且晶体管MPT1由Colselb(例如，列选择Colsel信号的反转)控制。同样，BL耦合至传递栅晶体管MNT2和MPT2，其中，晶体管MNT2由Colsel(列选择)控制，并且晶体管MPT1由Colselb控制。在一些实施例中，写入驱动器(例如，写入驱动器-1 105)和共享电流源106耦合至列多路复用器。
在一些实施例中，经由传递栅晶体管MNT2和MPT2耦合至BL的写入驱动器包括p型晶体管MPP1和n型晶体管MNN1。在一些实施例中，晶体管MPP1和MNN1串联地耦合，以使得它们的公共节点n2耦合至列多路复用器传递栅。在一些实施例中，晶体管MPP1的源极端子耦合至VDD(功率供给节点)，并且晶体管MNN1的源极端子耦合至VSS(接地供给节点)。在一些实施例中，晶体管MPP1的栅极端子耦合至Wr1enb(写入1使能的反转)。此处，信号名称和节点名称被互换地使用。例如，取决于句子的上下文，Wr1enb可指代控制信号Wr1enb或节点Wr1enb。在一些实施例中，晶体管MNN1的栅极端子耦合至Wr0en(写入0使能)。
在一些实施例中，另一写入驱动器经由另一列多路复用器传递栅耦合至SL。在一些实施例中，该另一写入驱动器包括由共享电流源106和n型晶体管MNN2组成的电流镜。在一些实施例中，晶体管MNN2的栅极端子耦合至共享电流源106的节点n3，该节点n3耦合至二极管连接的n型晶体管MNC0。在一些实施例中，电流镜晶体管MNN2与可由Wr1en(写入1使能)控制的n型晶体管MNC1串联地耦合。在一些实施例中，晶体管MNN2与可由Wr0enb(写入0使能的反转)控制的p型晶体管MPP2串联地耦合。在一些实施例中，晶体管MPP2和MNC1的公共节点n1耦合至列多路复用器103的传递栅。在一些实施例中，晶体管MPP2和MNN2的源极端子分别耦合至供给VDD和接地(VSS)。
图3A-图3B分别图示出根据一些实施例的图2的写入驱动器分别在置位和复位操作期间的功能示意图300和320。要指出的是，图3A-图3B中具有与任何其他附图的元件相同附图标记(或名称)的那些元件能以与所描述方式类似的任何方式来操作或起作用，但不限于此。
图3A图示出针对置位操作的等效电路300。在一些实施例中，为了执行置位功能(例如，为了在RRAM元件中写入逻辑高或‘1’)，控制信号被设置如下：Wr0en＝Wr1enb＝0，Wr0enb＝Wr1en＝VDD，WL＝VDD，Colsel＝VDD并且Colselb＝0。浅色晶体管在置位功能期间是被禁用的晶体管。在一些实施例中，在置位功能期间，电流镜经由节点n1连接至列多路复用器。在一些实施例中，在置位功能期间，电压BL与SL之间的差(例如，BL-SL)为正。
在写入操作期间，WL保持在VDD。对于置位(例如，在RRAM元件中写入低电阻R低)，在一些实施例中，将VDD的电压脉冲施加到Colsel，这使得BL电压为VDD。在置位操作期间，在一些实施例中，晶体管MNWLS在线性操作区，并且电流镜的晶体管MNN2在饱和操作区。由此，通过1T1R位单元的电流被镜像为Icompl。等同于通过1T1R位单元的Icompl的电流将RRAM元件的电阻从高电阻R高改变为低电阻R低。在一些实施例中，在置位操作期间，SL上的电压由于电流镜控制而跟随晶体管MNN2的漏极电压，导致通过RRAM元件的恒定电流，该恒定电流独立于访问晶体管(与列多路复用器相同)MNT1和MPT1的栅极电压Colsel和Colselb。
图3B图示出针对复位操作的等效电路320。在一些实施例中，为了执行复位功能(例如，为了在RRAM元件中写入逻辑低或零)，控制信号被设置如下：Wr0enb＝Wr1enb＝VDD，Wr0enb＝Wr1en＝0，WL＝VDD，Colsel＝VDD，Colselb＝0。浅色晶体管在复位功能期间是被禁用的晶体管。在一些实施例中，在复位功能期间，将电流镜从列多路复用器解耦。在一些实施例中，在复位功能期间，电压BL与SL之间的差(例如，BL-SL)为负。
在一些实施例中，在复位操作期间(例如，在RRAM元件中写入高电阻R高)，由晶体管MNN1将BL下拉至逻辑低(即，接地)。由此，跨RRAM的电压为(VDD-Vth)，这由访问晶体管MNWLS的Vth下降确定。根据一些实施例，该电压顺应性被应用于复位保护。图3A-图3B图示出根据一些实施例，非对称写入可利用单个VDD来实现。
图4图示出根据本公开的一些实施例的具有用于1T1R位单元的写入驱动器的示意图400，该写入驱动器具有p型选择晶体管以及耦合至SL的n型电流镜。要指出的是，图4中的具有与任何其他附图中的元件相同的附图标记(或名称)的那些元件能以与所描述的方式类似的任何方式操作或起作用，但不被限制于此。图4类似于图2。
此处，代替于用于位单元的n型选择晶体管，使用耦合至RRAM元件并且耦合至SL的p型选择晶体管MPWLS。在一些实施例中，晶体管MPWLS由WL控制，并且类似于参考图2所描述的那些来执行置位/复位操作。在一些实施例中，晶体管MPWLS的栅极端子由WL的反转(例如，WLb)控制，以保持与参考图2所描述的相同的用于字线驱动器(未示出)的逻辑。本领域技术人员将会领会，当WL的电压为VDD-VTP和更低时，p型晶体管MPWLS被导通，其中，VTP是p型晶体管MPWLS的阈值。相反，当WL的电压为VTN和更高时，n型晶体管MNWLS被导通，其中，VTN是n型晶体管MPWLS的阈值。
图5图示出根据本公开的一些实施例的具有用于1T1R位单元的写入驱动器的示意图500，该写入驱动器具有n型选择晶体管以及耦合至位线(BL)的n型电流镜。要指出的是，图5中的具有与任何其他附图中的元件相同的附图标记(或名称)的那些元件能以与所描述的方式类似的任何方式操作或起作用，但不被限制于此。
相较于图2，此处，RRAM元件被反转，这体现在其正端子耦合至n型选择晶体管MNWLS而其负端子耦合至BL。由此，在一些实施例中，基于电流镜的写入驱动器经由传递栅(例如，晶体管MNT2和MPT2，其为列多路复用器的部分)耦合至BL，而其他写入驱动器经由传递栅(例如，晶体管MNT2和MPT2，其为列多路复用器的部分)耦合至SL。根据一些实施例，用于图5的写入驱动器的电路拓扑和控制信号与图2的那些相同，但是用于在角色上是交换的(例如，电流镜写入驱动器可以耦合至BL，而其他写入驱动器可以耦合至SL)。
在一些实施例中，为了执行置位功能(例如，为了在RRAM元件中写入逻辑高或‘1’)，控制信号被设置如下：Wr0en＝Wr1enb＝0，Wr0enb＝Wr1en＝VDD，WL＝VDD，Colsel＝VDD并且Colselb＝0。在一些实施例中，在置位功能期间，电流镜经由节点n1连接至列多路复用器。在一些实施例中，在置位功能期间，电压SL与BL之间的差(例如，SL-BL)为正。
在写入操作期间，WL保持在VDD。对于置位(例如，在RRAM元件中写入低电阻R低)，在一些实施例中，将VDD的电压脉冲施加到Colsel，这使得SL电压为VDD。(注意，此处，使用传递栅消除跨作为列多路复用器的一部分的访问晶体管MNT2和MPT2的阈值下降Vth)。在置位操作期间，在一些实施例中，晶体管MNWLS在线性操作区，并且电流镜的晶体管MNN2在饱和操作区。由此，通过1T1R位单元的电流被镜像为Icompl。注意，RRAM元件的端子相较于图2的RRAM元件被反转。
返回参考图5，等同于通过1T1R位单元的Icompl的电流将RRAM元件的电阻从高电阻R高改变为低电阻R低。在一些实施例中，在置位操作期间，BL上的电压由于电流镜控制而跟随晶体管MNN2的漏极电压，导致通过RRAM元件的恒定电流，该恒定电流独立于访问晶体管(与列多路复用器相同)MNT2和MPT2的栅极电压Colsel和Colselb。
在一些实施例中，为了执行复位功能(例如，为了在RRAM元件中写入逻辑低或‘0’)，控制信号被设置如下：Wr0en＝Wr1enb＝VDD，Wr0enb＝Wr1en＝0，WL＝VDD，Colsel＝VDD，Colselb＝0。在一些实施例中，在复位功能期间，将电流镜从列多路复用器解耦。在一些实施例中，在复位功能期间，电压SL与BL之间的差(例如，SL-BL)为负。
在一些实施例中，在复位操作期间(例如，在RRAM元件中写入高电阻R高)，由晶体管MNN2将BL下拉至逻辑低(即，接地)。由此，跨RRAM的电压为(VDD-Vth)，这由访问晶体管MNWLS的Vth下降确定。根据一些实施例，该电压顺应性被应用于复位保护。由此，根据一些实施例，非对称写入可以利用单个VDD来实现。
图6图示出根据本公开的一些实施例的具有用于1T1R位单元的写入驱动器的示意图600，该写入驱动器具有p型选择晶体管以及耦合至BL的n型电流镜。要指出的是，图6中的具有与任何其他附图中的元件相同的附图标记(或名称)的那些元件能以与所描述的方式类似的任何方式操作或起作用，但不被限制于此。相较于图5，此处，选择晶体管是p型选择晶体管MPWLS。在一些实施例中，晶体管MPWLS由WL控制，并且类似于参考图5所描述的那些来执行置位/复位操作。在一些实施例中，晶体管MPWLS的栅极端子由WL的反转(例如，WLb)控制，以保持与参考图2所描述的相同的用于字线驱动器(未示出)的逻辑。本领域技术人员将会领会，WL被设置为低以用于置位/复位操作，并且设置为高以取消选择位单元。
图7图示出根据本公开的一些实施例的具有用于1T1R位单元的写入驱动器的示意图700，该写入驱动器具有n型选择晶体管以及耦合至BL的p型电流镜。要指出的是，图7中的具有与任何其他附图中的元件相同的附图标记(或名称)的那些元件能以与所描述的方式类似的任何方式操作或起作用，但不被限制于此。示意图700类似于图2的示意图200。此处，在一些实施例中，基于电流镜的写入驱动器经由传递栅(例如，晶体管MNT2和MPT2，其为列多路复用器的部分)耦合至BL，而其他写入驱动器经由传递栅(例如，晶体管MNT2和MPT2，其也是列多路复用器的部分)耦合至SL。
在一些实施例中，基于电流镜的写入驱动器是p型电流镜。在一些实施例中，共享电流源106包括耦合至电流提供方Icompl的二极管连接的p型晶体管MPC0。该电流被镜像至p型晶体管MPN2，该p型晶体管MPN2耦合至节点n3(其耦合至p型晶体管MPC0的栅极端子)。在一些实施例中，p型晶体管MPC1与可由Wr1enb(写入1使能的反转)控制的p型晶体管MPC1串联地耦合。在一些实施例中，晶体管MPC1与可由Wr0en(写入0使能)控制的n型晶体管MPP2串联地耦合。
在一些实施例中，对其他写入驱动器的控制信号也被修改，这体现在p型晶体管MPP1可由Wr0enb(写入0使能的反转)控制而n型晶体管MNN1可由Wr1en(写入1使能)控制。在一些实施例中，对于置位和复位操作，用于位单元的WL被设置为VDD，以启用(或导通)n型选择晶体管MNWLS。为了取消选择位单元，WL被设置为0(例如，接地)。在一些实施例中，为了置位操作(例如，为了将逻辑1写入到RRAM元件中)，Colsel＝VDD，Wr1enb＝Wr0en＝0，Wr0enb＝Wr1en＝VDD。在一些实施例中，为了复位操作(例如，为了将逻辑0写入到RRAM元件中)，Colsel＝VDD，Wr1enb＝Wr0en＝VDD，Wr0enb＝Wr1en＝0。
图8图示出根据本公开的一些实施例的具有用于1T1R位单元的写入驱动器的示意图800，该写入驱动器具有p型选择晶体管以及耦合至BL的p型电流镜。要指出的是，图8中的具有与任何其他附图中的元件相同的附图标记(或名称)的那些元件能以与所描述的方式类似的任何方式操作或起作用，但不被限制于此。
相较于图7，此处，选择晶体管是p型选择晶体管MPWLS。在一些实施例中，晶体管MPWLS由WL控制，并且类似于参考图7所描述的那些来执行置位/复位操作。在一些实施例中，晶体管MPWLS的栅极端子由WL的反转(例如，WLb)控制，以保持与参考图7所描述的相同的用于字线驱动器(未示出)的逻辑。本领域技术人员将会领会，WL被设置为低以用于置位/复位操作，并且设置为高以取消选择位单元。
图9图示出根据本公开的一些实施例的具有用于1T1R位单元的写入驱动器的示意图900，该写入驱动器具有n型选择晶体管以及耦合至SL的p型电流镜。要指出的是，图9中的具有与任何其他附图中的元件相同的附图标记(或名称)的那些元件能以与所描述的方式类似的任何方式操作或起作用，但不被限制于此。
在一些实施例中，图8的基于p型电流镜的写入驱动器耦合至SL而不是BL，而其他写入驱动器耦合至BL而不是SL。此处，RRAM元件的端子相较于图8的RRAM元件的端子被切换。例如，RRAM元件的正端子耦合至选择晶体管MNWLS的漏极/源极端子，而RRAM元件的负端子耦合至BL。在一些实施例中，为了执行置位/复位操作，通过将VDD施加到WL来选择位单元。为了取消选择位单元，WL被设置为VSS(接地)。
在一些实施例中，在置位操作(例如，为了将逻辑1写入到RRAM元件中)期间，Colsel＝VDD，Wr1enb＝Wr0en＝0，Wr0enb＝Wr1en＝VDD。在一些实施例中，在复位操作(例如，为了将逻辑0写入到RRAM元件中)期间，Colsel＝VDD，Wr1enb＝Wr0en＝VDD，Wr0enb＝Wr1en＝0。
图10图示出根据本公开的一些实施例的具有用于1T1R位单元的写入驱动器的示意图1000，该写入驱动器具有p型选择晶体管以及耦合至SL的p型电流镜。要指出的是，图10中的具有与任何其他附图中的元件相同的附图标记(或名称)的那些元件能以与所描述的方式类似的任何方式操作或起作用，但不被限制于此。
示意图1000类似于图9的示意图900。此处，利用p型晶体管MPWLS来代替选择晶体管。在一些实施例中，晶体管MPWLS由WL控制，并且类似于参考图9所描述的那些来执行置位/复位操作。在一些实施例中，晶体管MPWLS的栅极端子由WL的反转(例如，WLb)控制，以保持与参考图9所描述的相同的用于字线驱动器(未示出)的逻辑。本领域技术人员将会领会，WL被设置为低以用于置位/复位操作，并且设置为高以取消选择位单元。
图11图示出根据本公开的一些实施例的示出由写入驱动器生成的控制信号的操作的一组波形。要指出的是，图11中的具有与任何其他附图中的元件相同的附图标记(或名称)的那些元件能以与所描述的方式类似的任何方式操作或起作用，但不被限制于此。
此处，波形1101是图示出ColSel信号(列选择信号)的电压波形。在该示例中，第一脉冲用于置位操作，并且接下来的脉冲用于复位操作，以此类推。波形1102是图示出写入使能信号——Wr1en和Wr0enb的电压波形。波形1103是图示出通过RRAM的电流——I(RRAM)的电流波形。在置位操作期间，电流以一个方向流动，而在复位操作期间，电流以另一方向流动。波形1104将RRAM细丝的调制宽度图示为该调制宽度在置位操作期间增大并且在复位操作期间减小。波形1105是随着在置位和复位操作期间改变的电阻波形。例如，在置位操作期间，电阻从65千欧姆降低到7.2千欧姆，而在复位操作期间，电阻往回增加到65千欧姆。
各实施例的写入驱动器解决了1T1R RRAM存储器的非对称写入要求。根据一些实施例，写入驱动器精确地控制电流与电压顺应性，而不是依赖于访问晶体管栅极电压。各实施例的非对称写入驱动器示出了对每个BL/SL的位单元数量和阵列面积效率的改进。由此，可以将更多位单元打包在更小的区域中。根据一些实施例，各实施例的非对称写入驱动器还缓解了访问晶体管变化对RRAM写入电阻的影响，并且允许对RRAM写入电阻的精确控制。
图12图示出根据本公开的一些实施例的具有RRAM的三维(3D)集成电路(IC)1200的截面图，该RRAM具有非对称写入驱动器。在一些实施例中，3D IC 1200包括具有一个或多个处理器核的处理器管芯1201、存储器管芯1202(例如，具有用于降低保留失败的装置的存储器架构100)、(多个)电压调节器管芯1203、用于将处理器管芯1201耦合至封装衬底1204的凸块1204。3D IC 1200可具有示出为一起封装在单个封装中的更多的或更少的管芯。例如，具有集成天线的通信管芯也可耦合至3D IC 1200中的管芯中的一个管芯。针对不同的实施例，这些管芯的次序可以是不同的。例如，(多个)电压调节器1203可夹在存储器管芯1202与处理器管芯1201之间。
在一些实施例中，单片式3D IC用于实现RRAM阵列(例如，RRAM和CMOS逻辑在同一管芯上)。在一些实施例中，RRAM元件驻留在3D IC的顶部金属/电介质层中或跨若干金属/电介质层而驻留，而电路中的所有MOSFET晶体管(例如，访问晶体管、驱动器、列/行选择器等)驻留在3D IC的底部晶体管层中。在一些实施例中，在金属层中实现到BL、SL、WL的连接。
图13图示出根据一些实施例的具有存储器架构的智能设备或计算机系统或SoC(芯片上系统)，该存储器架构具有非对称写入驱动器。要指出的是，图13中的具有与任何其他附图中的元件相同的附图标记(或名称)的那些元件能以与所描述的方式类似的任何方式操作或起作用，但不被限制于此。
图13图示出移动设备的实施例的框图，在该移动设备中可以使用平面接口连接器。在一些实施例中，计算设备1600表示移动计算设备，诸如计算平板、移动电话或智能电话、启用无线的电子阅读器、或其他无线移动设备。将会理解，某些组件被概示地示出，并且并非此类设备的所有组件都被示出在计算设备1600中。
在一些实施例中，根据所讨论的一些实施例，计算设备1600包括第一处理器1610，该第一处理器1610具有用于减少互补式电阻式存储器中的保留失败的存储器架构。根据一些实施例，计算设备1600的其他块也可包括用于减少互补式电阻式存储器中的保留失败的存储器架构。本公开的各实施例还可包括1670内的网络接口(诸如，无线接口)，使得系统实施例可被结合至无线设备(例如，蜂窝电话或个人数字助理)中。
在一些实施例中，处理器1610(和/或处理器1690)可以包括一个或多个物理设备，诸如微处理器、应用处理器、微控制器、可编程逻辑器件或其他处理装置。由处理器1610执行的处理操作包括操作平台或操作系统的执行，应用和/或设备功能在该操作平台或操作系统上被执行。处理操作包括与同人类用户和/或同其他设备的I/O(输入/输出)相关的操作、与功率管理相关的操作、和/或与将计算设备1600连接至另一设备相关的操作。处理操作还可包括与音频I/O和/或显示I/O相关的操作。
在一些实施例中，计算设备1600包括音频子系统1620，该音频子系统1620表示与向计算设备提供音频功能相关联的硬件(例如，音频硬件和音频电路)和软件(例如，驱动器、编解码器)组件。音频功能可以包括扬声器和/或头戴式耳机输出以及话筒输入。用于此类功能的设备可以被集成至计算设备1600中，或被连接至计算设备1600。在一个实施例中，用户通过提供由处理器1610接收并处理的音频命令来与计算设备1600进行交互。
在一些实施例中，计算设备1600包括显示子系统1630。显示子系统1630表示提供视觉和/或触觉显示以供用户与计算设备1600交互的硬件(例如，显示设备)和软件(例如，驱动器)组件。显示子系统1630包括显示接口1632，该显示接口1632包括用于向用户提供显示的特定屏幕或硬件设备。在一个实施例中，显示接口1632包括与处理器1610分开的用于执行与显示相关的至少一些处理的逻辑。在一个实施例中，显示子系统1630包括向用户提供输出和输入两者的触摸屏(或触摸板)设备。
在一些实施例中，计算设备1600包括I/O控制器1640。I/O控制器1640表示与同用户的交互相关的硬件设备和软件组件。I/O控制器1640可操作以管理作为音频子系统1620和/或显示子系统1630的部分的硬件。另外，I/O控制器1640图示出用于附加设备的连接点，该附加设备连接至计算设备1600，用户可通过该计算设备1600与系统进行交互。例如，可被附连至计算设备1600的设备可包括话筒设备、扬声器或立体声系统、视频系统或其他显示设备、键盘或小键盘设备、或用于与特定应用一起使用的其他I/O设备(诸如，读卡器或其他设备)。
如以上所提到，I/O控制器1640可以与音频子系统1620和/或显示子系统1630进行交互。例如，通过话筒或其他音频设备的输入可以提供用于计算设备1600的一个或多个应用或功能的输入或命令。另外，音频输出可被提供作为显示输出的替代或附加。在另一示例中，如果显示子系统1630包括触摸屏，则显示设备还充当可以至少部分地由I/O控制器1640管理的输入设备。在计算设备1600上还可以存在附加的按钮或开关，以提供由I/O控制器1640管理的I/O功能。
在一些实施例中，I/O控制器1640管理多个设备，诸如加速度计、相机、光传感器或其他环境传感器、或者可以被包括在计算设备1600中的其他硬件。该输入可以是直接用户交互的部分，以及向系统提供环境输入以影响其操作(诸如，过滤噪声、调整显示器以进行亮度检测、应用相机的闪光灯或其他特征)。
在一些实施例中，计算设备1600包括功率管理1650，该功率管理1650管理电池功率使用、电池充电、以及与功率节省操作相关的特征。存储器子系统1660包括用于在计算设备1600中存储信息的存储器设备。存储器可包括非易失性(如果到存储器设备的功率中断，则状态不改变)和/或易失性(如果到存储器设备的功率中断，则状态不确定)存储器设备。存储器子系统1660可存储应用数据、用户数据、音乐、照片、文档或其他数据、以及与计算设备1600的应用和功能的执行相关的系统数据(不论是长期的还是暂时的)。
还提供实施例的要素作为用于存储计算机可执行指令(例如，用于实现本文中所讨论的任何其他过程的指令)的机器可读介质(例如，存储器1660)。该机器可读介质(例如，存储器1660)可包括但不限于闪存、光盘、CD-ROM、DVD ROM、RAM、EPROM、EEPROM、磁卡或光卡、相变存储器(PCM)或适于存储电子指令或计算机可执行指令的其他类型的机器可读介质。例如，本公开的实施例可作为计算机程序(例如，BIOS)来下载，其可通过数据信号的方式经由通信链路(例如，调制解调器或网络连接)从远程计算机(例如，服务器)转移至请求计算机(例如，客户机)。
在一些实施例中，计算设备1600包括连接性装置1670。连接性装置1670包括用于使计算设备1600能够与外部设备通信的硬件设备(例如，无线和/或有线连接器和通信硬件)和软件组件(例如，驱动器、协议栈)。计算设备1600可以是诸如其他计算设备、无线接入点或基站之类的分开的设备，以及诸如头戴式设备、打印机之类的外围设备或其他设备。
连接性装置1670可以包括多种不同类型的连接性装置。为了概述，图示出计算设备1600具有蜂窝连接性装置1672和无线连接性装置1674。蜂窝连接性装置1672一般是指由无线载波提供的蜂窝网络连接性装置，诸如经由GSM(全球移动通信系统)或其变型或衍生类型、CDMA(码分多址)或其变型或衍生类型、TDM(时分复用)或其变型或衍生类型、或者其他蜂窝服务标准提供。无线连接性装置(或无线接口)1674是指不是蜂窝式的无线连接性装置，并且可以包括个域网(诸如，蓝牙、近场等)、局域网(诸如，Wi-Fi)和/或广域网(诸如，WiMax)或其他无线通信。
在一些实施例中，计算设备1600包括外围连接1680。外围连接1680包括用于进行外围连接的硬件接口和连接器以及软件组件(例如，驱动器、协议栈)。将会理解，计算设备1600既可以是连接至其他计算设备的外围设备("至"1682)，也可具有连接至该计算设备1600的外围设备("自"1684)。计算设备1600通常具有"对接"连接器以连接到其他计算设备，以用于诸如管理(例如，下载和/或上载、改变、同步)计算设备1600上的内容之类的目的。另外，对接连接器可以允许计算设备1600连接至某些外围设备，这些外围设备允许计算设备1600控制例如对视听或其他系统的内容输出。
除了专用对接连接器或其他专用连接硬件之外，计算设备1600还可经由常见的或基于标准的连接器来建立外围连接1680。常见类型可以包括通用串行总线(USB)连接器(其可以包括数种不同硬件接口中的任何一种)、包括MiniDisplayPort(微型显示端口)(MDP)的DisplayPort(显示端口)、高清晰度多媒体接口(HDMI)、火线或其他类型。
说明书中对“实施例”、“一个实施例”、“一些实施例”、或“其他实施例”等的引用意味着结合这些实施例所描述的特定特征、结构或特性被包括在至少一些实施例中，但不一定包括在所有实施例中。“实施例”、“一个实施例”或“一些实施例”的各种出现不一定都指相同实施例。如果说明书陈述“可能”、“可以”或“能够”包括组件、特征、结构或特性，则不一定必须包括该特定组件、特征、结构或特性。如果说明书或权利要求书引用“一(a或an)”要素，则并不意味着只有一个该要素。如果说明书或权利要求书引用“附加”要素，则不排除有多于一个的该附加要素。
此外，可在一个或多个实施例中以任何合适的方式组合特定特征、结构、功能或特性。例如，只要与第一实施例和第二实施例相关联的特定特征、结构、功能或特性不相互排斥，就可将第一实施例与第二实施例组合。
尽管结合本公开的特定实施例描述了本公开，但根据前面的描述，此类实施例的许多替代方案、修改和变型对本领域普通技术人员来说将是显而易见的。例如，其他存储器架构(例如，动态RAM(DRAM))可使用所讨论的实施例。本公开的实施例旨在涵盖落入所附权利要求书的宽泛范围之内的所有这些替代方案、修改和变型。
此外，为了说明和讨论简单起见并且为了不使本公开模糊，在所呈现的附图内可以或可以不示出公知的到集成电路(IC)芯片和其他组件的功率/接地连接。此外，为了避免使本公开模糊，并且还考虑到关于此类框图布置的实现方式的细节很大程度上取决于将实现本公开的平台的事实，能以框图形式示出布置(即此类细节完全应当在本领域技术人员的认知范围内)。在陈述特定细节(例如，电路)以描述本公开的示例实施例的情况下，对本领域普通技术人员应当显而易见的是，可以在没有这些特定细节或在这些特定细节的变型的情况下实施本公开。说明书因此被视为是说明性的而不是限制性的。
下列示例涉及进一步的实施例。可以在一个或多个实施例中的任何地方使用示例中的细节。本文中所描述的装置的所有任选特征也可相对于方法或过程来实现。
例如，提供了一种装置，该装置包括：选择线；选择晶体管，耦合至电阻式存储器并且耦合至选择线；字线，耦合至选择晶体管的栅极端子；以及电流镜，该电流镜可操作以在第一模式期间耦合至选择线，并且在第二模式期间被解耦。在一些实施例中，该装置包括第一访问器件，该第一访问器件耦合至选择线和电流镜，其中，该第一访问器件可由列选择信号控制。在一些实施例中，该装置包括：位线，耦合至电阻式存储器元件；以及第二访问器件，耦合至位线，其中，该第二访问器件可由列选择信号控制。
在一些实施例中，该装置包括第一晶体管，该第一晶体管耦合至第一访问器件和供给节点，其中，该第一晶体管可由写入低使能信号控制。在一些实施例中，该装置包括第二晶体管，该第二晶体管耦合至第一访问器件和第一晶体管，其中，该第二晶体管可由写入高使能信号控制。在一些实施例中，该装置包括第三晶体管，该第三晶体管耦合至第二访问器件和供给节点，其中，该第三晶体管可由写入低使能信号控制。在一些实施例中，该装置包括第四晶体管，该第四晶体管耦合至第二访问器件和第三晶体管，其中，该第四晶体管可由写入低使能信号控制。
在一些实施例中，该装置包括列解码器，该列解码器用于生成列选择信号。在一些实施例中，第一模式是置位模式，而第二模式是复位模式。在一些实施例中，该装置包括感测放大器，该感测放大器耦合至位线和源线。在一些实施例中，电阻式存储器元件包括以下各项中的至少一者：磁隧穿结(MTJ)器件；相变存储器(PCM)单元；或电阻式随机存取存储器(ReRAM)单元。
在另一示例中，提供了一种系统，该系统包括：处理器；存储器，该存储器耦合至处理器，该存储器包括根据以上所描述的装置的装置；以及无线接口，该无线接口用于将处理器通信地耦合至另一设备。在一些实施例中，处理器包括一个或多个处理器核，并且其中，存储器是电阻式存储器位单元阵列，该电阻式存储器位单元阵列位于三维(3D)集成电路中与一个或多个处理器核不同的管芯中。
在另一示例中，提供了一种装置，该装置包括：选择线；选择晶体管，耦合至电阻式存储器元件并且耦合至选择线；字线，耦合至选择晶体管的栅极端子；电流镜；第一访问器件，耦合至选择线和电流镜，其中，该第一访问器件可由列选择信号控制；位线，耦合至电阻式存储器元件；以及第二访问器件，耦合至位线，其中，该第二访问器件可由列选择信号控制。
在一些实施例中，电流镜可操作以在第一模式期间耦合至选择线，并且在第二模式期间被解耦。在一些实施例中，该装置包括第二晶体管，该第二晶体管耦合至第一访问器件和第一晶体管，其中，该第二晶体管可由写入高使能信号控制。在一些实施例中，该装置包括：第三晶体管，该第三晶体管耦合至第二访问器件和供给节点，其中，该第三晶体管可由写入低使能信号控制。在一些实施例中，该装置包括：第四晶体管，该第四晶体管耦合至第二访问器件和第三晶体管，其中，该第四晶体管可由写入低使能信号控制。
在另一示例中，提供了一种系统，该系统包括：处理器；存储器，该存储器耦合至处理器，该存储器包括根据以上所描述的装置的装置；以及无线接口，该无线接口用于将处理器通信地耦合至另一设备。在一些实施例中，处理器包括一个或多个处理器核，并且其中，存储器是电阻式存储器位单元阵列，该电阻式存储器位单元阵列位于三维(3D)集成电路中与一个或多个处理器核不同的管芯中。
在另一示例中，提供了一种方法，该方法包括：在第一模式期间，将电流镜耦合至选择线；以及在第二模式期间，将电流镜从选择线解耦，其中，该选择线耦合至选择晶体管，其中，该选择晶体管耦合至电阻式存储器元件，其中，第一模式是置位模式，而第二模式是复位模式。在一些实施例中，电阻式存储器元件包括以下各项中的至少一者：磁隧穿结(MTJ)器件；相变存储器(PCM)单元；或电阻式随机存取存储器(ReRAM)单元。
在另一示例中，提供了一种设备，该设备包括：用于在第一模式期间将电流镜耦合至选择线的装置；以及用于在第二模式期间将电流镜从选择线解耦的装置，其中，该选择线耦合至选择晶体管，其中，该选择晶体管耦合至电阻式存储器元件，其中，第一模式是置位模式，而第二模式是复位模式。在一些实施例中，电阻式存储器元件包括以下各项中的至少一者：磁隧穿结(MTJ)器件；相变存储器(PCM)单元；或电阻式随机存取存储器(ReRAM)单元。
在另一示例中，提供了一种系统，该系统包括：处理器；存储器，该存储器耦合至处理器，该存储器包括根据以上所描述的设备的设备；以及无线接口，该无线接口用于将处理器通信地耦合至另一设备。在一些实施例中，处理器包括一个或多个处理器核，并且其中，存储器是电阻式存储器位单元阵列，该电阻式存储器位单元阵列位于三维(3D)集成电路中与一个或多个处理器核不同的管芯中。
提供了将允许读者弄清本技术公开的本质和主旨的摘要。应当理解，摘要将不用来限制权利要求的范围或含义。所附的权利要求由此被结合到具体实施方式中，每一项权利要求本身作为单独的实施例。

Claims (24)

1.一种装置，包括：
选择线；
选择晶体管，耦合至电阻式存储器元件并且耦合至所述选择线；
字线，耦合至所述选择晶体管的栅极端子；以及
电流镜，能操作以在第一模式期间耦合至所述选择线，并且在第二模式期间被解耦。
2.如权利要求1所述的装置，包括第一访问器件，所述第一访问器件耦合至所述选择线和所述电流镜，其中，所述第一访问器件能由列选择信号控制。
3.如权利要求2所述的装置，包括：
位线，耦合至所述电阻式存储器元件；以及
第二访问器件，耦合至所述位线，其中，所述第二访问器件能由所述列选择信号控制。
4.如权利要求2所述的装置，包括第一晶体管，所述第一晶体管耦合至所述第一访问器件和供给节点，其中，所述第一晶体管能由写入低使能信号控制。
5.如权利要求4所述的装置，包括第二晶体管，所述第二晶体管耦合至所述第一访问器件和所述第一晶体管，其中，所述第二晶体管能由写入高使能信号控制。
6.如权利要求3所述的装置，包括第三晶体管，所述第三晶体管耦合至所述第二访问器件和供给节点，其中，所述第三晶体管能由写入低使能信号控制。
7.如权利要求6所述的装置，包括第四晶体管，所述第四晶体管耦合至所述第二访问器件和所述第三晶体管，其中，所述第四晶体管能由写入低使能信号控制。
8.如权利要求2所述的装置，包括列解码器，所述列解码器用于生成所述列选择信号。
9.如权利要求1所述的装置，其中，所述第一模式是置位模式，而所述第二模式是复位模式。
10.如权利要求1所述的装置，包括感测放大器，所述感测放大器耦合至位线和源线。
11.如权利要求1所述的装置，其中，所述电阻式存储器元件包括以下各项中的至少一者：
磁隧穿结(MTJ)器件；
相变存储器(PCM)单元；或
电阻式随机存取存储器(ReRAM)单元。
12.一种装置，包括：
选择线；
选择晶体管，耦合至电阻式存储器元件并且耦合至所述选择线；
字线，耦合至所述选择晶体管的栅极端子；
电流镜；
第一访问器件，耦合至所述选择线和所述电流镜，其中，所述第一访问器件能由列选择信号控制；
位线，耦合至所述电阻式存储器元件；以及
第二访问器件，耦合至所述位线，其中，所述第二访问器件能由所述列选择信号控制。
13.如权利要求12所述的装置，其中，所述电流镜能操作以在第一模式期间耦合至所述选择线，并且在第二模式期间被解耦。
14.如权利要求12所述的装置，包括第二晶体管，所述第二晶体管耦合至所述第一访问器件和所述第一晶体管，其中，所述第二晶体管能由写入高使能信号控制。
15.如权利要求14所述的装置，包括第三晶体管，所述第三晶体管耦合至所述第二访问器件和供给节点，其中，所述第三晶体管能由写入低使能信号控制。
16.如权利要求15所述的装置，包括第四晶体管，所述第四晶体管耦合至所述第二访问器件和所述第三晶体管，其中，所述第四晶体管能由写入低使能信号控制。
17.一种系统，包括：
处理器；
存储器，耦合至所述处理器，所述存储器包括如权利要求1至11中任一项所述的装置；以及
无线接口，用于将所述处理器通信地耦合至另一设备。
18.如权利要求17所述的系统，其中，所述处理器包括一个或多个处理器核，并且其中，所述存储器是电阻式存储器位单元阵列，所述电阻式存储器位单元阵列位于三维(3D)集成电路中与所述一个或多个处理器核不同的管芯中。
19.一种系统，包括：
处理器；
存储器，耦合至所述处理器，所述处理器包括如权利要求12至16中任一项所述的装置；以及
无线接口，用于将所述处理器通信地耦合至另一设备。
20.如权利要求19所述的系统，其中，所述处理器包括一个或多个处理器核，并且其中，所述存储器是电阻式存储器位单元阵列，所述电阻式存储器位单元阵列位于三维(3D)集成电路中与所述一个或多个处理器核不同的管芯中。
21.一种方法，包括：
在第一模式期间，将电流镜耦合至选择线；以及
在第二模式期间，将所述电流镜从所述选择线解耦，其中，所述选择线耦合至选择晶体管，其中，所述选择晶体管耦合至电阻式存储器元件，其中，所述第一模式是置位模式，而所述第二模式是复位模式。
22.如权利要求21所述的方法，其中，所述电阻式存储器元件包括以下各项中的至少一者：
磁隧穿结(MTJ)器件；
相变存储器(PCM)单元；或
电阻式随机存取存储器(ReRAM)单元。
23.一种设备，包括：
用于在第一模式期间将电流镜耦合至选择线的装置；以及
用于在第二模式期间将所述电流镜从所述选择线解耦的装置，其中，所述选择线耦合至选择晶体管，其中，所述选择晶体管耦合至电阻式存储器元件，其中，所述第一模式是置位模式，而所述第二模式是复位模式。
24.如权利要求23所述的设备，其中，所述电阻式存储器元件包括以下各项中的至少一者：
磁隧穿结(MTJ)器件；
相变存储器(PCM)单元；或
电阻式随机存取存储器(ReRAM)单元。
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