JP2007134032A - 相変化メモリ装置及びそれの読み出し方法 - Google Patents
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Abstract
【解決手段】本発明に係る不揮発性半導体メモリ装置は複数のワードライン、複数のビットライン、及び複数の相変化メモリセルを含み、それぞれの相変化メモリセルは前記複数のワードライン及び前記複数のビットラインのうちの一つのワードライン及び一つのビットラインの間に直列連結される相変化抵抗素子及びダイオードを含む相変化メモリセルアレイと、前記相変化メモリセルアレイの一つのビットラインに選択的に連結される感知ノードと、内部電源電圧より高い昇圧電圧を発生する昇圧回路と、前記昇圧電圧によって駆動され、前記感知ノードをプリチャージ及びバイアスするためのプリチャージ及びバイアシング回路と、前記感知ノードに連結される感知増幅器とを含み、前記昇圧電圧は前記内部電源電圧と前記ダイオードのスレッショルド電圧との和と同一またはそれより高いことを特徴とする。
【選択図】図5
Description
Claims (37)
- 感知ノードに選択的に連結される相変化メモリセルと、
昇圧電圧を発生する昇圧回路と、
前記昇圧電圧によって駆動され、前記感知ノードをプリチャージ及びバイアスするプリチャージ及びバイアシング回路と、
前記感知ノードの電圧を感知する感知増幅器とを含むことを特徴とする不揮発性半導体メモリ。 - 前記プリチャージ及びバイアシング回路は、
前記昇圧電圧と前記感知ノードとの間に連結され、前記感知ノードをプリチャージするための第1トランジスタと、
前記昇圧電圧と前記感知ノードとの間に連結され、前記感知ノードをバイアスするための第2トランジスタとを含むことを特徴とする請求項1に記載の不揮発性半導体メモリ。 - 前記第1及び第2トランジスタはMOSトランジスタであることを特徴とする請求項2に記載の不揮発性半導体メモリ。
- 前記プリチャージ及びバイアシング回路は前記感知ノードをプリチャージ及びバイアスするMOSトランジスタを含むことを特徴とする請求項1に記載の不揮発性半導体メモリ。
- 前記MOSトランジスタはPMOSトランジスタであることを特徴とする請求項4に記載の不揮発性半導体メモリ。
- 前記相変化メモリセルはビットラインと参照電圧との間に直列連結された相変化抵抗素子及びMOSトランジスタを含み、
前記MOSトランジスタのゲートはワードラインに連結され、
前記ビットラインは前記感知ノードに選択的に連結されることを特徴とする請求項1に記載の不揮発性半導体メモリ。 - 前記MOSトランジスタは前記参照電圧と前記相変化抵抗素子との間に連結されることを特徴とする請求項6に記載の不揮発性半導体メモリ。
- 前記相変化抵抗素子は前記参照電圧と前記MOSトランジスタとの間に連結されることを特徴とする請求項6に記載の不揮発性半導体メモリ。
- 前記プリチャージ及びバイアシング回路は前記昇圧電圧と前記感知ノードとの間に少なくとも一つのMOSトランジスタを含み、
前記相変化メモリセルのMOSトランジスタの酸化膜の厚さは前記プリチャージ及びバイアシング回路の前記少なくとも一つのMOSトランジスタの酸化膜の厚さより小さいことを特徴とする請求項6に記載の不揮発性半導体メモリ。 - 前記プリチャージ及びバイアシング回路は前記昇圧電圧と前記感知ノードとの間に少なくとも一つのMOSトランジスタを含み、
前記相変化メモリセルのMOSトランジスタのスレッショルド電圧は前記プリチャージ及びバイアシング回路の前記少なくとも一つのMOSトランジスタのスレッショルド電圧より低いことを特徴とする請求項6に記載の不揮発性半導体メモリ。 - 前記相変化メモリセルはビットラインとワードラインとの間に直列連結された相変化抵抗素子及びダイオードを含み、
前記ビットラインは前記感知ノードに選択的に連結されることを特徴とする請求項1に記載の不揮発性半導体メモリ。 - 前記ダイオードは前記ワードラインと前記相変化抵抗素子との間に連結されることを特徴とする請求項11に記載の不揮発性半導体メモリ。
- 前記相変化抵抗素子は前記ワードラインと前記ダイオードとの間に連結されることを特徴とする請求項11に記載の不揮発性半導体メモリ。
- 前記相変化メモリセルと前記感知ノードとの間に連結されるクランピング回路をさらに含むことを特徴とする請求項11に記載の不揮発性半導体メモリ。
- 前記相変化メモリセルを前記クランピング回路に選択的に連結する選択回路をさらに含むことを特徴とする請求項14に記載の不揮発性半導体メモリ。
- 前記選択回路は前記クランピング回路と前記相変化メモリセルとの間に連結されることを特徴とする請求項15に記載の不揮発性半導体メモリ。
- 前記感知増幅器は前記感知ノードに連結される感知ユニット、及び前記感知ユニットに連結されるラッチユニットを含むことを特徴とする請求項1に記載の不揮発性半導体メモリ。
- 前記感知ユニットは等化回路を含むことを特徴とする請求項17に記載の不揮発性半導体メモリ。
- 前記感知ユニットは前記昇圧電圧によって駆動されることを特徴とする請求項17に記載の不揮発性半導体メモリ。
- 前記感知増幅器は前記感知ユニットに連結されるダミーラッチユニットをさらに含むことを特徴とする請求項17に記載の不揮発性半導体メモリ。
- 前記相変化メモリセルの相変化物質はGe及びSbを含むことを特徴とする請求項1に記載の不揮発性半導体メモリ。
- 前記相変化物質はTeをさらに含むことを特徴とする請求項21に記載の不揮発性半導体メモリ。
- 読み出しモードで動作し、a)読み出し区間の間に前記感知ノードをバイアスするようにバイアス回路を制御し、b)前記読み出し区間の第1部分の間に前記感知ノードをプリチャージするようにプリチャージ回路を制御し、c)前記読み出し区間の第2部分の間に前記感知ノードの電圧を感知するように前記感知増幅器を制御する制御回路をさらに含むことを特徴とする請求項1に記載の不揮発性半導体メモリ。
- 複数のワードライン、複数のビットライン、及び複数の相変化メモリセルを含み、それぞれの相変化メモリセルは前記複数のワードライン及び前記複数のビットラインのうちの一つのワードライン及び一つのビットラインの間に直列連結される相変化抵抗素子及びダイオードを含む相変化メモリセルアレイと、
前記相変化メモリセルアレイの一つのビットラインに選択的に連結される感知ノードと、
内部電源電圧より高い昇圧電圧を発生する昇圧回路と、
前記昇圧電圧によって駆動され、前記感知ノードをプリチャージ及びバイアスするためのプリチャージ及びバイアシング回路と、
前記感知ノードに連結される感知増幅器とを含み、
前記昇圧電圧は前記内部電源電圧と前記ダイオードのスレッショルド電圧との和と同一またはそれより高いことを特徴とする不揮発性半導体メモリ装置。 - 前記内部電源電圧は1.2Vまたはそれより低いことを特徴とする請求項24に記載の不揮発性半導体メモリ装置。
- 前記内部電源電圧は1.0Vまたはそれより低いことを特徴とする請求項24に記載の不揮発性半導体メモリ装置。
- 相変化半導体メモリ装置の感知ノードに選択的に連結される相変化メモリセルの読み出し方法において、
前記相変化半導体メモリ装置の内部電源電圧より高い昇圧電圧を発生し、
前記昇圧電圧を用いて前記相変化メモリセルの読み出し動作の間に前記感知ノードをプリチャージ及びバイアスすることを特徴とする読み出し方法。 - 前記相変化メモリセルはダイオード及び相変化抵抗素子を含み、
前記昇圧電圧は前記内部電源電圧と前記ダイオードのスレッショルド電圧との和と同一またはそれより高いことを特徴とする請求項27に記載の読み出し方法。 - 前記内部電源電圧は1.2Vまたはそれより低いことを特徴とする請求項28に記載の読み出し方法。
- 前記内部電源電圧は1.0Vまたはそれより低いことを特徴とする請求項28に記載の読み出し方法。
- 前記相変化半導体メモリ装置は前記感知ノードの電圧を感知するための感知増幅器をさらに含み、
前記昇圧電圧を用いて前記感知増幅器を駆動することを特徴とする請求項27に記載の読み出し方法。 - 不揮発性半導体メモリ装置と、
前記不揮発性半導体メモリ装置に連結されたマイクロプロセッサとを含み、
前記不揮発性半導体メモリ装置は、
感知ノードに選択的に連結される相変化メモリセルと、
昇圧電圧を発生する昇圧回路と、
前記昇圧電圧によって駆動され、前記感知ノードをプリチャージ及びバイアスするためのプリチャージ及びバイアシング回路と、
前記感知ノードの電圧を感知する感知増幅器とを含むことを特徴とするシステム。 - 前記マイクロプロセッサに連結された入出力インターフェース回路と、
前記マイクロプロセッサ、前記不揮発性半導体メモリ装置、及び前記入出力インターフェース回路に電源を供給する電源供給回路を含むことを特徴とする請求項32に記載のシステム。 - 前記システムはモバイル通信装置で設けられることを特徴とする請求項33に記載のシステム。
- 前記相変化メモリセルはダイオード及び相変化抵抗素子を含み、
前記昇圧電圧は前記不揮発性半導体メモリ装置の内部電源電圧と前記ダイオードのスレッショルド電圧との和と同一またはそれより高いことを特徴とする請求項32に記載のシステム。 - 前記内部電源電圧は1.2Vと同一またはそれより低いことを特徴とする請求項35に記載のシステム。
- 前記内部電源電圧は1.0Vと同一またはそれより低いことを特徴とする請求項35に記載のシステム。
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8310865B2 (en) | 2009-10-07 | 2012-11-13 | Elpida Memory Inc. | Semiconductor memory device having diode cell structure |
US8988929B2 (en) | 2012-12-26 | 2015-03-24 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and related operating method |
JP2016517127A (ja) * | 2013-03-22 | 2016-06-09 | 株式会社東芝 | 抵抗変化メモリ |
CN109074843A (zh) * | 2016-05-25 | 2018-12-21 | 英特尔公司 | 用于电阻式存储器的非对称写入驱动器 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003257193A (ja) * | 2002-03-04 | 2003-09-12 | Samsung Electronics Co Ltd | 低電圧不揮発性半導体メモリ装置 |
JP2005093044A (ja) * | 2003-09-19 | 2005-04-07 | Samsung Electronics Co Ltd | 半導体メモリでのデータリード回路及びデータリード方法 |
WO2005076280A1 (ja) * | 2004-02-05 | 2005-08-18 | Renesas Technology Corp. | 半導体装置 |
JP2005285197A (ja) * | 2004-03-29 | 2005-10-13 | Renesas Technology Corp | 半導体記憶装置 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB9007793D0 (en) * | 1990-04-06 | 1990-06-06 | Foss Richard C | Dram cell plate and precharge voltage generator |
US6314014B1 (en) * | 1999-12-16 | 2001-11-06 | Ovonyx, Inc. | Programmable resistance memory arrays with reference cells |
US6480438B1 (en) * | 2001-06-12 | 2002-11-12 | Ovonyx, Inc. | Providing equal cell programming conditions across a large and high density array of phase-change memory cells |
US6487113B1 (en) * | 2001-06-29 | 2002-11-26 | Ovonyx, Inc. | Programming a phase-change memory with slow quench time |
US6791885B2 (en) * | 2002-02-19 | 2004-09-14 | Micron Technology, Inc. | Programmable conductor random access memory and method for sensing same |
US6937528B2 (en) * | 2002-03-05 | 2005-08-30 | Micron Technology, Inc. | Variable resistance memory and method for sensing same |
-
2006
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003257193A (ja) * | 2002-03-04 | 2003-09-12 | Samsung Electronics Co Ltd | 低電圧不揮発性半導体メモリ装置 |
JP2005093044A (ja) * | 2003-09-19 | 2005-04-07 | Samsung Electronics Co Ltd | 半導体メモリでのデータリード回路及びデータリード方法 |
WO2005076280A1 (ja) * | 2004-02-05 | 2005-08-18 | Renesas Technology Corp. | 半導体装置 |
JP2005285197A (ja) * | 2004-03-29 | 2005-10-13 | Renesas Technology Corp | 半導体記憶装置 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8310865B2 (en) | 2009-10-07 | 2012-11-13 | Elpida Memory Inc. | Semiconductor memory device having diode cell structure |
US8988929B2 (en) | 2012-12-26 | 2015-03-24 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and related operating method |
JP2016517127A (ja) * | 2013-03-22 | 2016-06-09 | 株式会社東芝 | 抵抗変化メモリ |
CN109074843A (zh) * | 2016-05-25 | 2018-12-21 | 英特尔公司 | 用于电阻式存储器的非对称写入驱动器 |
Also Published As
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---|---|
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