JP2016517127A - 抵抗変化メモリ - Google Patents
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Abstract
実施形態によれば、抵抗変化メモリは、メモリセル、センスアンプ、及びグローバルビット線を備える。メモリセルは、ローカルビット線とワード線とが互いに交差する位置に配置されている。メモリセルは、ローカルビット線とワード線とに接続されている。センスアンプは、読み出し電流をメモリセルに供給することにより、メモリセルに記憶されたデータを読み出す。グローバルビット線は、ローカルビット線とセンスアンプとの間に接続されている。グローバルビット線は、センスアンプによって供給された読み出し電流をローカルビット線に供給する。センスアンプは、ローカルビット線とグローバルビット線とが互いに接続される前に、グローバルビット線を充電する。【選択図】図2
Description
本国際出願は、その全体が参照により本明細書に組み込まれる、2013年3月22日に出願された米国仮出願第61/804,557号、及び2013年9月4日に出願された米国特許出願第14/018,242号の優先権の利益を主張する。
本発明の実施形態は、抵抗変化メモリに関する。
近年、メモリデバイスに不揮発性メモリ、例えば抵抗変化メモリ(Magnetoresistive Random Access Memory:MRAM、Phase Change Random Access Memory:PRAM、Resistive Random Access Memory:ReRAMなど)を用いた半導体メモリが注目されている。
典型的な抵抗変化メモリでは、電流(あるいは電圧)を加えることにより抵抗値が変化することを利用して“1”または“0”データの判別がなされる。加えて、抵抗変化メモリは、メモリセルからのリード電流の微小な電流差をセンスするセンスアンプを備えている。
以下、図面を参照して実施形態の抵抗変化メモリについて説明する。以下の説明において、同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
実施形態によれば、抵抗変化メモリは、第1メモリセル、ワード線、第1ビット線、第1,第2インバータ、第1,第2,第3,第4,第5,第6MOSトランジスタを備える。前記第1メモリセルは抵抗変化素子を有する。前記ワード線は、前記第1メモリセルに接続され、アドレス信号に基づいて駆動される。前記第1ビット線は、前記第1メモリセルに接続され、前記ワード線と交差し、前記アドレス信号に基づいて選択される。前記第1インバータは、第1入力端、第1出力端、第1,第2電圧端を有する。前記第2インバータは、第2入力端、第2出力端、第3,第4電圧端を有する。前記第2入力端は前記第1出力端に接続され、前記第2出力端は前記第1入力端に接続される。前記第1MOSトランジスタは、前記第1出力端に接続される。前記第2MOSトランジスタは、前記第2出力端に接続される。前記第3MOSトランジスタは、前記第1電圧端に接続される。前記第4MOSトランジスタは、前記第3電圧端に接続される。前記第5MOSトランジスタは、電流通路の一端が前記第1電圧端に接続される。前記第5MOSトランジスタのゲートには第1信号が供給される。前記第2ビット線は、前記第5MOSトランジスタの前記電流通路の他端に接続される。前記第6MOSトランジスタは、前記第2ビット線と前記第1ビット線との間に接続される。前記第6MOSトランジスタのゲートには第2信号が供給される。前記第2信号により前記第6MOSトランジスタがターンオンされる前に、前記第1信号により前記第5MOSトランジスタがターンオンされる。
[第1実施形態]
図1は、第1実施形態の抵抗変化メモリの構成を示す図である。
図1は、第1実施形態の抵抗変化メモリの構成を示す図である。
前記抵抗変化メモリは、メモリセルアレイ11、センスアンプ12、ドライバ/シンカー13,14、ドライバ15、定電流生成回路16、参照電流生成回路17、及びコントローラ18を備える。
メモリセルアレイ11は、行列状に配列された複数のメモリセルMCを有する。メモリセルMCは、ローカルビット線LBL<0>とローカルソース線LSL<0>間、LBL<1>とLSL1<1>間、…、LBL<n>とLSL<n>間にそれぞれ接続されている。さらに、メモリセルは、ワード線WL<0>−WL<n>にそれぞれ接続されている。すなわち、メモリセルMCは、ワード線WL<0>−WL<n>がローカルビット線LBL<0>−LBL<n>及びローカルソース線LSL<0>−LSL<n>と交差する位置にそれぞれ配置されている。なお、nは0,1,2,…,nを表す。
ローカルビット線LBL<0>−LBL<n>の一端は、それぞれnチャネルMOS電界効果トランジスタ(以下、nMOSトランジスタと記す)M1<0>−M1<n>を介してグローバルビット線GBLに接続されている。nMOSトランジスタM1<0>−M1<n>のゲートには、カラム選択信号CSL<0>−CSL<n>がそれぞれ供給される。ローカルビット線LBL<0>−LBL<n>の他端は、複数のメモリセルMCに接続されている。
グローバルビット線GBLは、ドライバ/シンカー14に接続されている。グローバルビット線GBLは、またnMOSトランジスタM4を介してセンスアンプ12に接続されている。nMOSトランジスタM4のゲートには、定電流を生成するための定電流生成回路16が接続されている。グローバルビット線GBLは、またnMOSトランジスタM6を介して基準電圧端、例えば接地電位端Vssに接続されている。nMOSトランジスタM6のゲートには、ディスチャージ信号DISが供給される。
また、ローカルソース線LSL<0>−LSL<n>の一端は、それぞれnMOSトランジスタM2<0>−M2<n>を介してグローバルソース線GSLに接続されている。nMOSトランジスタM2<0>−M2<n>のゲートには、カラム選択信号CSL<0>−CSL<n>がそれぞれ供給される。ローカルソース線LSL<0>−LSL<n>の他端は、複数のメモリセルMCに接続されている。
グローバルソース線GSLは、ドライバ/シンカー13に接続されている。さらに、グローバルソース線GSLは、nMOSトランジスタM3を介して基準電圧端、例えば接地電位端Vssに接続されている。nMOSトランジスタM3のゲートには、信号SINKが供給される。さらに、グローバルソース線GSLは、nMOSトランジスタM8を介して基準電圧端、例えば接地電位端Vssに接続されている。nMOSトランジスタM8のゲートには、ディスチャージ信号DISが供給される。
ドライバ/シンカー13,14は、ライト時に、ライトデータに応じた向きのライト電流をメモリセルMCに流す。これにより、ドライバ/シンカー13,14は、メモリセルMCに書き込みを行う。
また、ワード線WL<0>−WL<n>は、ワード線を駆動するドライバ15に接続されている。
nMOSトランジスタM4のゲートには、定電流を生成するための定電流生成回路16が接続されている。センスアンプ12には、センスアンプ12に参照電流を供給する参照電流生成回路17が接続されている。さらに、コントローラ18は、ドライバ15、センスアンプ12に接続されている。コントローラ18は、前記抵抗変化メモリ内の各部の動作を制御する。例えば、コントローラ18は、センスアンプ12に供給する制御信号を生成し、センスアンプ12によるリード動作を制御する。
図2は、図1中のメモリセルアレイ11、センスアンプ12、及び定電流生成回路16の構成を示す回路図である。
以下に、メモリセルアレイ11の構成を述べる。
メモリセルアレイ11は、前述したように、ローカルビット線LBL<0>−LBL<n>及びローカルソース線LSL<0>−LSL<n>と、ワード線WL<0>−WL<n>とが交差する位置に行列状に配列された複数のメモリセルMCを有する。なお、nは0,1,2,…,nを表す。
メモリセルMCの各々は、例えば、抵抗変化素子RE及び選択トランジスタSTを含む。抵抗変化素子REは、電流(あるいは電圧)の少なくとも一方を加えることにより、抵抗値が変化する素子である。抵抗変化素子REは、例えば、MTJ(Magnetic Tunnel Junction)素子、可変抵抗素子、相変化素子、強誘電体素子などを含むが、これらに限られない。選択トランジスタSTのゲートは、ワード線WLに接続されている。選択トランジスタSTがワード線WLによってターンオンされて、メモリセルMCが選択される。
ローカルビット線LBL<0>−LBL<n>の一端は、それぞれカラム選択トランジスタM1<0>−M1<n>を介してグローバルビット線GBLに接続されている。カラム選択トランジスタM1<0>−M1<n>のゲートには、カラム選択信号CSL<0>−CSL<n>がそれぞれ供給される。
グローバルビット線GBLは、電流通路が直列接続されたクランプトランジスタM4と転送トランジスタM5を介して、センスアンプ12内のnMOSトランジスタM12,M15間の接続ノードに接続されている。さらに、グローバルビット線GBLは、また、ディスチャージトランジスタM6を介して基準電圧端、例えば接地電位端Vssに接続されている。ディスチャージトランジスタM6のゲートには、ディスチャージ信号DISが供給される。
ローカルソース線LSL<0>−LSL<n>の一端は、それぞれカラム選択トランジスタM2<0>−M2<n>を介してグローバルソース線GSLに接続されている。カラム選択トランジスタM2<0>−M2<n>のゲートには、カラム選択信号CSL<0>−CSL<n>がそれぞれ供給される。
グローバルソース線GSLは、転送トランジスタM3を介して基準電圧端、例えば接地電位端Vssに接続されている。転送トランジスタM3のゲートには、信号SINKが供給される。さらに、グローバルソース線GSLは、ディスチャージトランジスタM8を介して基準電圧、例えば接地電位端Vssに接続されている。ディスチャージトランジスタM8のゲートには、ディスチャージ信号DISが供給される。
以下に、センスアンプ12の構成を述べる。
センスアンプ12は、電流検知型センスアンプである。このセンスアンプ12は、pチャネルMOS電界効果トランジスタ(以下、pMOSトランジスタと記す)M11とnMOSトランジスタM12を含む第1インバータと、pMOSトランジスタM13とnMOSトランジスタM14を含む第2インバータ、nMOSトランジスタM15,M16、pMOSトランジスタM17,M18を備える。
第1インバータ(トランジスタM11,M12)は、第1入力端、第1出力端、及び第1,第2電圧端を有する。第2インバータ(トランジスタM13,M14)は、第2入力端、第2出力端、及び第3,第4電圧端を有する。第2入力端は第1出力端に接続され、第2出力端は第1入力端に接続されている。
第1インバータの第1出力端にはpMOSトランジスタM17のドレインが接続され、pMOSトランジスタM17のソースは電源電圧端VDDに接続されている。第2インバータの第2出力端にはpMOSトランジスタM18のドレインが接続され、pMOSトランジスタM18のソースは電源電圧端VDDに接続されている。nMOSトランジスタM17,M18のゲートには、コントローラ18から第1センスイネーブル信号SEN1が供給される。
第1インバータの第1電圧端(トランジスタM12のソース)にはnMOSトランジスタM15のドレインが接続され、nMOSトランジスタM15のソースは接地電位端Vssに接続されている。第2インバータの第3電圧端(トランジスタM14のソース)にはnMOSトランジスタM16のドレインが接続され、nMOSトランジスタM16のソースは接地電位端Vssに接続されている。nMOSトランジスタM15,M16のゲートには、コントローラ18から第2センスイネーブル信号SEN2が供給される。
第1インバータの第1電圧端(トランジスタM12のソース)は、nMOSトランジスタM5のドレインに接続されている。nMOSトランジスタM5のゲートには、コントローラ18からリードイネーブル信号RENが供給される。nMOSトランジスタM5のソースは、nMOSトランジスタM4を介してグローバルビット線GBLに接続されている。nMOSトランジスタM4のゲートには、定電流生成回路16が接続されている。
第2インバータの第3電圧端(トランジスタM14のソース)は、参照電流生成回路17に接続されている。参照電流生成回路17は、センスアンプ12に参照電流IREFを供給する。なお、参照電流IREFは、“0”を記憶するメモリセルのセル電流と、“1”を記憶するメモリセルのセル電流との中間値に設定される。この参照電流IREFは、例えばリファレンスセルにより生成される。
以下に、定電流生成回路16の構成を述べる。
nMOSトランジスタM4のゲートには、定電流生成回路16が接続されている。定電流生成回路16は、リード時にnMOSトランジスタM4のゲートに所定のアナログ電圧であるクランプ電圧Vclamp(例えば、0.1〜0.6V)を供給する。これにより、nMOSトランジスタM4のドレインは、一定電圧にクランプされている。これによって、選択メモリセルMCに流れる電流が上限を超えないように制限して、選択メモリセルに記憶されたデータの破壊を防止する。
定電流生成回路16は、定電流源I1、nMOSトランジスタM7、及び抵抗R1を有する。nMOSトランジスタM7のドレインは、定電流源I1を介して電源電圧端VDDに接続されると共に、自身のゲートに接続されている。nMOSトランジスタM7のソースは、抵抗R1を介して接地電位端Vssに接続されている。
次に、図3を参照して、第1実施形態の抵抗変化メモリにおけるリードについて説明する。
図3は、抵抗変化メモリにおけるリード時のタイミングチャートである。
リードが開始される前のスタンバイ状態は、以下のようになっている。
センスアンプ12では、第1センスイネーブル信号SEN1が“Low”でpMOSトランジスタM17,M18がオン状態となり、第2センスイネーブル信号SEN2が“Low”でpMOSトランジスタM15,M16がオフ状態となっている。さらに、リードイネーブル信号RENが“Low”でnMOSトランジスタM5がオフ状態となっている。これにより、ノードSOとノードSObの電位が電源電圧VDDにプリチャージされ、センスアンプ12がスタンバイ状態になっている。
センスアンプ12では、第1センスイネーブル信号SEN1が“Low”でpMOSトランジスタM17,M18がオン状態となり、第2センスイネーブル信号SEN2が“Low”でpMOSトランジスタM15,M16がオフ状態となっている。さらに、リードイネーブル信号RENが“Low”でnMOSトランジスタM5がオフ状態となっている。これにより、ノードSOとノードSObの電位が電源電圧VDDにプリチャージされ、センスアンプ12がスタンバイ状態になっている。
また、nMOSトランジスタM4には一定のアナログ電圧であるクランプ電圧Vclampが供給され、スタンバイ状態ではnMOSトランジスタM4はオン状態になっている。
また、メモリセルアレイ11では、ワード線WL<n>が非活性状態(“Low”)にあり、カラム選択信号CSL<n>が“Low”でnMOSトランジスタM1<n>がオフ状態となっている。
また、ディスチャージトランジスタM6,M8がオン状態で、グローバルビット線GBL及びグローバルソース線GSLが接地電位Vssにディスチャージされた後、ディスチャージ信号DISによりディスチャージトランジスタM6,M8がターンオフされる。ディスチャージトランジスタM6,M8を備えるか否かは任意である。シンクトランジスタM3がオフ状態からターンオンされる。シンクトランジスタM3をターンオンするタイミングは、メモリセルMCにリード電流を流す以前に行えばよい。
このような状態において、抵抗変化メモリのコントローラ18に外部からアクティブコマンドと共にアドレス信号が入力される。すると、コントローラ18は、アドレス信号に基づいて、バンクを活性化するバンクアクティブ信号を生成し、バンクアクティブ信号によって、使用するバンクを活性化する。
このとき、コントローラ18は、前記アドレス信号あるいはバンクアクティブ信号を用いて、リードイネーブル信号RENを“High”レベルにして、nMOSトランジスタM5をターンオンする。これにより、センスアンプ12からnMOSトランジスタM4,M5を介してグローバルビット線GBLに電流が流れ、グローバルビット線GBLを含む読み出し経路が充電される。なお、ここでは、バンクアクティブ信号を用いたが、バンクアクティブ信号に換えてアドレス信号から生成されたその他の内部信号を用いてもよい。
その後、メモリセルアレイ11において、カラム選択信号CSL<n>によりローカルビット線LBL<n>及びローカルソース線LSL<n>が選択される。さらに、ワード線WL<n>が駆動されて、読み出し対象のメモリセルMCが選択される。すなわち、カラム選択信号CSL<n>を“High”レベルにして、nMOSトランジスタM1,M2<n>をターンオンする。これにより、ローカルビット線LBL<n>をグローバルビット線GBLに接続し、ローカルソース線LSL<n>をグローバルソース線GSLに接続する。
さらに、ワード線WL<n>を“High”レベルにして、選択トランジスタSTをターンオンする。これにより、読み出し対象のメモリセルMCが選択される。また、リード時には、信号SINKによりnMOSトランジスタM3がオン状態になっている。以上により、センスアンプ12から選択メモリセルMCにリード電流を流す。
次に、第1センスイネーブル信号SEN1を“High”にして、pMOSトランジスタM17,M18をターンオフする。これにより、ノードSOとノードSObのプリチャージを停止する。そして、リード電流は、nMOSトランジスタM11,M13のドレインに接続された電源電圧端VDDのみから供給される電流となる。このとき、選択メモリセルMCに記憶されたデータ(“0”または“1”)に応じてリード電流が変化する。すなわち、選択メモリセルが低抵抗状態にあるか、または高抵抗状態にあるかに応じて、リード電流が変化する。このように、選択メモリセルのデータに応じて変化するリード電流をセル電流IDATAと記す。
その後、第2センスイネーブル信号SEN2を“High”にして、nMOSトランジスタM15,M16をターンオンする。これにより、参照電流生成回路17によって流れる参照電流IREFとセル電流IDATAとが比較され、pMOSトランジスタM11,M13とnMOSトランジスタM12,M14からなるラッチ回路に、比較結果に応じて“High”あるいは“Low”レベルが保持される。そして、前記ラッチ回路に保持された“High”あるいは“Low”(データ)がノードSO,SObから出力信号OUT,OUTbとしてそれぞれ出力される。
なお、参照電流IREFは、“0”を記憶するメモリセルのセル電流と、“1”を記憶するメモリセルのセル電流との中間値に設定される。この参照電流IREFは、例えばリファレンス用のメモリセルにより生成される。
前述したように、リードイネーブル信号RENによりnMOSトランジスタM5をターンオンして、グローバルビット線GBLを予め充電する。その後、カラム選択信号CSL<n>及びワード線WL<n>によりメモリセルMCを選択して、選択メモリセルMCにリード電流を流す。すなわち、カラム選択信号CSL<n>及びワード線WL<n>によりメモリセルMCを選択してリード電流を流す前に、グローバルビット線GBLを予め充電しておく。これにより、グローバルビット線GBLの充電に必要な時間分、リード時間を短縮することができる。
第1実施形態では、グローバルビット線GBLを含む読み出し経路が予め充電された後、カラム選択信号CSL<n>によりメモリセルを選択し、リード電流を流して読み出しを開始するため、本来不必要な時間として読み出し時間に影響を与えていたビット線の充電時間を、実際の読み出し時間から削減することができる。これにより、読み出し時間を短縮することが可能である。
さらに、アドレス信号あるいはアドレス信号から生成された内部信号を用いて、読み出し経路の充電を開始する信号(リードイネーブル信号REN)を発生する。すなわち、アドレス信号あるいはアドレス信号から生成された内部信号が、読み出し経路の充電のトリガとなる。このため、読み出し経路の充電を開始するタイミングをより効率的に設定することが可能である。
さらに、本実施形態におけるビット線のプリチャージは、センスアンプから供給される電流により行われるため、余分なプリチャージ回路などを増設する必要がなく、面積増大も回避することができる。
図4に比較例として、抵抗変化メモリにおけるリード時のタイミングチャートの一例を示す。
まず、入力されたアドレス情報に従って、図4に示すように、ワード線WL<n>が活性化され、またカラム選択信号CSL<n>が“High”となり、nMOSトランジスタM1<n>,M2<n>がターンオンする。その後、リードイネーブル信号RENが“High”となり、nMOSトランジスタM5がターンオンする。また、リード時には、信号SINKによりnMOSトランジスタM3がオン状態になっている。
これにより、センスアンプ12からnMOSトランジスタM4,M5を介してグローバルビット線GBLに電流が流れ、グローバルビット線GBLを含む読み出し経路が充電されると共に、選択メモリセルMCにリード電流が流れる。
その後、第1センスイネーブル信号SEN1及び第2センスイネーブル信号SEN2を“High”にする。これにより、選択メモリセルMCに記憶されているデータに応じて、ラッチ回路に“High”あるいは“Low”レベルが保持される。そして、前記ラッチ回路に保持された“High”あるいは“Low”(データ)が出力される。
図4に示したリードでは、リードイネーブル信号RENが活性化された後に、読み出し経路(主にグローバルビット線GBL)のRC時定数に従い、読み出し経路の容量が充電されて信号が現れる。しかし、このような読み出し経路の充電時間は、メモリセルからの読み出し動作とは直接関係のないものであり、この充電時間がある程度長いと、読み出し時間に影響を与えてしまう。つまり、この充電時間は読み出し時間を不必要に長くしてしまう。
そこで、第1実施形態では、アドレス信号もしくはアドレス信号から生成された内部信号を用いてリード開始信号(リードイネーブル信号REN)が予め活性化されて、読み出し経路が充電される。その後、ワード線WL及びカラム選択信号CSLが活性化され、センスアンプの初期化信号(第1センスイネーブル信号SEN1)が非活性化され、さらにラッチ起動信号(第2センスイネーブル信号SEN2)が活性化される。これにより、選択メモリセルMCにリード電流が流れ、選択メモリセルMCに記憶されたデータの読み出しが行われる。
本実施形態によれば、グローバルビット線を含む読み出し経路を予め充電して置き、その後、選択メモリセルにリード電流を流して読み出しを開始するため、読み出し経路の充電時間を削減でき、読み出し時間を短縮することが可能である。また、本実施形態におけるグローバルビット線を含む読み出し経路のプリチャージは、センスアンプから供給される電流により行われるため、余分なプリチャージ回路などを増設する必要がなく、面積増大も回避することができる。
[第2実施形態]
第2実施形態では、クランプトランジスタM4のスイッチングによりグローバルビット線を予め充電する例を説明する。
第2実施形態では、クランプトランジスタM4のスイッチングによりグローバルビット線を予め充電する例を説明する。
図5は、第2実施形態のメモリセルアレイ11、センスアンプ12、及び定電流生成回路16の構成を示す回路図である。
第2実施形態の抵抗変化メモリは、図5に示すように、図2に示した回路においてクランプトランジスタM4とセンスアンプ12との間の転送トランジスタM5を備えていない。その他の第2実施形態の抵抗変化メモリの構成、メモリセルアレイ、センスアンプ、及び定電流生成回路の構成は、図1,2に示した第1実施形態と同様であるため、記載を省略する。
まず、図6を参照して、第2実施形態の抵抗変化メモリにおけるリードについて説明する。
図6は、抵抗変化メモリにおけるリード時のタイミングチャートである。
リードが開始される前のスタンバイ状態は、図3に示したスタンバイ状態と同様である。
このような状態において、抵抗変化メモリのコントローラ18に外部からアクティブコマンドと共にアドレス信号が入力される。すると、コントローラ18は、アドレス信号に基づいて、バンクを活性化するバンクアクティブ信号を生成し、バンクアクティブ信号によって、使用するバンクを活性化する。
このとき、前記アドレス信号あるいはバンクアクティブ信号が、nMOSトランジスタM4のゲートにクランプ電圧Vclampを供給するトリガとなる。そして、クランプ電圧Vclampがある電圧に達すると、nMOSトランジスタM4がターンオンする。これにより、センスアンプ12からnMOSトランジスタM4を介してグローバルビット線GBLに電流が流れ、グローバルビット線GBLを含む読み出し経路が充電される。なお、ここでは、バンクアクティブ信号を用いたが、バンクアクティブ信号に換えてアドレス信号から生成されたその他の内部信号を用いてもよい。
その後、メモリセルアレイ11において、カラム選択信号CSL<n>によりローカルビット線LBL<n>及びローカルソース線LSL<n>が選択される。さらに、ワード線WL<n>が駆動されて、読み出し対象のメモリセルMCが選択される。すなわち、カラム選択信号CSL<n>を“High”レベルにして、nMOSトランジスタM1,M2<n>をターンオンする。これにより、ローカルビット線LBL<n>をグローバルビット線GBLに接続し、ローカルソース線LSL<n>をグローバルソース線GSLに接続する。さらに、ワード線WL<n>を“High”レベルにして、選択トランジスタSTをターンオンする。これにより、読み出し対象のメモリセルMCが選択される。このとき、リード時には、信号SINKによりnMOSトランジスタM3がオン状態になっている。以上により、センスアンプ12から選択メモリセルMCにリード電流を流す。
次に、第1センスイネーブル信号SEN1を“High”にして、pMOSトランジスタM17,M18をターンオフする。これにより、ノードSOとノードSObのプリチャージを停止する。そして、リード電流は、nMOSトランジスタM11,M13のドレインに接続された電源電圧端VDDのみから供給される電流となる。このとき、選択メモリセルMCに記憶されているデータに応じてリード電流が変化する。
その後、第2センスイネーブル信号SEN2を“High”にして、nMOSトランジスタM15,M16をターンオンする。これにより、参照電流生成回路17によって流れる参照電流IREFとセル電流IDATAとが比較され、pMOSトランジスタM11,M13とnMOSトランジスタM12,M14からなるラッチ回路に、比較結果に応じて“High”あるいは“Low”レベルが保持される。そして、前記ラッチ回路に保持された“High”あるいは“Low”(データ)がノードSO,SObから出力信号OUT,OUTbとしてそれぞれ出力される。
前述したように、クランプ電圧VclampによりnMOSトランジスタM4をターンオンして、グローバルビット線GBLを予め充電する。その後、カラム選択信号CSL<n>及びワード線WL<n>によりメモリセルMCを選択して、選択メモリセルMCにリード電流を流す。すなわち、カラム選択信号CSL<n>及びワード線WL<n>によりメモリセルMCを選択してリード電流を流す前に、グローバルビット線GBLを予め充電しておく。これにより、グローバルビット線GBLの充電に必要な時間分、リード時間を短縮することができる。
第2実施形態では、グローバルビット線GBLを含む読み出し経路が予め充電された後、カラム選択信号CSL<n>によりメモリセルを選択し、リード電流を流して読み出しを開始するため、本来不必要な時間として読み出し時間に影響を与えていたビット線の充電時間を、実際の読み出し時間から削減することができる。これにより、読み出し時間を短縮することが可能である。
また、アドレス信号あるいはアドレス信号から生成された内部信号を用いて、選択メモリセルMCに流れる電流の上限を制限する信号(クランプ電圧Vclamp)の供給を開始する。すなわち、アドレス信号あるいはアドレス信号から生成された内部信号が、読み出し経路の充電を開始するトリガとなる。このため、読み出し経路の充電を開始するタイミングをより効率的に設定することが可能である。
さらに、本実施形態におけるビット線のプリチャージは、センスアンプから供給される電流により行われるため、余分なプリチャージ回路などを増設する必要がなく、面積増大も回避することができる。
[第3実施形態]
第1,第2実施形態では、電流検知型センスアンプを備えた抵抗変化メモリを示したが、第3実施形態では電圧検知型センスアンプを備える抵抗変化メモリについて説明する。
第1,第2実施形態では、電流検知型センスアンプを備えた抵抗変化メモリを示したが、第3実施形態では電圧検知型センスアンプを備える抵抗変化メモリについて説明する。
図7は、第3実施形態のメモリセルアレイ11、電圧検知型センスアンプ12A、定電流生成回路16、及び参照電圧生成回路17Aの構成を示す回路図である。
以下に、メモリセルアレイ11の構成を述べる。
グローバルビット線GBLは、電流通路が直列接続されたnMOSトランジスタ(クランプトランジスタ)M4とnMOSトランジスタ(転送トランジスタ)M5を介して、センスアンプ12A内のnMOSトランジスタM15のゲートに接続されている。その他の構成は、図2に示したメモリセルアレイと同様である。
以下に、センスアンプ12Aの構成を述べる。
センスアンプ12Aは、電圧検知型センスアンプである。このセンスアンプ12Aは、pMOSトランジスタM11とnMOSトランジスタM12を含む第1インバータ、pMOSトランジスタM13とnMOSトランジスタM14を含む第2インバータ、nMOSトランジスタM15,M16,M19、pMOSトランジスタM17,M18,M20を備える。
第1インバータ(トランジスタM11,M12)は、第1入力端、第1出力端、及び第1,第2電圧端を有する。第2インバータ(トランジスタM13,M14)は、第2入力端、第2出力端、及び第3,第4電圧端を有する。第2入力端は第1出力端に接続され、第2出力端は第1入力端に接続されている。
第1インバータの第1出力端にはpMOSトランジスタM17のドレインが接続され、pMOSトランジスタM17のソースは電源電圧端VDDに接続されている。第2インバータの第2出力端にはpMOSトランジスタM18のドレインが接続され、pMOSトランジスタM18のソースは電源電圧端VDDに接続されている。nMOSトランジスタM17,M18のゲートには、コントローラ18から第1センスイネーブル信号SEN1が供給される。
第1インバータの第1電圧端(トランジスタM12のソース)には、nMOSトランジスタM15のドレインが接続されている。第2インバータの第3電圧端(トランジスタM14のソース)には、nMOSトランジスタM16のドレインが接続されている。nMOSトランジスタM15,M16のソースは、nMOSトランジスタM19を介して接地電位端Vssに接続されている。nMOSトランジスタM19のゲートには、コントローラ18から第2センスイネーブル信号SEN2が供給される。
nMOSトランジスタM15のゲートには、nMOSトランジスタM5のドレインが接続されている。nMOSトランジスタM5のゲートには、コントローラ18からリードイネーブル信号RENが供給される。
また、nMOSトランジスタM16のゲートには、参照電圧生成回路17Aが接続されている。参照電圧生成回路17Aは、センスアンプ12Aに参照電圧VREFを供給する。なお、参照電圧VREFは、“0”を記憶するメモリセルのセル電圧と、“1”を記憶するメモリセルのセル電圧との中間値に設定される。この参照電圧VREFは、例えばリファレンスセルにより生成される。
さらに、nMOSトランジスタM5のドレインは、pMOSトランジスタ(ロードトランジスタ)M20を介して電源電圧端VDDに接続されている。pMOSトランジスタM20のゲートには、ロード電圧Vloadが供給される。
以下に、定電流生成回路16の構成を述べる。
nMOSトランジスタM4のゲートには、定電流生成回路16が接続されている。定電流生成回路16の構成は、図2に示した定電流生成回路と同様である。
次に、第3実施形態の抵抗変化メモリにおけるリードについて説明する。
第3実施形態の抵抗変化メモリにおけるリード時のタイミングチャートは図3に示したチャートと同様である。
電圧検知型センスアンプ12Aでは、選択メモリセルMCに記憶されたデータに応じてリード電流が変化して、nMOSトランジスタM5とpMOSトランジスタM20間の接続ノードの電圧が変化する。このように、選択メモリセルのデータに応じて変化する接続ノードの電圧をセル電圧VDATAと記す。
その後、参照電圧生成回路17Aによって供給される参照電圧VREFとセル電圧VDATAとが比較され、pMOSトランジスタM11,M13とnMOSトランジスタM12,M14からなるラッチ回路に、比較結果に応じて“High”あるいは“Low”レベルが保持される。そして、前記ラッチ回路に保持された“High”あるいは“Low”(データ)がノードSO,SObから出力信号OUT,OUTbとしてそれぞれ出力される。
第3実施形態では、第1実施形態と同様に、アドレス信号もしくはアドレス信号から生成された内部信号を用いてリードイネーブル信号RENを発生し、このリードイネーブル信号RENによりnMOSトランジスタM5をターンオンして、グローバルビット線GBLを予め充電する。その後、カラム選択信号CSL<n>及びワード線WL<n>によりメモリセルMCを選択して、選択メモリセルMCにリード電流を流す。すなわち、カラム選択信号CSL<n>及びワード線WL<n>によりメモリセルMCを選択してリード電流を流す前に、グローバルビット線GBLを予め充電しておく。これにより、グローバルビット線GBLの充電に必要な時間分、リード時間を短縮することができる。
すなわち、第3実施形態では、グローバルビット線GBLを含む読み出し経路が予め充電された後、カラム選択信号CSL<n>によりメモリセルを選択し、リード電流を流して読み出しを開始するため、本来不必要な時間として読み出し時間に影響を与えていたビット線の充電時間を、実際の読み出し時間から削減することができる。これにより、読み出し時間を短縮することが可能である。その他の構成及び効果は前述した第1実施形態と同様である。
[第4実施形態]
第4実施形態は、第3実施形態と同様に、電圧検知型センスアンプを備える。さらに、第4実施形態では、クランプトランジスタM4のスイッチングによりグローバルビット線を予め充電する例を説明する。
第4実施形態は、第3実施形態と同様に、電圧検知型センスアンプを備える。さらに、第4実施形態では、クランプトランジスタM4のスイッチングによりグローバルビット線を予め充電する例を説明する。
図8は、第4実施形態のメモリセルアレイ11、電圧検知型センスアンプ12A、定電流生成回路16、及び参照電圧生成回路17Aの構成を示す回路図である。
第4実施形態の抵抗変化メモリは、図8に示すように、図7に示した回路においてクランプトランジスタM4とロードトランジスタM20との間の転送トランジスタM5を備えていない。その他の第4実施形態の抵抗変化メモリの構成、メモリセルアレイ、センスアンプ、及び定電流生成回路の構成は、図1,7に示した第3実施形態と同様であるため、記載を省略する。
次に、第4実施形態の抵抗変化メモリにおけるリードについて説明する。
第4実施形態の抵抗変化メモリにおけるリード時のタイミングチャートは図6に示したチャートと同様である。
電圧検知型センスアンプ12Aでは、選択メモリセルMCに記憶されたデータに応じてリード電流が変化して、nMOSトランジスタM4とpMOSトランジスタM20間の接続ノードの電圧が変化する。
その後、参照電圧生成回路17Aによって供給される参照電圧VREFとセル電圧VDATAとが比較され、pMOSトランジスタM11,M13とnMOSトランジスタM12,M14からなるラッチ回路に、比較結果に応じて“High”あるいは“Low”レベルが保持される。そして、前記ラッチ回路に保持された“High”あるいは“Low”(データ)がノードSO,SObから出力信号OUT,OUTbとしてそれぞれ出力される。
第4実施形態では、第2実施形態と同様に、アドレス信号もしくはアドレス信号から生成された内部信号を用いてクランプ電圧Vclampの供給を開始し、このクランプ電圧VclampによりnMOSトランジスタM4をターンオンして、グローバルビット線GBLを予め充電する。その後、カラム選択信号CSL<n>及びワード線WL<n>によりメモリセルMCを選択して、選択メモリセルMCにリード電流を流す。すなわち、カラム選択信号CSL<n>及びワード線WL<n>によりメモリセルMCを選択してリード電流を流す前に、グローバルビット線GBLを予め充電しておく。これにより、グローバルビット線GBLの充電に必要な時間分、リード時間を短縮することができる。
第4実施形態では、前述したように、グローバルビット線GBLを含む読み出し経路が予め充電された後、カラム選択信号CSL<n>によりメモリセルを選択し、リード電流を流して読み出しを開始するため、本来不必要な時間として読み出し時間に影響を与えていたビット線の充電時間を、実際の読み出し時間から削減することができる。これにより、読み出し時間を短縮することが可能である。その他の構成及び効果は前述した第1実施形態と同様である。
[第5実施形態]
第5実施形態は、第4実施形態に示した図8と同様の回路構成を備え、ロードトランジスタM20のスイッチングによりグローバルビット線を予め充電する例を説明する。
第5実施形態は、第4実施形態に示した図8と同様の回路構成を備え、ロードトランジスタM20のスイッチングによりグローバルビット線を予め充電する例を説明する。
第5実施形態の抵抗変化メモリの構成、メモリセルアレイ、センスアンプ、及び定電流生成回路の構成は、図1,8に示した第4実施形態と同様であるため、記載を省略する。
次に、図9を参照して、第5実施形態の抵抗変化メモリにおけるリードについて説明する。
図9は、抵抗変化メモリにおけるリード時のタイミングチャートである。
リードが開始される前のスタンバイ状態は、図3に示したスタンバイ状態と同様である。
このような状態において、抵抗変化メモリのコントローラ18に外部からアクティブコマンドと共にアドレス信号が入力される。すると、コントローラ18は、アドレス信号に基づいて、バンクを活性化するバンクアクティブ信号を生成し、バンクアクティブ信号によって使用するバンクを活性化する。
このとき、前記アドレス信号あるいはバンクアクティブ信号が、ロード電圧Vloadを“Low”レベルにするトリガとなり、pMOSトランジスタM20をターンオンする。これにより、電源電圧端VDDからpMOSトランジスタM20及びnMOSトランジスタM4を介してグローバルビット線GBLに電流が流れ、グローバルビット線GBLを含む読み出し経路が充電される。なお、ここでは、バンクアクティブ信号を用いたが、バンクアクティブ信号に換えてアドレス信号から生成されたその他の内部信号を用いてもよい。
その後、メモリセルアレイ11において、カラム選択信号CSL<n>によりローカルビット線LBL<n>及びローカルソース線LSL<n>が選択される。さらに、ワード線WL<n>が駆動されて、読み出し対象のメモリセルMCが選択される。すなわち、カラム選択信号CSL<n>を“High”レベルにして、nMOSトランジスタM1,M2<n>をターンオンする。これにより、ローカルビット線LBL<n>をグローバルビット線GBLに接続し、ローカルソース線LSL<n>をグローバルソース線GSLに接続する。さらに、ワード線WL<n>を“High”レベルにして、選択トランジスタSTをターンオンする。これにより、読み出し対象のメモリセルMCが選択される。また、リード時には、信号SINKによりnMOSトランジスタM3がオン状態になっている。以上により、センスアンプ12Aから選択メモリセルMCにリード電流を流す。
電圧検知型センスアンプ12Aでは、選択メモリセルMCに記憶されたデータに応じてリード電流が変化して、nMOSトランジスタM4とpMOSトランジスタM20間の接続ノードの電圧が変化する。
その後、参照電圧生成回路17Aによって供給される参照電圧VREFとセル電圧VDATAとが比較され、pMOSトランジスタM11,M13とnMOSトランジスタM12,M14からなるラッチ回路に、比較結果に応じて“High”あるいは“Low”レベルが保持される。そして、前記ラッチ回路に保持された“High”あるいは“Low”(データ)がノードSO,SObから出力信号OUT,OUTbとしてそれぞれ出力される。
第5実施形態では、アドレス信号もしくはアドレス信号から生成された内部信号を用いてロード電圧Vloadを発生し、このロード電圧VloadによりpMOSトランジスタM20をターンオンして、グローバルビット線GBLを予め充電する。その後、カラム選択信号CSL<n>及びワード線WL<n>によりメモリセルMCを選択して、選択メモリセルMCにリード電流を流す。すなわち、カラム選択信号CSL<n>及びワード線WL<n>によりメモリセルMCを選択してリード電流を流す前に、グローバルビット線GBLを予め充電しておく。これにより、グローバルビット線GBLの充電に必要な時間分、リード時間を短縮することができる。
第5実施形態では、前述したように、グローバルビット線GBLを含む読み出し経路が予め充電された後、カラム選択信号CSL<n>によりメモリセルを選択し、リード電流を流して読み出しを開始するため、本来不必要な時間として読み出し時間に影響を与えていたビット線の充電時間を、実際の読み出し時間から削減することができる。これにより、読み出し時間を短縮することが可能である。その他の構成及び効果は前述した第1実施形態と同様である。
[効果]
本実施形態は、磁気抵抗効果素子を用いたMRAM、可変抵抗素子を用いたReRAM、相変化素子を用いたPRAMなどの、電流で書き込みを行う半導体メモリに適用することができる。
本実施形態は、磁気抵抗効果素子を用いたMRAM、可変抵抗素子を用いたReRAM、相変化素子を用いたPRAMなどの、電流で書き込みを行う半導体メモリに適用することができる。
例えば、MRAMでは、記憶素子にMTJ(Magnetic Tunnel Junction)素子と呼ばれる磁気抵抗素子を用いている。MTJ素子は、反強磁性層により磁化方向が固定された固定層(または参照層)と磁化方向を自由に反転できる記録層(またはフリー層)及び、固定層と記録層に挟まれた絶縁膜を有している。MTJ素子は磁気抵抗効果と呼ばれる、固定層に対する記録層の相対的な磁化方向による抵抗変化を利用している。つまり、相対的な磁化方向による抵抗の違いを利用して“1”又は“0”データの判別がなされている。
MRAMにおけるデータ書き込み機構としては、例えばスピン注入型MRAMでは以下のように行われる。“1”データを書き込む場合には、MTJ素子の固定層から記録層の方向へ電流を流すことで書き込みが行われる。一方、“0”データを書き込む場合には、MTJ素子の記録層から固定層の方向へ電流を流すことで書き込みが行われる。
以上説明したように実施形態によれば、カラム選択信号あるいはワード線が活性化されるよりも前に、アドレス信号あるいはアドレス信号から生成された内部信号を用いて、読み出し経路(主にグローバルビット線)が予め充電され、その後、読み出しを開始する。このため、本来不必要な時間として読み出し時間に影響を与えていた読み出し経路の充電時間を、実際の読み出し時間から削減することができる。これにより、メモリセルアレイが活性化されてからデータを読み出すまでの読み出し時間を短縮することが可能である。
また、アドレス信号あるいはアドレス信号から生成された内部信号に応じて、読み出し経路の充電を開始する信号を発生する。すなわち、アドレス信号あるいはアドレス信号から生成された内部信号をトリガとして、読み出し経路の充電を開始する。このため、読み出し経路の充電を開始するタイミングをより効率的に設定することが可能である。
さらに、本実施形態におけるビット線のプリチャージは、センスアンプから供給される電流により行われるため、余分なプリチャージ回路などを増設する必要がなく、面積増大も回避することができる。
本実施形態の抵抗変化メモリの全体、メモリセルアレイ、メモリセル、センスアンプ、ドライバ/シンカー、ドライバ、定電流生成回路、参照電流生成回路等の構成は、上記の例に限られない。例えば、米国特許第7649792号明細書、米国特許出願公開第2012/0286339号明細書に開示のものが使用されることが可能である。これらの明細書の中身の全体は、参照することによって、本明細書に組み込まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
Claims (20)
- 抵抗変化素子を有する第1メモリセルと、
前記第1メモリセルに接続され、アドレス信号に基づいて駆動されるワード線と、
前記第1メモリセルに接続され、前記ワード線と交差し、前記アドレス信号に基づいて選択される第1ビット線と、
第1入力端、第1出力端、第1,第2電圧端を有する第1インバータと、
第2入力端、第2出力端、第3,第4電圧端を有し、前記第2入力端が前記第1出力端に接続され、前記第2出力端が前記第1入力端に接続された第2インバータと、
前記第1出力端に接続された第1MOSトランジスタと、
前記第2出力端に接続された第2MOSトランジスタと、
前記第1電圧端に接続された第3MOSトランジスタと、
前記第3電圧端に接続された第4MOSトランジスタと、
前記第1電圧端に、電流通路の一端が接続され、ゲートには第1信号が供給される第5MOSトランジスタと、
前記電流通路の他端に接続された第2ビット線と、
前記第2ビット線と前記第1ビット線との間に接続され、ゲートには第2信号が供給される第6MOSトランジスタと、
を具備し、
前記第2信号により前記第6MOSトランジスタがターンオンされる前に、前記第1信号により前記第5MOSトランジスタがターンオンされる抵抗変化メモリ。 - 前記第2ビット線に前記第1電圧端から電流が供給され、前記第2ビット線が充電される請求項1に記載の抵抗変化メモリ。
- 前記第1信号はリードを許可するリードイネーブル信号を含み、前記第2信号は前記第1ビット線を選択するカラム選択信号を含む請求項1に記載の抵抗変化メモリ。
- 前記第5MOSトランジスタは、前記第1メモリセルに流れるリード電流を制限するトランジスタを含み、前記第6MOSトランジスタは、前記第1ビット線を選択するカラム選択トランジスタを含む請求項1に記載の抵抗変化メモリ。
- 前記アドレス信号あるいは前記アドレス信号から生成された信号のいずれかを用いて前記第1信号を発生して、前記第5MOSトランジスタをターンオンする請求項1に記載の抵抗変化メモリ。
- 前記第5MOSトランジスタの前記電流通路の他端と前記第2ビット線との間に接続された第7MOSトランジスタをさらに備え、前記第7MOSトランジスタのゲートには定電圧が供給されている請求項1に記載の抵抗変化メモリ。
- 前記第2出力端に参照電流を流す回路をさらに備え、リード時に前記第1出力端を流れるリード電流と、前記参照電流との電流差により、前記第1メモリセルに記憶されたデータが前記第1,第2インバータに保持される請求項1に記載の抵抗変化メモリ。
- 抵抗変化素子を有するメモリセルが行列状に複数配列されたメモリセルアレイをさらに備え、前記メモリセルの各々は抵抗変化素子を含み、前記メモリセルアレイ内の前記メモリセルは前記第1メモリセルを含む請求項1に記載の抵抗変化メモリ。
- 前記抵抗変化素子は、電流及び電圧の少なくとも一方を加えることにより、抵抗値が変化するMTJ(Magnetic Tunnel Junction)素子を含む請求項1に記載の抵抗変化メモリ。
- 抵抗変化素子を有する第1メモリセルと、
前記第1メモリセルに接続され、アドレス信号に基づいて駆動されるワード線と、
前記第1メモリセルに接続され、前記ワード線と交差し、前記アドレス信号に基づいて選択される第1ビット線と、
第1入力端、第1出力端、第1,第2電圧端を有する第1インバータと、
第2入力端、第2出力端、第3,第4電圧端を有し、前記第2入力端が前記第1出力端に接続され、前記第2出力端が前記第1入力端に接続された第2インバータと、
前記第1出力端に接続された第1MOSトランジスタと、
前記第2出力端に接続された第2MOSトランジスタと、
前記第1電圧端に接続された第3MOSトランジスタと、
前記第3電圧端に接続された第4MOSトランジスタと、
前記第3MOSトランジスタのゲートに電流通路の一端が接続され、ゲートには第1信号が供給される第5MOSトランジスタと、
前記第5MOSトランジスタの前記電流通路の他端に接続された第2ビット線と、
前記第2ビット線と前記第1ビット線との間に接続され、ゲートには第2信号が供給される第6MOSトランジスタと、
を具備し、
前記第2信号により前記第6MOSトランジスタがターンオンされる前に、前記第1信号により前記第5MOSトランジスタがターンオンされる抵抗変化メモリ。 - 前記第2ビット線に前記第5MOSトランジスタの前記電流通路の一端から電流が供給され、前記第2ビット線が充電される請求項10に記載の抵抗変化メモリ。
- 前記第1信号はリードを許可するリードイネーブル信号を含み、前記第2信号は前記第1ビット線を選択するカラム選択信号を含む請求項10に記載の抵抗変化メモリ。
- 前記第5MOSトランジスタは、前記第1メモリセルに流れるリード電流を制限するトランジスタを含み、前記第6MOSトランジスタは、前記第1ビット線を選択するカラム選択トランジスタを含む請求項10に記載の抵抗変化メモリ。
- 前記アドレス信号あるいは前記アドレス信号から生成された信号のいずれかを用いて前記第1信号を発生して、前記第5MOSトランジスタをターンオンする請求項10に記載の抵抗変化メモリ。
- 前記第5MOSトランジスタの前記電流通路の一端に接続された第7MOSトランジスタをさらに備え、前記第6MOSトランジスタがターンオンされる前に、前記第7MOSトランジスタがターンオンされる請求項10に記載の抵抗変化メモリ。
- 前記第5MOSトランジスタの前記電流通路の他端と前記第2ビット線との間に接続された第7MOSトランジスタをさらに備え、前記第7MOSトランジスタのゲートには定電圧が供給されている請求項10に記載の抵抗変化メモリ。
- 前記第4MOSトランジスタのゲートに参照電圧を供給する回路をさらに備え、リード時に前記第1出力端と前記第2出力端とをそれぞれ流れる電流の電流差により、前記第1メモリセルに記憶されたデータが前記第1,第2インバータに保持される請求項10に記載の抵抗変化メモリ。
- 抵抗変化素子を有するメモリセルが行列状に複数配列されたメモリセルアレイをさらに備え、前記メモリセルの各々は抵抗変化素子を含み、前記メモリセルアレイ内の前記メモリセルは前記第1メモリセルを含む請求項10に記載の抵抗変化メモリ。
- ローカルビット線とワード線とが交差する位置に配置され、抵抗変化素子を有し、前記ローカルビット線と前記ワード線とに接続されたメモリセルと、
前記メモリセルにリード電流を供給し、前記メモリセルに記憶されたデータを読み出すセンスアンプと、
前記ローカルビット線と前記センスアンプとの間に接続され、前記センスアンプから供給される前記リード電流を前記ローカルビット線に流すグローバルビット線と、
を具備し、
前記ローカルビット線と前記グローバルビット線とを接続する前に、前記センスアンプはグローバルビット線を充電する抵抗変化メモリ。 - アクティブコマンドもしくは、前記ローカルビット線及び前記ワード線を指定する、もしくは、前記ローカルビット線及び前記ワード線が含まれる領域を指定するアドレス信号、あるいは前記アドレス信号から生成された信号のいずれかに応じて、前記センスアンプは前記グローバルビット線の充電を開始する請求項19に記載の抵抗変化メモリ。
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