JP2010061743A - 半導体記憶装置 - Google Patents

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Abstract

【課題】チップ面積の増大を抑えつつ、電源安定化用の容量を大きくする。
【解決手段】半導体記憶装置１０は、記憶データに基づいて異なる抵抗状態を有するメモリセルＭＣと、メモリセルＭＣに接続されたビット線ＢＬと、データの読み出し時に、ビット線ＢＬを読み出し電圧にクランプするＭＯＳＦＥＴ１４−１と、ビット線ＢＬの電流に基づいてメモリセルＭＣの記憶データを検知するセンスアンプＳＡとを含む。さらに、センスアンプＳＡとＭＯＳＦＥＴ１４−１のドレインとを接続するスイッチ素子１４−２と、ＭＯＳＦＥＴ１４−１のソースとビット線ＢＬとを接続するスイッチ素子１４−３と、ＭＯＳＦＥＴ１４−１のドレインと接地電圧端子とを接続するスイッチ素子１４−４と、ＭＯＳＦＥＴ１４−１のソースと接地電圧端子とを接続するスイッチ素子１４−５とを含む。
【選択図】 図６

Description

本発明は、半導体記憶装置に係り、例えば記憶データに基づいて抵抗値が変化する抵抗変化素子を備えた半導体記憶装置に関する。
抵抗変化素子を使用したメモリとしてＭＲＡＭ（magnetic random access memory）、ＰＲＡＭ（phase-change random access memory）、ＲｅＲＡＭ（resistance random access memory）などが知られている。これらのメモリに使用されるメモリセルは、例えば１つの抵抗変化素子と１つの選択トランジスタとが直列接続されて構成される。そして、抵抗変化素子の他の一端にはビット線が接続され、選択トランジスタのゲートにはワード線が接続され、選択トランジスタの他の一端には接地端子が接続される。
このメモリセルに記憶されたデータを読み出す場合、例えば、メモリセルに読み出し電圧を印加する。そして、この時にメモリセルに流れる読み出し電流と参照電流とをセンスアンプによって比較することで、メモリセルの抵抗状態を判別してデータの読み出しを行う。ここで、高精度な読み出しを行うためには、読み出し電圧を電源ノイズ下においても一定に制御する必要がある。
また、この種の関連技術として、データ読み出し時に使用する基準電流を、ダミーセルを用いて生成する技術が開示されている（特許文献１参照）。
特開２００３−２９７０７２
本発明は、チップ面積の増大を抑えつつ、電源安定化用の容量を大きくすることが可能な半導体記憶装置を提供する。
本発明の一態様に係る半導体記憶装置は、記憶データに基づいて異なる抵抗状態を有するメモリセルと、前記メモリセルに接続されたビット線と、データの読み出し時に、前記ビット線を読み出し電圧にクランプする第１ＭＯＳＦＥＴと、前記ビット線の電流に基づいて前記メモリセルの記憶データを検知するセンスアンプと、前記センスアンプと前記第１ＭＯＳＦＥＴのドレインとを接続する第１スイッチ素子と、前記第１ＭＯＳＦＥＴのソースと前記ビット線とを接続する第２スイッチ素子と、前記第１ＭＯＳＦＥＴのドレインと接地電圧端子とを接続する第３スイッチ素子と、前記第１ＭＯＳＦＥＴのソースと接地電圧端子とを接続する第４スイッチ素子とを具備する。前記センスアンプが活性時に、前記第１スイッチ素子及び前記第２スイッチ素子はオン状態、前記第３スイッチ素子及び前記第４スイッチ素子はオフ状態であり、前記センスアンプが非活性時に、前記第１スイッチ素子及び前記第２スイッチ素子はオフ状態、前記第３スイッチ素子及び前記第４スイッチ素子はオン状態である。
本発明の一態様に係る半導体記憶装置は、記憶データに基づいて異なる抵抗状態を有するメモリセルと、前記メモリセルに接続されたビット線と、データの読み出し時に、前記ビット線を読み出し電圧にクランプする第１ＭＯＳＦＥＴと、前記ビット線の電流に基づいて前記メモリセルの記憶データを検知するセンスアンプと、前記センスアンプと前記第１ＭＯＳＦＥＴのドレインとを接続する第２ＭＯＳＦＥＴと、前記第１ＭＯＳＦＥＴのソースと前記ビット線とを接続する第３ＭＯＳＦＥＴと、前記第１ＭＯＳＦＥＴのドレインと接地電圧端子とを接続する第４ＭＯＳＦＥＴと、前記第１ＭＯＳＦＥＴのソースと接地電圧端子とを接続する第５ＭＯＳＦＥＴとを具備する。前記センスアンプが活性時に、前記第２ＭＯＳＦＥＴ及び前記第３ＭＯＳＦＥＴはオン状態、前記第４ＭＯＳＦＥＴ及び前記第５ＭＯＳＦＥＴはオフ状態であり、前記センスアンプが非活性時に、前記第２ＭＯＳＦＥＴ及び前記第３ＭＯＳＦＥＴはオフ状態、前記第４ＭＯＳＦＥＴ及び前記第５ＭＯＳＦＥＴはオン状態である。
本発明によれば、チップ面積の増大を抑えつつ、電源安定化用の容量を大きくすることが可能な半導体記憶装置を提供することができる。
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
［第１の実施形態］
図１は、本発明の第１の実施形態に係る抵抗変化型メモリ１０の構成を示す概略図である。抵抗変化型メモリ１０は、メモリコア１１、周辺回路（peripheral circuit）１２、及び制御回路（controller）１３を備えている。周辺回路１２は、メモリコア１１に対して、アドレスの供給、各種電圧の供給、及びデータの入出力などの動作を実行する。制御回路１３は、データの書き込み動作、及びデータの読み出し動作などに必要な各種の制御信号をメモリコア１１に供給することで、メモリコア１１の動作を制御する。
メモリコア１１は、複数のメモリユニットＭＵが行列状に配置されて構成されている。各メモリユニットＭＵは、メモリセルアレイＭＣＡ、ロウデコーダＲＤ、カラムデコーダＣＤ、センスアンプＳＡ、及びライトドライバＷＤなどを含む。メモリユニットＭＵの具体的な構成については、後述する。
メモリコア１１に含まれるメモリユニットＭＵの数については特に制限はなく、本実施形態では、一例として、（４×４）個のメモリユニットＭＵを図１に示している。メモリコア１１の列数は、抵抗変化型メモリ１０の入出力（ＩＯ）数に対応する。本実施形態では、行方向には４個のメモリユニットＭＵが配列されているので、ＩＯ数は４である。抵抗変化型メモリ１０のＩＯ数が４である場合、データの読み出し時又は書き込み時には、行方向に配列された４個のメモリユニットＭＵが同時に活性化される。
図２は、１個のメモリユニットＭＵの構成を示すブロック図である。メモリセルアレイＭＣＡは、マトリクス状に配置された（ｍ×ｎ）個のメモリセルＭＣから構成されている。“ｍ”及び“ｎ”はそれぞれ、１以上の自然数である。メモリセルアレイＭＣＡには、それぞれが行方向に延在するように、ｍ本のワード線ＷＬ１〜ＷＬｍが配設されている。また、メモリセルアレイＭＣＡには、それぞれが列方向に延在するように、ｎ本のビット線ＢＬ１〜ＢＬｎが配設されている。ビット線ＢＬとワード線ＷＬとの交差領域には、メモリセルＭＣが配置され、各メモリセルＭＣは、これに対応するビット線ＢＬ及びワード線ＷＬに接続される。
ワード線ＷＬ１〜ＷＬｍには、ロウデコーダＲＤが接続されている。ロウデコーダＲＤは、周辺回路１２から送られるアドレスに基づいて、ワード線ＷＬ１〜ＷＬｍのいずれかを選択する。
ビット線ＢＬ１〜ＢＬｎには、カラムデコーダＣＤが接続されている。カラムデコーダＣＤは、周辺回路１２から送られるアドレスに基づいて、ビット線ＢＬ１〜ＢＬｎのいずれかを選択する。
電圧クランプ回路１４は、カラムデコーダＣＤによって選択されたビット線ＢＬを、所定の読み出し電圧にクランプする（設定する）。センスアンプＳＡは、データの読み出し時に、カラムデコーダＣＤによって選択されたビット線ＢＬ（すなわち、アクセスされたメモリセルＭＣに接続されたビット線ＢＬ）の電流と、参照電流とを用いて、アクセスされたメモリセルＭＣのデータを検知増幅する。
書き込み回路としてのライトドライバＷＤは、アクセスされたメモリセルＭＣにデータを書き込む。例えば、ライトドライバＷＤは、カラムデコーダＣＤによって選択されたビット線ＢＬに書き込み電流を供給することで、アクセスされたメモリセルＭＣにデータを書き込む。
抵抗変化型メモリとしては、磁気ランダムアクセスメモリ（ＭＲＡＭ：magnetic random access memory）、ＲｅＲＡＭ（resistance random access memory）、相変化ランダムアクセスメモリ（ＰＲＡＭ：phase-change random access memory）など様々な種類のメモリを使用することが可能である。本実施形態では、ＭＲＡＭを一例に挙げて説明する。ＭＲＡＭは、トンネル磁気抵抗（ＴＭＲ:tunneling magnetoresistive）効果を利用するＭＴＪ（magnetic tunnel junction）素子を記憶素子として備え、このＭＴＪ素子の磁化状態により情報を記憶する。
図３は、メモリセルＭＣの構成を示す回路図である。メモリセルＭＣは、抵抗変化素子としてのＭＴＪ素子（磁気抵抗素子）２０、及び選択トランジスタ２１を備えている。選択トランジスタ２１は、例えばＮチャネルＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）から構成される。ＭＴＪ素子２０の一端は、ビット線ＢＬに接続され、その他端は、選択トランジスタ２１のドレインに接続されている。選択トランジスタ２１のゲートは、ワード線ＷＬに接続されている。選択トランジスタ２１のソースは、例えばソース線を介して接地されている（接地電圧ＶＳＳが印加される）。
図４は、ＭＴＪ素子２０の構成を示す概略図である。ＭＴＪ素子２０は、下部電極２２、固定層２３、中間層２４、記録層（自由層）２５、上部電極２６が順に積層されて構成されている。なお、ＭＴＪ素子２０を構成する層は、積層順序が逆転していても構わない。
固定層２３は、強磁性材料からなり、その磁化方向が固定されている。例えば、固定層２３に隣接して反強磁性層（図示せず）を設けることで、固定層２３の磁化方向を固定することができる。自由層２５は、強磁性材料からなり、その磁化方向が可変である。中間層２４は、非磁性材料からなり、具体的には、非磁性金属、非磁性半導体、絶縁体などを用いることが可能である。
固定層２３及び自由層２５の容易磁化方向は膜面に垂直であってもよいし（垂直磁化）、膜面に平行であってもよい（面内磁化）。垂直磁化型の場合、面内磁化型のように磁化方向を決定するのに素子形状を制御する必要がなく、微細化に適しているという利点がある。
なお、固定層２３及び自由層２５の各々は、図示するような単層に限定されず、複数の強磁性層からなる積層構造であってもよい。また、固定層２３及び自由層２５の各々は、第１の強磁性層／非磁性層／第２の強磁性層の３層からなり、第１及び第２の強磁性層の磁化方向が反平行状態となるように磁気結合（層間交換結合）した反強磁性結合構造であってもよいし、第１及び第２の強磁性層の磁化方向が平行状態となるように磁気結合（層間交換結合）した強磁性結合構造であってもよい。
また、ＭＴＪ素子２０は、ダブルジャンクション構造を有していてもよい。ダブルジャンクション構造のＭＴＪ素子２０は、第１の固定層、第１の中間層、自由層、第２の中間層、第２の固定層が順に積層された積層構造を有する。このようなダブルジャンクション構造は、スピン注入による自由層２５の磁化反転を制御しやすいという利点がある。
図５（ａ）及び（ｂ）はそれぞれ、ＭＴＪ素子２０の低抵抗状態及び高抵抗状態を示す図である。以下に、スピン注入書き込み方式によるＭＴＪ素子２０の低抵抗状態及び高抵抗状態を説明する。なお、この説明において、電流とは、電子の流れをいうものとする。
まず、固定層２３と自由層２５との磁化方向が平行となる平行状態（低抵抗状態）について説明する。この場合、固定層２３から自由層２５へ向かう電流を供給する。固定層２３を通過した電子のうちマジョリティーな電子は、固定層２３の磁化方向と平行なスピンを有する。このマジョリティーな電子のスピン角運動量が自由層２５に移動することにより、スピントルクが自由層２５に印加され、自由層２５の磁化方向は、固定層２３の磁化方向と平行に揃えられる。この平行配列のときはＭＴＪ素子２０の抵抗値は最も小さくなり、この場合を “０”データと規定する。
次に、固定層２３と自由層２５との磁化方向が反平行となる反平行状態（高抵抗状態）について説明する。この場合、自由層２５から固定層２３へ向かう電流を供給する。固定層２３によって反射された電子のうちマジョリティーな電子は、固定層２３の磁化方向と反平行のスピンを有する。このマジョリティーな電子のスピン角運動量が自由層２５に移動することにより、スピントルクが自由層２５に印加され、自由層２５の磁化方向は、固定層２３の磁化方向と反平行に揃えられる。この反平行配列のときはＭＴＪ素子２０の抵抗値は最も大きくなり、この場合を “１”データと規定する。
次に、電圧クランプ回路１４の具体的な構成について説明する。図６は、電圧クランプ回路１４の構成を示す回路図である。なお、図６は、カラムデコーダＣＤによって選択された１本のビット線ＢＬが電圧クランプ回路１４及びセンスアンプＳＡに接続された様子を示している。電圧クランプ回路１４及びセンスアンプＳＡは、１個のメモリユニットＭＵ内のビット線ＢＬ１〜ＢＬｎに共有されている。
電圧クランプ回路１４は、ビット線ＢＬを所定の読み出し電圧にクランプするＮチャネルＭＯＳＦＥＴ１４−１を備えている。ＭＯＳＦＥＴ１４−１のゲートには、読み出し制御電圧ＶＣＬＭＰが印加されている。この読み出し制御電圧ＶＣＬＭＰは、制御回路１３から供給される。ＭＯＳＦＥＴ１４−１は、読み出し制御電圧ＶＣＬＭＰの大きさに応じて、ビット線ＢＬの読み出し電圧を任意に設定することが可能である。
ＭＯＳＦＥＴ１４−１のドレインには、スイッチ素子としてのＮチャネルＭＯＳＦＥＴ１４−２のソースが接続されている。ＭＯＳＦＥＴ１４−２のドレインは、センスアンプＳＡの第１の入力端子に接続されている。ＭＯＳＦＥＴ１４−２のゲートには、制御回路１３から制御信号（リードイネーブル信号）ＲＥＮが供給されている。センスアンプＳＡの第２の入力端子には、参照電流Ｉｒｅｆを生成する定電流源１５が接続されている。
ＭＯＳＦＥＴ１４−１のソースには、スイッチ素子としてのＮチャネルＭＯＳＦＥＴ１４−３のドレインが接続されている。ＭＯＳＦＥＴ１４−３のソースは、カラムデコーダＣＤ（図示せず）を介して、アクセスされたメモリセルＭＣに接続するビット線ＢＬに接続される。ＭＯＳＦＥＴ１４−３のゲートには、制御回路１３から制御信号ＲＥＮが供給されている。
ＭＯＳＦＥＴ１４−１のドレインには、スイッチ素子としてのＮチャネルＭＯＳＦＥＴ１４−４のドレインが接続されている。ＭＯＳＦＥＴ１４−４のソースは、接地されている（接地電圧ＶＳＳが印加されている）。ＭＯＳＦＥＴ１４−２のゲートには、制御回路１３から制御信号ｂＲＥＮが供給されている。制御信号ｂＲＥＮは、制御信号ＲＥＮの反転信号である。
ＭＯＳＦＥＴ１４−１のソースには、スイッチ素子としてのＮチャネルＭＯＳＦＥＴ１４−５のドレインが接続されている。ＭＯＳＦＥＴ１４−５のソースは、接地されている。ＭＯＳＦＥＴ１４−５のゲートには、制御回路１３から制御信号ｂＲＥＮが供給されている。
（電圧クランプ回路１４の動作）
次に、電圧クランプ回路１４の動作について説明する。図７は、メモリユニットＭＵの活性時及び非活性時における制御信号ＲＥＮ及びｂＲＥＮのレベルを説明する図である。
まず、メモリユニットＭＵが活性時における電圧クランプ回路１４の動作について説明する。データの読み出し動作が開始されると、アクセスされるメモリセルＭＣを含むメモリユニットＭＵが制御回路１３によって活性化され、これに伴い、当該メモリユニットＭＵに含まれるセンスアンプＳＡが活性化される。
続いて、電圧クランプ用のＭＯＳＦＥＴ１４−１のゲートに、制御回路１３から所定の読み出し制御電圧ＶＣＬＭＰが印加される。続いて、制御回路１３によって制御信号ＲＥＮがハイレベル（Ｈ）に設定され、ＭＯＳＦＥＴ１４−２及びＭＯＳＦＥＴ１４−３はオンする。なお、ＭＯＳＦＥＴ１４−２及びＭＯＳＦＥＴ１４−３のゲートには、共に制御信号ＲＥＮが供給されている。よって、ＭＯＳＦＥＴ１４−２及びＭＯＳＦＥＴ１４−３は、同時に活性化される。
一方、センスアンプＳＡの活性時には、制御回路１３によって制御信号ｂＲＥＮがローレベル（Ｌ）に設定され、ＭＯＳＦＥＴ１４−４及びＭＯＳＦＥＴ１４−５はオフする。なお、ＭＯＳＦＥＴ１４−４及びＭＯＳＦＥＴ１４−５のゲートには、共に制御信号ｂＲＥＮが供給されている。よって、ＭＯＳＦＥＴ１４−４及びＭＯＳＦＥＴ１４−５は、同時に非活性化される。
これにより、アクセスされたメモリセルＭＣには、ビット線ＢＬを介して読み出し電流（セル電流Ｉｃｅｌｌ）が流れる。この時、メモリセルＭＣには、おおよそ“ＶＣＬＭＰ−Ｖｔｈ”の読み出し電圧が印加される。“Ｖｔｈ”は、ＭＯＳＦＥＴ１４−１の閾値電圧である。そして、センスアンプＳＡは、メモリセルＭＣに流れるセル電流Ｉｃｅｌｌと参照電流Ｉｒｅｆとを比較することで、メモリセルＭＣに記憶されたデータを読み出すことができる。
次に、メモリユニットＭＵが非活性時における電圧クランプ回路１４の動作について説明する。アクセスされるメモリセルＭＣを含まないメモリユニットＭＵは、データの読み出し時に制御回路１３によって非活性化され、これに伴い、上記メモリユニットＭＵに含まれるセンスアンプＳＡも非活性化される。また、読み出し動作以外の動作時には、全てのセンスアンプＳＡは非活性化される。
センスアンプＳＡの非活性時には、制御回路１３によって制御信号（リードイネーブル信号）ＲＥＮがローレベル（Ｌ）に設定され、ＭＯＳＦＥＴ１４−２及びＭＯＳＦＥＴ１４−３はオフする。すなわち、電圧クランプ用のＭＯＳＦＥＴ１４−１は、ビット線ＢＬ及びセンスアンプＳＡと電気的に分離される。なお、ＭＯＳＦＥＴ１４−２及びＭＯＳＦＥＴ１４−３のゲートには、共に制御信号ＲＥＮが供給されている。このため、ＭＯＳＦＥＴ１４−２及びＭＯＳＦＥＴ１４−３は、同時に非活性化される。
一方、センスアンプＳＡの非活性時には、制御回路１３によって制御信号ｂＲＥＮがハイレベル（Ｈ）に設定され、ＭＯＳＦＥＴ１４−４及びＭＯＳＦＥＴ１４−５はオンする。なお、ＭＯＳＦＥＴ１４−４及びＭＯＳＦＥＴ１４−５のゲートには、共に制御信号ｂＲＥＮが供給されている。よって、ＭＯＳＦＥＴ１４−４及びＭＯＳＦＥＴ１４−５は、同時に活性化される。
図８は、センスアンプＳＡの非活性時におけるＭＯＳＦＥＴ１４−１の状態を説明する図である。ＭＯＳＦＥＴ１４−４及びＭＯＳＦＥＴ１４−５のゲートは、ハイレベル（電源電圧ＶＤＤ）に設定されているため、電圧クランプ用のＭＯＳＦＥＴ１４−１のソース及びドレインは、接地される。この時、ＭＯＳＦＥＴ１４−１は、図８に示すように、読み出し制御電圧ＶＣＬＭＰと接地電圧ＶＳＳとの間に接続された安定化容量（キャパシタンス）Ｃとして機能する。この安定化容量Ｃは、主にＭＯＳＦＥＴ１４−１のゲート容量によって得られる。
チップ全体の安定化容量は、非活性のメモリユニットＭＵ全てに含まれるＭＯＳＦＥＴ１４−１の容量の合計分となり、安定化容量として十分に大きな値となる。また、接地電圧ＶＳＳが電源ノイズ等により変動しても、容量結合により読み出し制御電圧ＶＣＬＭＰも同様に変動するため、メモリセルに印加される読み出し電圧“ＶＣＬＭＰ−Ｖｔｈ−ＶＳＳ”は一定に保たれるように補償される。従って、高精度な読み出し動作を実現することができる。
ＭＯＳＦＥＴ１４−１の安定化容量は、チャネル面積によって変わってくる。安定化容量が大きければ、電源ノイズを低減する効果が大きくなる。よって、ＭＯＳＦＥＴ１４−１のチャネル面積は、比較的大きく設定され、少なくともスイッチ素子としてのＭＯＳＦＥＴ１４−２乃至１４−５のチャネル面積より大きく設定される。具体的には、ＭＯＳＦＥＴ１４−１のチャネル面積は、ＭＯＳＦＥＴ１４−２乃至１４−５のチャネル面積の１０倍以上であり、また１平方マイクロメートル（１μｍ２）以上に設定される。また、ＭＯＳＦＥＴ１４−１のチャネル面積を大きくすることで、それの閾値電圧のバラツキを低減することができる。
次に、センスアンプＳＡの構成について説明する。図９は、センスアンプＳＡの一例を示す回路図である。
センスアンプＳＡは、２個のインバータＩＮＶ１及びＩＮＶ２を備えており、これらインバータＩＮＶ１及びＩＮＶ２は、ラッチ回路を構成している。インバータＩＮＶ１の出力は、記憶ノードＮ１を介して、インバータＩＮＶ２の入力に接続されている。インバータＩＮＶ２の出力は、記憶ノードＮ２を介して、インバータＩＮＶ１の入力に接続されている。記憶ノードＮ１は、第２出力端子ｂＯＵＴに接続される。記憶ノードＮ２は、第１出力端子ＯＵＴに接続される。第１出力端子ＯＵＴの電圧と第２出力端子ｂＯＵＴの電位とは、相補の関係を有する。
具体的には、インバータＩＮＶ１は、電源電位（ＶＤＤ）端子と第１入力端子ＩＮ１との間に直列に接続されたＰチャネルＭＯＳＦＥＴ ＱＰ１４及びＮチャネルＭＯＳＦＥＴ ＱＮ１１から構成されている。ＭＯＳＦＥＴ ＱＰ１４とＭＯＳＦＥＴ ＱＮ１１との接続ノードは、記憶ノードＮ１に対応する。ＭＯＳＦＥＴ ＱＰ１４のゲートは、ＭＯＳＦＥＴ ＱＮ１１のゲートに接続されている。
インバータＩＮＶ１２は、電源電位（ＶＤＤ）端子と第２入力端子ＩＮ２との間に直列に接続されたＰチャネルＭＯＳＦＥＴ ＱＰ１５及びＮチャネルＭＯＳＦＥＴ ＱＮ１２から構成されている。ＭＯＳＦＥＴ ＱＰ１５とＭＯＳＦＥＴ ＱＮ１２との接続ノードは、記憶ノードＮ２に対応する。ＭＯＳＦＥＴ ＱＰ１５のゲートは、ＭＯＳＦＥＴ ＱＮ１２のゲートに接続されている。記憶ノードＮ１は、ＭＯＳＦＥＴ ＱＰ１５のゲートに接続されている。記憶ノードＮ２は、ＭＯＳＦＥＴ ＱＰ１４のゲートに接続されている。
第１入力端子ＩＮ１は、電圧クランプ回路１４に接続される。また、第１入力端子ＩＮ１は、ＮチャネルＭＯＳＦＥＴ ＱＮ１３を介して接地されている。第２入力端子ＩＮ２は、参照電流Ｉｒｅｆを生成する定電流源１５に接続される。また、第２入力端子ＩＮ２は、ＮチャネルＭＯＳＦＥＴ ＱＮ１４を介して接地されている。ＭＯＳＦＥＴ ＱＮ１３及びＱＮ１４のゲートには、制御信号ＳＥ２が供給される。
記憶ノードＮ１及びＮ２には、これらを電源電圧ＶＤＤにプリチャージするためのＰチャネルＭＯＳＦＥＴ ＱＰ１１乃至ＱＰ１３が接続されている。すなわち、ＭＯＳＦＥＴ ＱＰ１１及びＱＰ１２のソースはそれぞれ、電源電位（ＶＤＤ）端子に接続されている。ＭＯＳＦＥＴ ＱＰ１１のドレインは、記憶ノードＮ１に接続されている。ＭＯＳＦＥＴ ＱＰ１２のドレインは、記憶ノードＮ２に接続されている。
ＭＯＳＦＥＴ ＱＰ１３は、ＭＯＳＦＥＴ ＱＰ１１及びＱＰ１２のドレイン間に接続されている。ＭＯＳＦＥＴ ＱＰ１１乃至ＱＰ１３のゲートにはそれぞれ、制御信号ＳＥ１が供給される。
図９に示したセンスアンプＳＡは、電流差動増幅型のセンスアンプであり、以下に述べるように動作する。まず、センス動作に先立ち、制御信号ＳＥ１がローレベルに設定される。これにより、ＭＯＳＦＥＴ ＱＰ１１乃至ＱＰ１３がオンし、記憶ノードＮ１及びＮ２が電源電圧ＶＤＤにプリチャージされる。なお、制御信号ＳＥ２はローレベルに設定されており、ＭＯＳＦＥＴ ＱＮ１３及びＱＮ１４はオフしている。
続いて、第１入力端子ＩＮ１にセル電流Ｉｃｅｌｌが供給され、第２入力端子ＩＮ２に参照電流Ｉｒｅｆが供給される。その後、制御信号ＳＥ１がハイレベルに設定され、ＭＯＳＦＥＴ ＱＰ１１乃至ＱＰ１３がオフする。これにより、センスアンプＳＡのセンス動作が開始する。
センスアンプＳＡは、第１入力端子ＩＮ１のセル電流Ｉｃｅｌｌと、第２入力端子ＩＮ２の参照電流Ｉｒｅｆとを比較する。そして、メモリセルＭＣの記憶データに応じた電圧が記憶ノードＮ１及びＮ２に設定される。適当な時間の経過後、制御信号ＳＥ２がハイレベルに設定され、記憶ノードＮ１及びＮ２の電圧が確定する。記憶ノードＮ１の電圧は、第２出力端子ｂＯＵＴから出力される。記憶ノードＮ２の電圧は、第１出力端子ＯＵＴから出力される。
以上詳述したように本実施形態では、データの読み出し時にビット線ＢＬを所定の読み出し電圧にクランプするＭＯＳＦＥＴ１４−１を備えており、センスアンプＳＡの非活性時に、このＭＯＳＦＥＴ１４−１の電流経路の一端をセンスアンプＳＡから切り離すＭＯＳＦＥＴ１４−２と、ＭＯＳＦＥＴ１４−１の電流経路の他端をビット線ＢＬから切り離すＭＯＳＦＥＴ１４−３とを備えている。さらに、センスアンプＳＡの非活性時に、ＭＯＳＦＥＴ１４−１の電流経路の一端を接地するＭＯＳＦＥＴ１４−４と、ＭＯＳＦＥＴ１４−１の電流経路の他端を接地するＭＯＳＦＥＴ１４−５とを備えている。
従って本実施形態によれば、センスアンプＳＡの非活性時に、電圧クランプ用のＭＯＳＦＥＴ１４−１のゲート容量を安定化容量として使用することができる。すなわち、接地電圧ＶＳＳが電源ノイズ等により変動しても、ＭＯＳＦＥＴ１４−１のゲートに印加される読み出し制御電圧ＶＣＬＭＰも容量結合によって同様に変動する。このため、メモリセルに印加される読み出し電圧は、一定に保たれるように補償される。この結果、高精度な読み出し動作を実現することが可能となり、データの信頼性を向上させることができる。
また、複数個のメモリユニットＭＵを有する抵抗変化型メモリでは、アクセスされるメモリセルＭＣを含まない、すなわち読み出し時に非活性のメモリユニットＭＵが多く存在する。このため、安定化容量として使用されるＭＯＳＦＥＴ１４−１の数が多くなるため、チップ全体の安定化容量を大きくすることが可能となる。また、大きな安定化容量を得ることができるため、電源ノイズの低減が可能となり、また、読み出し制御電圧ＶＣＬＭＰの変動を抑制することが可能となる。
また、各ＭＯＳＦＥＴ１４−１のチャネル面積を、例えば１平方マイクロメートル（１μｍ２）以上と大きくしている。これにより、ＭＯＳＦＥＴ１４−１の閾値電圧の変動を抑制することができ、さらに、チップ全体の安定化容量をより大きくすることが可能である。
［第２の実施形態］
第２の実施形態は、センスアンプＳＡの第２の入力端子に参照電流Ｉｒｅｆを供給する手段として、参照電流Ｉｒｅｆを生成する参照セルと、この参照セルに参照電圧を印加する参照電圧クランプ用のＭＯＳＦＥＴとを備えている。そして、この参照電圧クランプ用のＭＯＳＦＥＴを安定化容量に使用するようにしている。
第２の実施形態に係る抵抗変化型メモリ１０の全体構成は、図１と同じである。図１０は、第２の実施形態に係る１個のメモリユニットＭＵの構成を示すブロック図である。
メモリユニットＭＵは、ｍ個の参照セルＲＣを備えている。ｍ個の参照セルＲＣはそれぞれ、ｍ本のワード線ＷＬ１〜ＷＬｍに接続されている。また、ｍ個の参照セルＲＣは、カラム方向に延在する１本の参照ビット線ＲＢＬに接続されている。参照ビット線ＲＢＬは、カラムデコーダＣＤによって選択される。また、参照ビット線ＲＢＬは、カラムデコーダＣＤを介して、電圧クランプ回路１４及びセンスアンプＳＡに接続される。
図１１は、参照セルＲＣの構成を示す回路図である。参照セルＲＣは、固定抵抗素子３０、及び選択トランジスタ３１を備えている。選択トランジスタ３１は、例えばＮチャネルＭＯＳトランジスタから構成される。固定抵抗素子３０の一端は、参照ビット線ＲＢＬに接続され、その他端は、選択トランジスタ３１のドレインに接続されている。選択トランジスタ３１のゲートは、ワード線ＷＬに接続されている。選択トランジスタ３１のソースは、例えばソース線を介して接地されている。
固定抵抗素子３０は、メモリセルＭＣの低抵抗状態または高抵抗状態のどちらかに固定されるか、メモリセルＭＣの低抵抗状態と高抵抗状態との中間の抵抗値（参照値）に固定される。固定抵抗素子３０は、ＭＴＪ素子２０と同様のプロセスで形成され、基本的にはＭＴＪ素子２０と同様の積層構造を有している。そして、固定抵抗素子３０の抵抗を所定の参照値に固定する方法としては、例えば、２個の強磁性層の磁化方向を固定した状態で、これら強磁性層の面積を変えることで実現可能である。
次に、電圧クランプ回路１４の具体的な構成について説明する。本実施形態では、図１０に示した電圧クランプ回路１４は、メモリセルＭＣ用の電圧クランプ回路１４Ａと、参照セルＲＣ用の電圧クランプ回路１４Ｂとを備えている。図１２は、電圧クランプ回路１４Ａ及び１４Ｂの構成を示す回路図である。なお、図１２は、カラムデコーダＣＤによって選択された１本のビット線ＢＬが電圧クランプ回路１４及びセンスアンプＳＡに接続され、かつカラムデコーダＣＤによって選択された参照ビット線ＲＢＬが電圧クランプ回路１４Ｂ及びセンスアンプＳＡに接続された様子を示している。参照セルの選択方法としては、例えば、任意の第１のメモリユニット内のメモリセルからデータを読み出す場合、第１のメモリユニット以外の読み出しが行われないメモリユニット内に含まれる参照セルが用いられる。
図１２において、メモリセルＭＣ用の電圧クランプ回路１４Ａは、電圧クランプ用のＮチャネルＭＯＳＦＥＴ１４Ａ−１、及びスイッチ素子としてのＮチャネルＭＯＳＦＥＴ１４Ａ−２乃至１４Ａ−５を備えている。ＭＯＳＦＥＴ１４Ａ−１乃至１４Ａ−５の構成及び接続関係は、図６に示した電圧クランプ回路１４と同じである。
参照セルＲＣ用の電圧クランプ回路１４Ｂは、参照ビット線ＲＢＬを所定の参照電圧にクランプするＮチャネルＭＯＳＦＥＴ１４Ｂ−１を備えている。ＭＯＳＦＥＴ１４Ｂ−１のゲートには、制御電圧ＶＲＥＦが印加されている。この制御電圧ＶＲＥＦは、制御回路１３から供給される。ＭＯＳＦＥＴ１４Ｂ−１は、制御電圧ＶＲＥＦの大きさに応じて、参照ビット線ＲＢＬの参照電圧を任意に設定することが可能である。参照セルＲＣには、参照ビット線ＲＢＬを介して参照電流Ｉｒｅｆが流れる。この時、参照セルＲＣには、おおよそ“ＶＲＥＦ−Ｖｔｈ”の参照電圧が印加される。
ＭＯＳＦＥＴ１４Ｂ−１のドレインには、スイッチ素子としてのＮチャネルＭＯＳＦＥＴ１４Ｂ−２のソースが接続されている。ＭＯＳＦＥＴ１４Ｂ−２のドレインは、センスアンプＳＡの第２の入力端子に接続されている。ＭＯＳＦＥＴ１４Ｂ−２のゲートには、制御回路１３から制御信号ＲＥＮが供給されている。
ＭＯＳＦＥＴ１４Ｂ−１のソースには、スイッチ素子としてのＮチャネルＭＯＳＦＥＴ１４Ｂ−３のドレインが接続されている。ＭＯＳＦＥＴ１４Ｂ−３のソースは、カラムデコーダＣＤ（図示せず）を介して、参照ビット線ＲＢＬに接続される。ＭＯＳＦＥＴ１４Ｂ−３のゲートには、制御回路１３から制御信号ＲＥＮが供給されている。
ＭＯＳＦＥＴ１４Ｂ−１のドレインには、スイッチ素子としてのＮチャネルＭＯＳＦＥＴ１４Ｂ−４のドレインが接続されている。ＭＯＳＦＥＴ１４Ｂ−４のソースは、接地されている。ＭＯＳＦＥＴ１４Ｂ−２のゲートには、制御回路１３から制御信号ｂＲＥＮが供給されている。
ＭＯＳＦＥＴ１４Ｂ−１のソースには、スイッチ素子としてのＮチャネルＭＯＳＦＥＴ１４Ｂ−５のドレインが接続されている。ＭＯＳＦＥＴ１４Ｂ−５のソースは、接地されている。ＭＯＳＦＥＴ１４Ｂ−５のゲートには、制御回路１３から制御信号ｂＲＥＮが供給されている。
ＭＯＳＦＥＴ１４Ｂ−１のチャネル面積は、比較的大きく設定され、少なくともスイッチ素子としてのＭＯＳＦＥＴ１４Ｂ−２乃至１４Ｂ−５のチャネル面積より大きく設定される。具体的には、ＭＯＳＦＥＴ１４Ｂ−１のチャネル面積は、ＭＯＳＦＥＴ１４Ｂ−２乃至１４Ｂ−５のチャネル面積の１０倍以上であり、また１平方マイクロメートル（１μｍ２）以上に設定される。ＭＯＳＦＥＴ１４Ｂ−１のチャネル面積を大きくすることで、閾値電圧のバラツキを低減することができる。
電圧クランプ回路１４Ａ及び１４Ｂの動作はそれぞれ、第１の実施形態で説明した電圧クランプ回路１４の動作と同じである。従って、本実施形態によれば、センスアンプＳＡの非活性時に、電圧クランプ用のＭＯＳＦＥＴ１４Ａ−１及び１４Ｂ−１のゲート容量を安定化容量として使用することができる。すなわち、本実施形態は、第１の実施形態に比べて、おおよそ２倍の安定化容量を得ることができる。
また、接地電圧ＶＳＳが電源ノイズ等により変動しても、ＭＯＳＦＥＴ１４Ｂ−１のゲートに印加される制御電圧ＶＲＥＦも容量結合によって同様に変動する。このため、参照セルに印加される参照電圧は、一定に保たれるように補償される。この結果、高精度な読み出し動作を実現することが可能となり、データの信頼性を向上させることができる。
［実施例］
前述したように、本実施形態の抵変化型メモリとしては、ＭＲＡＭ以外の様々なメモリを使用することが可能である。以下に、抵変化型メモリの他の例として、ＲｅＲＡＭ及びＰＲＡＭについて説明する。
（ＲｅＲＡＭ）
図１３は、ＲｅＲＡＭに用いられる抵抗変化素子２０の構成を示す概略図である。抵抗変化素子２０は、下部電極２２、上部電極２６、及びこれらに挟まれた記録層４０を備えている。
記録層４０は、プロブスカイト型金属酸化物、或いは二元系金属酸化物などの遷移金属酸化物から構成される。プロブスカイト型金属酸化物としては、ＰＣＭＯ（Ｐｒ０．７Ｃａ０．３ＭｎＯ３）、Ｎｂ添加ＳｒＴｉ（Ｚｒ）Ｏ３、Ｃｒ添加ＳｒＴｉ（Ｚｒ）Ｏ３などが挙げられる。二元系金属酸化物としては、ＮｉＯ、ＴｉＯ２、Ｃｕ２Ｏなどが挙げられる。
抵抗変化素子２０は、それに印加する電圧の極性を変えることで抵抗値が変化し（バイポーラ型）、或いはそれに印加する電圧の絶対値を変えることで抵抗値が変化する（ユニポーラ型）。よって、抵抗変化素子２０は、印加電圧を制御することで低抵抗状態と高抵抗状態とに設定される。なお、バイポーラ型であるかユニポーラ型であるかは、選択する記録層４０の材料によって異なってくる。
例えばバイポーラ型の抵抗変化素子２０の場合、抵抗変化素子２０を高抵抗状態（リセット状態）から低抵抗状態（セット状態）へ遷移させる電圧をセット電圧Ｖset、低抵抗状態（セット状態）から高抵抗状態（リセット状態）へ遷移させる電圧をリセット電圧Ｖresetとすると、セット電圧Ｖsetは下部電極２２に対して上部電極２６に正の電圧を印加する正バイアス、リセット電圧Ｖresetは下部電極２２に対して上部電極２６に負の電圧を印加する負バイアスに設定される。そして、低抵抗状態及び高抵抗状態を“０”データ及び“１”データに対応させることで、抵抗変化素子２０が１ビットデータを記憶することができる。
データの読み出しは、リセット電圧Ｖresetよりも１／１０００〜１／４程度の十分小さな読み出し電圧を抵抗変化素子２０に印加する。そして、この時に抵抗変化素子２０に流れる電流を検出することでデータを読み出すことができる。
（ＰＲＡＭ）
図１４は、ＰＲＡＭに用いられる抵抗変化素子２０の構成を示す概略図である。抵抗変化素子２０は、下部電極２２、ヒーター層４１、記録層４２、上部電極２６が順に積層されて構成されている。
記録層４２は、相変化材料から構成され、書き込み時に発生する熱により結晶状態と非晶質状態とに設定される。記録層４２の材料としては、Ｇｅ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｔｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｎ−Ｔｅなどのカルコゲン化合物を挙げることができる。これらの材料は、高速スイッチング性、繰返し記録安定性、高信頼性を確保する上で望ましい。
ヒーター層４１は、記録層４２の底面に接している。ヒーター層４１の記録層４２に接する面積は、記録層４２の底面の面積より小さいことが望ましい。これは、ヒーター層４１と記録層４２との接触部分を小さくすることで加熱部分を小さくし、書き込み電流又は電圧を低減するためである。ヒーター層４１は、導電性材料からなり、例えば、ＴｉＮ、ＴｉＡｌＮ、ＴｉＢＮ、ＴｉＳｉＮ、ＴａＮ、ＴａＡｌＮ、ＴａＢＮ、ＴａＳｉＮ、ＷＮ、ＷＡｌＮ、ＷＢＮ、ＷＳｉＮ、ＺｒＮ、ＺｒＡｌＮ、ＺｒＢＮ、ＺｒＳｉＮ、ＭｏＮ、Ａｌ、Ａｌ−Ｃｕ、Ａｌ−Ｃｕ−Ｓｉ、ＷＳｉ、Ｔｉ、Ｔｉ−Ｗ、及びＣｕから選択される１つからなることが望ましい。また、ヒーター層４１は、後述する下部電極と同じ材料であってもよい。
下部電極２２の面積は、ヒーター層４１の面積より大きい。上部電極２６は、例えば、記録層４２の平面形状と同じである。下部電極２２及び上部電極２６の材料としては、Ｔａ、Ｍｏ、Ｗなどの高融点金属が挙げられる。
記録層４２は、それに印加する電流パルスの大きさ及び電流パルスの幅を制御することで加熱温度が変化し、結晶状態又は非晶質状態に変化する。具体的には、書き込み時、下部電極２２と上部電極２６との間に電圧又は電流を印加し、上部電極２６から記録層４２及びヒーター層４１を介して下部電極２２に電流を流す。記録層４２を融点付近まで加熱すると、記録層４２は非晶質相（高抵抗相）に変化し、電圧又は電流の印加を止めても非晶質状態を維持する。
一方、下部電極２２と上部電極２６との間に電圧又は電流を印加し、記録層４２を結晶化に適した温度付近まで加熱すると、記録層４２は結晶相（低抵抗相）に変化し、電圧又は電流の印加を止めても結晶状態を維持する。記録層４２を結晶状態に変化させる場合は、非晶質状態に変化させる場合と比べて、記録層４２に印加する電流パルスの大きさは小さく、かつ電流パルスの幅は大きくするとよい。このように、下部電極２２と上部電極２６との間に電圧又は電流を印加して記録層４２を加熱することで、記録層４２の抵抗値を変化させることができる。
記録層４２が結晶相であるか、非晶質相であるかは、下部電極２２と上部電極２６との間に記録層４２が結晶化も非晶質化も生じない程度の低電圧又は低電流を印加し、下部電極２２と上部電極２６との間の電圧又は電流を読み取ることによって判別することができる。このため、低抵抗状態及び高抵抗状態を“０”データ及び“１”データに対応させることで、抵抗変化素子２０から１ビットデータを読み出すことができる。
本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
本発明の第１の実施形態に係る抵抗変化型メモリ１０の構成を示す概略図。 １個のメモリユニットＭＵの構成を示すブロック図。 メモリセルＭＣの構成を示す回路図。 抵抗変化素子（ＭＴＪ素子）２０の構成を示す概略図。 ＭＴＪ素子２０の低抵抗状態及び高抵抗状態を示す図。 電圧クランプ回路１４の構成を示す回路図。 メモリユニットＭＵの活性時及び非活性時における制御信号ＲＥＮ及びｂＲＥＮのレベルを説明する図。 センスアンプＳＡの非活性時におけるＭＯＳＦＥＴ１４−１の状態を説明する図。 センスアンプＳＡの一例を示す回路図。 第２の実施形態に係る１個のメモリユニットＭＵの構成を示すブロック図。 参照セルＲＣの構成を示す回路図。 電圧クランプ回路１４Ａ及び１４Ｂの構成を示す回路図。 ＲｅＲＡＭに用いられる抵抗変化素子２０の構成を示す概略図。 ＰＲＡＭに用いられる抵抗変化素子２０の構成を示す概略図。
符号の説明
１０…抵抗変化型メモリ、１１…メモリコア、１２…周辺回路、１３…制御回路、１４…電圧クランプ回路、１５…定電流源、ＭＵ…メモリユニット、ＭＣＡ…メモリセルアレイ、ＲＤ…ロウデコーダ、ＣＤ…カラムデコーダ、ＳＡ…センスアンプ、ＷＤ…ライトドライバ、ＢＬ…ビット線、ＲＢＬ…参照ビット線、ＷＬ…ワード線、ＭＣ…メモリセル、ＲＣ…参照セル、２０…抵抗変化素子、２１…選択トランジスタ、２２…下部電極、２３…固定層、２４…中間層、２５…記録層、２６…上部電極、３０…固定抵抗素子、３１…選択トランジスタ、４０，４２…記録層、４１…ヒーター層。

Claims (5)

  1. 記憶データに基づいて異なる抵抗状態を有するメモリセルと、
    前記メモリセルに接続されたビット線と、
    データの読み出し時に、前記ビット線を読み出し電圧にクランプする第１ＭＯＳＦＥＴと、
    前記ビット線の電流に基づいて前記メモリセルの記憶データを検知するセンスアンプと、
    前記センスアンプと前記第１ＭＯＳＦＥＴのドレインとを接続する第１スイッチ素子と、
    前記第１ＭＯＳＦＥＴのソースと前記ビット線とを接続する第２スイッチ素子と、
    前記第１ＭＯＳＦＥＴのドレインと接地電圧端子とを接続する第３スイッチ素子と、
    前記第１ＭＯＳＦＥＴのソースと接地電圧端子とを接続する第４スイッチ素子と、
    を具備し、
    前記センスアンプが活性時に、前記第１スイッチ素子及び前記第２スイッチ素子はオン状態、前記第３スイッチ素子及び前記第４スイッチ素子はオフ状態であり、
    前記センスアンプが非活性時に、前記第１スイッチ素子及び前記第２スイッチ素子はオフ状態、前記第３スイッチ素子及び前記第４スイッチ素子はオン状態であることを特徴とする半導体記憶装置。
  2. 前記第１スイッチ素子及び前記第２スイッチ素子は、同時にオン状態又はオフ状態に設定され、
    前記第３スイッチ素子及び前記第４スイッチ素子は、同時にオン状態又はオフ状態に設定されることを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記メモリセルの抵抗状態を判別する参照値を有する参照セルと、
    前記参照セルに接続された参照ビット線と、
    データの読み出し時に、前記参照ビット線を参照電圧にクランプする第２ＭＯＳＦＥＴと、
    前記センスアンプと前記第２ＭＯＳＦＥＴのドレインとを接続する第５スイッチ素子と、
    前記第２ＭＯＳＦＥＴのソースと前記参照ビット線とを接続する第６スイッチ素子と、
    前記第２ＭＯＳＦＥＴのドレインと接地電圧端子とを接続する第７スイッチ素子と、
    前記第２ＭＯＳＦＥＴのソースと接地電圧端子とを接続する第８スイッチ素子と、
    をさらに具備し、
    前記センスアンプが活性時に、前記第５スイッチ素子及び前記第６スイッチ素子はオン状態、前記第７スイッチ素子及び前記第８スイッチ素子はオフ状態であり、
    前記センスアンプが非活性時に、前記第５スイッチ素子及び前記第６スイッチ素子はオフ状態、前記第７スイッチ素子及び前記第８スイッチ素子はオン状態であることを特徴とする請求項１又は２に記載の半導体記憶装置。
  4. 記憶データに基づいて異なる抵抗状態を有するメモリセルと、
    前記メモリセルに接続されたビット線と、
    データの読み出し時に、前記ビット線を読み出し電圧にクランプする第１ＭＯＳＦＥＴと、
    前記ビット線の電流に基づいて前記メモリセルの記憶データを検知するセンスアンプと、
    前記センスアンプと前記第１ＭＯＳＦＥＴのドレインとを接続する第２ＭＯＳＦＥＴと、
    前記第１ＭＯＳＦＥＴのソースと前記ビット線とを接続する第３ＭＯＳＦＥＴと、
    前記第１ＭＯＳＦＥＴのドレインと接地電圧端子とを接続する第４ＭＯＳＦＥＴと、
    前記第１ＭＯＳＦＥＴのソースと接地電圧端子とを接続する第５ＭＯＳＦＥＴと、
    を具備し、
    前記センスアンプが活性時に、前記第２ＭＯＳＦＥＴ及び前記第３ＭＯＳＦＥＴはオン状態、前記第４ＭＯＳＦＥＴ及び前記第５ＭＯＳＦＥＴはオフ状態であり、
    前記センスアンプが非活性時に、前記第２ＭＯＳＦＥＴ及び前記第３ＭＯＳＦＥＴはオフ状態、前記第４ＭＯＳＦＥＴ及び前記第５ＭＯＳＦＥＴはオン状態であることを特徴とする半導体記憶装置。
  5. 前記読み出し電圧は、前記第１ＭＯＳＦＥＴのゲートに印加される制御電圧に基づいて設定されることを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置。
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