JP2011198438A - 半導体記憶装置 - Google Patents

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Abstract

【課題】参照セルの選択の自由度を向上させることで、読み出しマージンを向上する。
【解決手段】半導体記憶装置は、複数のメモリセルＭＣと複数の参照セルＲＣとを有する第１のセルアレイ１０−１と、第１のセルアレイ１０−１に対して第１の方向に隣接する第２のセルアレイ１０−２と、第１のセルアレイ１０−１に対して第２の方向に隣接する第３のセルアレイ１０−３と、第２のセルアレイ１０−２に対して第２の方向に隣接する第４のセルアレイ１０−４と、メモリセルＭＣの電流と参照セルＲＣの電流とを比較するセンスアンプＳＡとを含む。第１のセルアレイ１０−１の第１のメモリセルと第４のセルアレイ１０−４の第１の参照セルとがセンスアンプＳＡに接続されることで第１のメモリセルのデータが読み出される。
【選択図】 図１

Description

本発明は、半導体記憶装置に係り、例えば、抵抗値の変化によりデータを記憶する可変抵抗素子を備えた半導体記憶装置に関する。
記憶素子の抵抗変化を利用してデータを記憶する半導体記憶装置（抵抗変化メモリ）としては、磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）、抵抗ランダムアクセスメモリ（ＲｅＲＡＭ：Resistive Random Access Memory）、相変化ランダムアクセスメモリ（ＰＣＲＡＭ：Phase-Change Random Access Memory）などが挙げられる。
抵抗変化メモリの特徴は、可変抵抗素子の複数の抵抗状態をデータに対応させることにある。例えば、可変抵抗素子の低抵抗状態をデータ“０”と定義し、高抵抗状態をデータ“１”と定義する。
ＭＲＡＭのデータ読み出しは、メモリセルに流れる読み出し電流と、参照セルに流れる参照電流とをセンスアンプを使用して比較することで行われる。このとき、メモリセルには読み出し電圧が印加され、参照セルには参照電圧が印加される。この方法は特許文献１に開示される。
特開２００３−２９７０７２号公報
本発明は、参照セルの選択の自由度を向上させることで、読み出しマージンを向上可能な半導体記憶装置を提供する。
本発明の一態様に係る半導体記憶装置は、複数のメモリセルと複数の参照セルとを有し、各メモリセルは抵抗値の変化に応じてデータを記憶する可変抵抗素子を含み、各参照セルは前記メモリセルのデータを判定するための抵抗値を有する、第１のセルアレイと、前記第１のセルアレイに対して前記第１の方向に隣接する第２のセルアレイと、前記第１のセルアレイに対して前記第１の方向に交差する第２の方向に隣接する第３のセルアレイと、前記第２のセルアレイに対して前記第２の方向に隣接する第４のセルアレイと、メモリセルの電流と参照セルの電流とを比較し、前記メモリセルのデータを検知する第１のセンスアンプとを具備し、前記第１のセルアレイの第１のメモリセルと前記第４のセルアレイの第１の参照セルとが前記第１のセンスアンプに接続されることで前記第１のメモリセルのデータが読み出される。
本発明によれば、参照セルの選択の自由度を向上させることで、読み出しマージンを向上可能な半導体記憶装置を提供することができる。
本発明の一実施形態に係るＭＲＡＭの構成を示すブロック図。 １個のセルアレイ１０とその周辺回路の構成を示す回路図。 ＭＴＪ素子２１の構成を示す断面図。 ＭＴＪ素子２１の磁化状態を説明する模式図。 グローバルロウデコーダ４１及びグローバルカラムデコーダ４２の構成を示すブロック図。 第１の実施例におけるグローバルロウデコーダ４１及びグローバルカラムデコーダ４２の動作を説明する模式図。 ロウデコーダ１３及びカラムデコーダ１４の動作を説明する模式図。 第２の実施例におけるグローバルロウデコーダ４１及びグローバルカラムデコーダ４２の動作を説明する模式図。 ロウデコーダ１３及びカラムデコーダ１４の動作を説明する模式図。 第３の実施例におけるグローバルロウデコーダ４１及びグローバルカラムデコーダ４２の動作を説明する模式図。 ロウデコーダ１３及びカラムデコーダ１４の動作を説明する模式図。 第４の実施例におけるグローバルロウデコーダ４１及びグローバルカラムデコーダ４２の動作を説明する模式図。 ロウデコーダ１３及びカラムデコーダ１４の動作を説明する模式図。
以下、本発明の実施形態について図面を参照して説明する。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
抵抗変化メモリとしては、ＭＲＡＭ、ＲｅＲＡＭ及びＰＣＲＡＭなど様々な種類のメモリを使用することが可能である。本実施形態では、抵抗変化メモリとしてＭＲＡＭを一例に挙げて説明する。ＭＲＡＭは、磁気抵抗（magnetoresistive)効果を利用するＭＴＪ（Magnetic Tunnel Junction）素子を記憶素子として備え、このＭＴＪ素子の磁化配列により情報を記憶する。
図１は、本発明の一実施形態に係るＭＲＡＭの構成を示すブロック図である。ＭＲＡＭは、４個のセルアレイ１０−１〜１０−４、４個のセンスアンプＳＡ１〜ＳＡ４、及び８個の電流シンク（ＣＳ）１５−１〜１５−４及び１６−１〜１６−４を備えており、これらが例えば図１のように配置される。各セルアレイ１０は、メモリセルアレイ１１、及び参照セルアレイ１２を備えている。
左上のセルアレイ１０−１の下側にはロウデコーダ１３−１が接続され、センスアンプ側にはカラムデコーダ（Column dec.）１４Ａ−１が接続され、電流シンク側にはカラムデコーダ１４Ｂ−１が接続される。右上のセルアレイ１０−２の下側にはロウデコーダ１３−２が接続され、センスアンプ側にはカラムデコーダ１４Ａ−２が接続され、電流シンク側にはカラムデコーダ１４Ｂ−２が接続される。左下のセルアレイ１０−３の上側にはロウデコーダ１３−３が接続され、センスアンプ側にはカラムデコーダ１４Ａ−３が接続され、電流シンク側にはカラムデコーダ１４Ｂ−３が接続される。右下のセルアレイ１０−４の上側にはロウデコーダ１３−４が接続され、センスアンプ側にはカラムデコーダ１４Ａ−４が接続され、電流シンク側にはカラムデコーダ１４Ｂ−４が接続される。
図２は、１個のセルアレイ１０とその周辺回路の構成を示す回路図である。セルアレイ１０−１〜１０−４はそれぞれ、図２の構成を有している。セルアレイ１０には、カラム方向に延在する複数本のビット線ＢＬ、カラム方向に延在する複数本のソース線ＳＬ、ロウ方向に延在する複数本のワード線ＷＬ、及びロウ方向に延在する複数の参照ワード線ＲＷＬが配設される。図２には、８本のビット線ＢＬ〈０〉〜ＢＬ〈７〉、８本のソース線ＳＬ〈０〉〜ＳＬ〈７〉、４本のワード線ＷＬ〈０〉〜ＷＬ〈３〉、２本の参照ワード線ＲＷＬ〈０〉〜ＳＬ〈１〉を例示しているが、これらの本数については特に制限はなく、実際には図２より多くの配線が設けられる。
前述したように、セルアレイ１０は、メモリセルアレイ１１、及び参照セルアレイ１２を備えている。メモリセルアレイ１１は、複数のメモリセルＭＣがマトリクス状に配列されて構成される。参照セルアレイ１２は、複数の参照セルＲＣがマトリクス状に配列されて構成される。
メモリセルＭＣは、１個の可変抵抗素子２１と１個の選択トランジスタ２２とを備えている。選択トランジスタ２２としては、例えば、ｎチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が用いられる。可変抵抗素子２１の一端はビット線ＢＬ〈ｍ〉に接続され、可変抵抗素子２１の他端は選択トランジスタ２２の電流経路の一端に接続される。選択トランジスタ２２の電流経路の他端はソース線ＳＬ〈ｍ〉に接続され、選択トランジスタ２２のゲートはワード線ＷＬ〈ｎ〉に接続される。ｍは、０〜７のうち任意の整数である。ｎは、０〜３のうち任意の整数である。
可変抵抗素子２１としては、磁気抵抗素子（ＭＴＪ素子）が用いられる。図３は、ＭＴＪ素子２１の構成を示す断面図である。ＭＴＪ素子２１は、下部電極３１、記録層（記憶層、自由層ともいう）３２、非磁性層３３、参照層（固定層ともいう）３４、上部電極３５が順に積層されて構成されている。なお、積層順序は逆転していても構わない。記録層３２及び参照層３４はそれぞれ、強磁性材料からなる。
記録層３２及び参照層３４はそれぞれ、膜面に垂直な方向の磁気異方性を有し、それらの容易磁化方向は膜面に対して垂直である。なお、記録層３２及び参照層３４の磁化方向は、膜面に平行であってもよい。
記録層３２は、磁化（或いはスピン）方向が可変である（反転する）。参照層３４は、磁化方向が不変である（固定されている）。参照層３４は、記録層３２よりも十分大きな垂直磁気異方性エネルギーを持つように設定する。磁気異方性の設定は、材料構成や膜厚を調整することで可能である。このようにして、記録層３２の磁化反転電流を小さくし、参照層３４の磁化反転電流を記録層３２のそれよりも大きくする。これにより、所定の書き込み電流に対して、磁化方向が可変の記録層３２と磁化方向が不変の参照層３４とを備えたＭＴＪ素子２１を実現できる。
図４は、ＭＴＪ素子２１の磁化状態を説明する模式図である。本実施形態では、ＭＴＪ素子２１に直接に書き込み電流を流し、この書き込み電流によってＭＴＪ素子２１の磁化状態を制御するスピン注入書き込み方式を採用する。ＭＴＪ素子２１は、記録層３２と参照層３４との磁化の相対関係が平行か反平行かによって、高抵抗状態と低抵抗状態との２つの状態のいずれかをとることができる。
図４（ａ）に示すように、ＭＴＪ素子２１に対して、記録層３２から参照層３４へ向かう書き込み電流を流すと、記録層３２と参照層３４との磁化の相対関係が平行になる。この平行状態の場合、ＭＴＪ素子２１の抵抗値は最も低くなる、すなわち、ＭＴＪ素子２１は低抵抗状態に設定される。ＭＴＪ素子２１の低抵抗状態を、例えばデータ“０”と規定する。
一方、図４（ｂ）に示すように、ＭＴＪ素子２１に対して、参照層３４から記録層３２へ向かう書き込み電流を流すと、記録層３２と参照層３４との磁化の相対関係が反平行になる。この反平行状態の場合、ＭＴＪ素子２１の抵抗値は最も高くなる、すなわち、ＭＴＪ素子２１は高抵抗状態に設定される。ＭＴＪ素子２１の高抵抗状態を、例えばデータ“１”と規定する。これにより、ＭＴＪ素子２１を１ビットデータ（２値データ）を記憶可能な記憶素子として使用することができる。
参照セルＲＣは、１個の抵抗素子２３と１個の選択トランジスタ２４とを備える。抵抗素子２３は、メモリセルＭＣのデータを判定する基準となる参照電流を生成するために使用され、その抵抗値は固定される。抵抗素子２３は、例えば、ＭＴＪ素子２１と同様の積層構造を有し、かつ、記録層３２の磁化も参照層３４と同様に固定される。抵抗素子２３の一端はビット線ＢＬ〈ｍ〉に接続され、抵抗素子２３の他端は選択トランジスタ２４の電流経路の一端に接続される。選択トランジスタ２４の電流経路の他端はソース線ＳＬ〈ｍ〉に接続され、選択トランジスタ２４のゲートは参照ワード線ＲＷＬ〈ｌ〉に接続される。ｌは、０〜１のうち任意の整数である。
各ビット線ＢＬは、カラム選択トランジスタ２５を介して４本のデータ線ＤＬ１（若しくはＤＬ３）のうちの１本に接続される。カラム選択トランジスタ２５としては、例えば、ｎチャネルＭＯＳＦＥＴが用いられる。カラム選択トランジスタ２５のゲートは、カラム選択線ＣＳＬＤ１に接続される。
カラムデコーダ１４Ａは、バッファ（２個のインバータ）を介してカラム選択線ＣＳＬＤ１に接続される。カラムデコーダ１４Ａは、１回の読み出し動作において、４本のビット線ＢＬが４本のデータ線ＤＬ１に接続されるように、カラム選択線ＣＳＬＤ１を介してカラム選択トランジスタ２５のオン／オフを制御する。
各ビット線ＢＬには、クランプトランジスタ２６が接続される。クランプトランジスタ２６としては、例えば、ｎチャネルＭＯＳＦＥＴが用いられる。クランプトランジスタ２６のドレインはビット線ＢＬに接続され、クランプトランジスタ２６のゲートは制御線ｂＣＳＬＤ１に接続され、クランプトランジスタ２６のソースは接地されている（電源ＶＳＳに接続される）。制御線ｂＣＳＬＤ１には、カラム選択線ＣＳＬＤ１の反転信号が供給される。クランプトランジスタ２６は、非選択ビット線ＢＬを接地電圧ＶＳＳに設定する。これにより、選択ビット線ＢＬに隣接するビット線は常に接地電圧ＶＳＳに設定されるため、安定した読み出し動作を実現できる。
各ソース線ＳＬは、カラム選択トランジスタ２７を介して４本のデータ線ＤＬ２（若しくはＤＬ４）のうちの１本に接続される。カラム選択トランジスタ２７のゲートは、カラム選択線ＣＳＬＤ２に接続される。
カラムデコーダ１４Ｂは、バッファ（２個のインバータ）を介してカラム選択線ＣＳＬＤ２に接続される。カラムデコーダ１４Ｂは、１回の読み出し動作において、４本のソース線ＳＬが４本のデータ線ＤＬ２に接続されるように、カラム選択線ＣＳＬＤ２を介してカラム選択トランジスタ２７のオン／オフを制御する。
各ソース線ＳＬには、クランプトランジスタ２８が接続される。クランプトランジスタ２８のドレインはソース線ＳＬに接続され、クランプトランジスタ２８のゲートは制御線ｂＣＳＬＤ２に接続され、クランプトランジスタ２８のソースは接地されている。制御線ｂＣＳＬＤ２には、カラム選択線ＣＳＬＤ２の反転信号が供給される。クランプトランジスタ２８は、非選択ソース線ＳＬを接地電圧ＶＳＳに設定する。これにより、選択ソース線ＳＬに隣接するソース線は常に接地電圧ＶＳＳに設定されるため、安定した読み出し動作を実現できる。
図１に示すように、４本のデータ線ＤＬ１はそれぞれ、４個のセンスアンプＳＡ１〜ＳＡ４の第１入力端子に接続される。４本のデータ線ＤＬ３はそれぞれ、４個のセンスアンプＳＡ１〜ＳＡ４の第２入力端子に接続される。センスアンプＳＡ１〜ＳＡ４の各々は、一方の入力端子に印加される参照電流と、他方の入力端子に印加される読み出し電流とを比較し、読み出し対象である選択メモリセルのデータを検知する。
４本のデータ線ＤＬ２はそれぞれ、４個の電流シンク１５−１〜１５−４に接続される。電流シンク１５−１〜１５−４は、セルアレイ１０−１及び１０−３に配設されたソース線ＳＬに流れる電流を引き抜く。同様に、４本のデータ線ＤＬ４はそれぞれ、４個の電流シンク１６−１〜１６−４に接続される。電流シンク１６−１〜１６−４は、セルアレイ１０−２及び１０−４に配設されたソース線ＳＬに流れる電流を引き抜く。
次に、ロウデコーダ１３を制御するためのグローバルロウデコーダ４１、及びカラムデコーダ１４Ａ及び１４Ｂを制御するためのグローバルカラムデコーダ４２について説明する。本実施形態では、４個のセルアレイ１０−１〜１０−４を独立に制御する必要があることから、ＭＲＡＭは、４個のロウデコーダ１３−１〜１３−４を統括して制御するグローバルロウデコーダ４１と、８個のカラムデコーダ１４Ａ−１〜１４Ａ−４及び１４Ｂ−１〜１４Ｂ−４を統括して制御するグローバルカラムデコーダ４２とを備えている。図５は、グローバルロウデコーダ４１及びグローバルカラムデコーダ４２の構成を示すブロック図である。
ＭＲＡＭは、ロウ方向に延在するグローバルワード線ＧＷＬ〈０〉〜ＧＷＬ〈７〉、ロウ方向に延在するグローバル参照ワード線ＧＲＷＬ〈０〉〜ＧＲＷＬ〈３〉、カラム方向に延在するカラム選択線ＣＳＬ〈０〉〜ＣＳＬ〈７〉を備えている。なお、これらの本数は一例であり、セルアレイ１０のサイズに応じて増減する。
グローバルロウデコーダ４１は、グローバルワード線ＧＷＬ〈０〉〜ＧＷＬ〈７〉、及びグローバル参照ワード線ＧＲＷＬ〈０〉〜ＧＲＷＬ〈３〉に接続される。グローバルロウデコーダ４１は、データ読み出し時、グローバルワード線ＧＷＬの１本と、グローバル参照ワード線ＧＲＷＬの１本とを同時に活性化する。
グローバルカラムデコーダ４２は、カラム選択線ＣＳＬ〈０〉〜ＣＳＬ〈７〉に接続される。グローバルカラムデコーダ４２は、データ読み出し時、カラム選択線ＣＳＬ〈０〉〜ＣＳＬ〈３〉のうち１本と、カラム選択線ＣＳＬ〈４〉〜ＣＳＬ〈７〉のうち１本とを同時に活性化する。
グローバルワード線ＧＷＬ〈０〉〜ＧＷＬ〈３〉、及びグローバル参照ワード線ＧＲＷＬ〈０〉〜ＧＲＷＬ〈１〉は、ロウデコーダ１３−１及び１３−３に接続される。ロウデコーダ１３−１及び１３−３の各々は、活性化されたグローバルワード線ＧＷＬ若しくはグローバル参照ワード線ＧＲＷＬに応じて、これに対応するワード線ＷＬ若しくは参照ワード線ＲＷＬを活性化する。
グローバルワード線ＧＷＬ〈４〉〜ＧＷＬ〈７〉、及びグローバル参照ワード線ＧＲＷＬ〈２〉〜ＧＲＷＬ〈３〉は、ロウデコーダ１３−２及び１３−４に接続される。ロウデコーダ１３−２及び１３−４の各々は、活性化されたグローバルワード線ＧＷＬ若しくはグローバル参照ワード線ＧＲＷＬに応じて、これに対応するワード線ＷＬ若しくは参照ワード線ＲＷＬを活性化する。
カラム選択線ＣＳＬ〈０〉〜ＣＳＬ〈３〉は、カラムデコーダ１４Ａ−１、１４Ｂ−１、１４Ａ−２及び１４Ｂ−２に接続される。カラムデコーダ１４Ａ−１及び１４Ａ−２は、活性化されたカラム選択線ＣＳＬに応じて、これに対応するビット線ＢＬを活性化する。カラムデコーダ１４Ｂ−１及び１４Ｂ−２は、活性化されたカラム選択線ＣＳＬに応じて、これに対応するソース線ＳＬを活性化する。
カラム選択線ＣＳＬ〈４〉〜ＣＳＬ〈７〉は、カラムデコーダ１４Ａ−３、１４Ｂ−３、１４Ａ−４及び１４Ｂ−４に接続される。カラムデコーダ１４Ａ−３及び１４Ａ−４は、活性化されたカラム選択線ＣＳＬに応じて、これに対応するビット線ＢＬを活性化する。カラムデコーダ１４Ｂ−３及び１４Ｂ−４は、活性化されたカラム選択線ＣＳＬに応じて、これに対応するソース線ＳＬを活性化する。
（動作）
次に、上記のように構成されたＭＲＡＭの動作について説明する。本実施形態では、データ読み出し時、４種類（第１乃至第４の実施例）の読み出し動作が可能である。以下に、第１乃至第４の実施例に係る読み出し動作について説明する。なお、本実施形態では、１回の読み出し動作で、１個のメモリセルアレイ１１から同時に４個のメモリセルＭＣのデータを読み出す。１回の読み出し動作で同時に選択されるメモリセルＭＣの個数に特に制限はなく、１個であってもよいし、４個以外の複数個であってもよい。
（第１の実施例）
第１の実施例は、メモリセルアレイ１１−１からのデータ読み出し動作である。図６は、第１の実施例におけるグローバルロウデコーダ４１及びグローバルカラムデコーダ４２の動作を説明する模式図である。
グローバルロウデコーダ４１は、グローバルワード線ＧＷＬ〈０〉〜ＧＷＬ〈３〉のいずれか１本（図６では、例えばＧＷＬ〈２〉）を活性化する。グローバルカラムデコーダ４２は、カラム選択線ＣＳＬ〈０〉〜ＣＳＬ〈３〉のいずれか１本（図６では、例えばＣＳＬ〈０〉）を活性化する。これにより、図６に示すように、セルアレイ１０−１の丸印の領域が選択される。
また、グローバルロウデコーダ４１は、グローバル参照ワード線ＧＲＷＬ〈２〉〜ＧＷＬ〈３〉のいずれか１本（図６では、例えばＧＲＷＬ〈２〉）を活性化する。グローバルカラムデコーダ４２は、カラム選択線ＣＳＬ〈４〉〜ＣＳＬ〈７〉のいずれか１本（図６では、例えばＣＳＬ〈５〉）を活性化する。これにより、図６に示すように、セルアレイ１０−４の丸印の領域が選択される。
この時、選択されたセルアレイ１０−１及び１０−４とこれらに接続されるロウデコーダ及びカラムデコーダとは、図示しないブロック活性化信号によって活性化されている。また、非選択のセルアレイ１０−２及び１０−３とこれらに接続されるロウデコーダ及びカラムデコーダとは、ブロック活性化信号によって非活性化されている。
図７は、ロウデコーダ１３及びカラムデコーダ１４の動作を説明する模式図である。ロウデコーダ１３−１は、活性化されたグローバルワード線ＧＷＬ〈２〉に応じて、１本のワード線ＷＬを活性化する。カラムデコーダ１４Ａ−１は、活性化されたカラム選択線ＣＳＬ〈０〉に応じて、４本のビット線ＢＬを４本のデータ線ＤＬ１に接続する。カラムデコーダ１４Ｂ−１は、活性化されたカラム選択線ＣＳＬ〈０〉に応じて、４本のソース線ＳＬを４本のデータ線ＤＬ２に接続する。この時、読み出し電流は、センスアンプＳＡからメモリセルＭＣを経由して、電流シンク１５に流れる。
また、ロウデコーダ１３−４は、活性化されたグローバル参照ワード線ＧＲＷＬ〈２〉に応じて、１本の参照ワード線ＲＷＬを活性化する。カラムデコーダ１４Ａ−４は、活性化されたカラム選択線ＣＳＬ〈５〉に応じて、４本のビット線ＢＬを４本のデータ線ＤＬ３に接続する。カラムデコーダ１４Ｂ−４は、活性化されたカラム選択線ＣＳＬ〈５〉に応じて、４本のソース線ＳＬを４本のデータ線ＤＬ４に接続する。この時、参照電流は、センスアンプＳＡから参照セルＲＣを経由して、電流シンク１６に流れる。
センスアンプＳＡ１〜ＳＡ４の各々は、参照電流と読み出し電流とを比較することで、選択メモリセルのデータを検知する。このようにして、メモリセルアレイ１１−１からデータが読み出される。
（第２の実施例）
第２の実施例は、メモリセルアレイ１１−２からのデータ読み出し動作である。図８は、第２の実施例におけるグローバルロウデコーダ４１及びグローバルカラムデコーダ４２の動作を説明する模式図である。
グローバルロウデコーダ４１は、グローバルワード線ＧＷＬ〈４〉〜ＧＷＬ〈７〉のいずれか１本（図８では、例えばＧＷＬ〈６〉）を活性化する。グローバルカラムデコーダ４２は、カラム選択線ＣＳＬ〈０〉〜ＣＳＬ〈３〉のいずれか１本（図８では、例えばＣＳＬ〈０〉）を活性化する。これにより、図８に示すように、セルアレイ１０−２の丸印の領域が選択される。
また、グローバルロウデコーダ４１は、グローバル参照ワード線ＧＲＷＬ〈０〉〜ＧＷＬ〈１〉のいずれか１本（図８では、例えばＧＲＷＬ〈０〉）を活性化する。グローバルカラムデコーダ４２は、カラム選択線ＣＳＬ〈４〉〜ＣＳＬ〈７〉のいずれか１本（図８では、例えばＣＳＬ〈５〉）を活性化する。これにより、図８に示すように、セルアレイ１０−３の丸印の領域が選択される。
この時、選択されたセルアレイ１０−２及び１０−３とこれらに接続されるロウデコーダ及びカラムデコーダとは、図示しないブロック活性化信号によって活性化されている。また、非選択のセルアレイ１０−１及び１０−４とこれらに接続されるロウデコーダ及びカラムデコーダとは、ブロック活性化信号によって非活性化されている。
図９は、ロウデコーダ１３及びカラムデコーダ１４の動作を説明する模式図である。ロウデコーダ１３−２は、活性化されたグローバルワード線ＧＷＬ〈６〉に応じて、１本のワード線ＷＬを活性化する。カラムデコーダ１４Ａ−２は、活性化されたカラム選択線ＣＳＬ〈０〉に応じて、４本のビット線ＢＬを４本のデータ線ＤＬ３に接続する。カラムデコーダ１４Ｂ−２は、活性化されたカラム選択線ＣＳＬ〈０〉に応じて、４本のソース線ＳＬを４本のデータ線ＤＬ４に接続する。この時、読み出し電流は、センスアンプＳＡからメモリセルＭＣを経由して、電流シンク１６に流れる。
また、ロウデコーダ１３−３は、活性化されたグローバル参照ワード線ＧＲＷＬ〈０〉に応じて、１本の参照ワード線ＲＷＬを活性化する。カラムデコーダ１４Ａ−３は、活性化されたカラム選択線ＣＳＬ〈５〉に応じて、４本のビット線ＢＬを４本のデータ線ＤＬ１に接続する。カラムデコーダ１４Ｂ−３は、活性化されたカラム選択線ＣＳＬ〈５〉に応じて、４本のソース線ＳＬを４本のデータ線ＤＬ２に接続する。この時、参照電流は、センスアンプＳＡから参照セルＲＣを経由して、電流シンク１５に流れる。
センスアンプＳＡ１〜ＳＡ４の各々は、参照電流と読み出し電流とを比較することで、選択メモリセルのデータを検知する。このようにして、メモリセルアレイ１１−２からデータが読み出される。
（第３の実施例）
第３の実施例は、メモリセルアレイ１１−３からのデータ読み出し動作である。図１０は、第３の実施例におけるグローバルロウデコーダ４１及びグローバルカラムデコーダ４２の動作を説明する模式図である。
グローバルロウデコーダ４１は、グローバルワード線ＧＷＬ〈０〉〜ＧＷＬ〈３〉のいずれか１本（図１０では、例えばＧＷＬ〈２〉）を活性化する。グローバルカラムデコーダ４２は、カラム選択線ＣＳＬ〈４〉〜ＣＳＬ〈７〉のいずれか１本（図１０では、例えばＣＳＬ〈５〉）を活性化する。これにより、図１０に示すように、セルアレイ１０−３の丸印の領域が選択される。
また、グローバルロウデコーダ４１は、グローバル参照ワード線ＧＲＷＬ〈２〉〜ＧＷＬ〈３〉のいずれか１本（図１０では、例えばＧＲＷＬ〈２〉）を活性化する。グローバルカラムデコーダ４２は、カラム選択線ＣＳＬ〈０〉〜ＣＳＬ〈３〉のいずれか１本（図１０では、例えばＣＳＬ〈０〉）を活性化する。これにより、図１０に示すように、セルアレイ１０−２の丸印の領域が選択される。
この時、選択されたセルアレイ１０−２及び１０−３とこれらに接続されるロウデコーダ及びカラムデコーダとは、図示しないブロック活性化信号によって活性化されている。また、非選択のセルアレイ１０−１及び１０−４とこれらに接続されるロウデコーダ及びカラムデコーダとは、ブロック活性化信号によって非活性化されている。
図１１は、ロウデコーダ１３及びカラムデコーダ１４の動作を説明する模式図である。ロウデコーダ１３−３は、活性化されたグローバルワード線ＧＷＬ〈２〉に応じて、１本のワード線ＷＬを活性化する。カラムデコーダ１４Ａ−３は、活性化されたカラム選択線ＣＳＬ〈５〉に応じて、４本のビット線ＢＬを４本のデータ線ＤＬ１に接続する。カラムデコーダ１４Ｂ−３は、活性化されたカラム選択線ＣＳＬ〈５〉に応じて、４本のソース線ＳＬを４本のデータ線ＤＬ２に接続する。この時、読み出し電流は、センスアンプＳＡからメモリセルＭＣを経由して、電流シンク１５に流れる。
また、ロウデコーダ１３−２は、活性化されたグローバル参照ワード線ＧＲＷＬ〈２〉に応じて、１本の参照ワード線ＲＷＬを活性化する。カラムデコーダ１４Ａ−２は、活性化されたカラム選択線ＣＳＬ〈０〉に応じて、４本のビット線ＢＬを４本のデータ線ＤＬ３に接続する。カラムデコーダ１４Ｂ−２は、活性化されたカラム選択線ＣＳＬ〈０〉に応じて、４本のソース線ＳＬを４本のデータ線ＤＬ４に接続する。この時、参照電流は、センスアンプＳＡから参照セルＲＣを経由して、電流シンク１６に流れる。
センスアンプＳＡ１〜ＳＡ４の各々は、参照電流と読み出し電流とを比較することで、選択メモリセルのデータを検知する。このようにして、メモリセルアレイ１１−３からデータが読み出される。
（第４の実施例）
第４の実施例は、メモリセルアレイ１１−４からのデータ読み出し動作である。図１２は、第４の実施例におけるグローバルロウデコーダ４１及びグローバルカラムデコーダ４２の動作を説明する模式図である。
グローバルロウデコーダ４１は、グローバルワード線ＧＷＬ〈４〉〜ＧＷＬ〈７〉のいずれか１本（図１２では、例えばＧＷＬ〈６〉）を活性化する。グローバルカラムデコーダ４２は、カラム選択線ＣＳＬ〈４〉〜ＣＳＬ〈７〉のいずれか１本（図１２では、例えばＣＳＬ〈５〉）を活性化する。これにより、図１２に示すように、セルアレイ１０−４の丸印の領域が選択される。
また、グローバルロウデコーダ４１は、グローバル参照ワード線ＧＲＷＬ〈０〉〜ＧＷＬ〈１〉のいずれか１本（図１２では、例えばＧＲＷＬ〈０〉）を活性化する。グローバルカラムデコーダ４２は、カラム選択線ＣＳＬ〈０〉〜ＣＳＬ〈３〉のいずれか１本（図１２では、例えばＣＳＬ〈０〉）を活性化する。これにより、図１２に示すように、セルアレイ１０−１の丸印の領域が選択される。
この時、選択されたセルアレイ１０−１及び１０−４とこれらに接続されるロウデコーダ及びカラムデコーダとは、図示しないブロック活性化信号によって活性化されている。また、非選択のセルアレイ１０−２及び１０−３とこれらに接続されるロウデコーダ及びカラムデコーダとは、ブロック活性化信号によって非活性化されている。
図１３は、ロウデコーダ１３及びカラムデコーダ１４の動作を説明する模式図である。ロウデコーダ１３−４は、活性化されたグローバルワード線ＧＷＬ〈６〉に応じて、１本のワード線ＷＬを活性化する。カラムデコーダ１４Ａ−４は、活性化されたカラム選択線ＣＳＬ〈５〉に応じて、４本のビット線ＢＬを４本のデータ線ＤＬ１に接続する。カラムデコーダ１４Ｂ−４は、活性化されたカラム選択線ＣＳＬ〈５〉に応じて、４本のソース線ＳＬを４本のデータ線ＤＬ２に接続する。この時、読み出し電流は、センスアンプＳＡからメモリセルＭＣを経由して、電流シンク１６に流れる。
また、ロウデコーダ１３−１は、活性化されたグローバル参照ワード線ＧＲＷＬ〈０〉に応じて、１本の参照ワード線ＲＷＬを活性化する。カラムデコーダ１４Ａ−１は、活性化されたカラム選択線ＣＳＬ〈０〉に応じて、４本のビット線ＢＬを４本のデータ線ＤＬ３に接続する。カラムデコーダ１４Ｂ−１は、活性化されたカラム選択線ＣＳＬ〈０〉に応じて、４本のソース線ＳＬを４本のデータ線ＤＬ４に接続する。この時、参照電流は、センスアンプＳＡから参照セルＲＣを経由して、電流シンク１５に流れる。
センスアンプＳＡ１〜ＳＡ４の各々は、参照電流と読み出し電流とを比較することで、選択メモリセルのデータを検知する。このようにして、メモリセルアレイ１１−４からデータが読み出される。
（効果）
以上詳述したように本実施形態では、半導体記憶装置（ＭＲＡＭ）は、ロウ方向及びカラム方向に沿ってマトリクス状に配置された４個のセルアレイ１０−１〜１０−４を備えている。各セルアレイ１０には、メモリセルＭＣ若しくは参照セルＲＣを選択するためのロウデコーダ１３及びカラムデコーダ１４が接続される。さらに、ＭＲＡＭは、グローバルワード線ＧＷＬ及びグローバル参照ワード線ＧＲＷＬを介してロウデコーダ１３を制御するグローバルロウデコーダ４１と、カラム選択線ＣＳＬを介してカラムデコーダ１４を制御するグローバルカラムデコーダ４２とを備えている。
従って本実施形態によれば、メモリセルＭＣを選択するグローバルワード線ＧＷＬ及びカラム選択線ＣＳＬと、参照セルＲＣを選択するグローバル参照ワード線ＧＲＷＬ及びカラム選択線ＣＳＬとを全て独立に制御することができる。これにより、データ読み出し時、選択メモリセルＭＣと選択参照セルＲＣとを異なるセルアレイ１０から選ぶことができる。従って、メモリセルＭＣの選択の自由度が向上できることに加えて、参照セルＲＣの選択の自由度も向上できる。結果として、最適な抵抗値を有する参照セルを選択することができるため、読み出しマージンが向上する。また、誤読み出しを低減できるため、データの信頼性が向上する。
なお、本実施形態では、抵抗変化メモリとしてＭＲＡＭを例に挙げて説明したが、他の抵抗変化メモリ、例えばＲｅＲＡＭ及びＰＣＲＡＭなど様々な種類のメモリに適用することが可能である。
本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、１つの実施形態に開示される複数の構成要素の適宜な組み合わせ、若しくは異なる実施形態に開示される構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素が削除されても、発明が解決しようとする課題が解決でき、発明の効果が得られる場合には、これらの構成要素が削除された実施形態が発明として抽出されうる。
ＢＬ…ビット線、ＳＬ…ソース線、ＷＬ…ワード線、ＲＷＬ…参照ワード線、ＧＷＬ…グローバルワード線、ＧＲＷＬ…グローバル参照ワード線、ＣＳＬ…カラム選択線、ＤＬ…データ線、ＣＳＬＤ…カラム選択線、ＭＣ…メモリセル、ＲＣ…参照セル、ＳＡ…センスアンプ、１０…セルアレイ、１１…メモリセルアレイ、１２…参照セルアレイ、１３…ロウデコーダ、１４…カラムデコーダ、１５，１６…電流シンク、２１…可変抵抗素子、２２…選択トランジスタ、２３…抵抗素子、２４…選択トランジスタ、２５，２７…カラム選択トランジスタ、２６，２８…クランプトランジスタ、３１…下部電極、３２…記録層、３３…非磁性層、３４…参照層、３５…上部電極、４１…グローバルロウデコーダ、４２…グローバルカラムデコーダ。

Claims (6)

  1. 複数のメモリセルと複数の参照セルとを有し、各メモリセルは抵抗値の変化に応じてデータを記憶する可変抵抗素子を含み、各参照セルは前記メモリセルのデータを判定するための抵抗値を有する、第１のセルアレイと、
    前記第１のセルアレイに対して前記第１の方向に隣接する第２のセルアレイと、
    前記第１のセルアレイに対して前記第１の方向に交差する第２の方向に隣接する第３のセルアレイと、
    前記第２のセルアレイに対して前記第２の方向に隣接する第４のセルアレイと、
    メモリセルの電流と参照セルの電流とを比較し、前記メモリセルのデータを検知する第１のセンスアンプと、
    を具備し、
    前記第１のセルアレイの第１のメモリセルと前記第４のセルアレイの第１の参照セルとが前記第１のセンスアンプに接続されることで前記第１のメモリセルのデータが読み出されることを特徴とする半導体記憶装置。
  2. 前記第２のセルアレイの第２のメモリセルと前記第３のセルアレイの第２の参照セルとが前記第１のセンスアンプに接続されることで前記第２のメモリセルのデータが読み出されることを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記第３のセルアレイの第３のメモリセルと前記第２のセルアレイの第３の参照セルとが前記第１のセンスアンプに接続されることで前記第３のメモリセルのデータが読み出されることを特徴とする請求項１又は２に記載の半導体記憶装置。
  4. 前記第４のセルアレイの第４のメモリセルと前記第１のセルアレイの第４の参照セルとが前記第１のセンスアンプに接続されることで前記第４のメモリセルのデータが読み出されることを特徴とする請求項１乃至３のいずれかに記載の半導体記憶装置。
  5. 参照セルの電流とメモリセルの電流とを比較し、前記メモリセルのデータを検知する第２のセンスアンプをさらに具備し、
    前記第１のセルアレイの第５のメモリセルと前記第４のセルアレイの第５の参照セルとが前記第２のセンスアンプに接続されることで前記第５のメモリセルのデータが読み出されることを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置。
  6. 前記第１のセンスアンプと前記第２のセンスアンプとは同時に活性化されることを特徴とする請求項５に記載の半導体記憶装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8867300B2 (en) 2011-05-26 2014-10-21 Kabushiki Kaisha Toshiba Semiconductor memory device, memory system and access method to semiconductor memory device

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102049258B1 (ko) * 2013-03-15 2019-11-28 삼성전자주식회사 레퍼런스 셀을 포함하는 불휘발성 메모리 장치 및 그것의 데이터 관리 방법 및
US9741434B2 (en) * 2013-03-22 2017-08-22 SK Hynix Inc. Resistance change memory
KR102124209B1 (ko) * 2014-04-14 2020-06-18 삼성전자주식회사 반도체 메모리 장치
CN110070899A (zh) * 2018-01-24 2019-07-30 上海磁宇信息科技有限公司 使用多重对称阵列参考单元的mram芯片及检测方法
JP2019160368A (ja) * 2018-03-13 2019-09-19 東芝メモリ株式会社 半導体記憶装置
US11133044B2 (en) 2018-06-01 2021-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. Interleaved routing for MRAM cell selection
US11094361B2 (en) 2018-09-05 2021-08-17 Taiwan Semiconductor Manufacturing Company, Ltd. Transistorless memory cell
CN112992200B (zh) * 2021-03-24 2022-05-17 长鑫存储技术有限公司 灵敏放大器、存储器以及控制方法
US20230207005A1 (en) * 2021-12-29 2023-06-29 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive memory with low voltage operation

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004103060A (ja) * 2002-09-05 2004-04-02 Renesas Technology Corp 不揮発性記憶装置
JP2010003391A (ja) * 2008-06-23 2010-01-07 Toshiba Corp 抵抗変化型メモリ
JP2010061743A (ja) * 2008-09-04 2010-03-18 Toshiba Corp 半導体記憶装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6091633A (en) * 1999-08-09 2000-07-18 Sandisk Corporation Memory array architecture utilizing global bit lines shared by multiple cells
JP4049604B2 (ja) 2002-04-03 2008-02-20 株式会社ルネサステクノロジ 薄膜磁性体記憶装置
JP2004062922A (ja) 2002-07-25 2004-02-26 Renesas Technology Corp 不揮発性半導体記憶装置
TWI297155B (en) * 2005-11-11 2008-05-21 Ind Tech Res Inst Load-balnaced apparatus of memory
JP5127630B2 (ja) 2008-08-20 2013-01-23 株式会社東芝 抵抗変化型メモリ

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004103060A (ja) * 2002-09-05 2004-04-02 Renesas Technology Corp 不揮発性記憶装置
JP2010003391A (ja) * 2008-06-23 2010-01-07 Toshiba Corp 抵抗変化型メモリ
JP2010061743A (ja) * 2008-09-04 2010-03-18 Toshiba Corp 半導体記憶装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8867300B2 (en) 2011-05-26 2014-10-21 Kabushiki Kaisha Toshiba Semiconductor memory device, memory system and access method to semiconductor memory device
US9633705B2 (en) 2011-05-26 2017-04-25 Kabushiki Kaisha Toshiba Semiconductor memory device, memory system and access method to semiconductor memory device

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