CN101925961B - 具有共享源极线的mram装置 - Google Patents

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Abstract

在特定实施例中，一种存储器装置包含第一存储器单元和第二存储器单元。所述存储器装置还包含：第一位线，其与所述第一存储器单元相关联；以及第二位线，其与所述第二存储器单元相关联。所述存储器装置还包含源极线，其耦合到所述第一存储器单元且耦合到所述第二存储器单元。所述存储器单元可由具有选择场效应晶体管的自旋转移矩磁致电阻存储器单元形成。所述存储器单元还可形成为互补单元对。对半选择单元供电或在其上供电以防止读取干扰。

Description

具有共享源极线的MRAM装置
技术领域
本发明大体上涉及具有共享源极线的磁致电阻随机存取存储器(MRAM)装置。 
背景技术
常规自旋转移矩磁致电阻随机存取存储器(STT-MRAM)位单元包含晶体管和磁性隧道结(MTJ)结构。基本MTJ结构由夹住隧道势垒层的两个磁电极组成。每一磁电极的磁矩沿着伸长元件的长轴定向。在隧道势垒的任一侧上两个磁性层之间的平行和反平行磁矩定向带来跨越势垒的两个不同电阻，导致两个存储器状态。磁电极中的一者具有可基于所施加电流密度和方向而切换的磁矩方向。另一磁电极具有固定在特定方向的磁化。 
存储器阵列中的常规STT-MRAM位单元按列布置，其中对于每一列有个别位线和源极线。特定列的位线和源极线提供用于将数据值读取和写入到列的一个或一个以上位单元的双向电流路径。字线耦合到位单元的每一行以使得能够选择特定行的位单元用于数据读取和写入操作。 
常规STT-MRAM装置的一个限制是因由于存储器阵列中的源极线配置带来的位线与源极线间距引起的低阵列密度。因为STT-MRAM使用双向电流来写入补充数据，所以源极线无法连接到接地也无法在整个阵列上共享，而在其它存储器技术中这是可能的。事实上，常规MRAM存储器阵列每列具有一个源极线，由于存储器阵列中密集金属线的数目增多而与其它存储器技术相比具有对应增大的面积。 
发明内容
在特定实施例中，揭示一种存储器装置。所述存储器装置包含第一存储器单元和第二存储器单元。所述存储器装置包含：第一位线，其与所述第一存储器单元相关联；以及第二位线，其与所述第二存储器单元相关联。所述存储器装置进一步包含共享源极线，其耦合到所述第一存储器单元和所述第二存储器单元。 
在另一实施例中，存储器装置包含第一存储器单元，其包含第一磁性隧道结(MTJ)装置和第一晶体管。存储器装置还包含第二存储器单元，其包含第二MTJ装置和第二晶 体管。存储器装置包含第一导体，其耦合到所述第一晶体管的第一栅极端子且耦合到所述第二晶体管的第二栅极端子。存储器装置进一步包含第二导体，其耦合到所述第一晶体管的第一源极端子且耦合到所述第二晶体管的第二源极端子。 
在另一实施例中，存储器装置包含第一存储器单元，其包含第一MTJ装置和第二MTJ装置。存储器装置还包含第二存储器单元，其包含第三MTJ装置和第四MTJ装置。存储器装置包含第一位线，其与所述第一存储器单元相关联；以及第二位线，其与所述第二存储器单元相关联。存储器装置进一步包含源极线，其耦合到所述第一存储器单元且耦合到所述第二存储器单元。 
在另一实施例中，揭示一种使用耦合到存储器装置的多个单元的共享源极线的方法。所述方法包含在所述存储器装置的数据操作期间将电流施加于源极线。所述源极线耦合到所述存储器装置的第一数据存储单元和第二数据存储单元。 
所揭示实施例提供的一个特定优点是减小的装置面积。需要较少的线来存取MTJ存储器阵列的单元，且因此较少的装置面积被保留用于线之间的分隔。阵列密度可增加，因为需要较少的线。另一优点是由于源极线的数目减少带来的简化的源极线布线。所揭示实施例的MRAM装置可比相当的SRAM装置小，且制造起来可较为便宜。另外，所揭示实施例的MRAM装置可比相当的快闪存储器装置速度快。 
在审阅整个申请案之后将明了本发明的其它方面、优点和特征，整个申请案包含以下部分：附图说明、具体实施方式和权利要求书。 
附图说明
图1是具有共享源极线的MRAM装置的特定说明性实施例的框图； 
图2是具有共享源极线的MRAM装置的第二说明性实施例的图； 
图3是具有共享源极线的MRAM装置的第三说明性实施例的图； 
图4是使用耦合到存储器装置的多个单元的共享源极线的方法的特定说明性实施例的流程图；以及 
图5是包含存储器装置的通信装置的框图，所述存储器装置包含多个磁性隧道结(MTJ)单元。 
具体实施方式
参看图1，描绘具有共享源极线的MRAM装置的特定说明性实施例的框图，且所述MRAM装置大体上指定为100。装置100包含第一代表性存储器单元102和第二代表性 存储器单元104。第一位线(BL0)114耦合到第一存储器单元102。与第一位线114不同的第二位线(BL1)116耦合到第二存储器单元104。共享源极线(SL0)118耦合到第一存储器单元102和第二存储器单元104。字线(WL0)116耦合到第一存储器单元102和第二存储器单元104。 
第一存储器单元102包含耦合到第一位线114的磁性隧道结(MTJ)装置106。MTJ装置106还耦合到开关110，例如晶体管。开关110经配置以响应于经由字线116接收的控制信号而将MTJ装置106选择性耦合到源极线118。 
在特定实施例中，MTJ装置106是自旋转移矩(STT)装置，其适于在平行于或反平行于参考场的方向上存储可编程的磁场。当磁场平行时，MTJ装置106展现比当磁场反平行时低的电阻。存储在MTJ装置106处的数据值(例如，“0”或“1”)对应于磁场的平行或反平行状态，所述状态可通过MTJ装置106的所得电阻确定。 
第二存储器单元104包含耦合到第二位线116的磁性隧道结(MTJ)装置108。MTJ装置108还耦合到开关112，例如晶体管。开关112经配置以响应于经由字线116接收的控制信号而将MTJ装置108选择性耦合到共享源极线118。 
在特定实施例中，MTJ装置108是STT装置，其适于在平行于或反平行于参考场的方向上存储可编程的磁场。可存储在MTJ装置108处的数据值(例如，“0”或“1”)对应于磁场的平行或反平行状态，所述状态可通过MTJ装置108的所得电阻确定。 
在操作期间，可使用相关联位线114、116和共同(即，共享)源极线118从第一存储器单元102或第二存储器单元104读取数据或向第一存储器单元102或第二存储器单元104写入数据。可通过在源极线118和与选定存储器单元102或104相关联的相应位线114或116之间施加电位差来读取数据。可经由字线116发送控制信号以使得电流能够流过开关110、112。可将经过源极线118或经过相关联位线114或116的所得电流与参考电流进行比较以确定选定存储器单元102或104处的数据值。还可通过施加大到足以改变选定存储器单元102或104的相应MTJ装置106或108的可编程磁场的方向的电流而将数据存储在选定存储器单元102或104处。 
在第一存储器单元102的读取操作期间，第一位线114携载第一电压，第二位线116携载第二电压，且源极线118携载第三电压。为了防止第二存储器单元104将电流引入到源极线118，第二位线116处的第二电压可与源极线118处的第三电压相同。在特定实施例中，第二位线116和源极线118经偏置，以使得第二电压与第三电压之间的差不会大到足以干扰第二存储器单元104。 
在替代实施例中，单独的字线(未图示)可耦合到第一存储器单元102和第二存储 器单元104以独立地操作开关110、112且选择性地激活或减活存储器单元102、104处的数据操作。可将电流施加于源极线118，且可将经激活存储器单元102或104的位线114或116处的所得电压与参考电压进行比较以确定存储在经激活(即，选定)存储器单元102或104处的数据值。 
参看图2，描绘具有共享源极线的MRAM装置的第二说明性实施例的图，且所述MRAM装置大体上指定为200。装置200包含第一代表性存储器单元202和第二代表性存储器单元204。选择存储器单元，且经由各种导体处的信号执行存储器操作，所述导体例如代表性第一位线(BL0)206、第二位线(BL1)208、源极线(SL0)210以及字线(WL0)214。包含第一存储器单元202的第一列存储器单元与包含第二存储器单元204的第二列存储器单元共享源极线210。例如代表性多路复用器212的一个或一个以上多路复用器耦合到位线和源极线。 
第一存储器单元202包含第一磁性隧道结(MTJ)装置220，其耦合到第一位线206和第一晶体管222。第二存储器单元204包含第二MTJ装置230，其耦合到第二位线208和第二晶体管232。第一晶体管222的第一源极端子和第二晶体管232的第二源极端子各自耦合到源极线210。第一晶体管222的第一栅极端子和第二晶体管232的第二栅极端子各自耦合到字线214。 
可在例如与第一位线206和源极线210相关联的第一存储器单元202的选定单元处执行读取或写入操作。多路复用器212将第一位线206和源极线210连接到读取或写入电路(未图示)。因为第一存储器单元202与第二存储器单元204共享源极线210，所以当执行读取操作时，读取电路可将第二位线208连接到与源极线210相同的电压电平以防止第二存储器单元204处的不希望的操作。举例来说，读取电路可将第一位线206耦合到电源电压，且可在发送激活信号之前将源极线210和第二位线208两者耦合到字线214。 
为了在第一存储器单元202处执行读取操作，可以读取电压电平偏置第一位线206，且可将源极线210和第二位线208连接到不同电压电平。可将控制电压施加于字线214以激活对应行的存储器单元，包含存储器单元202和204。第一位线206与源极线210之间的电压差引起电流流过第一位线206、第一MTJ装置220、第一开关222和源极线210。可将所述电流与参考电流进行比较以确定是“0”值还是“1”值存储在第一存储器单元202处。 
为了在第二存储器单元204处执行读取操作，可以与源极线210大体上相同的电压电平偏置第一位线206，且可以读取电压电平偏置第二位线208。可将第二位线208或 源极线210上的所得电流与参考电流进行比较以确定存储在第二存储器单元204处的数据值。 
可通过经由字线选择行且将写入电流施加到选定位线来执行写入操作。举例来说，可通过选择字线214且将电流施加到第一位线206来在第一存储器单元202处执行写入操作，其中返回路径经过源极线210。第一位线206与源极线210之间电流的方向确定了写入到选定单元202的数据值。源极线210在包含第一存储器单元206的第一列存储器单元和包含第二存储器单元208的第二列存储器单元两者处的读取操作期间和写入操作期间起作用。 
参看图3，其描绘具有共享源极线的MRAM装置的第三说明性实施例的图，且所述MRAM装置大体上指定为300。装置300包含例如第一代表性存储器单元302和第二代表性存储器单元304的存储器单元的阵列。第一源极线(SL0)306、第一位线(BL1)308和第二位线(BL2)310耦合到第一存储器单元302。第二源极线(SL1)312耦合到第一存储器单元302和第二存储器单元304。第三位线(BL3)314、第四位线(BL4)316和第三源极线(SL2)318耦合到第二存储器单元304。第一存储器单元302和第二存储器单元304各自耦合到字线(WL0)322。多路复用器324耦合到与阵列的多个存储器单元相关联的位线和源极线。 
第一存储器单元302包含第一磁性隧道结(MTJ)装置330和第二MTJ装置332。第一晶体管334耦合到第一MTJ装置330且第二晶体管336耦合到第二MTJ装置332。晶体管334和336中的至少一者耦合到第二源极线312，第二源极线312是与第二存储器单元304共享。如所描绘，第一源极线306耦合到第一晶体管334且第二源极线312耦合到第二晶体管336。字线322耦合到第一和第二晶体管334、336中的每一者的控制端子。在特定实施例中，第一存储器单元302作为互补装置单元操作，其中第一MTJ装置330和第二MTJ装置332存储互补的数据值。 
第二存储器单元304包含第三MTJ装置340和第四MTJ装置342。第三晶体管344耦合到第三MTJ装置340且第四晶体管346耦合到第四MTJ装置342。晶体管344和346中的至少一者耦合到第二源极线312，第二源极线312是与第一存储器单元302共享。如所描绘，第二源极线312耦合到第三晶体管344且第三源极线318耦合到第四晶体管346。字线322耦合到第三和第四晶体管344、346中的每一者的控制端子。在特定实施例中，第二存储器单元304作为互补装置单元操作，其中第三MTJ装置340和第四MTJ装置342存储互补的数据值。 
在特定实施例中，可通过经由字线322选择第一行存储器单元而在第一存储器单元 302处执行读取操作。施加于字线322的控制信号启用了穿过相关联行中的包含MTJ装置330、332、340和342的MTJ装置中的每一者的电流路径。多路复用器324处的读取电路(未图示)将第一组读取信号施加于第一源极线306和第一位线308以读取存储在第一MTJ装置330处的第一数据值。多路复用器324的读取电路还将第二组读取信号施加于第二源极线312和第二位线310以读取存储在第二MTJ装置332处的第二数据值。 
在特定实施例中，读取信号可包含施加于位线和源极线上的电压差。因为第二存储器单元304与第一存储器单元302共享第二源极线312，所以将至少第三位线314设定于与第二源极线312相同的电压以防止穿过第三MTJ装置340的去往或来自第二源极线312的额外电流路径。 
在特定实施例中，读取电路将通过第一位线308的电流与通过第二位线310的电流进行比较以确定存储在第一存储器单元302处的数据值。使用第一存储器单元302中的互补MTJ装置330和332使得能够在不产生用于比较的参考电流或电压的情况下确定存储的数据值。 
在特定实施例中，可通过将控制信号施加于字线322以启用穿过相关联行中的包含MTJ装置330、332、340和342的MTJ装置中的每一者的电流路径来在第一存储器单元302处执行写入操作。多路复用器324处的写入电路(未图示)将第一组写入信号施加于第一源极线306和第一位线308以在第一MTJ装置330处写入第一数据值。写入电路还将第二组写入信号施加于第二源极线312和第二位线310以在第二MTJ装置332处写入互补的数据值。将至少第三位线314设定于与第二源极线312相同的电压以防止穿过第三MTJ装置340的去往或来自第二源极线312的额外电流路径。 
参看图4，描绘使用存储器装置的多个单元的共享源极线的方法的特定说明性实施例的流程图。在402处，在特定实施例中，在耦合到存储器装置的第一数据存储单元的第一位线处设定第一电压，且在耦合到存储器装置的第二数据存储单元的第二位线处设定第二电压。在说明性实施例中，第一和第二数据存储单元可为图1到3中说明的装置的存储器单元。 
移动到404，在存储器装置的数据操作期间将电流施加于源极线。源极线耦合到存储器装置的第一数据存储单元和第二数据存储单元。可经由电流源将电流提供到源极线，或可响应于源极线与存储器装置的位线之间的电位差而在源极线处产生电流。在特定实施例中，数据操作是数据读取操作或数据写入操作。第一数据存储单元和第二数据存储单元的输出可提供到多路复用器。 
在特定实施例中，第一数据存储单元是包含单个磁性隧道结(MTJ)装置的第一存 储器单元。在另一特定实施例中，第一数据存储单元是包含多个互补MTJ装置的组合单元。多个互补MTJ装置包含用以存储第一数据项目的第一MTJ装置和用以存储第二数据项目的第二MTJ装置。 
图5是包含存储器装置的通信装置500的框图，所述存储器装置包含多个磁性隧道结(MTJ)单元。通信装置500包含MTJ单元的存储器阵列532和MTJ单元的高速缓存存储器564，其耦合到例如数字信号处理器(DSP)510等处理器。通信装置500还包含磁致电阻随机存取存储器(MRAM)装置566，其耦合到DSP510。在特定实例中，MTJ单元的存储器阵列532、MTJ单元的高速缓存存储器564和MRAM装置566中的一者或一者以上被实施为包含共享源极线以减少MRAM阵列面积的多个MTJ单元的装置，如参看图1到4所描述。 
图5还展示显示器控制器526，其耦合到数字信号处理器510和显示器528。编码器／解码器(CODEC)534也可耦合到数字信号处理器510。扬声器536和麦克风538可耦合到CODEC534。 
图5还指示无线控制器540可耦合到数字信号处理器510和无线天线542。在特定实施例中，输入装置530和电源544耦合到芯片上系统522。此外，在特定实施例中，如图5中说明，显示器528、输入装置530、扬声器536、麦克风538、无线天线542和电源544在芯片上系统522的外部。然而，每一者可耦合到芯片上系统522的组件，例如接口或控制器。 
所属领域的技术人员将进一步了解，结合本文所揭示的实施例描述的各种说明性逻辑块、配置、模块、电路和算法步骤可实施为电子硬件、计算机软件或所述两者的组合。为了清楚说明硬件与软件的这种可交换性，上文已大体上在其功能性方面描述了各种说明性组件、块、配置、模块、电路和步骤。将此类功能性实施为硬件还是软件取决于特定应用和对整个系统施加的设计限制。熟练的技术人员可针对每一特定应用以不同方式实施所描述的功能性，但不应将此类实施决策解释为造成与本发明范围的脱离。 
结合本文所揭示的实施例描述的方法或算法的步骤可直接在硬件中、在由处理器执行的软件模块中或在所述两者的组合中实施。软件模块可驻留在RAM存储器、快闪存储器、ROM存储器、PROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可换式磁盘、CD-ROM或此项技术中已知的任何其它形式的存储媒体中。示范性存储媒体耦合到处理器，使得处理器可从存储媒体读取信息和向存储媒体写入信息。在替代方案中，存储媒体可与处理器成一体式。处理器和存储媒体可驻留在ASIC中。ASIC可驻留在计算装置或用户终端中。在替代方案中，处理器和存储媒体可作为离散组件驻 留在计算装置或用户终端中。 
提供先前对所揭示实施例的描述是为了使得所属领域的技术人员能够制作或使用所揭示实施例。所属领域的技术人员可容易了解对这些实施例的各种修改，且在不脱离本发明精神或范围的情况下，本文所界定的一般原理可适用于其它实施例。因此，本发明不希望限于本文展示的实施例，而是应符合与所附权利要求书所界定的原理和新颖特征一致的最广可能范围。 

Claims (13)

1.一种存储器装置，其包括：
第一列存储器单元包括第一存储器单元，其中所述第一存储器单元包括第一磁性隧道结MTJ装置和第二磁性隧道结MTJ装置；
第二列存储器单元包括第二存储器单元，其中所述第二存储器单元包括第三磁性隧道结MTJ装置；
第一位线，其与所述第一列存储器单元和所述第一磁性隧道结MTJ装置相关联；
第二位线，其与所述第一列存储器单元和所述第二磁性隧道结MTJ装置相关联；
第三位线，其与所述第二列存储器单元和所述第三磁性隧道结MTJ装置相关联；
第一源极线，其与所述第一列存储器单元相关联；
第二源极线，其在所述第一列存储器单元和所述第二列存储器单元之间共享；以及
读取电路，其经配置以读取存储在所述第一和第二磁性隧道结MTJ装置内的数据值，
其中在所述第一存储器单元的读取期间，所述第一位线携载第一电压，所述第二位线携载第二电压，所述第三位线携载第三电压，且所述第二源极线携载第四电压，其中所述第三电压和所述第四电压相同，且其中所述读取电路进一步经配置以比较通过所述第一位线的所述第一电流和通过所述第二位线的第二电流。
2.根据权利要求1所述的存储器装置，其中所述第二电压与所述第三电压之间的差没有大到足以干扰所述第二存储器单元。
3.根据权利要求1所述的存储器装置，其中所述第一位线与所述第二位线不同。
4.根据权利要求1所述的存储器装置，其中：
所述第一存储器单元，其包含所述第二磁性隧道结MTJ装置和第二晶体管；
所述第二存储器单元，其包含所述第三磁性隧道结MTJ装置和第三晶体管；
第一导体，其耦合到所述第二晶体管的第一栅极端子且耦合到所述第三晶体管的第二栅极端子；以及
所述第二源极线，其耦合到所述第二晶体管的第一源极端子且耦合到所述第三晶体管的第二源极端子。
5.根据权利要求4所述的存储器装置，其中所述第一导体为字线。
6.根据权利要求4所述的存储器装置，其中所述第一源极线和所述第二源极线的至少一者在读取操作期间和写入操作期间起作用。
7.根据权利要求1所述的存储器装置，其中所述第一存储器单元包含耦合到所述第一磁性隧道结MTJ装置的第一晶体管和耦合到所述第二磁性隧道结MTJ装置的第二晶体管，且其中所述第二源极线耦合到所述第一晶体管和所述第二晶体管中的至少一者。
8.根据权利要求7所述的存储器装置，其中所述第二存储器单元包含耦合到第三磁性隧道结MTJ装置的第三晶体管和耦合到第四磁性隧道结MTJ装置的第四晶体管，且其中所述第二源极线耦合到所述第三晶体管和所述第四晶体管中的至少一者。
9.根据权利要求8所述的存储器装置，其中所述第一存储器单元和所述第二存储器单元各自耦合到字线。
10.根据权利要求9所述的存储器装置，其中所述字线耦合到所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管中的每一者的相应控制端子。
11.一种使用存储器装置的一源极线的方法，所述源极线耦合到第一列存储器单元且耦合到第二列存储器单元，
其中所述第一列存储器单元包括第一存储器单元，所述第一存储器单元包括第一磁性隧道结MTJ装置和第二磁性隧道结MTJ装置，所述第一列存储器单元与第一位线相关联，其中所述第一位线耦合到所述第一磁性隧道结MTJ装置，
其中所述第二列存储器单元包括第二存储器单元，所述第二存储器单元包括第三磁性隧道结MTJ装置，所述第二列存储器单元与第二位线相关联，其中所述第二位线耦合到所述第二磁性隧道结MTJ装置，
所述方法包括：
将第一电流施加于所述第一列存储器单元；
将第二电流施加于所述第二列存储器单元；
在所述存储器装置的数据操作期间将第三电流施加于所述源极线，其中所述第三电流与所述第二电流相同；以及
比较所述第一电流和所述第二电流。
12.根据权利要求11所述的方法，其中所述第一存储器单元是包含多个互补磁性隧道结MTJ装置的组合单元，且其中所述多个互补磁性隧道结MTJ装置各自包含用以存储第一数据项目的相应第一磁性隧道结MTJ装置和用以存储第二数据项目的相应第二磁性隧道结MTJ装置。
13.根据权利要求11所述的方法，其中将所述第一存储器单元的一个或多个输出和所述第二存储器单元的一个或多个输出提供到多路复用器。
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Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8045361B2 (en) * 2008-10-09 2011-10-25 Seagate Technology Llc Non-volatile memory cell with complementary resistive memory elements
US8363460B2 (en) * 2010-04-07 2013-01-29 Avalanche Technology, Inc. Method and apparatus for programming a magnetic tunnel junction (MTJ)
US8243490B2 (en) 2009-11-30 2012-08-14 Infineon Technologies Ag Memory with intervening transistor
JP2011192345A (ja) * 2010-03-15 2011-09-29 Fujitsu Ltd スピン注入型ｍｒａｍ、並びにその書き込み方法及び読み出し方法
US8315081B2 (en) 2010-03-22 2012-11-20 Qualcomm Incorporated Memory cell that includes multiple non-volatile memories
US8547736B2 (en) * 2010-08-03 2013-10-01 Qualcomm Incorporated Generating a non-reversible state at a bitcell having a first magnetic tunnel junction and a second magnetic tunnel junction
US8605479B2 (en) 2010-10-25 2013-12-10 Infineon Technologies Ag Nonvolatile memory architecture
US8587982B2 (en) * 2011-02-25 2013-11-19 Qualcomm Incorporated Non-volatile memory array configurable for high performance and high density
KR20120114611A (ko) 2011-04-07 2012-10-17 에스케이하이닉스 주식회사 자화성 저장 소자를 구비한 반도체 메모리 장치 및 그 구동방법
KR101841445B1 (ko) 2011-12-06 2018-03-23 삼성전자주식회사 저항성 메모리 소자 및 그 제조 방법
KR101886382B1 (ko) * 2011-12-14 2018-08-09 삼성전자주식회사 정보 저장 소자 및 그 제조 방법
RU2515461C2 (ru) * 2012-07-31 2014-05-10 Федеральное государственное унитарное предприятие федеральный научно-производственный центр "Научно-исследовательский институт измерительных систем им. Ю.Е. Седакова" ИНТЕГРИРОВАННАЯ В СБИС ТЕХНОЛОГИИ КМОП/КНИ С n+ - И p+ - ПОЛИКРЕМНИЕВЫМИ ЗАТВОРАМИ МАТРИЦА ПАМЯТИ MRAM С МАГНИТОРЕЗИСТИВНЫМИ УСТРОЙСТВАМИ С ПЕРЕДАЧЕЙ СПИНОВОГО ВРАЩЕНИЯ
KR101952272B1 (ko) 2012-11-06 2019-02-26 삼성전자주식회사 반도체 기억 소자
JP5492324B1 (ja) 2013-03-15 2014-05-14 株式会社東芝 プロセッサシステム
US9177626B2 (en) * 2013-08-27 2015-11-03 Naoki Shimizu Semiconductor memory device
KR102235211B1 (ko) * 2014-03-25 2021-04-05 삼성전자주식회사 비휘발성 메모리 장치 및 그것을 포함하는 저장 장치, 그것의 쓰기 방법 및 읽기 방법
US9431083B2 (en) 2014-03-25 2016-08-30 Samsung Electronics Co., Ltd. Nonvolatile memory device and storage device having the same
KR102124209B1 (ko) 2014-04-14 2020-06-18 삼성전자주식회사 반도체 메모리 장치
KR102235043B1 (ko) 2014-06-09 2021-04-05 삼성전자주식회사 반도체 메모리 장치
CN104778966B (zh) * 2015-04-20 2017-05-10 北京航空航天大学 一种基于自旋霍尔效应磁隧道结的非易失性逻辑门电路
US9548096B1 (en) 2015-08-26 2017-01-17 Qualcomm Incorporated Reverse complement magnetic tunnel junction (MTJ) bit cells employing shared source lines, and related methods
US9496314B1 (en) 2015-09-14 2016-11-15 Qualcomm Incorporated Shared source line magnetic tunnel junction (MTJ) bit cells employing uniform MTJ connection patterns for reduced area
US20180374893A1 (en) * 2017-06-22 2018-12-27 Globalfoundries Singapore Pte. Ltd. Differential sensing cell design for stt mram
US10446213B1 (en) * 2018-05-16 2019-10-15 Everspin Technologies, Inc. Bitline control in differential magnetic memory
US10727275B2 (en) * 2018-05-18 2020-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Memory layout for reduced line loading
US11151296B2 (en) 2018-05-18 2021-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell array circuit
US10726896B1 (en) * 2019-01-30 2020-07-28 Globalfoundries Inc. Resistive nonvolatile memory structure employing a statistical sensing scheme and method
US11244983B2 (en) 2019-06-25 2022-02-08 Taiwan Semiconductor Manufacturing Co., Ltd. MRAM memory cell layout for minimizing bitcell area
CN113497082A (zh) * 2020-03-18 2021-10-12 上海磁宇信息科技有限公司 磁性随机存储器架构
US11856801B2 (en) * 2020-06-16 2023-12-26 Taiwan Semiconductor Manufacturing Company Limited Threshold voltage-modulated memory device using variable-capacitance and methods of forming the same
KR20220116757A (ko) * 2021-02-15 2022-08-23 삼성전자주식회사 Mtj 소자를 기반으로 한 프로세싱 장치 및 그 장치를 포함하는 전자 시스템
US11545202B2 (en) * 2021-04-30 2023-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit design and layout with high embedded memory density
KR102467680B1 (ko) * 2021-09-10 2022-11-16 인하대학교 산학협력단 저면적 sot-mram 회로 구조
CN116234322B (zh) * 2022-08-18 2024-02-23 北京超弦存储器研究院 存储器及其制造方法、读写控制方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5640343A (en) * 1996-03-18 1997-06-17 International Business Machines Corporation Magnetic memory array using magnetic tunnel junction devices in the memory cells
CN101075631A (zh) * 2006-05-18 2007-11-21 株式会社日立制作所 半导体器件

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0616332B1 (en) 1993-03-18 1999-06-23 STMicroelectronics S.r.l. Nonvolatile flash-EEPROM memory array
US6625057B2 (en) * 2000-11-17 2003-09-23 Kabushiki Kaisha Toshiba Magnetoresistive memory device
JP2003208784A (ja) * 2002-01-10 2003-07-25 Nec Corp 不揮発性磁気記憶装置
US6903965B2 (en) * 2002-07-18 2005-06-07 Renesas Technology Corp. Thin film magnetic memory device permitting high precision data read
JP2004185755A (ja) * 2002-12-05 2004-07-02 Sharp Corp 不揮発性半導体記憶装置
US7095647B1 (en) * 2002-12-20 2006-08-22 Silicon Magnetic Systems Magnetic memory array with an improved world line configuration
JP4189269B2 (ja) * 2003-05-27 2008-12-03 シャープ株式会社 不揮発性半導体記憶装置、その書き込み・リセット方法、及び、その読み出し方法
JP4192060B2 (ja) * 2003-09-12 2008-12-03 シャープ株式会社 不揮発性半導体記憶装置
US7286378B2 (en) * 2003-11-04 2007-10-23 Micron Technology, Inc. Serial transistor-cell array architecture
RU2310928C2 (ru) * 2004-10-27 2007-11-20 Самсунг Электроникс Ко., Лтд. Усовершенствованное многоразрядное магнитное запоминающее устройство с произвольной выборкой и способы его функционирования и производства
US7272035B1 (en) * 2005-08-31 2007-09-18 Grandis, Inc. Current driven switching of magnetic storage cells utilizing spin transfer and magnetic memories using such cells
JP4999359B2 (ja) * 2005-10-13 2012-08-15 ルネサスエレクトロニクス株式会社 不揮発性記憶装置
US7187577B1 (en) * 2005-11-23 2007-03-06 Grandis, Inc. Method and system for providing current balanced writing for memory cells and magnetic devices
JP2007184063A (ja) * 2006-01-10 2007-07-19 Renesas Technology Corp 不揮発性半導体記憶装置
JP4991155B2 (ja) * 2006-01-19 2012-08-01 株式会社東芝 半導体記憶装置
US7324366B2 (en) * 2006-04-21 2008-01-29 International Business Machines Corporation Non-volatile memory architecture employing bipolar programmable resistance storage elements
US20070279967A1 (en) * 2006-05-18 2007-12-06 Xiao Luo High density magnetic memory cell layout for spin transfer torque magnetic memories utilizing donut shaped transistors
US7345912B2 (en) * 2006-06-01 2008-03-18 Grandis, Inc. Method and system for providing a magnetic memory structure utilizing spin transfer

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5640343A (en) * 1996-03-18 1997-06-17 International Business Machines Corporation Magnetic memory array using magnetic tunnel junction devices in the memory cells
CN101075631A (zh) * 2006-05-18 2007-11-21 株式会社日立制作所 半导体器件

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