KR101886382B1 - 정보 저장 소자 및 그 제조 방법 - Google Patents

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Abstract

정보 저장 소자 및 그 제조 방법을 제공한다. 이 소자는 기판에 형성된 복수의 셀 선택 요소들, 셀 선택 요소들을 덮고 셀 선택 요소들의 제1 단자들에 전기적으로 연결된 평판 도전 패턴, 평판 도전 패턴을 관통하고 평판 도전 패턴과 절연된 복수의 관통 필라들, 및 복수의 관통 필라들에 각각 직접 연결된 복수의 정보 저장부들을 포함할 수 있다. 정보 저장부들은 셀 선택 요소들의 제2 단자들에 각각 전기적으로 연결된다.

Description

정보 저장 소자 및 그 제조 방법{DATA STORAGE DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히, 정보 저장 소자 및 그 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들 중에서 정보 저장 소자는 논리 데이터를 저장할 수 있다. 전자 산업의 발전과 함께 정보 저장 소자는 더욱 고집적화 되고 있다. 이로써, 정보 저장 소자를 구성하는 요소들의 선폭들이 감소 되고 있다.
또한, 정보 저장 소자의 고집적화와 함께, 정보 저장 소자의 높은 신뢰성이 요구되고 있다. 하지만, 고집적화로 인하여, 정보 저장 소자의 신뢰성이 저하될 수 있다. 따라서, 정보 저장 소자의 신뢰성을 향상시키기 위한 많은 연구가 진행되고 있다.
본 발명이 이루고자 하는 기술적 과제는 향상된 신뢰성을 갖는 정보 저장 소자 및 그 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고집적화에 최적화된 정보 저장 소자 및 그 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 정보 저장 소자는 기판에 형성된 복수의 셀 선택 요소들; 상기 셀 선택 요소들을 덮고, 상기 셀 선택 요소들의 제1 단자들에 전기적으로 연결된 평판 도전 패턴; 상기 평판 도전 패턴을 관통하고, 상기 평판 도전 패턴과 절연된 복수의 관통 필라들; 및 상기 복수의 관통 필라들에 각각 직접 연결된 복수의 정보 저장부들을 포함할 수 있다. 상기 정보 저장부들은 상기 셀 선택 요소들의 제2 단자들에 각각 전기적으로 연결될 수 있다.
일 실시예에 따르면, 평면적 관점에서 상기 각 관통 필라와 이에 직접 연결된 정보 저장부는 중첩될 수 있다.
일 실시예에 따르면, 상기 각 정보 저장부는 상기 각 관통 필라의 상면 상에 직접 연결될 수 있다. 이 경우에, 상기 각 정보 저장부는 상기 각 관통 필라를 통하여 상기 각 셀 선택 요소의 제2 단자에 전기적으로 연결될 수 있으며, 상기 정보 저장부들은 상기 평판 도전 패턴 상부(over)에 배치될 수 있다. 이 경우에, 상기 소자는 상기 정보 저장부들 상에 배치된 비트 라인들을 더 포함할 수 있다. 평면적 관점에서 상기 정보 저장부들은 행들 및 열들을 따라 배열될 수 있으며, 상기 각 비트 라인은 상기 각 행을 이루는 정보 저장부들에 전기적으로 접속될 수 있다.
일 실시예에 따르면, 상기 각 정보 저장부는 상기 각 관통 필라 아래에 배치되어 상기 각 관통 필라의 하면에 직접 연결될 수 있다. 상기 평판 도전 패턴은 상기 정보 저장부들을 덮을 수 있다. 이 경우에, 상기 소자는 상기 관통 필라들 상에 배치된 비트 라인들을 더 포함할 수 있다. 평면적 관점에서 상기 관통 필라들은 행들 및 열들을 따라 배열될 수 있으며, 상기 각 비트 라인은 상기 각 행을 이루는 상기 관통 필라들의 상면들에 접속될 수 있다.
일 실시예에 따르면, 상기 평판 도전 패턴은, 상기 복수의 관통 필라들이 각각 통과하는 복수의 평판 홀들을 가질 수 있다. 상기 평판 홀들은 서로 옆으로 이격 된다.
일 실시예에 따르면, 상기 각 셀 선택 요소는 전계 효과 트랜지스터일 수 있다. 상기 각 셀 선택 요소의 제1 소오스/드레인 영역 및 제2 소오스/드레인 영역은 상기 제1 단자 및 상기 제2 단자에 각각 해당할 수 있다. 상기 각 셀 선택 요소의 게이트 전극은 상기 기판에 형성된 리세스 영역 내에 배치될 수 있다.
본 발명의 다른 실시예에 따른 정보 저장 소자는 기판에 형성된 복수의 셀 선택 요소들; 상기 셀 선택 요소들 상에 차례로 적층된 제1 층간 유전막, 평판 도전 패턴, 및 제2 층간 유전막, 상기 평판 도전 패턴은 상기 셀 선택 요소들을 덮고, 상기 셀 선택 요소들의 제1 단자들에 전기적으로 연결되는 것; 상기 제2 층간 유전막, 평판 도전 패턴, 및 제1 층간 유전막을 연속적으로 관통하여 상기 셀 선택 요소들의 제2 단자들에 각각 전기적으로 접속된 복수의 관통 필라들, 상기 관통 필라들은 상기 평판 도전 패턴과 절연되는 것; 및 상기 제2 층간 유전막 상에 배치되어 상기 관통 필라들의 상면들에 각각 접속된 복수의 정보 저장부들을 포함할 수 있다.
일 실시예에 따르면, 상기 관통 필라들은 상기 제2 층간 유전막, 평판 도전 패턴, 및 제1 층간 유전막을 관통하는 복수의 관통 홀들 내에 각각 배치될 수 있으며, 상기 각 관통 필라는, 상기 각 관통 홀의 내측벽 및 상기 각 관통 필라 사이에 배치된 절연 스페이서에 의하여 상기 평판 도전 패턴과 절연될 수 있다.
일 실시예에 따르면, 상기 관통 필라들은, 상기 제2 층간 유전막, 평판 도전 패턴, 및 제1 층간 유전막을 관통하는 복수의 관통 홀들 내에 각각 배치될 수 있으며, 상기 각 관통 필라는, 상기 각 관통 홀의 내측벽에 노출된 상기 평판 도전 패턴에 처리 공정을 수행하여 형성된 절연체로 인하여 상기 평판 도전 패턴과 절연될 수 있다.
일 실시예에 따르면, 상기 셀 선택 요소들은, 상기 기판 내에 정의되어 행들 및 열들을 따라 배열된 복수의 셀 활성부들; 상기 각 열을 이루는 셀 활성부들을 가로지르는 한 쌍의 셀 리세스 영역들 내에 각각 배치된 한 쌍의 셀 게이트 전극들; 상기 각 셀 게이트 전극 및 상기 기판 상에 개재된 셀 게이트 유전막; 상기 한 쌍의 셀 게이트 전극들 사이의 상기 각 셀 활성부 내에 형성되고 상기 제1 단자에 해당하는 제1 소오스/드레인 영역; 및 상기 각 셀 활성부의 양 가장자리 영역들 내에 각각 형성된 한 쌍의 제2 소오스/드레인 영역들을 포함할 수 있다. 상기 제2 소오스/드레인 영역은 상기 제2 단자에 해당할 수 있으며, 상기 한 쌍의 셀 게이트 전극들은 상기 한 쌍의 제2 소오스/드레인 영역들 사이에 배치될 수 있다.
일 실시예에 따르면, 상기 각 셀 활성부 내에 형성된 상기 한 쌍의 게이트 전극들, 제1 소오스/드레인 영역, 및 한 쌍의 제2 소오스/드레인 영역들은 한 쌍의 상기 셀 선택 요소들을 구성할 수 있다. 상기 한 쌍의 셀 선택 요소들은 상기 각 셀 활성부의 상기 제1 소오스/드레인 영역을 공유할 수 있다.
일 실시예에 다르면, 상기 소자는 상기 기판 내에 배치되어, 상기 행들과 평행하게 연장된 복수의 활성 라인 패턴들을 정의하는 소자 분리 패턴들; 상기 활성 라인 패턴들 및 상기 소자 분리 패턴들을 나란히 가로지르는 복수의 격리 리세스 영역들 내에 각각 배치된 복수의 격리 게이트 전극들; 및 상기 각 격리 도전 패턴과 상기 격리 리세스 영역의 내면 사이에 개재된 격리 게이트 유전막을 더 포함할 수 있다. 상기 격리 리세스 영역들은 상기 각 활성 라인 패턴을 상기 셀 활성부들로 분할시킬 수 있다.
일 실시예에 따르면, 상기 소자의 동작 시에, 상기 격리 게이트 전극들에는 격리 전압이 제공될 수 있으며, 상기 격리 전압은 상기 격리 리세스 영역의 내면 아래의 활성 라인 패턴에 채널이 형성되는 것을 방지할 수 있다.
일 실시예에 따르면, 상기 소자는 상기 제1 층간 유전막을 관통하여 상기 각 열을 구성하는 상기 셀 활성부들 내 제1 소오스/드레인 영역들과 접속된 콘택 라인 패턴을 더 포함할 수 있다. 상기 콘택 라인 패턴은 상기 열과 평행하게 연장될 수 있으며, 상기 평판 도전 패턴은 상기 콘택 라인 패턴을 통하여 상기 제1 소오스/드레인 영역들과 전기적으로 접속될 수 있다.
일 실시예에 따르면, 상기 소자는 상기 제1 층간 유전막을 관통하여 상기 제1 소오스/드레인 영역들과 각각 접속된 복수의 콘택 필라들을 더 포함할 수 있다. 이 경우에, 상기 평판 도전 패턴은 상기 콘택 필라들을 통하여 상기 제1 소오스/드레인 영역들과 전기적으로 접속될 수 있다.
본 발명의 또 다른 실시예에 따른 정보 저장 소자는 기판에 형성된 복수의 셀 선택 요소들; 상기 셀 선택 요소들 상에 배치된 하부 유전막; 상기 하부 유전막 상에 배치된 복수의 정보 저장부들; 상기 정보 저장부들 상에 차례로 적층된 제1 층간 유전막, 평판 도전 패턴, 및 제2 층간 유전막; 및 상기 제2 층간 유전막, 평판 도전 패턴, 및 제1 층간 유전막을 연속적으로 관통하여 상기 정보 저장부들의 상면들에 각각 접속된 복수의 관통 필라들을 포함할 수 있다. 상기 관통 필라들은 상기 평판 도전 패턴과 절연되고, 상기 평판 도전 패턴은 상기 셀 선택 요소들의 제1 단자들과 전기적으로 접속되고, 상기 정보 저장부들은 상기 셀 선택 요소들의 제2 단자들에 각각 전기적으로 접속된다.
일 실시예에 따르면, 상기 소자는 상기 하부 유전막을 관통하는 복수의 하부 필라들을 더 포함할 수 있다. 상기 각 하부 필라는 상기 각 정보 저장부를 상기 각 셀 선택 요소의 상기 제2 단자에 연결시킬 수 있다.
본 발명의 또 다른 실시예에 따른 정보 저장 소자의 제조 방법은 기판 상에 셀 선택 요소들을 형성하는 것; 상기 셀 선택 요소들 상에 제1 층간 유전막, 평판 도전 패턴, 및 제2 층간 유전막을 차례로 형성하되, 상기 평판 도전 패턴은 상기 셀 선택 요소들의 제1 단자들에 전기적으로 접속되는 것; 상기 제2 층간 유전막, 평판 도전 패턴, 및 제1 층간 유전막을 연속적으로 관통하고, 상기 평판 도전 패턴과 절연된 복수의 관통 필라들을 형성하는 것; 및 상기 관통 필라들에 각각 직접 연결된 복수의 정보 저장부들을 형성하는 것을 포함할 수 있다. 상기 정보 저장부들은 상기 셀 선택 요소들의 제2 단자들에 각각 전기적으로 접속된다.
일 실시예에 따르면, 상기 정보 저장부들은 상기 제2 층간 유전막 상에 형성되어, 상기 관통 필라들의 상면들에 각각 접촉될 수 있다.
일 실시예에 따르면, 상기 방법은 적어도 상기 정보 저장부들 사이의 공간을 채우는 제3 층간 유전막을 형성하는 것; 및 상기 제3 층간 유전막 상에 비트 라인들을 형성하는 것을 더 포함할 수 있다. 평면적 관점에서 상기 정보 저장부들은 행들 및 열들을 따라 배열되고, 상기 각 비트 라인은 상기 각 행을 이루는 상기 정보 저장부들과 전기적으로 접속될 수 있다.
일 실시예에 따르면, 상기 평판 도전 패턴을 형성하기 전에, 상기 방법은 상기 제1 층간 유전막을 관통하는 콘택 라인 패턴 또는 콘택 필라들을 형성하는 것을 더 포함할 수 있다. 상기 평판 도전 패턴은 상기 콘택 라인 패턴 또는 상기 콘택 필라들을 통하여 상기 셀 선택 요소들의 상기 제1 단자들과 전기적으로 접속될 수 있다.
일 실시예에 따르면, 상기 정보 저장부들은 상기 제1 층간 유전막을 형성하기 전에 형성될 수 있다. 이 경우에, 상기 평판 도전 패턴은 상기 정보 저장부들을 덮을 수 있으며, 상기 관통 필라들은, 상기 제2 층간 유전막, 평판 도전 패턴, 및 제1 층간 유전막을 연속적으로 관통하고 상기 정보 저장부들을 각각 노출시키는 복수의 관통 홀들 내에 각각 배치될 수 있다.
일 실시예에 따르면, 상기 정보 저장부들을 형성하기 전에, 상기 방법은 상기 셀 선택 요소들 상에 하부 유전막을 형성하는 것; 및 상기 하부 유전막을 관통하여 상기 셀 선택 요소들의 제2 단자들을 접속되는 하부 필라들을 형성하는 것을 더 포함할 수 있다. 상기 정보 저장부들은 상기 하부 필라들의 상면들에 각각 접속될 수 있다.
일 실시예에 따르면, 상기 평판 도전 패턴을 형성하기 전에, 상기 방법은 상기 제1 층간 유전막 및 상기 하부 유전막은 연속적으로 관통하는 콘택 라인 패턴 또는 콘택 필라들을 형성하는 것을 더 포함할 수 있다. 상기 평판 도전 패턴은 상기 콘택 라인 패턴 또는 상기 콘택 필라들을 통하여 상기 셀 선택 요소들의 제1 단자들에 전기적으로 접속될 수 있다.
일 실시예에 따르면, 상기 방법은 상기 제2 층간 유전막 상에 비트 라인들을 형성하는 것을 더 포함할 수 있다. 평면적 관점에서 상기 관통 필라들은 행들 및 열들을 따라 배열될 수 있으며, 상기 각 비트 라인은 상기 각 행을 이루는 관통 필라들과 전기적으로 접속될 수 있다.
일 실시예에 따르면, 상기 관통 필라들을 형성하는 것은, 상기 제2 층간 유전막, 평판 도전 패턴, 및 제1 층간 유전막을 연속적으로 관통하고 서로 옆으로 이격된 관통 홀들을 형성하는 것; 상기 관통 홀의 내측벽들 상에 절연 스페이서들을 각각 형성하는 것; 및 상기 절연 스페이서들을 갖는 관통 홀들 내에 상기 관통 필라들을 각각 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 관통 필라들을 형성하는 것은, 상기 제2 층간 유전막, 평판 도전 패턴, 및 제1 층간 유전막을 연속적으로 관통하고 서로 옆으로 이격된 관통 홀들을 형성하는 것; 상기 관통 홀들의 내측벽들에 노출된 상기 평판 도전 패턴에 처리 공정을 수행하여, 절연체들을 형성하는 것; 및 상기 절연체들을 갖는 상기 관통 홀들 내에 상기 관통 필라들을 각각 형성하는 것을 포함할 수 있다. 상기 처리 공정은 산화 공정 및 질화 공정 중에 적어도 하나를 포함할 수 있다. 이 경우에, 상기 방법은 상기 처리 공정을 수행한 후 및 상기 관통 필라들을 형성하기 전에, 이방성 식각 공정을 수행하여 상기 관통 홀들의 바닥면들 상의 추가 생성물들을 제거하는 것을 더 포함할 수 있다. 상기 추가 생성물들은 상기 처리 공정에 의해 생성될 수 있다.
일 실시예에 따르면, 상기 셀 선택 요소들을 형성하는 것은, 상기 기판 내에 소자 분리 패턴들을 형성하여, 나란히 연장된 활성 라인 패턴들을 정의하는 것; 상기 활성 라인 패턴들 및 소자 분리 패턴들을 나란히 가로지르는 리세스 영역들을 형성하되, 상기 리세스 영역들은 상기 활성 라인 패턴들을 셀 활성부들로 분할하는 격리 리세스 영역들 및 상기 셀 활성부들 내에 형성된 셀 리세스 영역들을 포함하는 것; 상기 각 격리 리세스 영역의 내면 상의 격리 게이트 유전막 및 상기 각 셀 리세스 영역의 내면 상의 셀 게이트 유전막을 형성하는 것; 상기 각 격리 리세스 영역 내의 격리 게이트 전극 및 상기 각 셀 리세스 영역 내의 셀 게이트 전극을 형성하는 것; 및 상기 각 게이트 전극 양측의 상기 셀 활성부들 내에 소오스/드레인 영역들을 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 한 쌍의 상기 셀 게이트 전극들이 한 쌍의 격리 리세스 영역들 사이의 상기 셀 활성부들 및 소자 분리 패턴들을 가로지를 수 있다. 상기 각 셀 활성부 내에 형성된 상기 한 쌍의 게이트 전극들은 한 쌍의 상기 셀 선택 요소들에 각각 포함될 수 있다. 상기 한 쌍의 셀 선택 요소들은 상기 한 쌍의 게이트 전극들 사이의 상기 셀 활성부 내에 형성된 제1 소오스/드레인 영역을 공유할 수 있다. 상기 한 쌍의 셀 선택 요소들은 상기 각 셀 활성부의 양 가장자리 영역들 내에 형성된 한 쌍의 제2 소오스/드레인 영역들을 각각 포함할 수 있다. 상기 제1 소오스/드레인 영역은 상기 제1 단자에 해당할 수 있으며, 상기 제2 소오스/드레인 영역은 상기 제2 단자에 해당할 수 있다.
상술된 정보 저장 소자에 따르면, 상기 평판 도전 패턴은 상기 복수의 셀 선택 요소들을 덮는 평판 형태를 갖는다. 이로써, 상기 평판 도전 패턴은 넓은 평면적을 가질 수 있다. 그 결과, 판독 및/또는 프로그램 동작 시에, 기준 전압이 상기 평판 도전 패턴을 통하여 상기 셀 선택 요소들에게 안정적으로 제공될 수 있다. 따라서, 우수한 신뢰성을 갖는 정보 저장 소자를 구현할 수 있다.
또한, 상기 정보 저장부들은, 상기 평판 도전 패턴을 관통하고 상기 평판 도전 패턴과 절연된 상기 관통 필라들에 각각 직접 연결된다. 이로써, 상기 평판 도전 패턴 및 상기 정보 저장부들은 수직적으로(vertically) 적층될 수 있다. 그 결과, 상기 평판 도전 패턴으로 야기될 수 면적 증가가 방지되거나 최소화될 수 있다. 따라서, 고집적화에 최적화된 정보 저장 소자를 구현할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 정보 저장 소자를 나타내는 평면도이다.
도 1b는 도 1a의 I-I'을 따라 취해진 단면도이다.
도 1c는 도 1a의 II-II'을 따라 취해진 단면도이다.
도 2는 본 발명의 일 실시예에 따른 정보 저장 소자를 나타내는 사시도이다.
도 3a는 본 발명의 일 실시예에 따른 정보 저장 소자의 정보 저장부의 일 예를 나타내는 단면도이다.
도 3b는 본 발명의 일 실시예에 따른 정보 저장 소자의 정보 저장부의 다른 예를 나타내는 단면도이다.
도 3c는 본 발명의 일 실시예에 따른 정보 저장 소자의 정보 저장부의 또 다른 예를 나타내는 단면도이다.
도 3d는 본 발명의 일 실시예에 따른 정보 저장 소자의 정보 저장부의 또 다른 예를 나타내는 단면도이다.
도 4는 본 발명의 일 실시예에 따른 정보 저장 소자의 일 변형예를 나타내는 단면도이다.
도 5a는 본 발명의 일 실시예에 따른 정보 저장 소자의 다른 변형예를 나타내는 단면도이다.
도 5b는 도 5a의 III-III'을 따라 취해진 단면도이다.
도 6a 내지 도 12a는 본 발명의 일 실시예에 따른 정보 저장 소자의 제조 방법을 설명하기 위한 사시도들이다.
도 6b 내지 도 12b는 각각 도 6a 내지 12a의 IV-IV'을 따라 취해진 단면도들이다.
도 13은 본 발명의 일 실시예에 따른 정보 저장 소자의 제조 방법의 일 변형예를 설명하기 위한 단면도이다.
도 14는 본 발명의 다른 실시예에 따른 정보 저장 소자의 제조 방법의 다른 변형예를 설명하기 위한 사시도이다.
도 15a는 본 발명의 다른 실시예에 따른 정보 저장 소자를 나타내는 평면도이다.
도 15b는 도 15a의 V-V'을 따라 취해진 단면도이다.
도 16은 본 발명의 다른 실시예에 따른 정보 저장 소자를 나타내는 사시도이다.
도 17은 본 발명의 다른 실시예에 따른 정보 저장 소자의 변형예를 나타내는 단면도이다.
도 18a 내지 도 21a는 본 발명의 다른 실시예에 따른 정보 저장 소자의 제조 방법을 나타내는 사시도들이다.
도 18b 내지 도 21b는 각각 도 18a 내지 도 21a의 VI-VI'을 따라 취해진 단면도들이다.
도 22는 본 발명의 실시예들에 따른 정보 저장 소자들을 포함하는 전자 시스템들의 일 예를 간략히 도시한 블록도 이다.
도 23은 본 발명의 실시예들에 따른 정보 저장 소자들을 포함하는 메모리 카드들의 일 예를 간략히 도시한 블록도 이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, 다른 요소에'연결된다' 또는 '커플된다'는 표현은 다른 요소에 직접 연결 또는 커플되거나, 개재되는 요소가 존재할 수 있다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다. 본 명세서에서 사용되는 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서, '포함한다'는 표현이 사용된 구성 요소, 단계, 동작 및/또는 소자에, 하나 이상의 다른 구성 요소, 다른 단계, 다른 동작, 및/또는 다른 소자가 존재 또는 추가되는 것이 배제되지 않는다.
또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들(또는 층들)이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1 막(또는 제1 층)으로 언급된 것이 다른 실시예에서는 제2 막(또는 제2 층)로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
(제1 실시예)
도 1a는 본 발명의 일 실시예에 따른 정보 저장 소자를 나타내는 평면도이고, 도 1b는 도 1a의 I-I'을 따라 취해진 단면도이며, 도 1c는 도 1a의 II-II'을 따라 취해진 단면도이다. 도 2는 본 발명의 일 실시예에 따른 정보 저장 소자를 나타내는 사시도이다. 본 실시예에 따른 정보 저장 소자의 구성들을 명확하게 개시하기 위하여, 도 2에서 일부 구성들(ex, 층간 유전막들 및 비트 라인들)을 생략하였다.
도 1a, 도 1b, 도 1c 및 도 2를 참조하면, 반도체 기판(100, 이하 기판이라 함)에 복수의 셀 선택 요소들(cell switching parts)이 배치될 수 있다. 예컨대, 상기 반도체 기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판 등일 수 있다. 평면적 관점에서 상기 복수의 셀 선택 요소들은 행들 및 열들을 따라 배열될 수 있다. 상기 행들은 도 1a의 x축과 평행할 수 있으며, 상기 열들은 도 1a의 y축과 평행할 수 있다.
일 실시예에 따르면, 상기 각 셀 선택 요소는 전계 효과 트랜지스터일 수 있다. 상기 셀 선택 요소의 게이트 전극은 워드 라인에 연결될 수 있다. 상기 워드 라인은 상기 열들과 평행한 방향(이하, 열 방향이라 함)으로 연장될 수 있으며, 상기 각 열을 구성하는 셀 선택 요소들의 게이트 전극들과 전기적으로 접속될 수 있다. 상기 셀 선택 요소는 제1 단자(first terminal)에 해당하는 제1 소오스/드레인 영역 및 제2 단자에 해당하는 제2 소오스/드레인 영역을 포함할 수 있다. 이하, 일 실시예에 따른 상기 셀 선택 요소들에 대하여 구체적으로 설명한다.
소자 분리 패턴들(102)이 상기 기판(100) 내에 배치되어, 활성 라인 패턴들(ALP)을 정의할 수 있다. 상기 활성 라인 패턴들(ALP)은 상기 소자 분리 패턴들(102)에 의해 둘러싸인 상기 기판(100)의 일부분들에 각각 해당할 수 있다. 상기 활성 라인 패턴들(ALP)은 상기 행들과 평행한 방향(이하, 행 방향이라 함)으로 연장될 수 있다. 따라서, 상기 소자 분리 패턴들(102)도 상기 활성 라인 패턴들(ALP)과 나란히 연장될 수 있다. 평면적 관점에서 상기 활성 라인 패턴들(ALP) 및 소자 분리 패턴들(102)은 상기 열 방향을 따라 교대로 그리고 반복적으로 배치될 수 있다. 상기 활성 라인 패턴들(ALP)은 등간격으로 배열될 수 있다. 상기 소자 분리 패턴들(102)은 상기 기판(100)에 형성된 트렌치들을 각각 채울 수 있다. 상기 소자 분리 패턴들(102)은 절연성 유전 물질(ex, 산화물, 질화물, 및/또는 산화질화물 등)을 포함할 수 있다.
격리 리세스 영역들(105i)이 상기 활성 라인 패턴들(ALP) 및 소자 분리 패턴들(102)을 가로지를 수 있다. 상기 각 격리 리세스 영역(105i)은 상기 열 방향으로 연장된 그루브 형태를 가질 수 있다. 상기 격리 리세스 영역들(105i)은 상기 각 활성 라인 패턴(ALP)을 셀 활성부들(CA)로 분할시킬 수 있다. 상기 각 셀 활성부(CA)는, 인접한 한 쌍의 상기 격리 리세스 영역들(105i) 사이에 위치한 상기 활성 라인 패턴(ALP)의 일부분에 해당할 수 있다. 즉, 상기 각 셀 활성부(CA)는 서로 인접한 한 쌍의 상기 소자 분리 패턴들(102) 및 인접한 한 쌍의 상기 격리 리세스 영역들(105i)에 의해 정의될 수 있다. 평면적 관점에서 상기 셀 활성부들(CA)은 행들 및 열들을 따라 배열될 수 있다. 상기 각 활성 라인 패턴(ALP)으로부터 분할된 셀 활성부들(CA)은 각 행을 구성 할 수 있으며, 인접한 상기 한 쌍의 격리 리세스 영역들(105i) 사이에 배치된 셀 활성부들(CA)은 상기 열 방향을 따라 배열되어 각 열을 구성할 수 있다. 상기 셀 활성부들(CA)은 제1 도전형의 도펀트로 도핑될 수 있다.
적어도 하나의 셀 리세스 영역(105c)이 각 열을 구성하는 셀 활성부들(CA)을 가로지를 수 있다. 상기 셀 리세스 영역들(105c)은 상기 격리 리세스 영역들(105i)과 평행할 수 있다. 따라서, 상기 셀 리세스 영역(105c)도 상기 열 방향으로 연장된 그루브 형태를 가질 수 있다. 일 실시예에 따르면, 한 쌍의 상기 셀 리세스 영역들(105c)이 각 열을 구성하는 셀 활성부들(CA)을 가로지를 수 있다. 이 경우에, 한 쌍의 상기 셀 선택 요소들이 상기 각 활성부에 형성될 수 있다.
상기 셀 및 격리 리세스 영역들(105c, 105i)의 바닥면들은 상기 셀 활성부들(CA)의 상면들 보다 낮은 레벨에 위치할 수 있다. 상기 셀 리세스 영역(105c)의 깊이는 상기 격리 리세스 영역(105i)의 깊이와 실질적으로 동일할 수 있다. 일 실시예에 따르면, 상기 셀 리세스 영역(105c)의 폭은 상기 격리 리세스 영역(105i)의 폭과 실질적으로 동일할 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 셀 리세스 영역(105c)의 폭은 상기 격리 리세스 영역(105i)의 폭과 다를 수도 있다. 일 실시예에 따르면, 상기 리세스 영역들(105c, 105i)은 등 간격으로 배열될 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다.
셀 게이트 전극(CGE)이 상기 각 셀 리세스 영역(105c) 내에 배치될 수 있으며, 격리 게이트 전극(IGE)이 상기 각 격리 리세스 영역(105i) 내에 배치될 수 있다. 상기 셀 게이트 전극들(CGE)은 상기 셀 리세스 영역들(105c)의 형태에 기인하여 상기 열 방향으로 연장된 라인 형태들을 가질 수 있다. 상기 셀 게이트 전극들(CGE)은 상기 워드 라인들에 해당할 수 있다. 상기 격리 게이트 전극들(IGE)도 상기 격리 리세스 영역들(105i)의 형태에 기인하여 상기 열 방향으로 연장된 라인 형태들일 수 있다.
일 실시예에 따르면, 상기 격리 게이트 전극(IGE)은 상기 셀 게이트 전극(CGE)과 동일한 물질로 형성될 수 있다. 예컨대, 상기 셀 및 격리 게이트 전극들(CGE, IGE)은 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
셀 게이트 유전막(107c)이 상기 각 셀 리세스 영역(105c)의 내면 및 상기 셀 게이트 전극(CGE) 사이에 배치될 수 있다. 격리 게이트 유전막(107i)이 상기 각 격리 리세스 영역(105i)의 내면 및 상기 격리 게이트 전극(IGE) 사이에 배치될 수 있다. 상기 격리 게이트 유전막(107i)은 상기 셀 게이트 유전막(107c)과 동일한 유전 물질로 형성될 수 있다. 이와는 달리, 상기 격리 게이트 유전막(107i)은 상기 셀 게이트 유전막(107c)과 다른 유전 물질을 포함할 수도 있다. 상기 셀 게이트 유전막(107c)은 산화물, 질화물, 산화질화물, 및/또는 고유전물(ex, 하프늄 산화물, 알루미늄 산화물 등과 같은 절연성 금속 산화물)을 포함할 수 있다. 상기 격리 게이트 유전막(107i)은 산화물, 질화물, 산화질화물, 및/또는 고유전물을 포함할 수 있다.
상기 셀 게이트 전극들(CGE) 및 격리 게이트 전극들(IGE)의 상면들은 상기 셀 활성부들(CA)의 상면들 보다 낮을 수 있다. 캐핑 유전 패턴들(110)이 상기 셀 게이트 전극들(CGE) 및 격리 게이트 전극들(IGE) 상에 각각 배치될 수 있다. 상기 캐핑 유전 패턴들(110)은 상기 셀 및 격리 리세스 영역들(105c, 105i) 내에 각각 배치될 수 있다. 일 실시예에 따르면, 상기 캐핑 유전 패턴들(110)의 상면들은 상기 셀 활성부들(CA)의 상면들과 실질적으로 공면을 이룰 수 있다. 상기 캐핑 유전 패턴들(110)은 산화물, 질화물 및/또는 산화질화물 등을 포함할 수 있다.
상기 제1 소오스/드레인 영역(S/D1)은 상기 한 쌍의 셀 게이트 전극들(CGE) 사이의 상기 각 셀 활성부(CA) 내에 배치될 수 있다. 한 쌍의 제2 소오스/드레인 영역들(S/D2)이 상기 각 셀 활성부(CA)의 양 가장자리 영역들 내에 각각 배치될 수 있다. 이때, 상기 각 셀 활성부(CA)를 가로지르는 상기 한 쌍의 셀 게이트 전극들(CGE)은 상기 한 쌍의 제2 소오스/드레인 영역들(S/D2) 사이에 배치될 수 있다. 상기 제1 및 제2 소오스/드레인 영역들(S/D1, S/D2)은 제2 도전형의 도펀트로 도핑될 수 있다. 상기 제1 도전형의 도펀트 및 상기 제2 도전형의 도펀트 중에서 어느 하나는 N형 도펀트이고, 다른 하나는 P형 도펀트이다. 예컨대, 상기 제1 도전형의 도펀트가 P형 도펀트일 수 있으며, 상기 제2 도전형의 도펀트가 N형 도펀트일 수 있다. 이 경우에, 상기 셀 선택 요소들은 엔모스(NMOS) 트랜지스터들일 수 있다.
정보 저장 소자의 동작 시에, 상기 격리 게이트 전극들(IGE)에 격리 전압이 인가 될 수 있다. 상기 격리 전압은 상기 격리 리세스 영역들(105i)의 내면들 아래에 채널이 형성되는 것을 방지할 수 있다. 즉, 상기 격리 전압에 의하여 상기 격리 게이트 전극들(IGE) 아래의 격리 채널 영역들은 턴 오프(turn off) 된다. 이로 인하여, 상기 각 활성 라인 패턴(ALP)으로부터 분할된 상기 셀 활성부들(CA)은 서로 격리될 수 있다. 예컨대, 상기 활성 라인 패턴들(ALP)이 P형 도펀트로 도핑되고, 상기 소오스/드레인 영역들(S/D1, S/D2)이 N형 도펀트로 도핑되는 경우에, 상기 격리 전압은 접지 전압 또는 음의 전압일 수 있다.
상술된 바와 같이, 상기 한 쌍의 셀 선택 요소들이 상기 각 셀 활성부(CA)에 형성될 수 있다. 다시 말해서, 상기 각 셀 활성부(CA)에 형성된 상기 한 쌍의 셀 게이트 전극들(CGE), 제1 소오스/드레인 영역(S/D1), 및 상기 한 쌍의 제2 소오스/드레인 영역들(S/D2)은 상기 한 쌍의 셀 선택 요소들을 구성할 수 있다. 이때, 상기 한 쌍의 셀 선택 요소들은 상기 각 셀 활성부(CA)에 형성된 상기 제1 소오스/드레인 영역(S/D1)을 공유할 수 있으며, 상기 한 쌍의 제2 소오스/드레인 영역들(S/D2)은 상기 한 쌍의 셀 선택 요소들에 각각 포함될 수 있다.
상기 기판(100) 전면 상에 제1 층간 유전막(113)이 배치될 수 있다. 상기 제1 층간 유전막(113)은 상기 셀 선택 요소들을 덮는다. 상기 제1 층간 유전막(113)은 단일층 또는 다층일 수 있다. 상기 제1 층간 유전막(113)은 산화막, 질화막, 및/또는 산화질화막 등을 포함할 수 있다.
상기 제1 층간 유전막(113) 상에 평판 도전 패턴(120)이 배치된다. 상기 평판 도전 패턴(120)은 상기 복수의 셀 선택 요소들을 덮는다. 상기 평판 도전 패턴(120)은 상기 셀 선택 요소들의 제1 단자들과 전기적으로 접속된다. 예컨대, 상기 평판 도전 패턴(120)은 상기 셀 선택 요소들의 제1 소오스/드레인 영역들(S/D1)과 전기적으로 접속될 수 있다. 다시 말해서, 상기 복수의 셀 선택 요소들의 제1 소오스/드레인 영역들(S/D1)은 상기 평판 도전 패턴(120)에 공통적으로 연결된다.
정보 저장 소자의 판독 동작 및/또는 프로그램 동작 시에, 상기 평판 도전 패턴(120)에 기준 전압이 인가될 수 있다. 이로써, 상기 셀 선택 요소의 제1 소오스/드레인 영역(S/D1)에 상기 기준 전압이 제공될 수 있다. 상기 평판 도전 패턴(120)은 상기 복수의 셀 선택 요소들을 덮는 평판 형상을 갖는다. 이에 따라, 상기 평판 도전 패턴(120)은 넓은 평면적을 가질 수 있다. 그 결과, 상기 평판 도전 패턴(120)의 저항값이 최소화될 수 있다.
상기 평판 도전 패턴(120)은 도전 물질로 형성된다. 예컨대, 상기 평판 도전 패턴(120)은 도펀트로 도핑된 반도체 물질(ex, 도프트 실리콘, 도프트 게르마늄, 또는 도프트 실리콘-게르마늄), 금속(ex, 텅스텐, 알루미늄, 티타늄, 또는 탄탈늄), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 또는 텅스텐 질화물), 및 금속-반도체 화합물(ex, 텅스텐 실리사이드, 티타늄 실리사이드, 코발트 실리사이드, 또는 니켈 실리사이드와 같은 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 상기 평판 도전 패턴(120)은 단일층 또는 다층일 수 있다.
상기 평판 도전 패턴(120)은 콘택 라인 패턴들(115L)을 통하여 상기 제1 소오스/드레인 영역들(S/D1)과 전기적으로 접속될 수 있다. 상기 콘택 라인 패턴들(115L)은 상기 제1 층간 유전막(113)을 관통하여 상기 제1 소오스/드레인 영역들(S/D1)과 접속될 수 있다. 도 1a 및 도 1c에 개시된 바와 같이, 상기 콘택 라인 패턴들(115L)은 상기 셀 게이트 전극들(CGE)과 평행하게 연장될 수 있다. 상기 각 콘택 라인 패턴(115L)은 각 열을 구성하는 셀 활성부들(CA) 내에 형성된 제1 소오스/드레인 영역들(SD1)과 접속될 수 있다. 상기 평판 도전 패턴(120)은 상기 콘택 라인 패턴들(115L)의 상면들에 접촉될 수 있다. 예컨대, 상기 콘택 라인 패턴들(115L)은 도펀트로 도핑된 반도체 물질(ex, 도프트 실리콘, 도프트 게르마늄, 또는 도프트 실리콘-게르마늄), 금속(ex, 텅스텐, 알루미늄, 티타늄, 또는 탄탈늄), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 또는 텅스텐 질화물), 및 금속-반도체 화합물(ex, 텅스텐 실리사이드, 티타늄 실리사이드, 코발트 실리사이드, 또는 니켈 실리사이드와 같은 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
제2 층간 유전막(125)이 상기 평판 도전 패턴(120) 상에 배치될 수 있다. 상기 제2 층간 유전막(125)은 산화막, 질화막, 및/또는 산화질화막 등을 포함할 수 있다.
복수의 관통 필라들(140)이 상기 제2 층간 유전막(125), 평판 도전 패턴(120), 및 제1 층간 유전막(113)을 연속적으로 관통할 수 있다. 상기 복수의 관통 필라들(140)은 상기 셀 선택 요소들의 제2 단자들(즉, 상기 제2 소오스/드레인 영역들(S/D2))에 각각 전기적으로 접속될 수 있다. 이때, 상기 관통 필라들(140)은 상기 평판 도전 패턴(120)과 절연 된다. 일 실시예에 따르면, 상기 관통 필라들(140)은 상기 제2 소오스/드레인 영역들(S/D2)에 각각 접촉될 수 있다.
상기 관통 필라들(140)은 상기 제2 층간 유전막(125), 평판 도전 패턴(120), 및 제1 층간 유전막(113)을 연속적으로 관통하는 관통 홀들(130, through holes) 내에 각각 배치된다. 상기 관통 홀들(130)은 서로 옆으로 이격 된다. 상기 복수의 관통 홀들(130)에 기인하여, 상기 평판 도전 패턴(120) 내에 복수의 평판 홀들(PH, plate holes)이 정의된다. 상기 각 평판 홀(PH)은 상기 평판 도전 패턴(120)을 관통하는 상기 각 관통 홀(130)의 일 영역일 수 있다. 따라서, 상기 각 평판 홀(PH)은 상기 각 관통 홀(130)에 자기 정렬된다. 상기 관통 필라들(140)은 상기 평판 홀들(PH)을 각각 통과하며, 상기 평판 홀들(PH)의 내측벽들로부터 옆으로 이격 된다.
상기 관통 필라들(140)은 도전 물질로 형성된다. 예컨대, 상기 관통 필라들(140)은 도펀트로 도핑된 반도체 물질(ex, 도프트 실리콘, 도프트 게르마늄, 또는 도프트 실리콘-게르마늄), 금속(ex, 텅스텐, 알루미늄, 구리, 티타늄, 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물), 및 금속-반도체 화합물(ex, 텅스텐 실리사이드, 티타늄 실리사이드, 코발트 실리사이드, 또는 니켈 실리사이드와 같은 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 일 실시예에 따르면, 상기 관통 필라(140)가 상기 제2 소오스/드레인 영역(S/D2)에 접촉되는 경우에, 상기 관통 필라(140)는, 상기 제2 소오스/드레인 영역(S/D2)과 접촉되는 오믹층(ohmic layer)을 포함할 수 있다. 상기 오믹층은 상기 금속-반도체 화합물(ex, 금속 실리사이드)를 포함할 수 있다.
절연 스페이서(135)가 상기 각 관통 필라(140)의 내측벽 및 상기 각 관통 필라(140) 사이에 배치될 수 있다. 상기 각 관통 필라(140)는 상기 절연 스페이서(135)로 인하여 상기 평판 도전 패턴(120)과 절연된다. 상기 절연 스페이서(135)는 질화물, 산화물, 및/또는 산화 질화물을 포함할 수 있다.
정보 저장부들(DS)이 상기 제2 층간 유전막(125) 상에 배치될 수 있다. 상기 정보 저장부들(DS)은 상기 관통 필라들(140)에 각각 직접 연결된다. 예컨대, 상기 정보 저장부들(DS)은 상기 관통 필라들(140)의 상면들 상에 각각 배치될 수 있다. 상기 정보 저장부들(DS)은 상기 관통 필라들(140)의 상면들과 각각 접촉될 수 있다. 평면적 관점에서 상기 각 관통 필라(140)과 이에 직접 연결된 정보 저장부(DS)는 중첩된다. 즉, 상기 각 관통 필라(140)과 이에 직접 연결된 정보 저장부(DS)는 상기 기판(100)의 상면에 수직한 하나의 축을 따라 배열될 수 있다. 상기 평판 도전 패턴(120), 관통 필라들(140) 및 정보 저장부들(DS)간의 위치 관계를 명확하게 보여주기 위하여, 도 2에서 층간 유전막들(113, 125) 및 비트 라인들(150)을 생략하여 도시하였다.
상기 각 정보 저장부(DS)는 상기 각 관통 필라(140)를 통하여 상기 각 셀 선택 요소의 제2 소오스/드레인 영역(S/D2)에 전기적으로 접속될 수 있다. 평면적 관점에서 상기 각 정보 저장부(DS)는 이에 접속된 상기 제2 소오스/드레인 영역(S/D2)과 중첩될 수 있다. 따라서, 평면적 관점에서 상기 각 정보 저장부(DS)는 그 아래의 관통 필라(140) 및 제2 소오스/드레인 영역(S/D2)과 중첩될 수 있다. 하나의 기억 셀은 하나의 셀 선택 요소 및 하나의 정보 저장부(DS)를 포함할 수 있다. 도 1a 및 도 2에 개시된 바와 같이, 평면적 관점에서 상기 정보 저장부들(DS)은 행들 및 열들을 따라 배열될 수 있다.
상기 정보 저장부들(DS)은 논리 데이터를 저장할 수 있다. 상기 정보 저장부(DS)는 자화 방향을 이용하는 자기터널접합, 전기적 통로를 이용하는 전이 금속 산화물, 및 상변화 물질 중에서 어느 하나를 포함할 수 있다. 상기 정보 저장부들(DS)에 대한 구체적인 설명은 후술 한다.
제3 층간 유전막(145)이 적어도 상기 정보 저장부들(DS) 사이의 공간을 채울 수 있다. 일 실시예에 따르면, 도 1b에 개시된 바와 같이, 상기 제3 층간 유전막(145)은 상기 정보 저장부들(DS)의 상면들과 실질적으로 공면을 이룰 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 다른 실시예에 따르면, 상기 제3 층간 유전막(145)은 상기 정보 저장부들(DS)의 상면들을 덮을 수도 있다. 상기 제3 층간 유전막(145)은 산화막, 질화막, 및/또는 산화질화막 등을 포함할 수 있다.
비트 라인들(150)이 상기 제3 층간 유전막(145) 상에 배치될 수 있다. 상기 비트 라인들(150)은 상기 정보 저장부들(DS)의 상면들과 전기적으로 접속된다. 상기 비트 라인들(150)은 상기 셀 게이트 전극들(CGE)을 가로지를 수 있다. 상기 비트 라인들(150)은 상기 행 방향으로 연장될 수 있다. 상기 각 비트 라인(150)은 각 행을 구성하는 상기 정보 저장부들(DS)과 전기적으로 접속될 수 있다. 도 1b에 도시된 바와 같이, 상기 제3 층간 유전막(145)이 상기 정보 저장부들(DS)의 상면들과 실질적으로 공면을 이루는 경우에, 상기 각 비트 라인(150)은 각 행을 구성하는 정보 저장부들(DS)의 상면들에 접촉될 수 있다. 이와는 달리, 상기 제3 층간 유전막(145)이 상기 정보 저장부들(DS)의 상면들을 덮는 경우에, 상기 각 비트 라인(150)은, 상기 제3 층간 유전막(145)을 관통하는 콘택 플러그들을 통하여 상기 정보 저장부들(DS)과 전기적으로 접속될 수 있다.
상기 비트 라인들(150)은 도전 물질로 형성된다. 예컨대, 상기 비트 라인들(150)은 금속(ex, 텅스텐, 알루미늄, 구리, 티타늄, 및/또는 탄탈륨) 및 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물) 중에서 적어도 하나를 포함할 수 있다.
상술된 정보 저장 소자에 따르면, 상기 평판 도전 패턴(120)은 상기 복수의 셀 선택 요소들을 덮는 평판 형태를 갖는다. 이로써, 상기 평판 도전 패턴(120)은 넓은 평면적을 가질 수 있다. 그 결과, 판독 및/또는 프로그램 동작 시에, 상기 기준 전압이 상기 평판 도전 패턴(120)을 통하여 상기 기억 셀들에게 안정적으로 제공될 수 있다. 따라서, 우수한 신뢰성을 갖는 정보 저장 소자를 구현할 수 있다.
또한, 상기 정보 저장부들(DS)은, 상기 평판 도전 패턴(120)을 관통하고 상기 평판 도전 패턴(120)과 절연된 상기 관통 필라들(140)에 각각 직접 연결된다. 이로써, 평면적 관점에서 상기 정보 저장부들(DS)은 상기 평판 도전 패턴(120)과 중첩될 수 있다. 즉, 상기 평판 도전 패턴(120) 및 상기 정보 저장부들(DS)은 수직적으로(vertically) 적층될 수 있다. 그 결과, 상기 평판 도전 패턴(120)로 야기될 수 면적 증가가 방지되거나 최소화될 수 있다. 따라서, 고집적화에 최적화된 정보 저장 소자를 구현할 수 있다.
이에 더하여, 상기 관통 필라들(140)은 상기 평판 도전 패턴(120)의 평판 홀들(PH)을 각각 통과한다. 여기서, 상기 평판 홀들(PH)은 서로 옆으로 이격 된다. 이로써, 상기 관통 필라들(140)의 관통을 위한 상기 평판 도전 패턴(120)의 면적 감소가 최소화될 수 있다. 결과적으로, 상기 평판 도전 패턴(120)에 의한 정보 저장 소자의 면적 증가 및 상기 관통 필라들(140)의 관통에 의한 평면 도전 패턴(120)의 면적 감소를 모두 최소화시킬 수 있다.
다음으로, 상술된 정보 저장부(DS)에 대하여 도면들을 참조하여 구체적으로 설명한다.
도 3a는 본 발명의 일 실시예에 따른 정보 저장 소자의 정보 저장부의 일 예를 나타내는 단면도이다.
도 3a를 참조하면, 본 실시예에 따른 정보 저장부(DS)는 기준 패턴(320), 자유 패턴(340), 및 상기 기준 패턴(320) 및 자유 패턴(340) 사이에 배치된 터널 배리어 패턴(330, tunnel barrier pattern)을 포함할 수 있다. 상기 기준 패턴(320)은 일 방향으로 고정된 자화방향(325)을 갖고, 상기 자유 패턴(340)은 상기 기준 패턴(320)의 자화방향(325)에 평행 또는 반 평행하도록 변경 가능한 자화방향(345)을 갖는다. 상기 기준 패턴(320) 및 자유 패턴(340)의 자화방향들(225, 325)은 상기 터널 배리어 패턴(330)의 상기 자유 패턴(340)과 접촉된 일면에 평행할 수 있다. 상기 기준 패턴(320), 터널 배리어 패턴(330) 및 자유 패턴(340)은 자기터널접합(magnetic tunnel junction)을 구성할 수 있다.
상기 자유 패턴(340)의 자화방향(345)이 상기 기준 패턴(320)의 자화방향(325)과 평행한 경우에, 상기 정보 저장부(DS)는 제1 저항 값을 가질 수 있으며, 상기 자유 패턴(340)의 자화방향(345)이 상기 기준 패턴(320)의 자화방향(325)에 반 평행한 경우에, 상기 정보 저장부(DS)는 제2 저항 값을 가질 수 있다. 여기서, 상기 제1 저항 값은 상기 제2 저항 값 보다 작을 수 있다. 이러한 저항 값의 차이를 이용하여 상기 정보 저장부(DS)는 논리 데이터를 저장할 수 있다. 상기 자유 패턴(340)의 자화방향(345)은 프로그램 전류 내 전자들의 스핀 토크(spin torque)에 의하여 변경될 수 있다.
상기 기준 패턴(320) 및 자유 패턴(340)은 강자성 물질을 포함할 수 있다. 상기 기준 패턴(320)은 상기 기준 패턴(320) 내 강자성 물질의 자화방향을 고정시키는(pinning) 반강자성 물질을 더 포함할 수 있다. 상기 터널 배리어 패턴(330)은 산화마그네슘(magnesium oxide), 산화티타늄(titanium oxide), 산화알루미늄(aluminum oxide), 산화마그네슘아연(magnesium-zinc oxide) 또는 산화마그네슘붕소(magnesium-boron oxide) 등에서 적어도 하나를 포함할 수 있다.
상기 정보 저장부(DS)는 하부 전극(310) 및 상부 전극(350)을 더 포함할 수 있다. 상기 기준 패턴(320), 터널 배리어 패턴(330) 및 자유 패턴(340)은 상기 하부 전극(310) 및 상부 전극(350) 사이에 배치될 수 있다. 도 3a에 도시된 바와 같이, 상기 기준 패턴(320), 터널 배리어 패턴(330) 및 자유 패턴(340)이 상기 하부 전극(310) 상에 차례로 배치될 수 있으며, 상기 상부 전극(350)이 상기 자유 패턴(340) 상에 배치될 수 있다. 이와는 달리, 상기 자유 패턴(340), 상기 터널 배리어 패턴(330), 및 상기 기준 패턴(320)이 상기 하부 전극(310) 상에 차례로 적층될 수도 있다. 이 경우에, 상기 상부 전극(350)은 상기 기준 패턴(320) 상에 배치될 수 있다. 상기 하부 전극(310) 및 상부 전극(350)은 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물 등)을 포함할 수 있다.
도 3b는 본 발명의 일 실시예에 따른 정보 저장 소자의 정보 저장부의 다른 예를 나타내는 단면도이다.
도 3b를 참조하면, 본 예에 따른 정보 저장부(DS)는 기준 수직 패턴(420), 자유 수직 패턴(440), 및 상기 기준 수직 패턴(420)과 자유 수직 패턴(440) 사이에 개재된 터널 배리어 패턴(430)을 포함할 수 있다. 상기 기준 수직 패턴(420)은 일 방향으로 고정된 자화방향(425)을 가질 수 있으며, 상기 자유 수직 패턴(440)은 상기 기준 수직 패턴(420)의 자화방향(425)에 대하여 평행 또는 반 평행하도록 변경 가능한 자화방향(445)을 가질 수 있다. 여기서, 상기 기준 및 자유 수직 패턴들(420, 440)의 자화방향들(425, 445)은 상기 자유 수직 패턴(440)과 접촉된 상기 터널 배리어 패턴(430)의 일면에 수직(perpendicular)할 수 있다.
상기 기준 및 자유 수직 패턴들(420, 440)은 수직 자성 물질(ex, CoFeTb, CoFeGd, CoFeDy), L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, 및 수직 자성 구조체 중에서 적어도 하나를 포함할 수 있다. 상기 L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다. 상기 수직 자성 구조체는 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 포함할 수 있다. 예컨대, 상기 수직 자성 구조체는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 등에서 적어도 하나를 포함할 수 있다. 여기서, 상기 기준 수직 패턴(420)은 상기 자유 수직 패턴(440)에 비하여 두꺼울 수 있으며, 및/또는 상기 기준 수직 패턴(420)의 보자력이 상기 자유 수직 패턴(440)의 보자력 보다 클 수 있다.
상기 터널 배리어 패턴(330)은 산화마그네슘, 산화티타늄, 산화알루미늄, 산화마그네슘아연 또는 산화마그네슘붕소 등에서 적어도 하나를 포함할 수 있다. 상기 정보 저장부(DS)는 하부 전극(410) 및 상부 전극(450)을 포함할 수 있다. 도시된 바와 같이, 상기 기준 수직 패턴(420), 터널 배리어 패턴(430) 및 자유 수직 패턴(440)이 상기 하부 전극(410) 상에 차례로 적층될 수 있으며, 상기 상부 전극(450)이 상기 자유 수직 패턴(440) 상에 배치될 수 있다. 이와는 달리, 상기 자유 수직 패턴(440), 터널 배리어 패턴(430) 및 기준 수직 패턴(420)이 상기 하부 전극(410) 상에 차례로 적층될 수 있으며, 상기 상부 전극(450)이 상기 기준 수직 패턴(420) 상에 배치될 수 있다. 상기 하부 및 상부 전극들(410, 450)은 도전성 금속 질화물로 형성될 수 있다.
도 3c는 본 발명의 일 실시예에 따른 정보 저장 소자의 정보 저장부의 또 다른 예를 나타내는 단면도이다.
도 3c를 참조하면, 본 예에 따른 정보 저장부(DS)는 차례로 적층된 상변화 물질 패턴(510) 및 캐핑 전극(520)을 포함할 수 있다. 상기 상변화 물질 패턴(510)은 공급되는 열의 온도 및/또는 열의 공급 시간 등에 의하여 결정 상태 또는 비정질 상태로 변화될 수 있다. 결정 상태의 상기 상변화 물질 패턴(510)은 비정질 상태의 상기 상변화 물질 패턴(510)에 비하여 낮은 비 저항을 가질 수 있다. 이러한 상태 변환에 따른 비 저항의 차이를 이용하여, 상기 정보 저장부(DS)는 논리 데이터를 저장할 수 있다. 일 실시예에 따르면, 상기 상변화 물질 패턴(510)과 접촉된 상기 관통 필라(140)은 히터 전극으로 사용될 수 있다. 이 경우에, 상기 관통 필라(140)에 인접한 상기 상변화 물질 패턴(510)의 일부분 프로그램 영역에 해당할 수 있다. 상기 프로그램 영역이 결정 상태 또는 비정질 상태로 변환될 수 있다.
상기 상변화 물질 패턴(510)은 칼코게나이드(chalcogenide) 원소인 텔루리움(Te) 및 셀레니움(Se) 중 선택된 적어도 하나를 포함할 수 있다. 예컨대, 상기 상변화 물질 패턴(510)은 Ge-Sb-Te, As-Sb-Te, As-Ge-Sb-Te, Sn-Sb-Te, Ag-In-Sb-Te, In-Sb-Te, 5A족 원소-Sb-Te, 6A족 원소-Sb-Te, 5A족 원소-Sb-Se, 6A족 원소-Sb-Se, Ge-Sb, In-Sb, Ga-Sb, 및 도핑된 Ge-Sb-Te 등에서 선택된 적어도 하나를 포함할 수 있다. 여기서, 상기 도핑된 Ge-Sb-Te는 C, N, B, Bi, Si, P, Al, Dy 또는 Ti 등으로 도핑될 수 있다. 상기 캐핑 전극(520)은 도전성 금속 질화물로 형성될 수 있다.
도 3d는 본 발명의 일 실시예에 따른 정보 저장 소자의 정보 저장부의 또 다른 예를 나타내는 단면도이다.
도 3d를 참조하면, 본 예에 따른 정보 저장부(DS)는 하부 전극(610), 상부 전극(630), 및 상기 하부 및 상부 전극들(610, 630) 사이에 개재된 전이금속 산화물 패턴(620)을 포함할 수 있다. 적어도 하나의 전기적 통로(625)가 프로그램 동작에 의하여 상기 전이금속 산화물 패턴(620) 내에서 생성되거나 소멸될 수 있다. 상기 전기적 통로(625)의 양 단들은 상기 하부 및 상부 전극들(610, 630)에 각각 연결될 수 있다. 상기 전기적 통로(625)가 생성된 경우에 상기 정보 저장부(DS)는 낮은 저항 값을 가질 수 있으며, 상기 전기적 통로(625)가 소멸된 경우에 상기 정보 저장부(DS)는 높은 저항 값을 가질 수 있다. 이러한 전기적 통로(625)에 의한 저항 값 차이를 상기 정보 저장부(DS)는 논리 데이터를 저장할 수 있다. 상기 전기적 통로(625)는 프로그램 동작에 의하여 생성되거나 소멸될 수 있다.
예컨대, 상기 전이금속 산화물 패턴(620)은 니오븀 산화물(niobium oxide), 티타늄 산화물(titanium oxide), 니켈 산화물(nikel oxide), 지르코늄 산화물(zirconium oxide), 바나듐 산화물(vanadium oxide), PCMO((Pr,Ca)MnO3), 스트론튬-티타늄 산화물(strontium-titanium oxide), 바륨-스트론튬-티타늄 산화물(barium-strontium-titanium oxide), 스트론튬-지르코늄 산화물(strontium-zirconium oxide), 바륨-지르코늄 산화물(barium-zirconium oxide), 또는 바륨-스트론튬-지르코늄 산화물(barium-strontium-zirconium oxide) 등에서 적어도 하나를 포함할 수 있다.
상기 하부 및 상부 전극들(610, 630)은 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물), 전이 금속(ex, 티타늄, 탄탈륨 등), 및 희토류 금속(ex, 루세늄, 백금 등) 중에서 적어도 하나를 포함할 수 있다.
한편, 상기 관통 필라(140)는 상기 절연 스페이서(135) 이외에 다른 절연체에 의해 절연될 수도 있다. 이를 도면을 참조하여 설명한다.
도 4는 본 발명의 일 실시예에 따른 정보 저장 소자의 일 변형예를 나타내는 단면도이다.
도 4를 참조하면, 절연체(136)가 상기 각 관통 필라(140) 및 상기 평판 도전 패턴(120) 사이에 한정적으로 배치될 수 있다. 다시 말해서, 상기 절연체(136)는 상기 각 관통 필라(140)와 상기 평판 도전 패턴(120)의 각 평판 홀(PH')의 내면 사이에 한정적으로 배치될 수 있다. 상기 절연체(136)는 관통 홀(130)의 내측벽에 노출된 상기 평판 도전 패턴(120)에 처리 공정을 수행하여 형성될 수 있다. 상기 처리 공정은 산화 공정 및 질화 공정 중에 적어도 하나를 포함할 수 있다. 따라서, 상기 절연체(136)는 산화물, 질화물, 또는 산화질화물을 포함할 수 있다. 예컨대, 상기 평판 도전 패턴(120)이 도핑된 실리콘으로 형성되는 경우에, 상기 절연체(136)는 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화질화물로 형성될 수 있다.
상기 절연체(136)가 상기 처리 공정에 의하여 형성됨으로써, 상기 평판 홀(PH')의 폭은 상기 제2 층간 유전막(125)에 형성된 상기 관통 홀(130)의 일부분의 폭 보다 클 수 있다. 하지만, 이 경우에, 상기 평판 홀(PH')은 상기 관통 홀(130)에 자기 정렬된 상태일 수 있다.
본 변형예에 따르면, 상기 절연체(136)로 인하여 도 1a 및 도 1b에 개시된 절연 스페이서(135)는 생략될 수 있다. 이와는 달리, 도 1a 및 도 1b에 개시된 절연 스페이서(135)가 상기 절연체(136)를 포함하는 도 4의 정보 저장 소자에 추가될 수도 있다. 이 경우에, 관통 필라는 상기 절연 스페이서(135) 및 상기 절연체(136)에 의하여 상기 평판 도전 패턴(120)과 절연될 수 있다.
도 1a 내지 도 1c 및 도 2를 참조하여 설명한 콘택 라인 패턴(115L)은 다른 형태로 구현될 수도 있다. 이를 도 5a 및 5b를 참조하여 설명한다.
도 5a는 본 발명의 일 실시예에 따른 정보 저장 소자의 다른 변형예를 나타내는 단면도이고, 도 5b는 도 5a의 III-III'을 따라 취해진 단면도이다.
도 5a 및 도 5b를 참조하면, 복수의 콘택 필라들(115P)이 상기 제1 층간 유전막(113)을 관통하여 상기 제1 소오스/드레인 영역들(S/D1)에 각각 배열될 수 있다. 평면적 관점에서 상기 콘택 필라들(115P)은 행들 및 열들을 따라 배열될 수 있다. 상기 콘택 필라들(115P)의 상면들은 상기 평판 도전 패턴(120)의 하면에 접속될 수 있으며, 상기 콘택 필라들(115P)의 하면들은 상기 제1 소오스/드레인 영역들(S/D1)에 각각 연결될 수 있다. 상기 콘택 필라들(115P)은 도 1a 내지 도 1c의 콘택 라인 패턴(115L)과 동일한 물질로 형성될 수 있다.
도 6a 내지 도 12a는 본 발명의 일 실시예에 따른 정보 저장 소자의 제조 방법을 설명하기 위한 사시도들이고, 도 6b 내지 도 12b는 각각 도 6a 내지 12a의 IV-IV'을 따라 취해진 단면도들이다.
도 6a 및 도 6b를 참조하면, 구체적으로, 제1 도전형의 도펀트로 도핑된 기판(100)에 소자 분리 패턴들(102)을 형성하여 일 방향으로 연장된 활성 라인 패턴들(ALP)을 정의할 수 있다. 상기 일 방향은 도 6a의 x축과 평행할 수 있다. 상기 활성 라인 패턴들(ALP)은 등 간격으로 나란히 연장될 수 있다. 상기 기판(100)에 상기 일 방향으로 나란히 연장된 트렌치들을 형성할 수 있으며, 상기 소자 분리 패턴들(102)은 상기 트렌치들을 각각 채우도록 형성될 수 있다.
상기 활성 라인 패턴들(ALP) 및 소자 분리 패턴들(102)을 나란히 가로지르는 리세스 영역들(105c, 105i)을 형성할 수 있다. 상기 리세스 영역들(105c, 105i)은 상기 일 방향에 수직한(perpendicular) 방향으로 연장될 수 있다. 상기 수직한 방향은 도 6a의 y축과 평행할 수 있다. 상기 리세스 영역들(105c, 105i)은 그루브 형태들일 수 있다. 상기 기판(100) 상에 마스크 패턴들(미도시함)을 형성하고, 상기 마스크 패턴들을 식각 마스크로 사용하여 상기 활성 라인 패턴들(ALP) 및 소자 분리 패턴들(102)을 식각하여 상기 리세스 영역들(105c, 105i)을 형성할 수 있다.
상기 리세스 영역들(105c, 105i)은 격리 리세스 영역들(105i) 및 셀 리세스 영역들(105c)을 포함할 수 있다. 상기 격리 리세스 영역들(105i)은 상기 활성 라인 패턴들(ALP)을 셀 활성부들(CA)로 분할시킨다. 상기 셀 리세스 영역들(105c)은 상기 셀 활성부들(CA)를 가로지를 수 있다. 일 실시예에 따르면, 도시된 바와 같이, 한 쌍의 셀 리세스 영역들(105c)이 인접한 한 쌍의 상기 격리 리세스 영역들(105i) 사이에 형성될 수 있다.
상기 셀 리세스 영역들(105c) 및 상기 격리 리세스 영역들(105i)은 동시에 형성될 수 있다. 이와는 달리, 상기 격리 리세스 영역들(105i)을 형성한 후에 상기 셀 리세스 영역들(105c)을 형성하거나, 상기 셀 리세스 영역들(105c)을 형성한 후에 상기 격리 리세스 영역들(105i)을 형성할 수도 있다.
도 7a 및 도 7b를 참조하면, 상기 격리 리세스 영역(105i)의 내면 상에 격리 게이트 유전막(107i)을 형성할 수 있으며, 상기 셀 리세스 영역(105c)의 내면 상에 셀 게이트 유전막(107c)을 형성할 수 있다. 상기 셀 및 격리 게이트 유전막들(107c, 107i)은 동시에 형성될 수 있다. 이와는 달리, 상기 격리 게이트 유전막(107i)을 형성한 후에 상기 셀 게이트 유전막(107c)을 형성하거나, 상기 셀 게이트 유전막(107c)을 형성한 후에 상기 격리 게이트 유전막(107i)을 형성할 수 있다.
상기 셀 게이트 유전막(107c) 및/또는 격리 게이트 유전막(107i)은 상기 셀 활성부들(CA)의 상면들 상에도 형성될 수 있다. 상기 셀 및 격리 게이트 유전막들(107c, 107i)은 열산화 공정, 화학 기상 증착 공정 및/또는 원자층 증착 공정 등으로 형성될 수 있다.
상기 셀 및 격리 게이트 유전막들(107c, 107i)을 갖는 기판(100) 상에 상기 리세스 영역들(105c, 105i)을 채우는 게이트 도전막을 형성할 수 있다. 상기 리세스 영역들(105c, 105i) 외부의 게이트 도전막을 제거하여, 셀 게이트 전극들(CGE) 및 격리 게이트 전극들(IGE)을 형성할 수 있다. 상기 셀 및 격리 게이트 전극들(CGE, IGE)의 상면들을 상기 셀 활성부들(CA)의 상면들 보다 낮게 리세스 시킬 수 있다. 상기 게이트 도전막에 에치백 공정(etch back process) 을 수행하여, 상기 리세스 영역들(105c, 105i) 외부의 게이트 도전막을 제거하고, 게이트 전극들(CGE, IGE)의 상면들을 상기 셀 활성부들(CA)의 상면들 보다 낮게 리세스 시킬 수 있다. 이와는 달리, 화학적 기계적 연마 공정 및 리세스 공정을 순차적으로 수행하여, 상기 셀 활성부들(CA)의 상면들 보다 낮은 상면들을 갖는 상기 게이트 전극들(CGE, IGE)을 형성할 수 있다.
캐핑 유전막을 상기 기판(100) 상에 형성하여, 상기 게이트 전극들(CGE, IGE) 상의 리세스 영역들(105c, 105i)을 채울 수 있다. 상기 캐핑 유전막을 평탄화시키어, 상기 게이트 전극들(CGE, IGE) 상에 캐핑 유전 패턴들(110)을 각각 형성할 수 있다. 상기 캐핑 유전막은 에치백 공정 및/또는 화학적 기계적 연마 공정에 의해 평탄화될 수 있다.
상기 캐핑 유전 패턴들(110)을 마스크로 사용하여 제2 도전형의 도펀트 이온들을 상기 셀 활성부들(CA) 내에 주입하여 제1 및 제2 소오스/드레인 영역들(S/D1, S/D2)을 형성할 수 있다. 상기 제1 소오스/드레인 영역(S/D1)은 한 쌍의 상기 셀 게이트 전극들(CGE) 사이의 각 셀 활성부(CA) 내에 형성될 수 있으며, 한 쌍의 제2 소오스/드레인 영역들(S/D2)이 상기 각 셀 활성부(CA)의 양 가장자리 영역들 내에 각각 형성될 수 있다. 이로써, 상기 기판(100)에 복수의 셀 선택 요소들을 형성할 수 있다.
도 8a 및 도 8b를 참조하면, 제1 층간 유전막(113)을 기판(100) 전면 상에 형성할 수 있다. 상기 제1 층간 유전막(113)을 패터닝 하여, 상기 제1 소오스/드레인 영역들(S/D1)을 노출시키는 콘택 그루브들(contact grooves)을 형성할 수 있다. 상기 콘택 그루브들은 상기 셀 게이트 전극(CGE)과 평행하게 연장될 수 있다. 상기 각 콘택 그루브는 상기 셀 게이트 전극(CGE)과 평행한 방향으로 배열된 상기 제1 소오스/드레인 영역들(S/D1)을 노출시킬 수 있다. 콘택 도전막을 상기 기판(100) 상에 형성하여 상기 콘택 그루브들을 채울 수 있으며, 상기 콘택 도전막을 평탄화시키어, 상기 콘택 그루브들을 각각 채우는 콘택 라인 패턴들(115L)을 형성할 수 있다.
도 9a 및 도 9b를 참조하면, 상기 제1 층간 유전막(113) 상에 상기 셀 선택 요소들을 덮는 평판 도전 패턴(120)을 형성할 수 있다. 상기 평판 도전 패턴은 정보 저장 소자의 셀 어레이 영역 내에 형성될 수 있다. 즉, 상기 정보 저장 소자의 주변 회로 영역 내에는 상기 평판 도전 패턴(120)이 형성되지 않을 수 있다. 상기 제1 층간 유전막(113) 상에 평판 도전막을 형성할 수 있으며, 상기 평판 도전막을 패터닝하여 상기 평판 도전 패턴(120)을 형성할 수 있다. 상기 평판 도전 패턴(120)은 상기 콘택 라인 패턴들(115L)과 접촉되어, 상기 제1 소오스/드레인 영역들(S/D1, S/D2)과 전기적으로 접속될 수 있다.
도 10a 및 도 10b를 참조하면, 상기 평판 도전 패턴(120)을 갖는 기판(100) 상에 제2 층간 유전막(125)을 형성할 수 있다. 이어서, 상기 제2 층간 유전막(125), 평판 도전 패턴(120), 및 제1 층간 유전막(113)을 연속적으로 패터닝하여 복수의 관통 홀들(130)을 형성할 수 있다. 일 실시예에 따르면, 상기 관통 홀들(130)은 상기 제2 소오스/드레인 영역들(S/D2)을 각각 노출시킬 수 있다. 상기 관통 홀들(130)의 형성으로 인하여, 상기 평판 도전 패턴(120)에 평판 홀들(PH)이 형성될 수 있다. 상기 평판 홀(PH)은 상기 평판 도전 패턴(120)에 형성된 상기 관통 홀(130)의 일 영역에 해당한다.
도 11a 및 도 11b를 참조하면, 상기 관통 홀들(130)을 갖는 기판(100) 상에 절연막을 콘포말하게 형성할 수 있다. 상기 절연막을 상기 관통 홀들(130)의 바닥면이 노출될 때까지 평탄화시키어, 절연 스페이서들(135)을 형성할 수 있다. 상기 각 절연 스페이서(135)는 상기 각 관통 홀(130)의 내측벽 상에 형성될 수 있다. 상기 각 절연 스페이서(135)는 실질적으로 상기 각 관통 홀(130)의 내측벽 전체 상에 형성될 수 있다.
상기 절연 스페이서들(135)을 갖는 기판(100) 상에 도전막을 형성하여, 상기 관통 홀들(130)을 채울 수 있다. 상기 도전막을 평탄화시키어, 상기 관통 홀들(130) 내에 관통 필라들(140)을 각각 형성할 수 있다. 상기 각 관통 필라(140)는 상기 각 관통 홀(130)에 노출된 제2 소오스/드레인 영역(S/D2)과 접속될 수 있다. 상기 절연 스페이서들(135)로 인하여 상기 관통 필라들(140)은 상기 평판 도전 패턴(120)과 절연될 수 있다.
도 12a 및 도 12b를 참조하면, 상기 제2 층간 유전막(125) 상에 복수의 정보 저장부들(DS)을 형성할 수 있다. 상기 정보 저장부들(DS)은 상기 관통 필라들(140)에 각각 직접 연결된다. 상기 정보 저장부들(DS)의 하면들은 상기 관통 필라들(140)의 상면들 상에 각각 접촉될 수 있다. 상기 제2 층간 유전막(125) 상에 정보 저장막을 형성한 후에 상기 정보 저장막을 패터닝 하여 상기 정보 저장부들(DS)을 형성할 수 있다. 상기 정보 저장부들(DS)은 행들 및 열들을 따라 배열될 수 있다. 상기 행들은 x축과 평행할 수 있으며, 상기 열들은 y축과 평행할 수 있다.
도 1a 내지 도 1c를 다시 참조하면, 이어서, 제3 층간 유전막(145)을 기판(100) 전면 상에 형성할 수 있다. 일 실시예에 따르면, 상기 제3 층간 유전막(145)을 상기 정보 저장부들(DS)이 노출될 때까지 평탄화시킬 수 있다. 이어서, 상기 제3 층간 유전막(145) 상에 비트 라인들(150)을 형성할 수 있다. 이로써, 도 1a 내지 도 1c 및 도 2에 개시된 정보 저장 소자를 구현할 수 있다.
이와는 다르게, 상기 제3 층간 유전막(145)을 형성한 후에 상기 정보 저장부들(DS)을 노출시키지 않을 수 있다. 이 경우에, 상기 제3 층간 유전막(145)을 관통하는 콘택 플러그들을 형성할 수 있다. 상기 콘택 플러그들은 상기 정보 저장부들(DS) 상에 각각 접속될 수 있다. 이어서, 상기 콘택 플러그들에 접속되는 상기 비트 라인들(150)을 형성할 수 있다.
상술된 정보 저장 소자의 제조 방법에 따르면, 도 1a 내지 도 1c 및 도 2를 참조하여 설명한 정보 저장 소자의 효과들을 획득할 수 있다. 또한, 상기 평판 도전 패턴(120) 및 제1 층간 유전막(113)을 연속적으로 패터닝 하여 상기 관통 홀들(130)을 형성할 수 있다. 이어서, 상기 관통 홀들(130) 내에 상기 관통 필라들(140)을 각각 형성할 수 있다. 이로써, 상기 평판 홀들(PH)은 상기 관통 홀들(130)에 자기 정렬적으로 형성될 수 있다. 그 결과, 상기 관통 필라들(140)이 통과하는 상기 평판 홀들(PH)을 최소화시키어, 상기 평판 도전 패턴(120)의 평면적을 최대화시킬 수 있다.
다음으로, 도 4에 개시된 정보 저장 소자의 제조 방법을 설명한다. 도 13은 본 발명의 일 실시예에 따른 정보 저장 소자의 제조 방법의 일 변형예를 설명하기 위한 단면도이다.
도 10b 및 도 13을 참조하면, 상기 관통 홀들(130)을 형성한 후에, 상기 관통 홀들(130)의 내측벽들에 노출된 평판 도전 패턴(120)에 처리 공정을 수행할 수 있다. 상기 처리 공정은 산화 공정 및 질화 공정 중에서 적어도 하나를 포함할 수 있다. 이에 따라, 도 13에 개시된 절연체들(136)이 형성될 수 있다. 상기 각 관통 홀(130)의 내측벽들에 노출된 평판 도전 패턴(120)은 상기 처리 공정에 의하여 산화 및/또는 질화 되어 상기 각 절연체(136)가 형성될 수 있다. 상기 처리 공정에 기인하여, 상기 절연체(136)는 상기 각 관통 홀(130)의 내측벽 중에서 상기 평판 도전 패턴(120)으로 이루어진 부분 상에 한정적으로 형성될 수 있다. 상기 절연체(136)가 상기 처리 공정으로 형성됨으로써, 상기 평판 도전 패턴(120)의 평판 홀(PH')은 상기 관통 홀(130)의 상기 제2 층간 유전막(125)에 형성된 부분의 폭 보다 큰 폭을 가질 수 있다.
일 실시예에 따르면, 상기 처리 공정에 의하여 상기 관통 홀들(130)의 바닥면들이 산화 및/또는 질화 되어 추가 생성물들이 생성될 수 있다. 이 경우에, 상기 처리 공정을 수행한 후에 이방성 식각 공정을 수행하여 상기 관통 홀들(130)의 바닥면들 상의 산화물 및/또는 질화물을 제거할 수 있다. 상기 이방성 식각 공정으로 상기 관통 홀들(130)의 바닥면들 상의 산화물 및/또는 질화물을 제거함으로써, 상기 절연체들(136)은 잔존될 수 있으며, 상기 제2 소오스/드레인 영역들(S/D2)이 노출될 수 있다.
이어서, 상기 관통 홀들(130)을 각각 채우는 도 4의 관통 필라들(140)을 형성할 수 있다. 이어서, 도 12a, 도 12b, 도 1a 내지 도 1c, 및 도 2를 참조하여 상술한 후속 공정들을 수행할 수 있다. 결과적으로, 도 4에 도시된 정보 저장 소자를 구현할 수 있다.
일 실시예에 따르면, 도 4의 절연체들(136)을 형성한 후 및 도 4의 관통 필라들(140)을 형성하기 전에, 도 11a 및 도 11b를 참조하여 설명한 절연 스페이서들(135)을 형성할 수도 있다.
다음으로, 도 5a 및 도 5b에 개시된 정보 저장 소자의 제조 방법을 설명한다. 도 14는 본 발명의 다른 실시예에 따른 정보 저장 소자의 제조 방법의 다른 변형예를 설명하기 위한 사시도 이다.
도 7a 및 도 14를 참조하면, 상기 셀 선택 요소들을 갖는 기판(100) 상에 제1 층간 유전막(113)을 형성할 수 있으며, 상기 제1 층간 유전막(113)을 관통하는 콘택 필라들(115P)을 형성할 수 있다. 상기 콘택 필라들(115P)은 상기 제1 소오스/드레인 영역들(S/D1)에 각각 접속될 수 있다. 이어서, 도 9a 내지 12a, 도 9b 내지 도 12b, 도 1a 내지 도 1c, 및 도 2를 참조하여 상술한 후속 공정들을 수행할 수 있다. 이로써, 도 5a 및 도 5b의 정보 저장 소자가 구현될 수 있다. 도 14를 참조하여 설명한 제조 방법은 도 13을 참조하여 설명한 제조 방법에 적용될 수도 있다.
(제2 실시예)
본 실시예에서, 상술된 제1 실시예와 동일한 구성 요소들은 동일한 참조부호를 사용하며, 설명의 편의를 위하여 동일한 구성 요소들의 설명은 생략하거나 간략히 설명한다. 즉, 본 실시예와 상술된 제1 실시예간의 차이점을 중심으로 설명한다.
도 15a는 본 발명의 다른 실시예에 따른 정보 저장 소자를 나타내는 평면도이고, 도 15b는 도 15a의 V-V'을 따라 취해진 단면도이며, 도 16은 본 발명의 다른 실시예에 따른 정보 저장 소자를 나타내는 사시도 이다. 도 17은 본 발명의 다른 실시예에 따른 정보 저장 소자의 변형예를 나타내는 단면도이다. 본 실시예에 따른 정보 저장 소자의 구성들을 명확하게 개시하기 위하여, 도 16에서 일부 구성들(ex, 층간 유전막들 및 비트 라인들)을 생략하였다.
도 15a, 도 15b, 및 도 16을 참조하면, 복수의 셀 선택 요소들이 기판(100)에 배치될 수 있다. 상기 셀 선택 요소들은 상술된 제1 실시예와 동일할 수 있다. 하부 유전막(205)이 상기 기판(100) 상에 배치되어 상기 셀 선택 요소들을 덮을 수 있다. 상기 하부 유전막(205)은 산화막, 질화막, 및/또는 산화질화막을 포함할 수 있다.
복수의 하부 필라들(210)이 상기 하부 유전막(205)은 관통하여 상기 셀 선택 요소들의 상기 제2 단자들(즉, 상기 제2 소오스/드레인 영역들(S/D2)에 각각 접속될 수 있다. 복수의 정보 저장부들(DS)이 상기 하부 유전막(205) 상에 배치될 수 있다. 상기 정보 저장부들(DS)은 상기 하부 필라들(210)에 각각 접속될 수 있다. 상기 정보 저장부들(DS)은 상기 하부 필라들(210)을 통하여 상기 제2 소오스/드레인 영역들(S/D2)에 전기적으로 접속될 수 있다. 평면적 관점에서 상기 정보 저장부들(DS)은 행들 및 열들을 따라 배열될 수 있다.
상기 하부 필라들(210)은 도전 물질로 형성된다. 예컨대, 상기 하부 필라들(210)은 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 상기 각 정보 저장부(DS)은 도 3a 내지 도 3d를 참조하여 설명한 정보 저장부들(DS) 중에서 어느 하나일 수 있다. 일 실시예에 따르면, 도 15a, 도 15b 및 도 16의 각 정보 저장부(DS)가 도 3c의 상변화 물질 패턴(510)을 포함하는 경우에, 상기 각 하부 필라(210)는 히터 전극에 해당할 수 있다.
제1 층간 유전막(215)이 상기 정부 저장부들(DS) 상에 배치될 수 있다. 상기 제1 층간 유전막(215)은 상기 정보 저장부들(DS)의 측벽들 및 상면들을 덮을 수 있다. 상기 제1 층간 유전막(215)은 산화막, 질화막, 및/또는 산화질화막 등을 포함할 수 있다.
상기 제1 층간 유전막(215) 상에 평판 도전 패턴(120)이 배치될 수 있다. 상기 평판 도전 패턴(120)은 상기 셀 선택 요소들을 덮는다. 또한, 도 15a 및 도 15b에 개시된 바와 같이, 상기 평판 도전 패턴(120)은 상기 정보 저장부들(DS)을 덮을 수 있다. 즉, 상기 평판 도전 패턴(120)은 상기 정보 저장부들(DS) 상부(over)에 배치될 수 있다. 상기 정보 저장부들(DS)은 상기 제1 층간 유전막(215)에 의하여 상기 평판 도전 패턴(120)과 절연된다.
콘택 라인 패턴들(220L)이 상기 제1 층간 유전막(215) 및 상기 하부 유전막(205)을 연속적으로 관통하여 상기 제1 소오스/드레인 영역들(S/D1)에 접속될 수 있다. 상기 각 콘택 라인 패턴(220L)은 각 열을 구성하는 제1 소오스/드레인 영역들(S/D1)과 접속될 수 있다. 상기 콘택 라인 패턴들(220L)의 상면들은 상기 평판 도전 패턴(120)의 하면에 접속될 수 있다. 따라서, 상기 평판 도전 패턴(120)은 상기 콘택 라인 패턴들(220L)을 통하여 상기 제1 소오스/드레인 영역들(S/D1)에 전기적으로 접속될 수 있다. 상기 콘택 라인 패턴들(220L)은 도 1a 내지 도 1c 및 도 2의 콘택 라인 패턴들(115L)과 동일한 물질로 형성될 수 있다. 다른 실시예에 따르면, 도 5a 및 도 5b에 개시된 콘택 필라들(115P)과 유사하게, 상기 콘택 라인 패턴들(220L)은, 상기 제1 층간 유전막(215) 및 하부 유전막(205)을 연속적으로 관통하여 상기 제1 소오스/드레인 영역들(S/D1)과 각각 접속되는 콘택 필라들로 대체될 수 있다.
제2 층간 유전막(225)이 상기 평판 도전 패턴(120) 상에 배치될 수 있다. 상기 제2 층간 유전막(225)은 산화막, 질화막, 및/또는 산화질화막 등을 포함할 수 있다.
관통 필라들(240)이 상기 제2 층간 유전막(225), 평판 도전 패턴(120) 및 제1 층간 유전막(215)을 연속적으로 관통하여 상기 정보 저장부들(DS)에 각각 직접 연결될 수 있다. 상기 관통 필라들(240)은 상기 평판 도전 패턴(120)과 절연된다. 상기 관통 필라들(240)은 상기 정보 저장부들(DS)의 상면들에 각각 접촉될 수 있다. 즉, 상기 정보 저장부들(DS)은 상기 관통 필라들(240)의 하면들에 각각 접촉될 수 있다. 평면적 관점에서 상기 각 관통 필라(240)와 그 아래의 정보 저장부(DS)는 중첩될 수 있다. 상기 관통 필라들(240)은 도 1a 내지 도 1c 및 도 2의 관통 필라들(140)과 동일한 물질로 형성될 수 있다.
상기 관통 필라들(240)은, 상기 제2 층간 유전막(225), 평판 도전 패턴(120) 및 제1 층간 유전막(215)을 연속적으로 관통하는 관통 홀들(230) 내에 각각 배치될 수 있다. 상기 관통 홀들(230)은 상기 정보 저장부들(DS)의 상면들을 각각 노출시킬 수 있다. 상기 관통 홀들(230)에 의하여 상기 평판 도전 패턴(120)에 평판 홀들(PH)이 정의될 수 있다. 상기 각 평판 홀(PH)은 상기 평판 도전 패턴(120)에 형성된 상기 각 관통 홀(230)의 일 영역에 해당할 수 있다. 절연 스페이서(235)가 상기 각 관통 필라(240)와 상기 관통 홀(230)의 내측벽 사이에 배치될 수 있다. 상기 관통 필라들(240)은 상기 절연 스페이서들(235)에 의하여 상기 평판 도전 패턴(120)으로부터 절연 될 수 있다. 상기 절연 스페이서들(235)은 산화물, 질화물, 및/또는 산화질화물 등을 포함할 수 있다.
한편, 도 17에 개시된 바와 같이, 상기 절연 스페이서들(235)은, 상기 관통 홀들(230)의 내측벽들에 노출된 평판 도전 패턴(120)에 처리 공정을 수행하여 형성된 절연체들(236)로 대체될 수 있다. 상기 관통 필라들(240)은 상기 절연체들(236)에 의하여 상기 평판 도전 패턴(120)과 절연될 수 있다. 상기 처리 공정은 상술된 제1 실시예의 처리 공정과 동일할 수 있다. 상기 각 절연체(236)는 상기 관통 필라(240) 및 평판 도전 패턴(120) 사이에 한정적으로 형성될 수 있다. 즉, 상기 각 절연체(236)는 상기 관통 필라(240)와 상기 평판 도전 패턴(120)의 각 평판 홀(PH') 사이에 한정적으로 배치될 수 있다. 상기 처리 공정에 기인하여, 상기 각 평판 홀(PH')은, 상기 제2 층간 유전막(225) 내에 형성된 상기 각 관통 홀(230)의 일 영역의 폭 보다 큰 폭을 가질 수 있다. 다른 실시예에 따르면, 상기 평판 도전 패턴(120)과 상기 관통 필라(240) 사이에 상기 절연 스페이서(235) 및 상기 절연체(236)가 함께 배치될 수도 있다.
계속해서, 도 15a, 15b, 및 도 16을 참조하면, 비트 라인들(150)이 상기 제2 층간 유전막(225) 상에 배치될 수 있다. 평면적 관점에서 상기 콘택 필라들(240)은 행들 및 열들을 따라 배열될 수 있다. 상기 비트 라인들(150)은 상기 행들과 평행한 방향으로 연장될 수 있다. 상기 각 비트 라인(150)은 상기 각 행을 구성하는 상기 콘택 필라들(240)의 상면들에 접속될 수 있다.
본 실시예에 따른 정보 저장 소자에 따르면, 상기 평판 도전 패턴(120)이 상기 복수의 셀 선택 요소들을 덮고, 상기 정보 저장부들(DS)이 상기 평판 도전 패턴(120)과 상기 복수의 셀 선택 요소들 사이에 배치될 수 있다. 즉, 상기 평판 도전 패턴은 상기 셀 선택 요소들 및 그 위의 상기 정보 저장부들(DS)을 덮을 수 있다. 상기 관통 필라들(240)이 상기 평판 도전 패턴(120)을 관통하여 상기 정보 저장부들(DS)에 각각 접속된다. 여기서, 상기 관통 필라들(240)은 상기 평판 도전 패턴(120)과 절연된다. 따라서, 넓은 평면적을 갖는 상기 평판 도전 패턴(120)으로 인하여, 정보 저장 소자의 기억 셀들에게 안정적인 기준 전압을 제공할 수 있다. 그 결과, 우수한 신뢰성을 갖는 정보 저장 소자를 구현할 수 있다. 또한, 상기 정보 저장부들(DS), 평판 도전 패턴(120) 및 비트 라인들(150)이 수직적으로 적층 됨으로써, 고집적화에 최적화된 정보 저장 소자를 구현할 수 있다.
도 18a 내지 도 21a는 본 발명의 다른 실시예에 따른 정보 저장 소자의 제조 방법을 나타내는 사시도들이고, 도 18b 내지 도 21b는 각각 도 18a 내지 도 21a의 VI-VI'을 따라 취해진 단면도들이다. 본 실시예에 따른 정보 저장 소자의 제조 방법은 도 6a, 도 6b, 도 7a, 및 도 7b를 참조하여 상술한 셀 선택 요소들의 형성 방법을 포함할 수 있다.
도 18a 및 도 18b를 참조하면, 상기 셀 선택 요소들을 포함하는 기판(100) 상에 하부 유전막(205)을 형성할 수 있다. 상기 하부 유전막(205)을 관통하는 하부 필라들(210)을 형성할 수 있다. 상기 하부 필라들(210)은 상기 셀 선택 요소들의 상기 제2 소오스/드레인 영역들(S/D1)에 각각 접속될 수 있다.
상기 하부 유전막(205) 상에 정보 저장부들(DS)을 형성할 수 있다. 상기 정보 저장부들(DS)은 상기 하부 필라들(210)의 상면들 상에 각각 형성될 수 있다. 상기 정보 저장부들(DS)은 평면적 관점에서 행들 및 열들을 따라 배열될 수 있다. 상기 정보 저장부들(DS)은 상기 셀 선택 요소들 상부(over)에 배치된다.
도 19a 및 도 19b를 참조하면, 제1 층간 유전막(215)을 상기 기판(100) 상에 형성하여 상기 정보 저장부들(DS)을 덮을 수 있다. 상기 제1 층간 유전막(215)의 상면은 평탄화될 수 있다. 상기 평탄화된 상면을 갖는 제1 층간 유전막(215)은 상기 정보 저장부들(DS)의 상면들을 덮는다.
상기 제1 층간 유전막(215) 및 하부 유전막(205)을 연속적으로 관통하는 콘택 라인 패턴들(220L)을 형성할 수 있다. 상기 콘택 라인 패턴들(220L)은 게이트 전극들(CGE)과 평행하게 연장될 수 있다. 상기 각 콘택 라인 패턴(220L)은 하나의 열을 구성하는 상기 제1 소오스/드레인 영역들(S/D1)과 접속될 수 있다. 다른 실시예에 따르면, 상기 콘택 라인 패턴들(220L)은 콘택 필라들로 대체될 수 있다. 상기 콘택 필라들은 상기 제1 층간 유전막(215) 및 하부 유전막(205)을 연속적으로 관통하여 상기 제1 소오스/드레인 영역들(S/D1)에 각각 접속될 수 있다.
상기 제1 층간 유전막(215) 상에 평판 도전 패턴(120)을 형성한다. 상기 평판 도전 패턴(120)은 상기 셀 선택 요소들을 덮는다. 또한, 상기 평판 도전 패턴(120)은 상기 정보 저장부들(DS)도 덮는다. 상기 평판 도전 패턴(120)은 상기 콘택 라인 패턴들(220L)과 접속될 수 있다.
도 20a 및 도 20b를 참조하면, 평판 도전 패턴(120) 상에 제2 층간 유전막(225)을 형성할 수 있다. 상기 제2 층간 유전막(225), 평판 도전 패턴(120) 및 제1 층간 유전막(215)을 연속적으로 패터닝 하여, 상기 정보 저장부들(DS)을 각각 노출시키는 관통 홀들(230)을 형성할 수 있다. 상기 관통 홀들(230)의 형성에 기인하여, 상기 평판 도전 패턴(120)에 상술된 평판 홀들(PH)이 형성될 수 있다.
도 21a 및 도 21b를 참조하면, 상기 관통 홀들(230)을 갖는 기판(100) 상에 절연막을 콘포말하게 형성하고, 상기 절연막을 상기 관통 홀들(230) 아래의 정보 저장부들(DS)이 노출될 때까지 에치백 공정을 수행하여 절연 스페이서들(235)을 형성할 수 있다. 상기 절연 스페이서들(235)은 상기 관통 홀들(230)의 내측벽들 상에 각각 형성할 수 있다. 관통 필라들(240)을 상기 절연 스페이서들(235)을 갖는 상기 관통 홀들(230) 내에 각각 형성될 수 있다. 이어서, 도 15a, 도 15b 및 도 16에 개시된 비트 라인들(150)을 형성할 수 있다. 이로써, 도 15a, 도 15b, 및 도 16에 개시된 정보 저장 소자를 구현할 수 있다.
한편, 도 17에 개시된 정보 저장 소자의 제조 방법의 특징적인 부분들을 설명한다. 상기 절연 스페이서들(235)의 형성 공정을 생략하고, 도 20a 및 도 20b의 관통 홀들(230)의 내측벽들에 의해 노출된 평탄 도전 패턴(120)에 상기 처리 공정을 수행하여 도 17의 절연체들(236)을 형성할 수 있다. 일 실시예에 따르면, 상기 처리 공정에 의하여 상기 관통 홀들(230)의 바닥면이 산화 및/또는 질화 되어 추가 생성물들이 형성될 수 있다. 이 경우에, 상기 절연체들(236)을 형성한 후 및 도 17의 관통 필라들(240)을 형성하기 전에, 이방성 식각 공정을 수행하여 상기 추가 생성물들을 제거할 수 있다. 이로써, 상기 절연체들(236)을 갖는 관통 홀들(230)이 상기 정보 저장부들(DS)을 각각 노출시키어, 상기 관통 필라들(240)이 상기 정보 저장부들(DS)에 각각 접속될 수 있다.
상술된 실시예들에서 개시된 정보 저장 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 정보 저장 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시예들에 따른 정보 저장 소자가 실장된 패키지는 상기 정보 저장 소자를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
도 22는 본 발명의 실시예들에 따른 정보 저장 소자들을 포함하는 전자 시스템들의 일 예를 간략히 도시한 블록도 이다.
도 22를 참조하면, 본 발명의 일 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 기억 장치(1130)는 상술된 실시예들에 개시된 정보 저장 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 형태의 반도체 기억 소자(ex, 디램 소자 또는 에스램 소자 등)를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 23은 본 발명의 실시예들에 따른 정보 저장 소자들을 포함하는 메모리 카드들의 일 예를 간략히 도시한 블록도 이다.
도 23을 참조하면, 본 발명의 일 실시예에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 상술된 실시예들에 따른 정보 저장 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 기억 소자(ex, 에스램 소자 또는 디램 소자 등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 따라서, 본 발명의 범위는 첨부되는 청구범위들 및 그 등가물로부터 허용 가능한 해석의 가장 넓은 범위로 결정되어야 한다.
100: 기판 102: 소자 분리 패턴
ALP: 활성 라인 패턴 CA: 셀 활성부
105c: 셀 리세스 영역 105i: 격리 리세스 영역
CGE: 셀 게이트 전극 IGE: 격리 게이트 전극
107c: 셀 게이트 유전막 107i: 격리 게이트 유전막
115L, 220L: 콘택 라인 패턴 115P: 콘택 필라
120: 평판 도전 패턴 130, 230: 관통 홀
135, 235: 절연 스페이서 136, 236: 절연체
140, 240: 관통 필라 DS: 정보 저장부
150: 비트 라인

Claims (40)

  1. 기판에 형성된 복수의 셀 선택 요소들;
    상기 복수의 셀 선택 요소들을 덮고, 상기 복수의 셀 선택 요소들의 제1 단자들에 전기적으로 공통 연결된 평판 도전 패턴;
    상기 평판 도전 패턴을 관통하고, 상기 평판 도전 패턴과 절연된 복수의 관통 필라들; 및
    상기 복수의 관통 필라들에 각각 직접 연결된 복수의 정보 저장부들을 포함하되, 상기 정보 저장부들은 상기 복수의 셀 선택 요소들의 제2 단자들에 각각 전기적으로 연결되고,
    상기 평판 도전 패턴은 복수의 평판 홀들을 갖되,
    상기 복수의 관통 필라들은 상기 복수의 평판 홀들을 각각 관통하며,
    상기 평판 홀들은 서로 이격되며 평판 홀들의 어레이를 형성하는 정보 저장 소자.
  2. 청구항 1에 있어서,
    평면적 관점에서 상기 각 관통 필라와 이에 직접 연결된 정보 저장부는 중첩되는 정보 저장 소자.
  3. 청구항 1에 있어서,
    상기 각 정보 저장부는 상기 각 관통 필라의 상면에 직접 연결되고,
    상기 각 정보 저장부는 상기 각 관통 필라를 통하여 상기 각 셀 선택 요소의 제2 단자에 전기적으로 연결되고,
    상기 정보 저장부들은 상기 평판 도전 패턴 상부(over)에 배치된 정보 저장 소자.
  4. 청구항 3에 있어서,
    상기 정보 저장부들 상에 배치된 비트 라인들을 더 포함하되,
    평면적 관점에서 상기 정보 저장부들은 행들 및 열들을 따라 배열되고,
    상기 각 비트 라인은 상기 각 행을 이루는 정보 저장부들에 전기적으로 접속된 정보 저장 소자.
  5. 청구항 1에 있어서,
    상기 각 정보 저장부는 상기 각 관통 필라 아래에 배치되어 상기 각 관통 필라의 하면에 직접 연결되고,
    상기 평판 도전 패턴은 상기 정보 저장부들을 덮는 정보 저장 소자.
  6. 청구항 5에 있어서,
    상기 관통 필라들 상에 배치된 비트 라인들을 더 포함하되,
    평면적 관점에서 상기 관통 필라들은 행들 및 열들을 따라 배열되고,
    상기 각 비트 라인은 상기 각 행을 이루는 상기 관통 필라들의 상면들에 접속되는 정보 저장 소자.
  7. 삭제
  8. 삭제
  9. 기판에 형성된 복수의 셀 선택 요소들;
    상기 셀 선택 요소들 상에 차례로 적층된 제1 층간 유전막, 평판 도전 패턴, 및 제2 층간 유전막, 상기 평판 도전 패턴은 상기 셀 선택 요소들을 덮고, 상기 셀 선택 요소들의 제1 단자들에 전기적으로 연결되는 것;
    상기 제2 층간 유전막, 평판 도전 패턴, 및 제1 층간 유전막을 연속적으로 관통하여 상기 셀 선택 요소들의 제2 단자들에 각각 전기적으로 접속된 복수의 관통 필라들, 상기 관통 필라들은 상기 평판 도전 패턴과 절연되는 것; 및
    상기 제2 층간 유전막 상에 배치되어 상기 관통 필라들의 상면들에 각각 접속된 복수의 정보 저장부들을 포함하되,
    상기 평판 도전 패턴은 제 1 방향으로 연장되어 상기 제 1 방향을 따라 정렬된 상기 관통 필라들 사이의 공간들을 채우고, 상기 제 1 방향과 다른 제 2 방향으로 연장되어 상기 제 2 방향을 따라 정렬된 상기 관통 필라들 사이의 공간들을 채우는 정보 저장 소자.
  10. 청구항 9에 있어서,
    상기 정보 저장부들 상에 배치된 비트 라인들을 더 포함하되,
    평면적 관점에서 상기 정보 저장부들은 행들 및 열들을 따라 배열되고,
    상기 각 비트 라인은 상기 각 행을 이루는 정보 저장부들의 상면들과 전기적으로 접속된 정보 저장 소자.
  11. 청구항 9에 있어서,
    상기 관통 필라들은 상기 제2 층간 유전막, 평판 도전 패턴, 및 제1 층간 유전막을 관통하는 복수의 관통 홀들 내에 각각 배치되고,
    상기 각 관통 필라는, 상기 각 관통 홀의 내측벽 및 상기 각 관통 필라 사이에 배치된 절연 스페이서에 의하여 상기 평판 도전 패턴과 절연되는 정보 저장 소자.
  12. 청구항 9에 있어서,
    상기 관통 필라들은, 상기 제2 층간 유전막, 평판 도전 패턴, 및 제1 층간 유전막을 관통하는 복수의 관통 홀들 내에 각각 배치되고,
    상기 각 관통 필라는, 상기 각 관통 홀의 내측벽에 노출된 상기 평판 도전 패턴에 처리 공정을 수행하여 형성된 절연체로 인하여 상기 평판 도전 패턴과 절연되는 정보 저장 소자.
  13. 청구항 9에 있어서,
    상기 셀 선택 요소들은,
    상기 기판 내에 정의되어 행들 및 열들을 따라 배열된 복수의 셀 활성부들;
    상기 각 열을 이루는 셀 활성부들을 가로지르는 한 쌍의 셀 리세스 영역들 내에 각각 배치된 한 쌍의 셀 게이트 전극들;
    상기 각 셀 게이트 전극 및 상기 기판 상에 개재된 셀 게이트 유전막;
    상기 한 쌍의 셀 게이트 전극들 사이의 상기 각 셀 활성부 내에 형성되고 상기 제1 단자에 해당하는 제1 소오스/드레인 영역; 및
    상기 각 셀 활성부의 양 가장자리 영역들 내에 각각 형성된 한 쌍의 제2 소오스/드레인 영역들을 포함하되, 상기 제2 소오스/드레인 영역은 상기 제2 단자에 해당하고, 상기 한 쌍의 셀 게이트 전극들은 상기 한 쌍의 제2 소오스/드레인 영역들 사이에 배치된 정보 저장 소자.
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 청구항 13에 있어서,
    상기 제1 층간 유전막을 관통하여 상기 각 열을 구성하는 상기 셀 활성부들 내 제1 소오스/드레인 영역들과 접속된 콘택 라인 패턴을 더 포함하되,
    상기 콘택 라인 패턴은 상기 열과 평행하게 연장되고, 상기 평판 도전 패턴은 상기 콘택 라인 패턴을 통하여 상기 제1 소오스/드레인 영역들과 전기적으로 접속된 정보 저장 소자.
  20. 청구항 13에 있어서,
    상기 제1 층간 유전막을 관통하여 상기 제1 소오스/드레인 영역들과 각각 접속된 복수의 콘택 필라들을 더 포함하되,
    상기 평판 도전 패턴은 상기 콘택 필라들을 통하여 상기 제1 소오스/드레인 영역들과 전기적으로 접속된 정보 저장 소자.
  21. 기판에 형성된 복수의 셀 선택 요소들;
    상기 셀 선택 요소들 상에 배치된 하부 유전막;
    상기 하부 유전막 상에 배치된 복수의 정보 저장부들;
    상기 정보 저장부들 상에 차례로 적층된 제1 층간 유전막, 평판 도전 패턴, 및 제2 층간 유전막; 및
    상기 제2 층간 유전막, 평판 도전 패턴, 및 제1 층간 유전막을 연속적으로 관통하여 상기 정보 저장부들의 상면들에 각각 접속된 복수의 관통 필라들을 포함하되,
    상기 관통 필라들은 상기 평판 도전 패턴과 절연되고, 상기 평판 도전 패턴은 상기 셀 선택 요소들의 제1 단자들과 전기적으로 접속되고, 상기 정보 저장부들은 상기 셀 선택 요소들의 제2 단자들에 각각 전기적으로 접속된 정보 저장 소자.
  22. 청구항 21에 있어서,
    상기 제2 층간 유전막 상에 배치된 비트 라인들을 더 포함하되,
    평면적 관점에서 상기 관통 필라들은 행들 및 열들을 따라 배열되고,
    상기 각 비트 라인은 상기 각 행을 이루는 관통 필라들의 상면들과 전기적으로 접속된 정보 저장 소자.
  23. 청구항 21에 있어서,
    상기 하부 유전막을 관통하는 복수의 하부 필라들을 더 포함하되,
    상기 각 하부 필라는 상기 각 정보 저장부를 상기 각 셀 선택 요소의 상기 제2 단자에 연결시키는 정보 저장 소자.
  24. 청구항 21에 있어서,
    상기 관통 필라들은, 상기 제2 층간 유전막, 평판 도전 패턴, 및 제1 층간 유전막을 관통하여 상기 정보 저장부들을 각각 노출시키는 복수의 관통 홀들 내에 각각 배치되고,
    상기 각 관통 필라는, 상기 각 관통 홀의 내측벽 및 상기 각 관통 필라 사이에 배치된 절연 스페이서에 의하여 상기 평판 도전 패턴과 절연되는 정보 저장 소자.
  25. 청구항 21에 있어서,
    상기 관통 필라들은, 상기 제2 층간 유전막, 평판 도전 패턴, 및 제1 층간 유전막을 관통하여 상기 정보 저장부들을 각각 노출시키는 복수의 관통 홀들 내에 각각 배치되고,
    상기 각 관통 필라는, 상기 관통 홀의 내측벽에 노출된 상기 평판 도전 패턴에 처리 공정을 수행하여 형성된 절연체로 인하여 상기 평판 도전 패턴과 절연되는 정보 저장 소자.
  26. 청구항 21에 있어서,
    상기 제1 층간 유전막 및 상기 하부 유전막을 연속적으로 관통하는 콘택 라인 패턴을 더 포함하되,
    평면적 관점에서 상기 콘택 라인 패턴은 일 방향으로 연장되어 상기 일 방향을 따라 배열된 복수의 상기 제1 단자들과 접속되고,
    상기 평판 도전 패턴은 상기 콘택 라인 패턴을 통하여 상기 제1 단자들과 전기적으로 접속된 정보 저장 소자.
  27. 청구항 21에 있어서,
    상기 제1 층간 유전막 및 상기 하부 유전막을 연속적으로 관통하는 콘택 필라들을 더 포함하되,
    상기 콘택 필라들은 상기 제1 단자들과 각각 접속되고,
    상기 평판 도전 패턴은 상기 콘택 필라들을 통하여 상기 제1 단자들을 전기적으로 접속된 정보 저장 소자.
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140142887A (ko) * 2013-06-05 2014-12-15 에스케이하이닉스 주식회사 3차원 반도체 장치 및 그 제조방법
JPWO2014208683A1 (ja) * 2013-06-27 2017-02-23 昭和電工株式会社 電力伝送体、電力供給装置、電力消費装置、電力供給システムおよび電力伝送体の製造方法
KR102074943B1 (ko) * 2013-08-30 2020-02-07 삼성전자 주식회사 자기 메모리 소자
CN104218043B (zh) * 2014-09-05 2018-03-16 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
US9337145B2 (en) * 2014-09-10 2016-05-10 Kabushiki Kaisha Toshiba Semiconductor memory device
KR102266709B1 (ko) * 2014-09-22 2021-06-22 삼성전자주식회사 반도체 메모리 장치
JP2016076561A (ja) * 2014-10-03 2016-05-12 株式会社東芝 記憶装置
US9543192B2 (en) * 2015-05-18 2017-01-10 Globalfoundries Singapore Pte. Ltd. Stitched devices
TWI727960B (zh) * 2015-07-21 2021-05-21 美商愛德斯托科技公司 具形成於位元線下共用導體之具可程式阻抗元件記憶體裝置
US10727271B2 (en) * 2017-01-05 2020-07-28 Micron Trechnology, Inc. Memory device having source contacts located at intersections of linear portions of a common source, electronic systems, and associated methods
US10453895B2 (en) * 2017-01-05 2019-10-22 Micron Technology, Inc. Magnetic memory device with a common source having an array of openings, system, and method of fabrication
US10014345B1 (en) * 2017-01-05 2018-07-03 Micron Technology, Inc. Magnetic memory device with grid-shaped common source plate, system, and method of fabrication
KR102293121B1 (ko) * 2017-07-14 2021-08-26 삼성전자주식회사 반도체 소자
KR102293120B1 (ko) * 2017-07-21 2021-08-26 삼성전자주식회사 반도체 소자
CN110098322A (zh) * 2018-01-30 2019-08-06 中国科学院上海微系统与信息技术研究所 C掺杂Sc-Sb-Te相变存储材料、相变存储器单元及其制备方法
US10593399B2 (en) * 2018-03-19 2020-03-17 Micron Technology, Inc. Self-selecting memory array with horizontal bit lines
US10614867B2 (en) * 2018-07-31 2020-04-07 Spin Memory, Inc. Patterning of high density small feature size pillar structures
US11672180B2 (en) 2020-08-11 2023-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices and methods of manufacturing
CN114695354A (zh) * 2020-12-29 2022-07-01 长鑫存储技术有限公司 半导体结构及其形成方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006165556A (ja) 2004-12-03 2006-06-22 Samsung Electronics Co Ltd 磁気メモリ素子、磁気メモリ素子製造、及び磁気メモリ素子動作方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005041270A2 (en) * 2003-09-23 2005-05-06 Applied Spintronics Technology, Inc. Mram array with segmented word and bit lines
KR100835275B1 (ko) * 2004-08-12 2008-06-05 삼성전자주식회사 스핀 주입 메카니즘을 사용하여 자기램 소자를 구동시키는방법들
KR100568512B1 (ko) * 2003-09-29 2006-04-07 삼성전자주식회사 열발생층을 갖는 자기열 램셀들 및 이를 구동시키는 방법들
KR100653708B1 (ko) * 2004-11-03 2006-12-04 삼성전자주식회사 발열체를 갖는 자기 램 소자의 구동 방법들
KR100566303B1 (ko) * 2003-12-15 2006-03-30 주식회사 하이닉스반도체 리세스된 게이트 전극 형성 방법
KR100541555B1 (ko) * 2004-03-19 2006-01-11 삼성전자주식회사 도금층으로 둘러싸인 분할된 서브 디지트 라인들을 갖는자기 램 셀들 및 그 제조방법들
KR100655439B1 (ko) * 2005-08-26 2006-12-08 삼성전자주식회사 낸드형 플래시 메모리 장치 및 그 제조 방법
JP5016832B2 (ja) 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2008034660A (ja) 2006-07-28 2008-02-14 Sharp Corp 半導体装置およびその製造方法
JP2009081315A (ja) * 2007-09-26 2009-04-16 Toshiba Corp 磁気抵抗素子及び磁気メモリ
US7995378B2 (en) 2007-12-19 2011-08-09 Qualcomm Incorporated MRAM device with shared source line
KR101463580B1 (ko) * 2008-06-03 2014-11-21 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR100997288B1 (ko) * 2008-07-07 2010-11-29 주식회사 하이닉스반도체 수직 자기형 비휘발성 메모리 장치 및 그 제조 방법
KR100979350B1 (ko) 2008-07-07 2010-08-31 주식회사 하이닉스반도체 마그네틱 램 및 그 제조 방법
US8223532B2 (en) * 2008-08-07 2012-07-17 Seagate Technology Llc Magnetic field assisted STRAM cells
KR101004506B1 (ko) 2008-09-09 2010-12-31 주식회사 하이닉스반도체 공통 소스라인을 갖는 수직 자기형 비휘발성 메모리 장치 및 그 제조 방법
US7889585B2 (en) 2008-12-18 2011-02-15 Qualcomm Incorporated Balancing a signal margin of a resistance based memory circuit
US8027206B2 (en) 2009-01-30 2011-09-27 Qualcomm Incorporated Bit line voltage control in spin transfer torque magnetoresistive random access memory
US8319294B2 (en) * 2009-02-18 2012-11-27 Micron Technology, Inc. Techniques for providing a source line plane
JP2010192718A (ja) 2009-02-19 2010-09-02 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP5644143B2 (ja) 2009-03-25 2014-12-24 住友化学株式会社 塗布方法および有機エレクトロルミネッセンス素子の製造方法
KR20110077414A (ko) 2009-12-30 2011-07-07 주식회사 동부하이텍 플래시 메모리 소자 및 그 제조 방법
KR101569466B1 (ko) * 2009-12-31 2015-11-17 삼성전자주식회사 반도체 기억 소자 및 그 형성 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006165556A (ja) 2004-12-03 2006-06-22 Samsung Electronics Co Ltd 磁気メモリ素子、磁気メモリ素子製造、及び磁気メモリ素子動作方法

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