KR100541555B1 - 도금층으로 둘러싸인 분할된 서브 디지트 라인들을 갖는자기 램 셀들 및 그 제조방법들 - Google Patents

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Abstract

도금층으로 둘러싸인 분할된 서브 디지트 라인들을 갖는 자기 램 셀들 및 그 제조방법들이 제공된다. 상기 자기 램 셀들은 반도체기판 상부에 형성된 제1 및 제2 서브 디지트 라인들을 구비한다. 상기 제1 서브 디지트 라인의 하부면 및 상기 제1 서브 디지트 라인의 상기 하부면에 인접하면서 상기 제2 서브 디지트 라인의 반대편에 위치하는 외측벽(outer sidewall)은 제1 도금층 패턴으로 덮여진다. 이와 마찬가지로, 상기 제2 서브 디지트 라인의 하부면 및 상기 제2 서브 디지트 라인의 상기 하부면에 인접하면서 상기 제1 서브 디지트 라인의 반대편에 위치하는 외측벽은 제2 도금층 패턴으로 덮여진다. 상기 제1 및 제2 서브 디지트 라인들 및 상기 제1 및 제2 도금층 패턴들은 층간절연층 내에 그루브를 형성하고, 상기 그루브의 측벽들 및 바닥면을 덮는 도금층 패턴과 아울러서 상기 도금층 패턴에 의해 둘러싸여진 공간을 채우는 디지트 라인을 형성하고, 상기 디지트 라인 및 도금층 패턴을 패터닝함으로써 형성된다.

Description

도금층으로 둘러싸인 분할된 서브 디지트 라인들을 갖는 자기 램 셀들 및 그 제조방법들{Magnetic random access memory cells having split sub-digit lines with cladding layers and methods of fabricating the same}
도 1은 종래의 자기 램 셀을 도시한 단면도이다.
도 2는 분할된 서브 디지트 라인들을 갖는 종래의 자기 램 셀을 설명하기 위한 단면도이다.
도 3은 본 발명의 실시예들에 따른 자기 램 셀들을 설명하기 위한 단면도이다.
도 4 내지 도 10은 본 발명의 실시예들에 따른 자기 램 셀들의 형성방법들을 설명하기 위한 단면도들이다.
본 발명은 반도체 메모리 셀들 및 그 제조방법들에 관한 것으로, 특히 도금층으로 둘러싸인 분할된 서브 디지트 라인들을 갖는 자기 램 셀들 및 그 제조방법들에 관한 것이다.
자기 램 소자들은 저전압 및 고속에서 동작될 수 있는 비휘발성 기억소자들 로서 널리 사용되고 있다. 상기 자기 램 소자의 단위 셀에 있어서, 데이터는 자기 저항체(magnetic resistor)의 자기 터널 접합(magnetic tunnel junction; MTJ) 내에 저장된다. 상기 자기 터널 접합(MTJ)은 제1 및 제2 강자성층들(ferromagnetic layers) 및 그들 사이에 개재된 터널링 절연층(tunneling insulation layer)을 포함한다. 자유층(free layer)이라고도 언급되는 상기 제1 강자성층의 자기 분극(magnetic polarization)은 상기 자기 터널 접합을 가로지르는 자계를 이용하여 변화시킬 수 있다. 상기 자계는 상기 자기 터널 접합의 주위를 지나는 전류에 의해 유기될(induced) 수 있고, 상기 자유층의 자기 분극은 고정층(pinned layer)이라고도 언급되는 상기 제2 강자성층의 자기 분극에 평행하거나 반평행(anti-parallel)할 수 있다. 상기 자계를 생성시키기 위한 전류는 상기 자기 터널 접합의 주위에 배치된 디지트 라인(digit line)이라고 불리우는 도전층을 통하여 흐른다.
양자역학(quantum mechanics)에 기초한 스핀트로닉스(spintronics)에 따르면, 상기 자유층 및 고정층 내의 자기 스핀들이 서로 평행하도록 배열된 경우에, 상기 자기 터널 접합을 통하여 흐르는 터널링 전류는 최대값을 보인다. 이에 반하여, 상기 자유층 및 고정층 내의 자기 스핀들이 서로 반평행하도록 배열된 경우에, 상기 자기 터널 접합을 통하여 흐르는 터널링 전류는 최소값을 보인다. 따라서, 상기 자기 램 셀의 데이터는 상기 자유층 내의 자기 스핀들의 방향에 따라서 결정될 수 있다.
도 1은 종래의 자기 램 셀을 보여주는 단면도이다.
도 1을 참조하면, 반도체기판(1) 상에 제1 층간절연층(3)이 적층된다. 상기 제1 층간절연층(3) 상에 디지트 라인(5)이 배치된다. 상기 디지트 라인(5) 및 상기 제1 층간절연층(3)은 제2 층간절연층(7)으로 덮여진다. 상기 제2 층간절연층(7) 상에 상기 디지트 라인(5)의 소정영역과 중첩하도록 자기 저항체(16)가 배치된다. 상기 자기 저항체(16)는 차례로 적층된 하부 전극(11), 자기 터널 접합(13) 및 상부 전극(15)을 포함한다. 상기 자기 저항체(16) 및 상기 제2 층간절연층(7)은 제3 층간절연층(17)으로 덮여진다. 상기 제3 층간절연층(17) 상에 상기 상부전극(15)에 전기적으로 접속된 비트라인(19)이 배치된다.
상기 하부전극(11)은 상기 반도체기판(1)의 소정영역에 전기적으로 접속되어야 한다. 따라서, 상기 하부전극(11)은 상기 디지트 라인(5)보다 넓은 폭을 갖도록 형성되어야 한다. 다시 말해서, 상기 하부전극(11)은 상기 디지트 라인(5)과 중첩하지 않는 연장부(A)를 갖도록 형성되어야 한다. 상기 연장부(A)는 상기 제1 및 제2 층간절연층들(3, 7)을 관통하는 하부전극 플러그(9)를 통하여 상기 반도체기판(1)의 소정영역에 전기적으로 접속된다.
결론적으로, 상기 하부전극(11)의 연장부(A)는 도 1에 보여진 종래의 자기 램 셀 사이즈의 축소(shrink)에 있어서 어려움을 초래한다.
최근에, 상술한 문제점들을 해결하기 위하여 분할된 서브 디지트 라인들을 갖는 자기 램 셀이 제안된 바 있다. 이에 더하여, 상기 자기 램 셀의 쓰기 효율(writing efficiency)을 향상시키기 위하여 상기 디지트 라인들의 측벽 및 하부면을 둘러싸는 도금층(cladding layer)이 널리 사용되고 있다. 상기 도금층을 채택하는 자기 램 셀이 미국특허 제6,430,084 B1에 "강자성 도금층을 구비하는 디지 트 라인들 및 비트 라인들을 갖는 자기 램(Magnetic random access memory having digit lines and bit lines with a ferromagnetic cladding layer)"라는 제목으로 리쪼 등(Rizzo et al.)에 의해 개시된 바 있다.
도 2는 상기 분할된 서브 디지트 라인들에 상기 미국특허 제6,430,084 B1에 개시된 도금층을 적용한 자기 램 셀을 도시한 단면도이다.
도 2를 참조하면, 반도체기판(21) 상에 제1 층간절연층(23)이 적층된다. 상기 제1 층간절연층(23) 내에 제1 및 제2 평행한 분할된 서브 디지트 라인들(27a, 27b)이 배치된다. 상기 제1 서브 디지트 라인(27a)의 양 측벽들 및 하부면은 제1 도금층(25a)에 의해 둘러싸여지고, 상기 제2 서브 디지트 라인(27b)의 양 측벽들 및 하부면 역시 제2 도금층(25b)에 의해 둘러싸여진다. 상기 제1 및 제2 서브 디지트 라인들(27a, 27b) 및 상기 제1 및 제2 도금층들(25a, 25b)을 갖는 반도체기판의 전면 상에 제2 층간절연층(29)이 적층된다. 상기 반도체기판(21)의 소정영역은 상기 제1 및 제2 층간절연층들(23, 29)을 관통하는 자기터널 접합 콘택 플러그(31)에 전기적으로 접속된다. 상기 자기터널 접합 콘택 플러그(31)는 상기 제1 및 제2 서브 디지트 라인들(27a, 27b) 사이의 영역을 지난다(pass through). 상기 제2 층간절연층(29) 상에 상기 자기터널 접합 콘택 플러그(31)와 접촉하는 자기터널 접합(33)이 배치된다.
도 2에 보여진 상기 자기 램 셀 내에 데이터를 저장시키기 위하여 상기 분할된 서브 디지트 라인들(27a, 27b)에 쓰기 전류(writing current)를 가하면, 제1 및 제2 자계들(35a, 35b)이 형성된다. 상기 제1 및 제2 자계들(35a, 35b)은 각각 도 2 에 도시된 바와 같이 상기 자기터널 접합(33)의 일 측 및 타 측 내에 주로 분포된다. 다시 말해서, 상기 쓰기 동작(writing operation) 동안 상기 자기 터널 접합(33)의 전체에 걸쳐서 균일하게 분포되는 자계를 형성시키기가 어렵다. 이는, 상기 제1 및 제2 서브 디지트 라인들(27a, 27b)의 모든 측벽들이 상기 제1 및 제2 도금층들(25a, 25b)에 의해 둘러싸여지기 때문이다. 이에 따라, 상기 분할된 서브 디지트 라인들(27a, 27b)을 갖는 자기 램 셀이 자계를 집속시키는 도금층을 채택할지라도, 상기 자기 램 셀의 쓰기 효율을 향상시키는 데 한계가 있다.
본 발명이 이루고자 하는 기술적 과제는 집적도와 아울러서 쓰기 효율을 개선시키기에 적합한 자기 램 셀들 및 그 제조방법들을 제공하는 데 있다.
본 발명의 일 양태에 따르면, 분할된 디지트 라인들을 갖는 자기 램 셀들이 제공된다. 상기 자기 램 셀들은 반도체기판 상부에 형성되고 서로 이격된 제1 및 제2 서브 디지트 라인들을 포함한다. 상기 제1 서브 디지트 라인의 하부면 및 상기 제1 서브 디지트 라인의 상기 하부면에 인접하면서 상기 제2 서브 디지트 라인의 반대편에 위치하는 외측벽(outer sidewall)은 제1 도금층 패턴에 의해 둘러싸여진다. 또한, 상기 제2 서브 디지트 라인의 하부면 및 상기 제2 서브 디지트 라인의 상기 하부면에 인접하면서 상기 제1 서브 디지트 라인의 반대편에 위치하는 외측벽은 제2 도금층 패턴에 의해 둘러싸여진다. 자기저항체 콘택 플러그가 상기 제1 및 제2 서브 디지트 라인들 사이의 영역을 관통한다. 상기 자기저항체 콘택 플러그의 상부에 자기저항체가 배치된다. 상기 자기저항체는 상기 자기저항체 콘택 플러그에 전기적으로 접속된다.
몇몇 실시예들에서, 상기 제1 및 제2 도금층 패턴들은 강자성층(ferromagnetic layer)이다.
다른 실시예들에서, 상기 자기 저항체는 차례로 적층된 피닝층(pinning layer), 고정층(pinned layer), 터널링 절연층 및 자유층(free layer)을 포함한다.
또 다른 실시예들에서, 상기 제1 및 제2 서브 디지트 라인들의 상부면들은 캐핑층으로 덮여질 수 있고, 상기 제1 및 제2 서브 디지트 라인들의 내측벽들(inner sidewalls)은 절연성 스페이서들(insulating spacers)로 덮여질 수 있다.
더 나아가서, 상기 자기저항체의 상부에 비트라인이 배치된다. 상기 비트라인은 상기 자기저항체에 전기적으로 접속되고 상기 제1 및 제2 서브 디지트 라인들의 상부를 가로지른다.
이에 더하여, 상기 제1 및 제2 서브 디지트 라인들은 서로 평행하도록 연장될 수 있다. 이와는 달리, 상기 제1 및 제2 서브 디지트 라인들은 연장되어 서로 접촉할 수 있다.
본 발명의 다른 양태에 따르면, 분할된 디지트 라인들을 갖는 자기 램 셀들의 제조방법들이 제공된다. 이 방법들은 반도체기판 상에 제1 층간절연층을 형성하는 것과 상기 제1 층간절연층 내에 그루브를 형성하는 것을 포함한다. 상기 그루브의 측벽들 및 바닥면(bottom surface) 상에 도금층(cladding layer)을 형성한다. 상기 도금층에 의해 둘러싸여진 공간 내에 디지트 라인을 형성한다. 상기 디지트 라인 및 상기 도금층을 패터닝하여 상기 디지트 라인 및 상기 도금층을 관통하는 개구부를 형성한다. 이에 따라, 상기 개구부의 양 옆에 제1 및 제2 서브 디지트 라인들과 아울러서 제1 및 제2 도금층 패턴들이 형성된다. 상기 제1 및 제2 서브 디지트 라인들을 갖는 반도체기판 상에 제2 층간절연층을 형성한다. 상기 제1 및 제2 층간절연층들을 관통하는 자기저항체 콘택 플러그를 형성한다. 상기 자기저항체 콘택 플러그는 상기 제1 및 제2 서브 디지트 라인들 사이의 영역을 지나도록(pass through) 형성된다. 상기 제2 층간절연층 상에 상기 자기저항체 콘택 플러그와 전기적으로 접속된 자기저항체를 형성한다.
몇몇 실시예들에서, 상기 도금층 및 상기 디지트 라인을 형성하는 것은 상기 그루브를 갖는 반도체기판 상에 콘포말한 도금층(conformal cladding layer) 및 상기 그루브를 채우는 도전층을 형성하는 것과 상기 제1 층간절연층의 상부면이 노출될 때까지 상기 도전층 및 상기 콘포말한 도금층을 평탄화시키는 것을 포함할 수 있다. 상기 콘포말한 도금층은 강자성층으로 형성한다. 또한, 상기 도전층 및 상기 콘포말한 도금층의 평탄화는 화학기계적 연마 공정을 사용하여 실시될 수 있다.
다른 실시예들에서, 상기 제1 및 제2 서브 디지트 라인들을 형성하기 전에 상기 디지트 라인을 갖는 반도체기판 상에 캐핑층을 형성할 수 있다. 이 경우에, 상기 캐핑층은 상기 개구부를 형성하는 동안 패터닝된다. 이에 더하여, 상기 개구부의 측벽 상에 절연성 스페이서를 형성할 수 있다. 상기 캐핑층 및 상기 절연성 스페이서는 상기 제1 및 제2 층간절연층들에 대하여 식각 선택비를 갖는 절연층으 로 형성하는 것이 바람직하다.
또 다른 실시예들에서, 상기 자기저항체를 갖는 반도체기판 상에 상부 층간절연층을 형성하고, 상기 상부 층간절연층 상에 상기 자기저항체에 전기적으로 연결된 비트라인을 형성한다. 상기 비트라인은 상기 서브 디지트 라인들의 상부를 가로지르도록 형성된다.
더 나아가서, 상기 개구부는 직선 형태를 갖도록 형성될 수 있다. 이와는 달리, 상기 개구부는 홀 형태를 갖도록 형성될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 3은 본 발명의 실시예들에 따른 자기 램 셀들을 설명하기 위한 단면도이다.
도 3을 참조하면, 반도체기판(51)의 소정영역에 소자분리층(101)이 배치된다. 상기 소자분리층(101)은 활성영역(101a)을 한정한다. 상기 활성영역(101a) 내에 서로 이격된 소오스 영역(107s) 및 드레인 영역(107d)이 제공된다. 상기 소오스 영역(107s) 및 드레인 영역(107d) 사이의 채널 영역 상부에 게이트 전극(105)이 배 치된다. 상기 게이트 전극(105)은 상기 활성영역(101a)의 상부를 가로지르도록 연장되어 워드라인의 역할을 할 수 있다. 상기 게이트 전극(105) 및 상기 채널 영역 사이에 게이트 절연층(103)이 개재된다. 상기 게이트 전극(105), 소오스 영역(107s) 및 드레인 영역(107d)은 억세스 트랜지스터를 구성한다.
상기 억세스 트랜지스터를 갖는 반도체기판 상은 하부 층간절연층(109)으로 덮여진다. 상기 하부 층간절연층(109) 상에 공통 소오스 라인(111)이 배치된다. 상기 공통 소오스 라인(111)은 상기 하부 층간절연층(109)을 관통하는 공통 소오스 라인 콘택 플러그(110)를 통하여 상기 소오스 영역(107s)에 전기적으로 접속된다. 상기 공통 소오스 라인(111)은 상기 게이트 전극(105)에 평행하도록 배치될 수 있다.
상기 공통 소오스 라인(111) 및 상기 하부 층간절연층(109)은 제1 층간절연층(53)으로 덮여진다. 상기 제1 층간절연층(53) 내에 서로 이격된 제1 및 제2 서브 디지트 라인들(57a, 57b)이 배치된다. 상기 제1 서브 디지트 라인(57a)의 하부면(bottom surface) 및 외측벽(outer sidewall)은 제1 도금층 패턴(a first cladding layer pattern; 55a)에 의해 둘러싸여진다. 상기 제1 서브 디지트 라인(57a)의 상기 외측벽은 상기 제2 서브 디지트 라인(57b)의 반대편에 위치하는 측벽에 해당한다. 이와 마찬가지로, 상기 제2 서브 디지트 라인(57b)의 하부면 및 외측벽은 제2 도금층 패턴(a second cladding layer pattern; 55b)에 의해 둘러싸여진다. 상기 제1 및 제2 서브 디지트 라인들(57a, 57b)은 구리층 또는 알루미늄층과 같은 도전층이고, 상기 제1 및 제2 도금층 패턴들(55a, 55b)은 니켈철(nickel iron; NiFe)과 같은 강자성층(ferromagnetic layer)인 것이 바람직하다. 상기 제1 및 제2 도금층 패턴들(55a, 55b)은 상기 제1 및 제2 서브 디지트 라인들(57a, 57b)을 통하여 흐르는 전류에 의해 생성되는 자속(magnetic flux)을 집속시키는 역할을 한다.
상기 제1 및 제2 서브 디지트 라인들(57a, 57b)은 연장되어 서로 접촉할 수 있다. 이 경우에, 상기 제1 및 제2 서브 디지트 라인들(57a, 57b) 사이에 홀 형태의 개구부(hole-shaped opening)가 제공된다. 이와는 달리, 상기 제1 및 제2 서브 디지트 라인들(57a, 57b)은 연장되어 평행할 수 있다. 이 경우에, 상기 제1 및 제2 서브 디지트 라인들(57a, 57b) 사이에 라인 형태의 개구부(line-shaped opening)가 제공된다.
상기 제1 층간절연층(53)은 차례로 적층된 제1 하부 층간절연층(53a) 및 제1 상부 층간절연층(53b)을 포함할 수 있다. 이 경우에, 상기 제1 및 제2 서브 디지트 라인들(57a, 57b)과 아울러서 상기 제1 및 제2 도금층 패턴들(55a, 55b)은 상기 제1 상부 층간절연층(53b) 내에 제공될 수 있다.
상기 제1 및 제2 서브 디지트 라인들(57a, 57b)의 상부면들은 캐핑층(59)으로 덮여질 수 있다. 상기 캐핑층(59)은 연장되어 상기 제1 층간절연층(53)을 덮는다. 이에 더하여, 상기 제1 및 제2 서브 디지트 라인들(57a, 57b)의 내측벽들, 즉 상기 개구부의 측벽은 절연성 스페이서(insulating spacer; 65)로 덮여질 수 있다. 상기 절연성 스페이서(65)는 상기 제1 및 제2 서브 디지트 라인들(57a, 57b) 상의 상기 캐핑층(59)의 측벽을 덮도록 연장된 것이 바람직하다.
상기 캐핑층(59) 및 상기 절연성 스페이서(65)를 갖는 반도체기판은 제2 층간절연층(67)으로 덮여진다. 상기 캐핑층(59) 및 상기 절연성 스페이서(65)는 적어도 상기 제1 및 제2 층간절연층들(53, 67)에 대하여 식각 선택비를 갖는 절연층인 것이 바람직하다. 예를 들면, 상기 제1 및 제2 층간절연층들(53, 67)이 실리콘 산화층인 경우에, 상기 캐핑층(59) 및 상기 절연성 스페이서(65)는 실리콘 질화층일 수 있다. 상기 드레인 영역(107d)은 상기 제1 및 제2 층간절연층들(53, 67) 및 상기 하부 층간절연층(109)을 관통하는 자기저항체 콘택 플러그(69)에 전기적으로 접속된다. 상기 자기저항체 콘택 플러그(69)는 상기 제1 및 제2 서브 디지트 라인들(57a, 57b) 사이의 영역을 지난다. 이 경우에, 상기 자기저항체 콘택 플러그(69)는 상기 캐핑층(59) 및 상기 절연성 스페이서(65)의 존재에 기인하여 상기 서브 디지트 라인들(57a, 57b)과 자기정렬될 수 있다.
상기 제2 층간절연층(67) 상에 상기 자기저항체 콘택 플러그(69)를 덮는 자기저항체(71)가 제공된다. 상기 자기저항체(71)는 차례로 적층된 하부전극(121), 피닝층(pinning layer; 123), 고정층(pinned layer; 125), 터널링 절연층(tunneling insulation layer; 127), 자유층(free layer; 129) 및 상부전극(131)을 포함한다. 이 경우에, 상기 하부전극(121)은 상기 자기저항체 콘택 플러그(69)에 전기적으로 접속된다. 상기 피닝층(123)은 반강자성층(antiferromagnetic layer)이고, 상기 고정층(125) 및 자유층(129)은 강자성층(ferromagnetic layer)이다. 이에 더하여, 상기 터널링 절연층(127)은 알루미늄 산화층과 같은 절연층일 수 있다.
상기 자기저항체(71) 및 상기 제2 층간절연층(67)은 상부 층간절연층(73)으로 덮여진다. 상기 상부 층간절연층(73) 상에 비트라인(75)이 제공된다. 상기 비트라인(75)은 상기 제1 및 제2 서브 디지트 라인들(57a, 57b)의 상부를 가로지르도록 배치되고 상기 상부 층간절연층(73)을 관통하는 비트라인 콘택홀을 통하여 상기 상부전극(131)에 전기적으로 접속된다.
도 4 내지 도 10은 도 3에 보여진 자기 램 셀을 제조하는 방법들을 설명하기 위한 단면도들이다.
도 4를 참조하면, 반도체기판(51) 상에 제1 층간절연층(53)을 형성한다. 상기 제1 층간절연층(53)을 형성하기 전에, 상기 반도체기판(51)에 통상의 방법을 사용하여 도 3에 보여진 소자분리층(도 3의 101), 억세스 트랜지스터, 하부 층간절연층(도 3의 109) 및 공통 소오스 라인(111)을 형성할 수 있다.
상기 제1 층간절연층(53)을 부분 식각하여 그루브를 형성한다. 상기 그루브(groove)를 갖는 제1 층간절연층(53) 상에 콘포말한 도금층(conformal cladding layer) 및 상기 그루브를 채우는 도전층을 차례로 형성한다. 상기 콘포말한 도금층은 니켈철(nickel iron; NiFe)과 같은 강자성층으로 형성하고, 상기 도전층은 구리층 또는 알루미늄층과 같은 금속층으로 형성할 수 있다. 이어서, 상기 도전층 및 콘포말한 도금층을 평탄화시키어 상기 제1 층간절연층(53)의 상부면을 노출시킨다. 그 결과, 상기 그루브의 측벽들 및 바닥면(bottom surface)을 덮는 도금층 패턴(55)과 아울러서 상기 도금층 패턴(55)에 의해 둘러싸여진 디지트 라인(57)이 형성된다. 상기 평탄화 공정은 화학기계적 연마 기술을 사용하여 실시할 수 있 다. 결과적으로, 상기 도금층 패턴(55)은 상기 디지트 라인(57)의 하부면 및 측벽들을 덮도록 형성된다.
한편, 상기 제1 층간절연층(53)은 제1 하부 층간절연층(53a) 및 제1 상부 층간절연층(53b)을 차례로 적층시키어 형성할 수 있다. 이 경우에, 상기 제1 상부 층간절연층(53b)은 상기 제1 하부 층간절연층(53a)에 대하여 식각 선택비를 갖는 절연층인 것이 바람직하고, 상기 도금층 패턴(55) 및 디지트 라인(57)은 상기 제1 상부 층간절연층(53b) 내에 형성될 수 있다. 이에 더하여, 상기 도금층 패턴(55) 및 디지트 라인(57)을 갖는 반도체기판 상에 캐핑층(59)을 형성할 수 있다. 상기 캐핑층(59)은 상기 제1 층간절연층(53)에 대하여 식각 선택비를 갖는 절연층으로 형성하는 것이 바람직하다. 예를 들면, 상기 제1 층간절연층(53)이 실리콘 산화층으로 형성하는 경우에, 상기 캐핑층(59)은 실리콘 질화층으로 형성할 수 있다.
도 5를 참조하면, 상기 캐핑층(59) 상에 포토레지스트막을 형성한다. 상기 포토레지스트막을 사진공정을 사용하여 패터닝하여 상기 캐핑층(59)의 일 부분을 노출시키는 개구부(opening; 61a)를 갖는 포토레지스트 패턴(61)을 형성한다. 상기 개구부(61a)는 상기 디지트 라인(57) 상부에 위치한다. 또한, 상기 개구부(61a)는 평면도로부터 보여질 때 라인 형태(line shape) 또는 홀 형태(hole shape)를 갖도록 형성될 수 있다.
도 6을 참조하면, 상기 포토레지스트 패턴(61)을 식각 마스크로 사용하여 상기 캐핑층(59)을 식각하여 상기 디지트 라인(57)의 일 부분을 노출시킨다. 이어서, 상기 포토레지스트 패턴(61)을 제거하고, 상기 캐핑층(59)을 하드 마스크로 사용하 여 상기 디지트 라인(57) 및 도금층 패턴(55)을 식각하여 상기 디지트 라인(57) 및 도금층 패턴(55)을 관통하는 개구부(63)를 형성한다. 그 결과, 상기 개구부(63)의 양 옆에 각각 잔존하는 제1 및 제2 서브 디지트 라인들(57a, 57b)이 형성된다. 이에 더하여, 상기 제1 서브 디지트 라인(57a)의 하부면 및 외측벽을 덮는 제1 도금층 패턴(55a)이 형성되고, 상기 제2 서브 디지트 라인(57b)의 하부면 및 외측벽을 덮는 제2 도금층 패턴(55b)이 형성된다. 상기 제1 서브 디지트 라인(57a)의 상기 외측벽은 상기 제2 서브 디지트 라인(57b)의 반대편에 위치하는 측벽에 해당하고, 상기 제2 서브 디지트 라인(57b)의 상기 외측벽은 상기 제1 서브 디지트 라인(57a)의 반대편에 위치하는 측벽에 해당한다. 즉, 도 6에 도시된 바와 같이, 상기 개구부(63)에 의해 노출된 상기 제1 및 제2 서브 디지트 라인들(57a, 57b)의 내측벽들 상에 어떠한 도금층도 형성되지 않는다.
도 5에 도시된 상기 포토레지스트 패턴(61)의 개구부(61a)가 라인 형태를 갖도록 형성되면, 상기 개구부(63) 역시 라인 형태를 갖는다. 이 경우에, 상기 제1 및 제2 서브 디지트 라인들(57a, 57b) 서로 평행하도록 형성된다. 이와는 달리, 상기 개구부(61a)가 홀 형태를 갖도록 형성되면, 상기 개구부(63) 역시 홀 형태를 갖는다. 이 경우에, 상기 제1 및 제2 서브 디지트 라인들(57a, 57b)의 연장부들(extensions)은 서로 연결되어 통합된 디지트 라인(a merged digit line)을 제공한다.
한편, 상기 개구부(63)는 도 5에 보여진 상기 포토레지스트 패턴(61)을 식각 마스크로 사용하여 상기 캐핑층(59), 디지트 라인(57) 및 도금층 패턴(55)을 연속 적으로 식각함으로써 형성될 수도 있다. 이 경우에, 상기 포토레지스트 패턴(61)은 상기 개구부(63)를 형성한 후에 제거된다.
도 7을 참조하면, 상기 개구부(63)의 측벽, 즉 상기 제1 및 제2 서브 디지트 라인들(57a, 57b)의 내측벽들(inner sidewalls) 상에 통상의 방법을 사용하여 절연성 스페이서(65)를 형성하는 것이 바람직하다. 상기 절연성 스페이서(65)는 실질적으로 서브 디지트 라인들(57a, 57b)의 내측벽들 뿐만 아니라 상기 캐핑층(59)의 측벽을 덮도록 형성될 수 있다. 상기 절연성 스페이서(65)는 상기 캐핑층(59)과 동일한 물질층으로 형성할 수 있다.
도 8을 참조하면, 상기 절연성 스페이서(65)를 갖는 반도체기판 상에 제2 층간절연층(67)을 형성한다. 상기 제2 층간절연층(67)은 상기 제1 층간절연층(53)과 동일한 물질층으로 형성할 수 있다. 이에 따라, 상기 캐핑층(59) 및 상기 절연성 스페이서(65)는 상기 제1 및 제2 층간절연층들(53, 67)에 대하여 식각 선택비를 가질 수 있다. 이어서, 상기 제1 및 제2 층간절연층들(53, 67)을 식각공정을 사용하여 패터닝하여 상기 제1 및 제2 서브 디지트 라인들(57a, 57b) 사이의 영역을 지나는(pass through) 자기저항체 콘택 홀(67a)을 형성한다. 도 3에 도시된 바와 같이 상기 반도체기판에 억세스 트랜지스터 및 하부 층간절연층(109)이 형성되는 경우에, 상기 자기저항체 콘택홀(67a)은 상기 하부 층간절연층(109)을 관통하여 상기 억세스 트랜지스터의 드레인 영역(도 3의 107d)을 노출시킨다.
상기 자기저항체 콘택홀(67a)을 형성하는 동안 상기 캐핑층(59) 및 스페이서(65)는 식각저지막(etch stop layer)의 역할을 한다. 이에 따라, 상기 자 기저항체 콘택홀(67a)은 상기 제1 및 제2 서브 디지트 라인들(57a, 57b)과 자기정렬될 수 있다.
도 9를 참조하면, 상기 자기저항체 콘택홀(67a) 내에 통상의 방법을 사용하여 자기저항체 콘택 플러그(69)를 형성할 수 있다. 상기 제2 층간절연층(67) 상에 상기 자기저항체 콘택 플러그(69)를 덮는 자기저항체(71)를 형성한다. 상기 자기저항체(71)는 상기 자기저항체 콘택 플러그(69) 및 상기 제2 층간절연층(67) 상에 하부전극층, 피닝층, 고정층, 터널링 절연층, 자유층 및 상부전극층을 차례로 형성하고, 상기 상부전극층, 자유층, 터널링 절연층, 고정층, 피닝층 및 하부전극층을 연속적으로 패터닝함으로써 형성될 수 있다. 상기 피닝층은 반강자성층으로 형성하고, 상기 고정층 및 자유층은 강자성층으로 형성한다. 이어서, 상기 자기저항체(71)를 갖는 반도체기판 상에 상부 층간절연층(73)을 형성한다.
도 10을 참조하면, 상기 상부 층간절연층(73)을 패터닝하여 상기 자기저항체(71)를 노출시키는 비트라인 콘택홀을 형성한다. 상기 비트라인 콘택홀을 갖는 반도체기판 상에 금속층과 같은 도전층을 형성하고, 상기 도전층을 패터닝하여 상기 비트라인 콘택홀을 덮고 상기 서브 디지트 라인들(57a, 57b)의 상부를 가로지르는 비트라인(75)을 형성한다. 결과적으로, 상기 비트라인(75)은 상기 비트라인 콘택홀을 통하여 상기 자기저항체(71)에 전기적으로 접속된다.
상술한 바와 같이, 본 발명에 따른 자기 램 셀의 상기 제1 및 제2 도금층 패턴들(55a, 55b)은 상기 제1 및 제2 서브 디지트 라인들(57a, 57b)의 하부면들 및 외측벽들만을 덮도록 형성된다. 이에 따라, 상기 서브 디지트 라인들(57a, 57b)에 쓰기 전류(ID)를 인가하면, 상기 자기저항체(71)의 전체에 걸쳐서 상기 비트라인에 평행한 방향을 따라 균일한 자계(H)가 형성될 수 있다. 이는 상기 도금층 패턴들(55a, 55b)이 상기 서브 디지트 라인들(57a, 57b)의 내측벽들 상에 형성되지 않기 때문이다. 이에 따라, 본 발명에 따르면, 종래기술에 비하여 쓰기 효율을 향상시킬 수 있다.

Claims (22)

  1. 반도체기판 상부에 형성되고 서로 이격된 제1 및 제2 서브 디지트 라인들;
    상기 제1 서브 디지트 라인의 하부면 및 상기 제1 서브 디지트 라인의 상기 하부면에 인접하면서 상기 제2 서브 디지트 라인의 반대편에 위치하는 외측벽(outer sidewall)을 둘러싸는 제1 도금층 패턴;
    상기 제2 서브 디지트 라인의 하부면 및 상기 제2 서브 디지트 라인의 상기 하부면에 인접하면서 상기 제1 서브 디지트 라인의 반대편에 위치하는 외측벽을 둘러싸는 제2 도금층 패턴;
    상기 제1 및 제2 서브 디지트 라인들 사이의 영역을 관통하는 자기저항체 콘택 플러그; 및
    상기 자기저항체 콘택 플러그의 상부면에 전기적으로 접속된 자기 저항체를 포함하는 자기 램 셀.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 도금층 패턴들은 강자성층(ferromagnetic layer)인 것을 특징으로 하는 자기 램 셀.
  3. 제 1 항에 있어서,
    상기 자기 저항체는 차례로 적층된 피닝층(pinning layer), 고정층(pinned layer), 터널링 절연층 및 자유층(free layer)을 포함하는 것을 특징으로 하는 자기 램 셀.
  4. 제 1 항에 있어서,
    상기 반도체기판에 형성되어 활성영역을 한정하는 소자분리층;
    상기 활성영역에 형성되어 게이트 전극, 소오스 영역 및 드레인 영역을 갖는 억세스 트랜지스터를 더 포함하되, 상기 자기저항체 콘택 플러그는 상기 드레인 영역에 전기적으로 접속되는 것을 특징으로 하는 자기 램 셀.
  5. 제 4 항에 있어서,
    상기 게이트 전극은 상기 활성영역의 상부를 가로지르도록 연장되고 상기 서브 디지트 라인들에 평행한 것을 특징으로 하는 자기 램 셀.
  6. 제 4 항에 있어서,
    상기 소오스 영역에 전기적으로 접속된 공통 소오스 라인을 더 포함하는 것을 특징으로 하는 자기 램 셀.
  7. 제 6 항에 있어서,
    상기 공통 소오스 라인은 상기 게이트 전극에 평행한 것을 특징으로 하는 자기 램 셀.
  8. 제 1 항에 있어서,
    상기 제1 및 제2 서브 디지트 라인들의 상부면들을 덮는 캐핑층;
    상기 제1 및 제2 서브 디지트 라인들의 내측벽들(inner sidewalls)을 덮는 절연성 스페이서들(insulating spacers)을 더 포함하는 것을 특징으로 하는 자리 램 셀.
  9. 제 1 항에 있어서,
    상기 자기저항체의 상부에 배치된 비트라인을 더 포함하되, 상기 비트라인은 상기 자기저항체에 전기적으로 접속되고 상기 제1 및 제2 서브 디지트 라인들의 상부를 가로지르는 것을 특징으로 하는 자기 램 셀.
  10. 제 1 항에 있어서,
    상기 제1 및 제2 서브 디지트 라인들은 연장되어 서로 평행한 것을 특징으로 하는 자기 램 셀.
  11. 제 1 항에 있어서,
    상기 제1 및 제2 서브 디지트 라인들은 연장되어 서로 접촉하는 것을 특징으로 하는 자기 램 셀.
  12. 반도체기판 상에 제1 층간절연층을 형성하고,
    상기 제1 층간절연층 내에 그루브를 형성하고,
    상기 그루브의 측벽들 및 바닥면(bottom surface)을 덮는 도금층(cladding layer) 및 상기 도금층 패턴에 의해 둘러싸여진 공간을 채우는 디지트 라인을 형성하고,
    상기 디지트 라인 및 상기 도금층을 패터닝하여 상기 디지트 라인 및 상기 도금층을 관통하는 개구부를 형성함과 동시에 상기 개구부의 양 옆에 잔존하는 제1 및 제2 서브 디지트 라인들과 아울러서 제1 및 제2 도금층 패턴들을 형성하고,
    상기 제1 및 제2 서브 디지트 라인들을 갖는 반도체기판 상에 제2 층간절연층을 형성하고,
    상기 제1 및 제2 층간절연층들을 관통하여 상기 제1 및 제2 서브 디지트 라인들 사이의 영역을 지나는(pass through) 자기저항체 콘택 플러그를 형성하고,
    상기 제2 층간절연층 상에 상기 자기저항체 콘택 플러그와 전기적으로 접속된 자기저항체를 형성하는 것을 포함하는 자기 램 셀의 제조방법.
  13. 제 12 항에 있어서,
    상기 도금층 및 상기 디지트 라인을 형성하는 것은
    상기 그루브를 갖는 반도체기판 상에 콘포말한 도금층(conformal cladding layer) 및 상기 그루브를 채우는 도전층을 형성하고,
    상기 제1 층간절연층의 상부면이 노출될 때까지 상기 도전층 및 상기 콘포말 한 도금층을 평탄화시키는 것을 포함하는 것을 특징으로 하는 자기 램 셀의 제조방법.
  14. 제 13 항에 있어서,
    상기 콘포말한 도금층은 강자성층으로 형성하는 것을 특징으로 하는 자기 램 셀의 제조방법.
  15. 제 13 항에 있어서,
    상기 도전층 및 상기 콘포말한 도금층을 평탄화시키는 것은 화학기계적 연마 공정을 사용하여 실시하는 것을 포함하는 것을 특징으로 하는 자기 램 셀의 제조방법.
  16. 제 12 항에 있어서,
    상기 제1 및 제2 서브 디지트 라인들을 형성하기 전에 상기 디지트 라인을 갖는 반도체기판 상에 캐핑층을 형성하되, 상기 캐핑층은 상기 개구부를 형성하는 동안 패터닝되고,
    상기 개구부의 측벽 상에 절연성 스페이서를 형성하는 것을 더 포함하는 것을 특징으로 하는 자기 램 셀의 제조방법.
  17. 제 16 항에 있어서,
    상기 캐핑층 및 상기 절연성 스페이서는 상기 제1 및 제2 층간절연층들에 대하여 식각 선택비를 갖는 절연층으로 형성하는 것을 특징으로 하는 자기 램 셀의 제조방법.
  18. 제 16 항에 있어서,
    상기 캐핑층 및 상기 절연성 스페이서는 실리콘 질화층으로 형성하는 것을 특징으로 하는 자기 램 셀의 제조방법.
  19. 제 12 항에 있어서,
    상기 자기저항체를 갖는 반도체기판 상에 상부 층간절연층을 형성하고,
    상기 상부 층간절연층 상에 상기 자기저항체에 전기적으로 연결된 비트라인을 형성하는 것을 더 포함하되, 상기 비트라인은 상기 서브 디지트 라인들의 상부를 가로지르도록 형성되는 것을 특징으로 하는 자기 램 셀의 제조방법.
  20. 제 12 항에 있어서,
    상기 자기저항체를 형성하는 것은
    상기 제2 층간절연층 상에 하부전극층, 피닝층, 고정층, 터널링 절연층, 자유층 및 상부전극층을 차례로 형성하고,
    상기 상부전극층, 상기 자유층, 상기 터널링 절연층, 상기 고정층, 상기 피닝층 및 상기 하부전극층을 패터닝하는 것을 포함하는 것을 특징으로 하는 자기 램 셀의 제조방법.
  21. 제 12 항에 있어서,
    상기 개구부는 직선 형태를 갖도록 형성되는 것을 특징으로 하는 자기 램 셀의 제조방법.
  22. 제 12 항에 있어서,
    상기 개구부는 홀 형태를 갖도록 형성되는 것을 특징으로 하는 자리 램 셀의 제조방법.
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