JP5305584B2 - Ｍｔｊｍｒａｍ素子およびその製造方法、並びにｍｔｊｍｒａｍアレイ - Google Patents

Description

本発明は、磁気トンネル接合（ＭＴＪ）構造を有する磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory ）素子（以下，ＭＴＪ ＭＲＡＭ素子という）およびその製造方法、並びにＭＴＪ ＭＲＡＭアレイに関する。

磁気トンネル接合（ＭＴＪ）デバイスは巨大磁気抵抗（ＧＭＲ）デバイスの一形態であり、互いに平行に設けられ、かつ垂直方向に分離した上部および下部の２つの磁化層における磁気モーメントの相対的な方向の変化により、２つの磁化層の間の極めて薄い誘電体層（トンネル障壁層）を通じてトンネリングする電子の流れを制御するものである。注入された電子が上部磁化層を通過するとき、それらはその層の磁気モーメントによる相互作用によってスピン分極される。トンネル障壁層を通じての上部磁化層から下部磁化層への電子のトンネリングの確率は、そのときの下部電極内のトンネリング電子の占有状況に依存している。その電子の数も下部電極の磁化方向に依存している。すなわち、電子のトンネリングの確率はスピンに依存し、電流の大きさ（トンネリングの確率×トンネル障壁層へ注入される電子の数）は、トンネル障壁層の上下の２つの磁化層における相対的な磁化方向に依存している。このように磁気モーメントの相対的方向の違いによって素子を通過する電流の大きさが変化することから、ＭＴＪ素子は一種の可変抵抗と見做すことができる。

図６は所謂スピンフィルタ構成を有するＭＴＪ素子１０の層構造を表すものである。このＭＴＪ素子１０では、２つの磁化層のうちの下側の層（ピンド層）は、その磁気モーメントが特定の方向に固定されており、一方、上側の層（フリー層）の磁気モーメントの方向はフリーであり、外部からの刺激（磁界）に応答して変化する。この層構造は、最下部にシード層５１があり、このシード層５１上に各層が順次形成されている。シード層５１上には反強磁性材料からなるＡＦＭ層１５が形成されている。このＡＦＭ層１５は、交換結合と呼ばれる磁気結合の形態によって、その上のピンド層２０の磁気モーメントを固定するものである。ピンド層２０は強磁性材料により形成された層である。ピンド層２０の上には、例えばアルミニウム（あるいはマグネシウム）のような金属の層を形成し、続いてこの金属層を酸化することによってトンネル障壁層（結合層）３０が形成されている。この結合層３０上には強磁性材料からなるフリー層４０が形成されている。最後に、フリー層４０上にはキャップ層５０が形成されている。フリー層４０は、タンタル（Ｔａ），窒化タンタル（ＴａＮ），チタン（Ｔｉ）あるいは窒化チタン（ＴｉＮ）により形成されており、後述のようにＭＴＪ素子１０の上面を周囲の絶縁層と共に平坦化するときに、その厚みが均一であることが極めて重要である。

これらの層を形成したのち、このＭＴＪ素子１０は、ピンド層２０およびフリー層４０に磁気モーメントを発生させるために、種々の温度条件下において外部磁界に曝される。もし、これらの層を一対の強磁性層の結合層として形成したのであれば、アニーリングプロセスにより反平行磁気モーメントが発生し、ピンド層２０の磁気モーメントは実質的にゼロとなる。

外部磁界の連続的な変化によってフリー層４０の磁化方向が連続的に動くことが可能であれば、このＭＴＪ素子１０は、読取ヘッドとして磁気記録媒体の移動により発生する磁界の変化を検出するために用いられる。フリー層４０の磁化の方向が、二方向のみ、例えばピンド層２０の磁化方向に対して平行あるいは反平行の方向のみに変化が制限されている場合には、ＭＴＪ素子１０は磁気ランダムアクセスメモリ（ＭＲＡＭ）として利用することができる。ＭＲＡＭとして用いる場合には、ＭＴＪ素子１０は抵抗値として２つの値、すなわち、フリー層４０およびピンド層２０の磁化方向が反平行であるときに最大値、平行であるときに最小値をそれぞれ示す。このように、ＭＴＪ素子１０はその抵抗値が２つのうちのいずれ一方の状態であるときに論理値「０」または「１」を表すこととなる。よって、その抵抗値を検出することにより、このＭＴＪ素子１０では情報を読み取ることができ、抵抗値の値を変化させることにより書き込みが行われる。そのような書き込みは伝送線、すなわちＭＴＪ素子１０の上下において互いに直交するワード線およびビット線の磁界の相互作用によってなされる。

図７は、上記ＭＴＪ素子およびこれに関連するワード線およびビット線の断面構造を表すものである。各ＭＴＪ素子１０，１１の下部にはそれぞれ素子の抵抗状態を検出するための下部電極２０，２１が設けられている。各ＭＴＪ素子１０，１１の表面にはビット線３０が接触しており、このビット線３０は図２において左から右へと延在している。これらＭＴＪ素子１０，１１は周囲が絶縁層６０〜６３により覆われている。絶縁層６０，６１はワード線７０，７１とビット線３０とを上下方向に分離している。ワード線７０，７１はそれぞれ図２において紙面に対して直交する方向に延在している。ワード線７０，７１は絶縁層６３により互いに分離されている。これらの絶縁層６０〜６３はワード線７０，７１およびビット線３０の形成に先立って設けられるもので、ワード線７０，７１およびビット線３０はこれら絶縁層６０〜６３に設けられたチャネルあるいはトレンチ内に埋設される。これらワード線７０，７１およびビット線３０を電流が通過すると、磁界を生じてＭＴＪ素子１０，１１のフリー層における磁気モーメントの方向が変化する。なお、ワード線７０，７１はＭＴＪ素子１０，１１の下に形成されることもある。

ＭＴＪ素子およびそれに関連したワード線およびビット線のアレイ密度を高めるためには、ＭＴＪ素子の上面が電気的接続のために露出し、かつその周囲の絶縁層と共に均一に平坦な共平面構造を有することが望ましい。これらの層の共平面化は、ＣＭＰ（Chemical Mechanical Polishing;化学的機械的研磨) 法によりなされる。ビット線と各ＭＴＪ素子のフリー層との間の間隔を均一に保持するためには、各素子の接触面の共平面を維持することが極めて重要である。これにより、ビット線を流れる電流によって各ＭＴＪ素子のフリー層に同じ書き込み磁界を発生させることが可能になる。加えて、均一の滑らかな表面を有する絶縁層およびＭＴＪ素子との共平面によって、ビット線と各ＭＴＪ素子との間での電流漏れの問題を削減することができる。しかしながら、従来のＣＭＰ法を用いた方法では、理想的な均一性および共平坦性を有する構造を実現することは困難であった。

図８（Ａ）〜（Ｃ）は、複数のＭＴＪ素子を周囲の絶縁層の表面と共に平坦化するための、従来技術の加工手順を表すものである。なお、ここでは簡素化のために１つのＭＴＪ素子しか図示していないが、隣接した複数のＭＴＪ素子の加工に適用できることは容易に類推できるものである。

図８（Ａ）はＭＴＪ素子１０が下部電極２０の上に形成された状態を表している。ここでは、ＭＴＪ素子１０では、トンネル障壁層３０，フリー層４０およびキャップ層５０のみが示されている。このＭＴＪ素子１０は、マスクを用いたＩＢＥ（イオンビームエッチング）またはＲＩＥ（リアクティブイオンエッチング）のいずれかの方法によって不要な側壁部分が除去されたものであり、その最終水平幅Ｗは各層が同じとなっている。ＩＢＥおよびＲＩＥは異方性エッチングとして知られたものであり、これらの方法では、一方向（ここでは垂直方向）が他方向（ここでは水平方向）よりも優先的にエッチングされる。

図８（Ｂ）は、図８（Ａ）のＭＴＪ素子１０の上に例えばＳｉＯ₂ からなる絶縁層７０を形成した状態を表すものである。絶縁層７０は下部電極２０の上面およびＭＴＪ素子１０の露出面を覆っている。

図８（Ｃ）は、図８（Ｂ）に続いて、ＣＭＰプロセスによりＭＴＪ素子１０およびその周囲の表面の絶縁層７０を除去し、実質的に滑らかな共平面を形成した状態を表している。このＣＭＰプロセスの目的は、絶縁層７５の表面をＭＴＪ素子１０のキャップ層５０の表面の高さまで後退させて、キャップ層５０の表面を露出させることにある。しかし、このとき同時にキャップ層５０も薄く削られる。後退の程度は素子によって４０ｎｍ以上異なる。このように周囲の絶縁層７０の表面がトンネル障壁層３０の表面よりも低くなってしまうと、トンネル障壁層３０の下の層間を通じて、その後にＭＴＪ素子１０の上に形成される配線（図示せず）へ電流漏れが発生し、そのためＭＴＪ素子１０は電気的に短絡してしまう。ＭＴＪ素子１０の作用はトンネル障壁層３０を通じての電子のトンネル現象によるものであるため、ＭＴＪ素子１０の側面から周囲の配線への電流漏れは、どのような形であっても素子特性に対して重大な悪影響を与えるものであり、それを防止する必要がある。

その他の方法として、最後の絶縁層を形成する前に、パターニングされたＭＴＪ素子１０の上にキャップ層を形成する方法が試みられている。この方法は、ビット線とフリー層との間に精確なスペースを確保することができるという利点があるものの、ＭＴＪ素子１０の側面からの短絡の発生を削減できるものではなく、後述の本発明の効果を発揮するものではない。

このような問題を解決するために、ＭＴＪ素子上にＳｉＮ_x （窒化シリコン）の保護膜を形成する方法がある。図９および図１０はこの方法を概略的に表したものである。この方法は、まず、図９（Ａ）に示したように、ＭＴＪ素子１０および下部電極２０を覆うようにＳｉＮ_x からなる絶縁層９０を形成する。次いで、図９（Ｂ）に示したように、ＩＢＥまたはＲＩＥの異方性エッチングを行い、絶縁膜９０を選択的に除去することによりＭＴＪ素子１０の側面に側壁９５を形成する。次に、図９（Ｃ）に示したように、ＭＴＪ素子１０の表面（キャップ層５０）および側壁９５、更に下部電極２０の表面を等しく覆うように、ＳｉＯ₂ （酸化シリコン）からなる絶縁層７０を形成する。続いて、ＣＭＰプロセスにより、図１０（Ａ）に示したように、絶縁層７０を平坦化し、ＭＴＪ素子１０の上面と絶縁層７０上面とが実質的に共平面をなすようにする。ここで、ＣＭＰプロセスは側壁９５、およびタンタル（Ｔａ），チタン（Ｔｉ），窒化タンタル（ＴａＮ），窒化チタン（ＴｉＮ）などからなるキャップ層５０で停止するが、例え絶縁層７０の表面７５がＭＴＪ素子１０の表面よりも下に後退したとしても、側壁９５があるためＭＴＪ素子１０の側面が露出することはない。

図１０（Ｂ）は、図１０（Ａ）に示した構造の表面に導電性のビット線（あるいは他の電極）を形成するための準備プロセスを表すものである。ビット線は、一般的にはＣｕ線を線状トレンチに埋設する方法（Ｃｕダマシン法）によって作製される。これの準備のために、ＭＴＪ素子１０および絶縁層７０上に膜厚の薄いＳｉＮ_x 層１００が最初に形成され、続いてこのＳｉＮ_x 層１００の上に膜厚の厚いＳｉＯ₂ 層１１０が形成される。続いて、これら２つの層（ＳｉＮ_x 層１００およびＳｉＯ₂ 層１１０）をエッチングすることによりトレンチが形成され、このトレンチの内部に接着層／バリヤ層により囲まれたＣｕ層が形成される。しかし、このとき、ＳｉＮ_x 層１００のエッチング中に、側壁９５もまたエッチングされ、図１０（Ｃ）に示したような不都合な構造となる。

すなわち、図１０（Ｃ）では、ＳｉＮ_x 層１００およびＳｉＯ₂ 層１１０がエッチングされているが、ＭＴＪ素子１０に予め形成されていた保護用の側壁９５もまた一部エッチングされ、除去される。側壁９５が部分的に削られて削られていることによってＭＴＪ素子１０が側面が一部露出し、そのため側壁９５の機能が果たせず、電気的な短絡が発生する。

図１１および図１２は、その他の方法を表すものである。図１１（Ａ）は図８（Ａ）で示したものと同じＭＴＪ素子１０を示し、図１１（Ｂ）は、このＭＴＪ素子１０の下に設けられた下部電極２０およびＭＴＪ素子１０の露出面の全部を、ＳｉＮ_x 層１２０により等しく覆った状態を表したものである。この方法では、次に、図１１（Ｃ）に示したように、ＳｉＮ_x 層１２０の全面をＳｉＯ₂ 層１２５により覆う。続いて、図１２（Ａ）に示したように、ＳｉＮ_x 層１２０をストッパとしたＣＭＰプロセスによりＳｉＯ₂ 層１２５のＭＴＪ素子１０上の部分を選択的に除去する。ＳｉＮ_x はＳｉＯ₂ よりもエッチング速度が遅いので、ＳｉＮ_x 層１２０を囲むＳｉＯ₂ 層１２５の表面１２６がＳｉＮ_x 層１２０の表面１２１よりも下に後退したとしても、ＳｉＮ_x 層１２０の表面１２１は殆ど後退することはない。最後に、図１２（Ｂ）に示したようにＩＢＥまたはＲＩＥによりＳｉＮ_x 層１２０のＭＴＪ素子１０のキャップ層５０上の部分が選択的に除去する。このキャップ層５０上には上部電極（図示せず）が形成される。

ＩＢＥまたはＲＩＥを用いることにより、ＣＭＰプロセスよりも選択的にＳｉＮ_x 層１２０を除去することができる。すなわち、もともとＴａ等を慎重に制御し堆積して形成したキャップ層５０の厚みを実質的に薄くすることなく、キャップ層５０上からＳｉＮ_x 層１２０を精確に除去することができる。このようにキャップ層５０の厚みを精確に制御することができるため、その上のビット線とフリー層との間の間隔を均一にすることが可能になる。

しかしながら、この方法においても、上部電極（ビット線等）がＣｕダマシンプロセスにより形成される場合には、前述のように（図１０（Ｂ）参照）、ＭＴＪ素子１０は後工程でエッチングされるＳｉＮ_x 層１００およびＳｉＯ₂ 層１１０により完全に覆われている。そして、このエッチングによって、ＭＴＪ素子１０を保護するための側壁スペーサ１２０ａも一部削られることになり、前述の短絡の問題が発生する。
米国特許第６，５５５，８５８号明細書 米国特許第６，４７５，８５７号明細書 米国特許第６，８０６，０９６号明細書 米国特許第６，８８１，３５１号明細書 米国特許第６，１７４，７３７号明細書

このように従来の方法では、ビット線とＭＴＪ素子１０内のフリー層５０との間を均一にするという問題は解消されるものの、ＭＴＪ素子１０の側面からの短絡の問題は依然として残っていた。

なお、ＭＴＪ素子とその近傍の配線との間の相互の影響についての改良は、種々の文献に記載されている。例えば、特許文献１では、磁束を集中させるために配線上に磁気材料からなる側壁を設けるようにしている。特許文献２には、縮小可能素子（ワード線およびビット線への結合を維持しつつサイズを縮小可能な素子）が開示されている。特許文献 3〜５には、ＭＴＪ素子およびワード線およびビット線を形成する過程において、誘電体層および金属層のマスキング方法を改良する技術が開示されている。しかしながら、これら従来の文献はいずれも、均一かつ平坦な構造を形成することが必要なＣＭＰプロセスが効率的に作用するための、ＭＴＪ素子自身の保護についての問題を直接に扱うものではなく、ＭＴＪ素子から近傍の配線への電流漏れを阻止できるものではない。

本発明はかかる問題点に鑑みてなされたもので、その第１の目的は、ＭＴＪ素子とその周囲の絶縁層の表面に平滑な共平面を有し、その上に形成されたビット線等の導体とＭＴＪ素子内のフリー層との間隔が均一であると共に、ＭＴＪ素子とその近傍の導体との間での電流漏れのないＭＴＪ ＭＲＡＭおよびそのアレイを提供することにある。

本発明の第２の目的は、このようなＭＴＪ ＭＲＡＭを容易に製造することのできるＭＴＪ ＭＲＡＭの製造方法を提供することにある。

本発明によるＭＴＪ ＭＲＡＭ素子は、基体と、基体上に設けられると共に、キャップ層の上面により構成された水平な上面と側面とを有し、上面からキャップ層の厚み分の所定の間隔をおいた位置に上面に平行なフリー層を有するＭＴＪ素子と、誘電体により形成されると共に、ＭＴＪ素子の側面に接し、かつＭＴＪ素子の側面全体を覆う電流漏れ阻止層と、ＭＴＪ素子を囲み、かつその上面がＭＴＪ素子の上面とともに平滑な共平面を構成する絶縁層と、フリー層と所定の間隔を有する導体とを備え、ＭＴＪ素子および絶縁層により構成される共平面上に、前記導体としてＣｕダマシン電極が形成されることを特徴としている。

電流漏れ阻止層は、具体的には、例えばＳｉＮ_x またはＳｉＯＮ_x からなる誘電体層であり、約５ｎｍ〜３０ｎｍの厚みを有するもの、あるいは、ＳｉＯ₂ ，ＳｉＣ，ＡｌＯ_x またはＳｉＣＮからなると共に約５ｎｍ〜３０ｎｍの厚さで形成され、かつＭＴＪ素子の側面に接して形成された第１の誘電体層（第１の側壁スペーサ）と、ＳｉＮ_x またはＳｉＯＮ_x からなると共に約５ｎｍ〜３０ｎｍの厚さで形成され、かつ第１の誘電体層の周囲を覆うように形成された第２の誘電体層（第２の側壁スペーサ）とを含むものである。

また、本発明によるＭＴＪ ＭＲＡＭアレイは、基体と、基体上に設けられると共に、キャップ層の上面により構成された水平な上面と側面とを有し、上面からキャップ層の厚み分の所定の間隔をおいた位置に上面に平行なフリー層を有する複数のＭＴＪ素子からなる線形アレイと、誘電体により形成されると共に、ＭＴＪ素子それぞれの側面に接し、かつＭＴＪ素子の側面全体を覆う電流漏れ阻止層と、ＭＴＪ素子それぞれを囲み、かつその上面がＭＴＪ素子の上面とともに平滑な共平面を構成する絶縁層と、共平面上の、ＭＴＪ素子の上面と接する位置に設けられ、ＭＴＪ素子のフリー層との間で垂直方向に所定の間隔を有するビット線とを備え、前記ビット線としてＣｕダマシン電極が形成されることを特徴としている。

本発明によるＭＴＪ ＭＲＡＭ素子またはアレイにおいては、ＭＴＪ素子とその周囲の絶縁層の表面に平滑な共平面を有し、その上に形成されるビット線等の導体とＭＴＪ素子内のフリー層との間隔が均一であると共に、ＭＴＪ素子の側面全体を覆う電流漏れ阻止層により、ＭＴＪ素子と導体との間での電流漏れが阻止される。

本発明による第１のＭＴＪ ＭＲＡＭ素子の製造方法は、基体上に、キャップ層の上面により構成された水平な上面と側面とを有し、上面からキャップ層の厚み分の所定の間隔をおいた位置に上面に平行なフリー層を有するＭＴＪ素子を形成する工程と、誘電体により、ＭＴＪ素子の側面に接し、かつＭＴＪ素子の側面全体を覆うように電流漏れ阻止層を形成する工程と、ＭＴＪ素子を囲むよう絶縁層を形成すると共に、絶縁層およびＭＴＪ素子に平滑な共平面を形成する工程と、フリー層と所定の間隔を有する位置に導体を形成する工程とを含み、絶縁層およびＭＴＪ素子により構成される共平面上に、導体としてＣｕダマシン電極が形成されることを特徴としている。

この方法において、電流漏れ阻止層は、具体的には、基体上の表面およびＭＴＪ素子の上面および側面を一体的に覆うように第１の誘電体層を形成する工程と、第１の異方性エッチングにより第１の誘電体層を選択的に除去し、ＭＴＪ素子の側面に接して側面を覆う第１の側壁スペーサを形成する工程と、基体の表面、第１の側壁スペーサの側面およびＭＴＪ素子の上面を一体的に覆うようにＣＭＰストップ層としての第２の誘電体層を形成する工程と、第２の誘電体層上に絶縁ブランケット層としての第３の誘電体層を一体的に形成する工程と、ＣＭＰ法により、第３の誘電体層の上面を平坦化すると共に第２の誘電体層の上面を露出させる工程と、第２の異方性エッチングにより、第２の誘電体層の露出部分を除去してＭＴＪ素子の上面を露出させると共に第２の誘電体層の垂直部分により第１の側壁スペーサに接する第２の側壁スペーサを形成する工程とを含む工程により形成される。

この方法において、第１の誘電体層はＳｉＯ₂ ，ＳｉＯＮ，ＳｉＣ，ＡｌＯ_x またはＳｉＣＮにより形成し、その厚みを約５ｎｍ〜３０ｎｍ、第２の誘電体層はＳｉＮ_x ，またはＳｉＯＮ_x により形成し、その厚みを約５ｎｍ〜３０ｎｍ、第３の誘電体層はＳｉＯ₂ により形成し、その厚みを約８０ｎｍ〜３００ｎｍとすることが好ましい。

本発明による第２のＭＴＪ ＭＲＡＭ素子の製造方法は、基体上に、キャップ層の上面により構成された水平な上面と側面とを有し、上面からキャップ層の厚み分の所定の間隔をおいた位置に上面に平行なフリー層を有するＭＴＪ素子を形成する工程と、誘電体により、ＭＴＪ素子の側面に接し、かつＭＴＪ素子の側面全体を覆うように電流漏れ阻止層を形成する工程と、ＭＴＪ素子を囲むよう絶縁層を形成すると共に、絶縁層およびＭＴＪ素子に平滑な共平面を形成する工程と、共平面上のＭＴＪ素子の上面と接する位置に電流漏れ阻止層を損傷することなく導体を形成する工程とを含み、導体としてＣｕダマシン電極が形成されることを特徴としている。

この第２の方法では、電流漏れ阻止層の具体的な形成方法として２つの態様がある。

第１の態様は、基体上の表面およびＭＴＪ素子の上面および側面を一体的に覆うように第１の誘電体層を形成する工程と、第１の異方性エッチングにより第１の誘電体層を選択的に除去し、ＭＴＪ素子の側面に接して側面を覆う側壁スペーサを形成する工程とを含む工程により、電流漏れ阻止層を形成するものである。この態様では、更に、基体の表面、側壁スペーサの側面およびＭＴＪ素子の上面を一体的に覆うように絶縁ブランケット層としての第２の誘電体層を形成する工程と、側壁スペーサをストッパとしたＣＭＰ法により、第２の誘電体層の上面を平坦化すると共にＭＴＪ素子の上面を露出させる工程とを含むようにすることが好ましい。

第２の態様は、電流漏れ阻止層を、基体上の表面およびＭＴＪ素子の上面および側面を一体的に覆うように第１の誘電体層を形成する工程と、第１の誘電体層上に、絶縁ブランケット層としての第２の誘電体層を一体的に形成する工程と、ＣＭＰ法により第２の誘電体層の上面を平坦化すると共に、第１の誘電体層のＭＴＪ素子の上面を覆う部分を露出させる工程と、第１の異方性エッチングにより第１の誘電体層の露出部分を選択的に除去し、ＭＴＪ素子の上面を露出させると共に、第２の誘電体層の残存部分によりＭＴＪ素子の側面を覆う側壁スペーサを形成する工程とを含む方法により形成するものである。

上記第１および第２の態様において、導体は例えばＣｕダマシン法により形成されたＣｕダマシンビット線である。このＣｕダマシンビット線は、具体的には、エッチングストッパとしての第３の誘電体層を、ＭＴＪ素子の上面、側壁スペーサおよび第２の誘電体層の露出部分上に一体的に形成する工程と、第３の誘電体層上にＳｉＮ_x 層を形成する工程と、ＳｉＮ_x 層上にＳｉＯ₂ 層を形成する工程と、第２の異方性エッチングにより、ＳｉＯ₂ 層を選択的に除去すると共にＳｉＮ_x 層を露出させ、次いで、第３の異方性エッチングにより、ＳｉＮ_x 層を選択的に除去すると共に第３の誘電体層を露出させ、そののち第４の異方性エッチングにより、第３の誘電体層を選択的に除去すると共にＭＴＪ素子の上面を露出させることにより、ＳｉＮ_x 層およびＳｉＯ₂ 層にトレンチを形成する工程と、トレンチにＣｕダマシンビット線を埋設させる工程とを経て、ＭＴＪ素子上に形成される。

なお、上記第１の誘電体層はＳｉＮ_x またはＳｉＯＮ_x により形成し、その厚みを約５ｎｍ〜３０ｎｍとし、第２の誘電体層はＳｉＯ₂ により形成し、その厚みを約８０ｎｍ〜３００ｎｍとすることが好ましい。また、第３の誘電体層は、ＳｉＯ₂ ，ＳｉＣ，ＳｉＯＮ，ＳｉＣＮまたはＡｌＯ_x により形成し、その厚みを約２ｎｍ〜２０ｎｍとすることが好ましい。

また、上記第１の異方性エッチングは、ＳｉＮ_x 層またはＳｉＯＮ_x 層を除去する反応性イオンエッチング（ＲＩＥ）、第２の異方性エッチングは、ＳｉＮ_x 層より優先的に前記ＳｉＯ₂ 層を除去するＲＩＥ、第３の異方性エッチングは、第３の誘電体層より優先的にＳｉＮ_x 層を除去するＲＩＥ、第４の異方性エッチングを、第１の誘電体層を形成する材料より優先的に第３の誘電体層を形成する材料を除去するＲＩＥとすることが好ましい。

本発明によるＭＴＪ ＭＲＡＭ素子またはアレイによれば、ＭＴＪ素子とその周囲の絶縁層の表面に平滑な共平面を有し、その上に形成されるビット線等の導体とＭＴＪ素子内のフリー層との間隔が均一となると共に、ＭＴＪ素子の側面全体を覆うように電流漏れ阻止層を設けるようにしたので、ＭＴＪ素子と導体との間での電流漏れが抑制され、電気的短絡の発生を防止することができる。

本発明による第１または第２のＭＴＪ ＭＲＡＭ素子の製造方法によれば、上記本発明のＭＴＪ ＭＲＡＭ素子を容易に作製することができ、ＭＴＪ素子とその周囲の絶縁層の表面の平滑な共平面により、その上に形成されるビット線等の導体とＭＴＪ素子内のフリー層との間隔を均一にできると共に、電流漏れ阻止層により、ＭＴＪ素子と導体との間での電流漏れを抑制し、電気的短絡の発生を防止することができる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

以下の実施の形態では、ＭＴＪ ＭＲＡＭ素子およびＭＴＪ ＭＲＡＭ素子アレイを形成する方法を提供する。ＭＴＪ ＭＲＡＭ素子またはＭＴＪ ＭＲＡＭ素子アレイは、ＭＴＪ素子と、それに付随してワード線およびビット線を有している。ＭＴＪ素子の上面およびその周辺の絶縁層は、平滑な共平面を構成し、ＭＴＪ素子の上面に形成されたビット線と各アレイ内のＭＴＪ素子のフリー層の間隔が良好に制御され、均一である必要がある。加えて、ＭＴＪ素子と配線との間の電流漏れも阻止する必要がある。

本発明は２つの実施の形態を含むものであり、第１の実施の形態では、電流漏れ阻止層としてＳｉＯ₂ 等からなる側壁スペーサ（第１の側壁スペーサ）を追加すると共に、ＣＭＰ法によりＭＴＪ素子のキャップ層の厚さが薄くなるのを防ぐために、ＭＴＪ素子上面にＳｉＮ_x 等からなる誘電体層を形成する。この誘電体層はＣＭＰプロセスの後、異方性エッチングにより第１の側壁スペーサの外周を覆う第２の側壁スペーサとなる。

第２の実施の形態は２つの態様を含んでいる。第１の態様は、ＭＴＪ素子から近傍のビット線への電流漏れを阻止するために、誘電体材料により形成された付加層と共にＭＴＪ素子を囲むＳｉＮ_x 層を形成する。第２の態様は、電流漏れ阻止層を形成するための他の方法を提供するものである。
［第１の実施の形態］

図１〜図３は本発明の第１の実施の形態に係るＭＴＪ ＭＲＡＭ素子の製造工程を表すものである。図１（Ａ）はＭＴＪ素子１０を下部電極２０上に形成した状態を表すもので、ＭＴＪ素子１０を構成する各層はそれぞれ水平に配置されている。なお、図１では、ＭＴＪ素子１０の全ての層は、共通の最終横幅Ｗにパターン化されているが、全ての層が共通の幅である必要はない。例えば、フリー層４０およびピンド層２５の幅は異なっていてもよい。このＭＴＪ素子１０は、酸化されたＡｌ（アルミニウム）またはＭｇ（マグネシウム）からなるトンネル障壁層３０、このトンネル障壁層３０の上に形成された強磁性層（フリー層４０）およびこのフリー層４０上に形成されたＴａ（タンタル），ＴａＮ（窒化タンタル），Ｔｉ（チタン）またはＴｉＮ（窒化チタン）からなるキャップ層５０を有している。これらの層、およびその他の図示しない層は図６に示したものと同様である。なお、このＭＴＪ素子１０は本発明の方法を好適に用いることができるものであるが、素子そのものの組成は限定されるものではない。以下、単一のＭＴＪ素子１０に関して説明するが、アレイ全体を作製する際にも、実質的に同一の方法を適用することができることは言うまでもない。

本実施の形態では、まず、図１（Ａ）に示した状態から図１（Ｂ）に示したようにＭＴＪ素子１０の露出面および下部電極２０の上面のすべてを覆うように薄い第１の誘電体層１２０を一体的に形成する。第１の誘電体層１２０は、例えばＳｉＯ₂ ，ＳｉＣ，ＡｌＯ_x またはＳｉＣＮからなり、約５ｎｍ〜３０ｎｍの厚みを有するものとする。

次いで、図１（Ｃ）に示したように、反応性イオンエッチング（ＲＩＥ）などの第１の異方性エッチングにより第１の誘電体層１２０を選択的に除去する。すなわち、第１の誘電体層１２０のＭＴＪ素子１０の上面および下部電極２０の上の部分を除去し、ＭＴＪ素子１０の側面に密着した部分のみを残す。これにより電流漏れ阻止層としての側壁スペーサ１２０Ａが形成される。

続いて、図２（Ａ）に示したように、 第２の誘電体層１３０を、ＭＴＪ素子１０の露出面を一体的に覆うように形成する。第２の誘電体層１３０は、例えばＳｉＮ_x またはＳｉＯＮ_x よりなり、約５ｎｍ〜３０ｎｍの厚みを有するものとする。この第２の誘電体層１３０は、後に作成されるビット線とＭＴＪ素子のフリー層との均一な距離を保つためのＣＭＰストップ層としての機能を有する。

次に、図２（Ｂ）に示したように、第２の誘電体層１３０の露出した面を第３の誘電体層１４０で一体的に覆う。第３の誘電体層１４０は絶縁ブランケット層としての機能を有するもので、例えばＳｉＯ₂ よりなり、約８０ｎｍ〜３００ｎｍの厚みを有するものとする。その後、図２（Ｃ）に示したように、ＣＭＰ法によって第３の誘電体層１４０を平坦化し、ＣＭＰストップ層（第２の誘電体層１３０）の水平な上面を露出させる。このＣＭＰプロセスにより、第３の誘電体層１４０の高さは第２の誘電体層１３０の最終的な高さより多少低くなる。

次いで、図３（Ａ）に示したように、ＲＩＥなどの第２の異方性エッチングにより、第２の誘電体層１３０の露出部分を除去する。このエッチングは、ＳｉＮ_x 等からなる第２の誘電体層１３０の露出部分がほぼ完全に除去されるのに対し、ＳｉＯ₂ 等からなる第１の誘電体層（側壁スペーサ１２０Ａ）を殆ど除去することのない条件で行われる。このように第２の異方性エッチングによって残りの部分を精度よく除去することができるので、上記ＣＭＰプロセスでは、第２の誘電体層１３０の一部がＭＴＪ素子１０上に残っていてもよい（図２（Ｃ）参照）。

本実施の形態では、図３（Ａ）に模式的に示したように、ＭＴＪ素子の上面（キャップ層５０）は上記エッチングにより露出はしているが、薄くはなっていない。すなわち、キャップ層５０を精確な厚さにすることができ、これによりＭＴＪ素子１０のフリー層４０とＭＴＪ素子１０の上面に後に形成されるビット線との垂直距離が均一になる。

本実施の形態では、また、ＭＴＪ素子１０を囲むように２種類の電流漏れ阻止層（誘電体層）が設けられている。１つ目は、ＭＴＪ素子１０の側面に接する第１の誘電体からなる側壁スペーサ１２０Ａである。２つ目は、この側壁スペーサ１２０Ａに接するＣＭＰストップ層（第２の誘電体層１３０）の残りの部分（側壁スペーサ１３０Ａ）である。これら２つの側壁スペーサ１２０Ａ，１３０Ａは、ＭＴＪ素子１０から、次の方法でＭＴＪ素子１０の上に形成されるビット線などの導体への電流漏れを防ぐ機能を有している。

次に、図３（Ｂ）に示したように、Ｃｕダマシン電極（例えばビット線）形成のための構造（トレンチ１９０）を形成する。すなわち、ＭＴＪ素子１０の上面および第３の誘電体層１４０の上に薄いＳｉＮ_x 層１５０を形成し、続いてこのＳｉＮ_x 層１５０上に厚いＳｉＯ₂ 層１６０を形成する。ＳｉＮ_x 層１５０の厚みは例えば約２０ｎｍ〜１００ｎｍ、ＳｉＯ₂ 層１６０の厚みは例えば約１００ｎｍ〜８００ｎｍである。Ｃｕダマシン電極は、これらＳｉＮ_x 層１５０およびＳｉＯ₂ 層１６０に形成されたトレンチ１９０に埋設される。このトレンチ１９０は、ＳｉＯ₂ 層１６０およびＳｉＮ_x 層１５０をブランケット層としての第３の誘電体層１４０の上面およびＭＴＪ素子１０の上面のキャップ層５０までエッチングすることにより形成される。

なお、従来技術として説明した図１０（Ｃ）にも類似のトレンチが形成されている。この図では、ＳｉＮ_x 層１１０（図３（Ｂ）におけるＳｉＮ_x 層１５０に相当）をエッチングすることによりトレンチが形成されているが、このエッチング時に同時にＳｉＮ_x からなる側壁９５の一部が除去され、ＭＴＪ素子１０の側面が露出し、そのため電流漏れが発生するという問題があった。これに対して、本実施の形態では、トレンチ１９０を形成する際に、図３（Ｂ）に示したようにＳｉＮ_x 等からなる外側の側壁スペーサ１３０Ａの一部は除去されるが、内側の側壁スペーサ１２０Ａは除去されない。側壁スペーサ１２０Ａが側壁スペーサ１３０Ａの材料（ＳｉＮ_x またはＳｉＯＮ_x ）およびＳｉＮ_x 層１５０に対してエッチングされにくい誘電体（ＳｉＯ₂ ）により構成されているからである。

ＲＩＥは、すべての実施の形態において、本発明のすべての目的を達成するのに適している。例えば、ＣＦ₄ ＋ Ｃ₂ Ｆ₄ ，Ｃ₂ Ｆ₆ プラズマなどの水素を含まないフッ化デフィシェントフルオロカーボン（fluorine-deficient fluorocarbon ）プラズマを使用したＲＩＥは、ＳｉＯ₂ に対してＳｉＮ_x よりも高い選択性を有している（ＳｉＯ₂ がＳｉＮ_x より速くエッチングされる）が、塩素系プラズマまたはフッ素リッチプラズマ、または臭素化学反応または酸素を含有するフッ素系プラズマを用いると、ＳｉＮ_x に対してＳｉＯ₂ よりも高い選択性を有する（ＳｉＮ_x がＳｉＯ₂ より速くエッチングされる）ＲＩＥとすることができる。

以上、本実施の形態では、ＭＴＪ素子１０の上面およびその周辺の絶縁層１４０により平滑な共平面を形成できると共にキャップ層５０の厚みを均一に保持することができるため、ＭＴＪ素子１０の上面に形成されるビット線とＭＴＪ素子１０のフリー層４０との間隔は良好に制御された均一なものとなる。加えて、電流漏れ阻止層として、ＭＴＪ素子１０に接してＳｉＯ₂ 等からなる第１の側壁スペーサ１２０Ａ、この第１の側壁スペーサ１２０Ａに接してＳｉＮ_x 等からなる第２の側壁スペーサ１３０Ａを配置するようにしたので、トレンチ１９０を形成する際に第２の側壁スペーサ１３０Ａが一部削られたとしても、第１の側壁スペーサ１２０Ａによって、ＭＴＪ素子１０とビット線等との間の電流漏れを防止することができる。

以下、本発明の第２の実施の形態について説明する。

［第２の実施の形態］
第２の実施の第１の態様は、図９および図１０に示した従来方法の続きの工程、第２の態様は図１１および図１２に示した従来方法の続きの工程である。すなわち、従来技術の方法がある工程まで使用され、従来技術の残りの工程が本発明の第２の実施の形態の方法に置き換えられ、これにより本発明の目的を達成するものである。従来方法では、Ｃｕダマシンビット線を形成することにより、側壁スペーサの一部が破壊されていたが、本実施の形態に対応する続きの工程では、ＭＴＪ素子の側面に密着して形成された側壁スペーサを損傷することなく、ＭＴＪ素子上にトレンチを形成し、ビット線を形成することができる。

第１の態様は、図１０（Ａ）の工程から始まる。図１０（Ａ）において、ＭＴＪ素子１０にはキャップ層５０、およびＳｉＮ_x またはＳｉＯＮ_x からなる側壁スペーサ９５が設けられている。側壁スペーサ９５の厚みは約５ｎｍ〜３０ｎｍであり、ＭＴＪ素子１０に接している。側壁スペーサ９５はＭＴＪ素子１０と実質的に同じ高さに形成された誘電体層７０により囲まれている。誘電体層７０の上面７５は、ＣＭＰプロセスによって側壁スペーサ９５の上端面およびキャップ層５０の露出面の両方と実質的に共平面を形成している。

本実施の形態では、次に、図４（Ａ）に示したように、ＭＴＪ素子１０およびその周囲の誘電体層７０の上面を薄い誘電体エッチングストップ層７５により覆う。誘電体エッチングストップ層７５は、例えばＳｉＯ₂ ，ＳｉＣ，ＳｉＣＮ，ＡｌＯまたはＳｉＯＮ_x を約２ｎｍ〜２０ｎｍの厚みに形成したものである。続いて、Ｃｕダマシン電極（例えばビット線）を形成するために、誘電体エッチングストップ層７５上に薄いＳｉＯＮ_x 膜１００およびその上に厚いＳｉＯ₂ 膜１１０を順次形成する。ＳｉＯＮ_x 膜１００は、例えば約２０ｎｍ〜１００ｎｍ、一方、ＳｉＯ₂ 膜１１０は例えば約１００ｎｍ〜８００ｎｍの厚みとする。

次に、図４（Ｂ）に示したように、３回のＲＩＥプロセスを行い、Ｃｕダマシン電極用のトレンチ１９０を形成する。第１段階は、上述のようにＳｉＮ_x よりＳｉＯ₂ に対して高い選択性を有し、ＳｉＯ₂ 膜１１０を完全に除去する一方、ＳｉＯ₂ 膜１１０の下地のＳｉＮ_x 膜１００については殆ど除去することのない条件で行う。第２段階は、誘電体エッチングストップ層７５の構成材料よりもＳｉＮ_x に対して高い選択性を有し、ＳｉＮ_x 膜１００を除去する一方、誘電体エッチングストップ層７５には影響のない条件で行う。第３段階は、側壁スペーサ９５の構成材料よりも誘電体エッチングストップ層７５の構成材料に対して高い選択性を有し、トレンチ１９０の底部に露出した誘電体エッチングストップ層７５を除去する一方、側壁スペーサ９５は削らない条件で行う。

このように第１の態様では、誘電体エッチングストップ層７５を予め形成しておくことにより、側壁スペーサ９５に損傷を与えることなく、ＭＴＪ素子１０のキャップ層５０の上端からＳｉＯ₂ 膜１１０，ＳｉＮ_x 膜１００および誘電体エッチングストップ層７５を選択的に取り除くことができる。これによりＭＴＪ素子１０の電流漏れを阻止することができる。加えて、このように誘電体エッチングストップ層７５を精度よく除去することによってキャップ層５０の堆積膜厚を維持することができ、これによりフリー層４０とその上方に形成されたビット線との間の精確な間隔を保つことができる。

第２の実施の形態の第２の態様は、図１２（Ｂ）に示した構造から始まる。その後、本実施の形態では、図５（Ａ）に示したようにＭＴＪ素子１０の上面、第１の誘電体層１２０の上端（側壁スペーサ１２０ａの上端）、およびこれらを囲む誘電体層１２５を薄い誘電体エッチングストップ層７５により覆う。なお、第１の誘電体層１２０は例えば厚みが約５ｎｍ〜３０ｎｍのＳｉＮ_x 等により形成されている。誘電体エッチングストップ層７５は、例えばＳｉＯ₂ ，ＳｉＣ，ＳｉＯＮ，ＳｉＣＮまたはＡｌＯ_x を約２ｎｍ〜２０ｎｍの厚みに形成する。続いて、Ｃｕダマシン電極（例えばビット線）を形成するために、誘電体エッチングストップ層７５上に薄いＳｉＯＮ_x 膜１００およびその上に厚いＳｉＯ₂ 膜１１０を順次形成する。ＳｉＯＮ_x 膜１００は、例えば約２０ｎｍ〜１００ｎｍ、一方、ＳｉＯ₂ 膜１１０は例えば約１００ｎｍ〜８００ｎｍの厚みに形成する。

次に、図５（Ｂ）に示したように、上記と同様の３回のＲＩＥプロセスを行い、Ｃｕダマシン電極用のトレンチ１９０を形成する。第１段階は、上述のようにＳｉＮ_x よりＳｉＯ₂ に対して高い選択性を有し、ＳｉＯ₂ 膜１１０を完全に除去する一方、ＳｉＯ₂ 膜１１０の下地のＳｉＮ_x 膜１００については殆ど除去することのない条件で行う。第２段階は、誘電体エッチングストップ層７５の構成材料よりもＳｉＮ_x に対して高い選択性を有し、ＳｉＮ_x 膜１００を除去する一方、誘電体エッチングストップ層７５には影響のない条件で行う。第３段階は、ＳｉＮ_x からなる側壁スペーサ１２０ａよりも誘電体エッチングストップ層７５の構成材料に対して高い選択性を有し、トレンチ１９０の底部に露出した誘電体エッチングストップ層７５を除去する一方、側壁スペーサ１２０ａは削らない条件で行う。

このように第２の態様においても、誘電体エッチングストップ層７５を予め形成しておくことにより、ＭＴＪ素子１０の側壁スペーサ１２０ａに損傷を与えることなく、ＭＴＪ素子１０の上端からＳｉＯ₂ 膜１１０，ＳｉＮ_x 膜１００および誘電体エッチングストップ層７５を選択的に除去し、トレンチ１９０を形成することができる。そして、この側壁スペーサ１２０ａによりＭＴＪ素子１０からの電流漏れを阻止することができる。

なお、上記のように平坦化面上に形成されたトレンチ１９０内へのビット線の配置構成は、ここでは図示しないが図７に示されているものと同様である。また、図７に示した２つの素子アレイの構造からも明らかなように、上記方法により形成された平坦化絶縁層により囲まれた、複数のＭＴＪ素子を含む線形アレイの上面には、１つのビット線または複数のビット線が配置される。そして、上記実施の形態に示した方法により得られるＭＴＪ素子を含む線形アレイでは、各ビット線は各ＭＴＪ素子のフリー層から等しい間隔を保持することができると共に、各ＭＴＪ素子においての電流漏れを阻止することができる。

以上、第１および第２の実施の形態を挙げて本発明を説明したが、本発明は上記実施の形態に限定されるものではなく、その趣旨を超えない範囲で種々変形可能である。

本発明の第１の実施の形態に係る製造工程を表す断面図である。 図１に続く工程を表す断面図である。 図２に続く工程を表す断面図である。 本発明の第２の実施の形態の第１の態様に係る製造工程を表す断面図である。 同じく第２の態様に係る製造工程を表す断面図である。 従来のＭＴＪ ＭＡＲＡＭ素子を表す断面図である。 従来のＭＴＪ ＭＲＡＭ素子とそれに関連したビット線およびワード線を表す断面図である。 従来のＭＴＪ ＭＲＡＭ素子の製造工程を表す断面図である。 従来の他のＭＴＪ ＭＲＡＭ素子の製造工程を表す断面図である。 図９に続く工程を表す断面図である。 従来の更に他のＭＴＪ ＭＲＡＭ素子の製造工程を表す断面図である。 図１１に続く工程を表す断面図である。

符号の説明

１０…磁気トンネル接合素子（ＭＴＪ素子）、２０…下部電極、３０…ビット線、４０…フリー層、５０…キャップ層、７０，７１…ワード線、１２０…第１の誘電体層、１２０ａ，１２０Ａ…側壁スペーサ、１３０…第２の誘電体層（ＣＭＰストッパ）、１３０Ａ…側壁スペーサ、１４０…第４の誘電体層、１５０…ＳｉＮ_x 層、１６０…ＳｉＯ₂ 層、１９０…トレンチ。

Claims (36)

1. 基体と、
   前記基体上に設けられると共に、キャップ層の上面により構成された水平な上面と側面とを有し、前記上面から前記キャップ層の厚み分の所定の間隔をおいた位置に前記上面に平行なフリー層を有するＭＴＪ素子と、
   誘電体により形成されると共に、前記ＭＴＪ素子の側面に接し、かつ前記ＭＴＪ素子の側面全体を覆う電流漏れ阻止層と、
   前記ＭＴＪ素子を囲み、かつその上面が前記ＭＴＪ素子の上面とともに平滑な共平面を構成する絶縁層と、
   前記フリー層と所定の間隔を有する導体とを備え、
   前記ＭＴＪ素子および絶縁層により構成される共平面上に、前記導体としてＣｕダマシン電極が形成される
   ことを特徴とするＭＴＪ ＭＲＡＭ素子。
2. 前記ＭＴＪ素子を構成する複数の層は互いに均一の幅を有し、前記側面は前記上面に対して垂直である
   ことを特徴とする請求項１に記載のＭＴＪ ＭＲＡＭ素子。
3. 前記導体は前記ＭＴＪ素子の上面に接し、前記導体と前記フリー層とは垂直方向に所定の間隔を有する
   ことを特徴とする請求項１に記載のＭＴＪ ＭＲＡＭ素子。
4. 前記導体は、銅（Ｃｕ）ダマシン構造のビット線である
   ことを特徴とする請求項３に記載のＭＴＪ ＭＲＡＭ素子。
5. 前記電流漏れ阻止層は、前記ＭＴＪ素子の側壁と前記導体との間の電流漏れを阻止する
   ことを特徴とする請求項３に記載のＭＴＪ ＭＲＡＭ素子。
6. 前記電流漏れ阻止層は、ＳｉＮ_x またはＳｉＯＮ_x からなる誘電体層であり、約５ｎｍ〜３０ｎｍの厚みを有する
   ことを特徴とする請求項１に記載のＭＴＪ ＭＲＡＭ素子。
7. 前記電流漏れ阻止層は、ＳｉＯ₂ ，ＳｉＣ，ＡｌＯ_x またはＳｉＣＮからなると共に約５ｎｍ〜３０ｎｍの厚さで形成され、かつ前記ＭＴＪ素子の側面に接して形成された第１の誘電体層と、ＳｉＮ_x またはＳｉＯＮ_x からなると共に約５ｎｍ〜３０ｎｍの厚さで形成され、かつ前記第１の誘電体層の周囲を覆うように形成された第２の誘電体層とを含む
   ことを特徴とする請求項１に記載のＭＴＪ ＭＲＡＭ素子。
8. 前記基体は水平面を有する電極であり、
   前記ＭＴＪ素子は、前記基体上に形成されたシード層と、前記シード層上に形成された反強磁性層と、前記反強磁性層上に形成されたピンド層と、前記ピンド層上に形成されたトンネル障壁層と、前記トンネル障壁層上に形成された前記フリー層と、前記フリー層上に形成された前記キャップ層と
   を備えたことを特徴とする請求項１に記載のＭＴＪ ＭＲＡＭ素子。
9. 基体と、
   前記基体上に設けられると共に、キャップ層の上面により構成された水平な上面と側面とを有し、前記上面から前記キャップ層の厚み分の所定の間隔をおいた位置に前記上面に平行なフリー層を有する複数のＭＴＪ素子からなる線形アレイと、
   誘電体により形成されると共に、前記ＭＴＪ素子それぞれの側面に接し、かつ前記ＭＴＪ素子の側面全体を覆う電流漏れ阻止層と、
   前記ＭＴＪ素子それぞれを囲み、かつその上面が前記ＭＴＪ素子の上面とともに平滑な共平面を構成する絶縁層と、
   前記共平面上の、前記ＭＴＪ素子の上面と接する位置に設けられ、前記ＭＴＪ素子のフリー層との間で垂直方向に所定の間隔を有するビット線とを備え、
   前記ビット線としてＣｕダマシン電極が形成される
   ことを特徴とするＭＴＪ ＭＲＡＭアレイ。
10. 基体上に、キャップ層の上面により構成された水平な上面と側面とを有し、前記上面から前記キャップ層の厚み分の所定の間隔をおいた位置に前記上面に平行なフリー層を有するＭＴＪ素子を形成する工程と、
    誘電体により、前記ＭＴＪ素子の側面に接し、かつ前記ＭＴＪ素子の側面全体を覆うように電流漏れ阻止層を形成する工程と、
    前記ＭＴＪ素子を囲むよう絶縁層を形成すると共に、前記絶縁層および前記ＭＴＪ素子に平滑な共平面を形成する工程と、
    前記フリー層と所定の間隔を有する位置に導体を形成する工程とを含み、
    前記絶縁層およびＭＴＪ素子により構成される共平面上に、前記導体としてＣｕダマシン電極が形成される
    ことを特徴とするＭＴＪ ＭＲＡＭ素子の製造方法。
11. 前記電流漏れ阻止層を、
    前記基体上の表面および前記ＭＴＪ素子の上面および側面を一体的に覆うように第１の誘電体層を形成する工程と、
    第１の異方性エッチングにより前記第１の誘電体層を選択的に除去し、前記ＭＴＪ素子の側面に接して前記側面を覆う第１の側壁スペーサを形成する工程と、
    前記基体の表面、前記第１の側壁スペーサの側面および前記ＭＴＪ素子の上面を一体的に覆うようにＣＭＰストップ層としての第２の誘電体層を形成する工程と、
    前記第２の誘電体層上に絶縁ブランケット層としての第３の誘電体層を一体的に形成する工程と、
    ＣＭＰ法により、前記第３の誘電体層の上面を平坦化すると共に前記第２の誘電体層の上面を露出させる工程と、
    第２の異方性エッチングにより、前記第２の誘電体層の露出部分を除去して前記ＭＴＪ素子の上面を露出させると共に前記第２の誘電体層の垂直部分により前記第１の側壁スペーサに接する第２の側壁スペーサを形成する工程と
    を含む工程により形成することを特徴とする請求項１０に記載のＭＴＪ ＭＲＡＭ素子の製造方法。
12. 前記導体としてビット線を形成する
    ことを特徴とする請求項１１に記載のＭＴＪ ＭＲＡＭ素子の製造方法。
13. 前記第１の誘電体層をＳｉＯ₂ ，ＳｉＯＮ，ＳｉＣ，ＡｌＯ_x またはＳｉＣＮにより形成し、その厚みを約５ｎｍ〜３０ｎｍとする
    ことを特徴とする請求項１１に記載のＭＴＪ ＭＲＡＭ素子の製造方法。
14. 前記第２の誘電体層をＳｉＮ_x ，またはＳｉＯＮ_x により形成し、その厚みを約５ｎｍ〜３０ｎｍとする
    ことを特徴とする請求項１１に記載のＭＴＪ ＭＲＡＭ素子の製造方法。
15. 前記第３の誘電体層をＳｉＯ₂ により形成し、その厚みを約８０ｎｍ〜３００ｎｍとする
    ことを特徴とする請求項１１に記載のＭＴＪ ＭＲＡＭ素子の製造方法。
16. 前記第１の異方性エッチングを、イオンビームエッチング（ＩＢＥ）または反応性イオンエッチング（ＲＩＥ）とする
    ことを特徴とする請求項１１に記載のＭＴＪ ＭＲＡＭ素子の製造方法。
17. 前記第２の異方性エッチングにおいて、前記第１の誘電体層を殆ど除去することなく、前記第２の誘電体層を選択的に除去する
    ことを特徴とする請求項１１に記載のＭＴＪ ＭＲＡＭ素子の製造方法。
18. 基体上に、キャップ層の上面により構成された水平な上面と側面とを有し、前記上面から前記キャップ層の厚み分の所定の間隔をおいた位置に前記上面に平行なフリー層を有するＭＴＪ素子を形成する工程と、
    誘電体により、前記ＭＴＪ素子の側面に接し、かつ前記ＭＴＪ素子の側面全体を覆うように電流漏れ阻止層を形成する工程と、
    前記ＭＴＪ素子を囲むよう絶縁層を形成すると共に、前記絶縁層および前記ＭＴＪ素子に平滑な共平面を形成する工程と、
    前記共平面上の前記ＭＴＪ素子の上面と接する位置に前記電流漏れ阻止層を損傷することなく導体を形成する工程とを含み、
    前記導体としてＣｕダマシン電極が形成される
    ことを特徴とするＭＴＪ ＭＲＡＭ素子の製造方法。
19. 前記電流漏れ阻止層を、
    前記基体上の表面および前記ＭＴＪ素子の上面および側面を一体的に覆うように第１の誘電体層を形成する工程と、
    第１の異方性エッチングにより前記第１の誘電体層を選択的に除去し、前記ＭＴＪ素子の側面に接して前記側面を覆う側壁スペーサを形成する工程と
    を含む工程により形成し、更に、
    前記基体の表面、前記側壁スペーサの側面および前記ＭＴＪ素子の上面を一体的に覆うように絶縁ブランケット層としての第２の誘電体層を形成する工程と、
    前記側壁スペーサをストッパとしたＣＭＰ法により、前記第２の誘電体層の上面を平坦化すると共に前記ＭＴＪ素子の上面を露出させる工程と
    を含むことを特徴とする請求項１８に記載のＭＴＪ ＭＲＡＭ素子の製造方法。
20. 前記導体はＣｕダマシンビット線であり、前記Ｃｕダマシンビット線を、
    エッチングストッパとしての第３の誘電体層を、前記ＭＴＪ素子の上面、前記側壁スペーサおよび前記第２の誘電体層の露出部分上に一体的に形成する工程と、
    前記第３の誘電体層上にＳｉＮ_x 層を形成する工程と、
    前記ＳｉＮ_x 層上にＳｉＯ₂ 層を形成する工程と、
    第２の異方性エッチングにより、前記ＳｉＯ₂ 層を選択的に除去すると共に前記ＳｉＮ_x 層を露出させ、次いで、第３の異方性エッチングにより、前記ＳｉＮ_x 層を選択的に除去すると共に前記第３の誘電体層を露出させ、そののち第４の異方性エッチングにより、前記第３の誘電体層を選択的に除去すると共に前記ＭＴＪ素子の上面を露出させることにより、前記ＳｉＮ_x 層およびＳｉＯ₂ にトレンチを形成する工程と、
    前記トレンチにＣｕダマシンビット線を埋設させる工程とを経て、前記ＭＴＪ素子上に形成することを特徴とする請求項１９に記載のＭＴＪ ＭＲＡＭ素子の製造方法。
21. 前記第１の誘電体層をＳｉＮ_x またはＳｉＯＮ_x により形成し、その厚みを約５ｎｍ〜３０ｎｍとする
    ことを特徴とする請求項１９に記載のＭＴＪ ＭＲＡＭ素子の製造方法。
22. 前記第２の誘電体層をＳｉＯ₂ により形成し、その厚みを約８０ｎｍ〜３００ｎｍとする
    ことを特徴とする請求項１９に記載のＭＴＪ ＭＲＡＭ素子の製造方法。
23. 前記第３の誘電体層をＳｉＯ₂ ，ＳｉＣ，ＳｉＯＮ，ＳｉＣＮまたはＡｌＯ_x により形成し、その厚みを約２ｎｍ〜２０ｎｍとする
    ことを特徴とする請求項２０に記載のＭＴＪ ＭＲＡＭ素子の製造方法。
24. 前記第１の異方性エッチングを、前記ＳｉＮ_x 層またはＳｉＯＮ_x 層を除去する反応性イオンエッチング（ＲＩＥ）とする
    ことを特徴とする請求項１９に記載のＭＴＪ ＭＲＡＭ素子の製造方法。
25. 前記第２の異方性エッチングを、前記ＳｉＮ_x 層より優先的に前記ＳｉＯ₂ 層を除去する化学反応性イオンエッチング（ＲＩＥ）とする
    ことを特徴とする請求項２０に記載のＭＴＪ ＭＲＡＭ素子の製造方法。
26. 前記第３の異方性エッチングを、前記第３の誘電体層より優先的に前記ＳｉＮ_x 層を除去する化学反応性イオンエッチング（ＲＩＥ）とする
    ことを特徴とする請求項２０に記載のＭＴＪ ＭＲＡＭ素子の製造方法。
27. 前記第４の異方性エッチングを、前記第１の誘電体層を形成する材料より優先的に前記第３の誘電体層を形成する材料を除去する化学反応性イオンエッチング（ＲＩＥ）とする
    ことを特徴とする請求項２０に記載のＭＴＪ ＭＲＡＭ素子の製造方法。
28. 前記電流漏れ阻止層を、
    前記基体上の表面および前記ＭＴＪ素子の上面および側面を一体的に覆うように第１の誘電体層を形成する工程と、
    前記第１の誘電体層上に、絶縁ブランケット層としての第２の誘電体層を一体的に形成する工程と、
    ＣＭＰ法により前記第２の誘電体層の上面を平坦化すると共に、前記第１の誘電体層の前記ＭＴＪ素子の上面を覆う部分を露出させる工程と、
    第１の異方性エッチングにより前記第１の誘電体層の露出部分を選択的に除去し、前記ＭＴＪ素子の上面を露出させると共に、前記第２の誘電体層の残存部分により前記ＭＴＪ素子の側面を覆う側壁スペーサを形成する工程と
    を含む方法により形成することを特徴とする請求項１８に記載のＭＴＪ ＭＲＡＭ素子の製造方法。
29. 前記導体はＣｕダマシンビット線であり、前記Ｃｕダマシンビット線を、
    エッチングストッパとしての第３の誘電体層を、前記ＭＴＪ素子の上面、前記側壁スペーサおよび前記第２の誘電体層の露出部分上に一体的に形成する工程と、
    前記第３の誘電体層上にＳｉＮ_x 層を形成する工程と、
    前記ＳｉＮ_x 層上にＳｉＯ₂ 層を形成する工程と、
    第２の異方性エッチングにより、前記ＳｉＯ₂ 層を選択的に除去すると共に前記ＳｉＮ_x 層を露出させ、次いで、第３の異方性エッチングにより、前記ＳｉＮ_x 層を選択的に除去すると共に前記第３の誘電体層を露出させ、そののち第４の異方性エッチングにより、前記第３の誘電体層を選択的に除去すると共に前記ＭＴＪ素子の上面を露出させることにより、前記ＳｉＮ_x 層およびＳｉＯ₂ にトレンチを形成する工程と、
    前記トレンチにＣｕダマシンビット線を埋設させる工程と を経て、前記ＭＴＪ素子上に形成することを特徴とする請求項２８に記載のＭＴＪ ＭＲＡＭ素子の製造方法。
30. 前記第１の誘電体層をＳｉＮ_x またはＳｉＯＮ_x により形成し、その厚みを約５ｎｍ〜３０ｎｍとする
    ことを特徴とする請求項２８に記載のＭＴＪ ＭＲＡＭ素子の製造方法。
31. 前記第２の誘電体層をＳｉＯ₂ により形成し、その厚みを約８０ｎｍ〜３００ｎｍとする
    ことを特徴とする請求項３０に記載のＭＴＪ ＭＲＡＭ素子の製造方法。
32. 前記第３の誘電体層をＳｉＯ₂ ，ＳｉＣ，ＳｉＯＮ，ＳｉＣＮまたはＡｌＯ_x により形成し、その厚みを約２ｎｍ〜２０ｎｍとする
    ことを特徴とする請求項３１に記載のＭＴＪ ＭＲＡＭ素子の製造方法。
33. 前記第１の異方性エッチングを、前記ＳｉＮ_x 層またはＳｉＯＮ層を除去する化学反応性イオンエッチング（ＲＩＥ）とする
    ことを特徴とする請求項３０に記載のＭＴＪ ＭＲＡＭ素子の製造方法。
34. 前記第２の異方性エッチングを、前記ＳｉＯ₂ 層を前記ＳｉＯＮ_x 層より優先的に除去する反応性イオンエッチング（ＲＩＥ）とする
    ことを特徴とする請求項３１に記載のＭＴＪ ＭＲＡＭ素子の製造方法。
35. 前記第３の異方性エッチングを、前記ＳｉＮ_x 層を前記第３の誘電体層を形成する材料より優先的に除去する化学反応性イオンエッチング（ＲＩＥ）とする
    ことを特徴とする請求項３２に記載のＭＴＪ ＭＲＡＭ素子の製造方法。
36. 前記第４の異方性エッチングを、前記第３の誘電体層の材料を前記第１の誘電体層を形成する材料より優先的に除去する化学反応性イオンエッチング（ＲＩＥ）とする
    ことを特徴とする請求項２９に記載のＭＴＪ ＭＲＡＭ素子の製造方法。

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