JP2007158336A - Mtjmram素子およびその製造方法、並びにmtjmramアレイ - Google Patents
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Abstract
【解決手段】MTJ素子10の上面およびその周辺の絶縁層140との間で平滑な共平面を有し、キャップ層50の厚みが均一に保持される。MTJ素子10の上面に形成されるビット線とフリー層40との間隔は良好に制御された均一なものとなる。電流漏れ阻止層として、MTJ素子10に接して第1の側壁スペーサ120A(SiO2 )、この第1の側壁スペーサ120Aに接して第2の側壁スペーサ130A(SiNx )がそれぞれ設けられている。トレンチ190を形成する際に第2の側壁スペーサ130Aが一部削られたとしても、第1の側壁スペーサ120Aによって電流漏れを防止することができる。
【選択図】 図3
Description
[第1の実施の形態]
第2の実施の第1の態様は、図9および図10に示した従来方法の続きの工程、第2の態様は図11および図12に示した従来方法の続きの工程である。すなわち、従来技術の方法がある工程まで使用され、従来技術の残りの工程が本発明の第2の実施の形態の方法に置き換えられ、これにより本発明の目的を達成するものである。従来方法では、Cuダマシンビット線を形成することにより、側壁スペーサの一部が破壊されていたが、本実施の形態に対応する続きの工程では、MTJ素子の側面に密着して形成された側壁スペーサを損傷することなく、MTJ素子上にトレンチを形成し、ビット線を形成することができる。
Claims (36)
- 基体と、
前記基体上に設けられると共に、水平な上面と側面を有し、前記上面から所定の間隔をおいた位置に前記上面に平行なフリー層を有するMTJ素子と、
誘電体により形成されると共に、前記MTJ素子の側面に接し、かつ前記MTJ素子の側面全体を覆う電流漏れ阻止層と、
前記MTJ素子を囲み、かつその上面が前記MTJ素子の上面とともに平滑な共平面を構成する絶縁層と
を備えたことを特徴とするMTJ MRAM素子。 - 前記MTJ素子を構成する複数の層は互いに均一の幅を有し、前記側面は前記上面に対して垂直である
ことを特徴とする請求項1に記載のMTJ MRAM素子。 - 前記MTJ素子および絶縁層により構成される共平面上の、前記MTJ素子の上面と接する位置に導体を有し、前記導体と前記フリー層とは垂直方向に所定の間隔を有する
ことを特徴とする請求項1に記載のMTJ MRAM素子。 - 前記導体は、銅(Cu)ダマシン構造のビット線である
ことを特徴とする請求項3に記載のMTJ MRAM素子。 - 前記電流漏れ阻止層は、前記MTJ素子の側壁と前記導体との間の電流漏れを阻止する
ことを特徴とする請求項3に記載のMTJ MRAM素子。 - 前記電流漏れ阻止層は、SiNx またはSiONx からなる誘電体層であり、約5nm〜30nmの厚みを有する
ことを特徴とする請求項1に記載のMTJ MRAM素子。 - 前記電流漏れ阻止層は、SiO2 ,SiC,AlOx またはSiCNからなると共に約5nm〜30nmの厚さで形成され、かつ前記MTJ素子の側面に接して形成された第1の誘電体層と、SiNx またはSiONx からなると共に約5nm〜30nmの厚さで形成され、かつ前記第1の誘電体層の周囲を覆うように形成された第2の誘電体層とを含む
ことを特徴とする請求項1に記載のMTJ MRAM素子。 - 前記基体は水平面を有する電極であり、
前記MTJ素子は、前記基体上に形成されたシード層と、前記シード層上に形成された反強磁性層と、前記反強磁性層上に形成されたピンド層と、前記ピンド層上に形成されたトンネル障壁層と、前記トンネル障壁層上に形成されたフリー層と、前記フリー層上に形成されたキャップ層と
を備えたことを特徴とする請求項1に記載のMTJ MRAM素子。 - 基体と、
前記基体上に設けられると共に、水平な上面と側面を有し、前記上面から所定の間隔をおいた位置に前記上面に平行なフリー層を有する複数のMTJ素子からなる線形アレイと、
誘電体により形成されると共に、前記MTJ素子それぞれの側面に接し、かつ前記MTJ素子の側面全体を覆う電流漏れ阻止層と、
前記MTJ素子それぞれを囲み、かつその上面が前記MTJ素子の上面とともに平滑な共平面を構成する絶縁層と、
前記共平面上の、前記MTJ素子の上面と接する位置に設けられ、前記MTJ素子のフリー層との間で垂直方向に所定の間隔を有するビット線と
を備えたことを特徴とするMTJ MRAMアレイ。 - 基体上に、水平な上面と側面を有し、前記上面から所定の間隔をおいた位置に前記上面に平行なフリー層を有するMTJ素子を形成する工程と、
誘電体により、前記MTJ素子の側面に接し、かつ前記MTJ素子の側面全体を覆うように電流漏れ阻止層を形成する工程と、
前記MTJ素子を囲むよう絶縁層を形成すると共に、前記絶縁層および前記MTJ素子に平滑な共平面を形成する工程と
を含むことを特徴とするMTJ MRAM素子の製造方法。 - 前記電流漏れ阻止層を、
前記基体上の表面および前記MTJ素子の上面および側面を一体的に覆うように第1の誘電体層を形成する工程と、
第1の異方性エッチングにより前記第1の誘電体層を選択的に除去し、前記MTJ素子の側面に接して前記側面を覆う第1の側壁スペーサを形成する工程と、
前記基体の表面、前記第1の側壁スペーサの側面および前記MTJ素子の上面を一体的に覆うようにCMPストップ層としての第2の誘電体層を形成する工程と、
前記第2の誘電体層上に絶縁ブランケット層としての第3の誘電体層を一体的に形成する工程と、
CMP法により、前記第3の誘電体層の上面を平坦化すると共に前記第2の誘電体層の上面を露出させる工程と、
第2の異方性エッチングにより、前記第2の誘電体層の露出部分を除去して前記MTJ素子の上面を露出させると共に前記第2の誘電体層の垂直部分により前記第1の側壁スペーサに接する第2の側壁スペーサを形成する工程と
を含む工程により形成することを特徴とする請求項10に記載のMTJ MRAM素子の製造方法。 - 前記導体としてビット線を形成する
ことを特徴とする請求項11に記載のMTJ MRAM素子の製造方法。 - 前記第1の誘電体層をSiO2 ,SiON,SiC,AlOx またはSiCNにより形成し、その厚みを約5nm〜30nmとする
ことを特徴とする請求項11に記載のMTJ MRAM素子の製造方法。 - 前記第2の誘電体層をSiNx ,またはSiONx により形成し、その厚みを約5nm〜30nmとする
ことを特徴とする請求項11に記載のMTJ MRAM素子の製造方法。 - 前記第3の誘電体層をSiO2 により形成し、その厚みを約80nm〜300nmとする
ことを特徴とする請求項11に記載のMTJ MRAM素子の製造方法。 - 前記第1の異方性エッチングを、イオンビームエッチング(IBE)または反応性イオンエッチング(RIE)とする
ことを特徴とする請求項11に記載のMTJ MRAM素子の製造方法。 - 前記第2の異方性エッチングにおいて、前記第1の誘電体層を殆ど除去することなく、前記第2の誘電体層を選択的に除去する
ことを特徴とする請求項11に記載のMTJ MRAM素子の製造方法。 - 基体上に、水平な上面と側面を有し、前記上面から所定の間隔をおいた位置に前記上面に平行なフリー層を有するMTJ素子を形成する工程と、
誘電体により、前記MTJ素子の側面に接し、かつ前記MTJ素子の側面全体を覆うように電流漏れ阻止層を形成する工程と、
前記MTJ素子を囲むよう絶縁層を形成すると共に、前記絶縁層および前記MTJ素子に平滑な共平面を形成する工程と、
前記共平面上の前記MTJ素子の上面と接する位置に前記電流漏れ阻止層を損傷することなく導体を形成する工程と
を含むことを特徴とするMTJ MRAM素子の製造方法。 - 前記電流漏れ阻止層を、
前記基体上の表面および前記MTJ素子の上面および側面を一体的に覆うように第1の誘電体層を形成する工程と、
第1の異方性エッチングにより前記第1の誘電体層を選択的に除去し、前記MTJ素子の側面に接して前記側面を覆う側壁スペーサを形成する工程と
を含む工程により形成し、更に、
前記基体の表面、前記側壁スペーサの側面および前記MTJ素子の上面を一体的に覆うように絶縁ブランケット層としての第2の誘電体層を形成する工程と、
前記側壁スペーサをストッパとしたCMP法により、前記第2の誘電体層の上面を平坦化すると共に前記MTJ素子の上面を露出させる工程と
を含むことを特徴とする請求項18に記載のMTJ MRAM素子の製造方法。 - 前記導体はCuダマシンビット線であり、前記Cuダマシンビット線を、
エッチングストッパとしての第3の誘電体層を、前記MTJ素子の上面、前記側壁スペーサおよび前記第2の誘電体層の露出部分上に一体的に形成する工程と、
前記第3の誘電体層上にSiNx 層を形成する工程と、
前記SiNx 層上にSiO2 層を形成する工程と、
第2の異方性エッチングにより、前記SiO2 層を選択的に除去すると共に前記SiNx 層を露出させ、次いで、第3の異方性エッチングにより、前記SiNx 層を選択的に除去すると共に前記第3の誘電体層を露出させ、そののち第4の異方性エッチングにより、前記第3の誘電体層を選択的に除去すると共に前記MTJ素子の上面を露出させることにより、前記SiNx 層およびSiO2 にトレンチを形成する工程と、
前記トレンチにCuダマシンビット線を埋設させる工程と を経て、前記MTJ素子上に形成することを特徴とする請求項19に記載のMTJ MRAM素子の製造方法。 - 前記第1の誘電体層をSiNx またはSiONx により形成し、その厚みを約5nm〜30nmとする
ことを特徴とする請求項19に記載のMTJ MRAM素子の製造方法。 - 前記第2の誘電体層をSiO2 により形成し、その厚みを約80nm〜300nmとする
ことを特徴とする請求項19に記載のMTJ MRAM素子の製造方法。 - 前記第3の誘電体層をSiO2 ,SiC,SiON,SiCNまたはAlOx により形成し、その厚みを約2nm〜20nmとする
ことを特徴とする請求項20に記載のMTJ MRAM素子の製造方法。 - 前記第1の異方性エッチングを、前記SiNx 層またはSiONx 層を除去する反応性イオンエッチング(RIE)とする
ことを特徴とする請求項19に記載のMTJ MRAM素子の製造方法。 - 前記第2の異方性エッチングを、前記SiNx 層より優先的に前記SiO2 層を除去する化学反応性イオンエッチング(RIE)とする
ことを特徴とする請求項20に記載のMTJ MRAM素子の製造方法。 - 前記第3の異方性エッチングを、前記第3の誘電体層より優先的に前記SiNx 層を除去する化学反応性イオンエッチング(RIE)とする
ことを特徴とする請求項20に記載のMTJ MRAM素子の製造方法。 - 前記第4の異方性エッチングを、前記第1の誘電体層を形成する材料より優先的に前記第3の誘電体層を形成する材料を除去する化学反応性イオンエッチング(RIE)とする
ことを特徴とする請求項20に記載のMTJ MRAM素子の製造方法。 - 前記電流漏れ阻止層を、
前記基体上の表面および前記MTJ素子の上面および側面を一体的に覆うように第1の誘電体層を形成する工程と、
前記第1の誘電体層上に、絶縁ブランケット層としての第2の誘電体層を一体的に形成する工程と、
CMP法により前記第2の誘電体層の上面を平坦化すると共に、前記第1の誘電体層の前記MTJ素子の上面を覆う部分を露出させる工程と、
第1の異方性エッチングにより前記第1の誘電体層の露出部分を選択的に除去し、前記MTJ素子の上面を露出させると共に、前記第2の誘電体層の残存部分により前記MTJ素子の側面を覆う側壁スペーサを形成する工程と
を含む方法により形成することを特徴とする請求項18に記載のMTJ MRAM素子の製造方法。 - 前記導体はCuダマシンビット線であり、前記Cuダマシンビット線を、
エッチングストッパとしての第3の誘電体層を、前記MTJ素子の上面、前記側壁スペーサおよび前記第2の誘電体層の露出部分上に一体的に形成する工程と、
前記第3の誘電体層上にSiNx 層を形成する工程と、
前記SiNx 層上にSiO2 層を形成する工程と、
第2の異方性エッチングにより、前記SiO2 層を選択的に除去すると共に前記SiNx 層を露出させ、次いで、第3の異方性エッチングにより、前記SiNx 層を選択的に除去すると共に前記第3の誘電体層を露出させ、そののち第4の異方性エッチングにより、前記第3の誘電体層を選択的に除去すると共に前記MTJ素子の上面を露出させることにより、前記SiNx 層およびSiO2 にトレンチを形成する工程と、
前記トレンチにCuダマシンビット線を埋設させる工程と を経て、前記MTJ素子上に形成することを特徴とする請求項28に記載のMTJ MRAM素子の製造方法。 - 前記第1の誘電体層をSiNx またはSiONx により形成し、その厚みを約5nm〜30nmとする
ことを特徴とする請求項28に記載のMTJ MRAM素子の製造方法。 - 前記第2の誘電体層をSiO2 により形成し、その厚みを約80nm〜300nmとする
ことを特徴とする請求項30に記載のMTJ MRAM素子の製造方法。 - 前記第3の誘電体層をSiO2 ,SiC,SiON,SiCNまたはAlOx により形成し、その厚みを約2nm〜20nmとする
ことを特徴とする請求項31に記載のMTJ MRAM素子の製造方法。 - 前記第1の異方性エッチングを、前記SiNx 層またはSiON層を除去する化学反応性イオンエッチング(RIE)とする
ことを特徴とする請求項30に記載のMTJ MRAM素子の製造方法。 - 前記第2の異方性エッチングを、前記SiO2 層を前記SiONx 層より優先的に除去する反応性イオンエッチング(RIE)とする
ことを特徴とする請求項31に記載のMTJ MRAM素子の製造方法。 - 前記第3の異方性エッチングを、前記SiNx 層を前記第3の誘電体層を形成する材料より優先的に除去する化学反応性イオンエッチング(RIE)とする
ことを特徴とする請求項32に記載のMTJ MRAM素子の製造方法。 - 前記第4の異方性エッチングを、前記第3の誘電体層の材料を前記第1の誘電体層を形成する材料より優先的に除去する化学反応性イオンエッチング(RIE)とする
ことを特徴とする請求項29に記載のMTJ MRAM素子の製造方法。
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