KR100727710B1 - 저항성 반도체 메모리 소자 및 그 제조 방법 - Google Patents
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Abstract
자기 스택(114) 위에 배치된 캡 층(140)과 하드 마스크 층(142)을 포함하는 저항성 메모리 소자(110) 및 그 제조 방법에 관한 것이며, 캡 층(140) 또는 하드 마스크 층(142)은 WN을 포함한다. 자기 스택(114) 바로 아래에 배치된 시드층(136)은 WN으로 또한 구성될 수 있다. 물질 WN의 사용은 제조 프로세스 동안에 에칭 프로세스 선택성을 향상시킨다.
Description
본 발명은 반도체 소자의 제조에 관한 것이며, 보다 상세하게는 자기 랜덤 액세스 메모리(MRAM) 소자의 제조에 관한 것이다.
반도체는 예를 들어, 라디오, 텔레비젼, 셀폰 및 퍼스널 컴퓨팅 장치를 포함하는 가전 제품의 집적 회로에 널리 사용된다. 반도체 소자의 일 유형은 전하를 이용하여 정보를 저장하는 동적 랜덤 액세스 메모리(DRAM) 및 플래시 메모리와 같은 반도체 저장 소자이다.
스핀 전자 공학은 반도체 기술과 자기학을 결합시켜, 메모리 소자의 가장 최근의 개발 분야이다. 스핀 전자 공학에서, 전하보다는 전자의 스핀이 "1" 또는 "0"의 존재를 표시하는데 사용된다. 이러한 하나의 스핀 전자 소자는, 상이한 금속층에서 서로 상이한 방향으로 배열되어 자기 스택 사이에 삽입된 도전 라인을 포 함하는 MRAM 소자이다. 도전 라인, 예를 들어, 워드 라인과 비트 라인이 교차하는 위치를 교차점이라 한다. 도전 라인 중 하나에 흐르는 전류는 도전 라인 주변에 자계를 형성하고, 자기 극성을 와이어 즉, 도전 라인을 따라 특정 방향으로 배향시킨다. 다른 도전 라인에 흐르는 전류는 자계를 유도하고, 또한 자기 극성을 부분적으로 전환시킬 수 있다. "0" 또는 "1"로서 표시되는 디지털 정보는 자기 모멘트의 정렬로 저장가능하다. 자기 성분의 저항은 모멘트의 정렬에 따라 다르다. 저장된 상태는 성분의 저항 상태를 검출함으로써 구성 요소로부터 판독된다. 메모리 셀 어레이는 일반적으로, 행과 열을 가진 매트릭스 구조에 도전 라인과 교차점을 배치함으로써 구성된다.
DRAM 소자와 같은 종래의 반도체 메모리 소자에 비해 MRAM 소자의 잇점은 MRAM 소자가 비휘발성이다는 것이다. 예를 들어, MRAM 소자를 이용하는 퍼스널 컴퓨터(PC)는 DRAM 소자를 이용하는 종래의 PC를 이용하는 경우에 비해 긴 "부트 업" 시간을 가지지 않을 것이다. 또한, MRAM 소자는 전력 소비를 증가시킬 필요가 없으며, 저장된 데이터를 "기억(remembering)"하는 기능을 가지고 있다. MRAM 소자는 부트 업 프로세스를 제거하고, 보다 많은 데이터를 저장하고, 그 데이터를 보다 고속으로 액세스하고 현재의 메모리 기술보다 적은 전력을 사용하는 가능성을 가지고 있다.
MRAM 소자는 종래의 메모리 소자와는 상이하게 동작하기 때문에, MRAM 소자는 설계 및 제조 시도를 유발한다.
발명의 개요
본 발명의 바람직한 실시예는 저항성 메모리 구성 요소의 에칭 프로세스를 최적화하는 물질 조합을 제공함으로써 기술적인 장점을 달성한다. 바람직한 실시예에서, 예를 들어, 텅스텐 질화물(WN) 물질은 MRAM 소자의 터널 접합 하드 마스크 또는 캡 층(cap layer), 및/또는 터널 접합 스택 시드층(seed layer)에 사용된다.
일실시예에서, 저항성 반도체 메모리 소자를 제조하는 방법은 대상물(workpiece)을 마련하는 단계와, 대상물 위에 제 1 레벨 간 유전체를 형성하는 단계와, 제 1 레벨 간 유전체 내에 복수의 제 1 도전 라인을 배치하는 단계를 포함한다. 본 방법은 제 1 도전 라인 위에 시드층을 형성하는 단계와, 시드층 위에 제 1 자기층을 형성하는 단계와, 제 1 자기층 위에 터널 장벽 층을 형성하는 단계를 더 포함한다. 제 2 자기층은 터널 장벽 위에 증착되며, 캡 층은 제 2 자기층 위에 증착되며, 하드 마스크 물질이 캡 층 위에 증착된다. 본 방법은 하드 마스크 물질을 패터닝하여 하드 마스크를 형성하는 단계와, 패터닝된 하드 마스크를 이용하여 캡 층을 패터닝하는 단계와, 패터닝된 하드 마스크를 이용하여 캡 층, 제 2 자기층 및 터널 장벽 층을 패터닝하여 복수의 터널 접합을 형성하는 단계를 포함한다. 캡 층을 증착하는 단계와, 하드 마스크 물질을 증착하는 단계와, 시드층을 증착하는 단계 중 적어도 하나는 WN을 증착하는 단계를 포함한다.
다른 실시예에서, 저항성 반도체 메모리 소자는 복수의 제 1 도전 라인과, 제 1 도전 라인의 적어도 일부 위에 배치된 시드층과, 시드층 위에 배치된 제 1 자기층을 포함한다. 터널 장벽은 제 1 자기 스택 위에 배치되며, 제 2 자기 스택은 터널 장벽 위에 배치되며, 캡 층은 제 2 자기 스택 위에 배치되며, 여기서, 시드층과 캡 층의 적어도 하나는 WN을 포함한다.
본 발명의 실시예의 잇점은, 제 1 도전 라인의 금속의 부식을 방지하기 위한 시드층 상의 옵션의 에칭 스톱부를 이용한 터널 접합 하드 마스크 개방의 이온 반응성 에칭(RIE) 프로세스와 추후 터널 접합 에칭의 프로세스 윈도우의 향상을 포함한다.
본 발명의 상술한 특징은 첨부한 도면과 결부시킨 다음의 상세한 설명을 참조함으로써 명확하게 이해될 것이다.
도 1은 메모리 셀에 액세스하기 위해 각각의 메모리 셀의 상하에 배치된 워드 라인과 비트 라인을 가진 어레이로 배열된 자기 스택 메모리 셀을 구비한 종래의 MRAM 소자의 사시도,
도 2는 도 1에 도시된 MRAM 소자의 정면도,
도 3은 MRAM 소자의 단면도,
도 4 내지 도 6은 본 발명의 일실시예에 따른 여러 제조 단계에서의 MRAM 소자의 단면도,
도 7은 하드 마스크가 제거된 본 발명의 일실시예의 단면도,
도 8은 제 1 도전 라인 위에 산화물층이 없는 교차점 MRAM 구조의 본 발명의 일실시예의 단면도이다.
상이한 도면에서의 대응하는 참조 번호 및 기호는 다른 지시가 없는 한 대응하는 구성 요소를 지칭한다. 도면은 바람직한 실시예의 관련 태양을 명확하게 예시하도록 도시되어 있으며, 축척으로 도시될 필요는 없다.
종래의 MRAM 프로세스 흐름과 물질이 설명되고, 그 다음, 본 발명의 몇몇 바람직한 실시예와 그 잇점을 설명할 것이다.
MRAM 소자를 제조하기 위해서, 전형적으로, 자기 금속 스택은 집적 회로(IC)를 제조하는 동안에 BEOL(Back-End-Of-Line)에 내장된다. 전형적으로, 금속 스택은 그들 사이에 유전 박막층을 가진 여러 상이한 금속층을 포함한다. 자기 스택은 예를 들어, 수십 나노미터의 총 두께를 가질 수 있다. 교차점 MRAM 구조에 있어서, 자기 스택은 2개의 금속 배선 레벨의 교차면, 예를 들어, 서로가 상이한 각도 방향으로 배열된 금속 2(M2)와 금속 3(M3)의 교차점에 위치된다. 자기 스택의 최상부와 바닥부는 M(n) 및 M(n+1) 배선층 도전 라인에 각각 접촉한다.
제 1 및 제 2 방향으로 진행하고 예를 들어 알루미늄 또는 구리와 같은 도전 물질로 구성된 도전 라인(12, 22)을 구비한 종래의 MRAM 소자(10)가 도 1에 도시되어 있다. 제 1 레벨 간 유전체(ILD) 층(도시 생략)은 대상물(도시 생략) 위에 증착된다. 전형적으로, 금속화층은, 도전 라인(12)을 형성하기 위해서, 다마신(damascene) 프로세스를 이용하여 레벨 간 유전체층내에 형성된다. 자기 스택(14)이 도전 라인(12) 위에 형성된다.
전형적으로, 자기 스택(14)은 예를 들어, PtMn, CoFe, Ru 및 NiFe와 같은 복수의 물질층을 포함하는 제 1 자기층(20)을 포함한다. 제 1 자기층(20)은 하드층 또는 기준층으로서 지칭된다. 제 1 자기층(20)은 제 1 도전 라인(12) 위에 배치된 시드층(도시 생략)을 포함할 수 있다. 전형적으로, 시드층은 자기 스택(14)의 에칭 동안에 제 1 도전 라인(12)의 부식을 방지하기 위해서 TaN을 포함한다.
자기 스택(14)은 제 1 자기층(20) 위에 증착된, 예를 들어, Al2O3을 포함한 유전체층(18)을 또한 포함한다. 종종, 유전체층(18)은 터널층, 터널 장벽 또는 T-장벽으로서 지칭된다. 자기층(14)은 유전체층(18) 위에 증착된 제 1 자기층(20)과 유사한 물질을 가진 다층 구조를 포함하는 제 2 자기층(16)을 또한 포함한다. 제 2 자기층(16)은 연성층 또는 자유층(free layer)으로서 지칭된다. 제 1 자기층(20), 유전체층(18) 및 제 2 자기층(16)은 패터닝되어 자기 스택(14)을 형성한다.
예를 들어, 도전 라인(12)과는 상이한 방향, 예를 들어, 수직으로 진행하는 금속화층 내의 도전 라인(22)이 자기 스택(14) 위에서 다마신 프로세스를 전형적으로 이용하여, 자기 스택(14)과 도전 라인(22) 위에 증착된 유전체층(도시 생략) 내에 형성된다. 도전 라인(12, 22)은 메모리 어레이(10)의 워드 라인과 비트 라인으로서 작용한다. 자기 스택(14) 층의 순서는 반전될 수 있으며, 예를 들어, 하드층(20)이 최상부 상에 있을 수 있으며, 연성층(16)이 예를 들어 절연층(18)의 바닥부 상에 있을 수 있다. 유사하게, 워드 라인(12)과 비트 라인(22)은 자기 스택(14)의 상하 중 하나에 배치될 수 있다. FET형 MRAM 설계에 있어서, 예를 들어, 산화물층(도시 생략)이 제 1 및 제 2 도전 라인(12/22) 중 하나 사이에 배치될 수 있으며, 산화물층은 도체로 채워진 비아 홀을 제공하여 자기 스택(14)을 전계 효과 트랜지스터(FET)에 접속시키도록 패터닝될 수 있다.
MRAM 소자에서, 자기 스택(14)의 연성 자기층 또는 자유층(16)에 정보가 저장된다. 정보를 저장하기 위해서, 자계가 필요하다. 이러한 자계는 도전 라인(12, 22)을 관통하는 워드 라인 및 비트 라인 전류에 의해 제공된다. 판독될 특정 셀에 전압을 인가하고, "1" 또는 "0" 논리 상태를 나타내는 셀의 저항값을 결정함으로써, 정보가 판독된다.
도 3은 MRAM의 도전 구성 요소 간의 여러 절연층을 나타내는 MRAM 소자의 단면도이다. 제 1 도전 라인(12)은 제 1 레벨 간 유전체(24)(유전체(24)를 도 3에서는 볼 수 없기 때문에 가상으로 도시됨)에 의해 서로 절연되어 있으며, 제 2 레벨 간 유전체(34)에 의해 서로 절연되어 있다. 저항성 메모리 구성 요소 또는 TJ(14), 캡 층(28) 및 하드 마스크(30)는 절연층 또는 TJ 측벽 절연층(32)에 의해 서로 절연되어 있다.
MRAM 자기 스택(14)의 프로세싱 또는 터널 접합(TJ) 프로세싱은 금속화층 M(n) 및 M(n+1)(12/22) 사이의 레벨 간 유전체(24/34), TJ(14) 측벽 절연층(32), TJ(14) 에칭용의 하드 마스크(30), 및 TJ 스택 캡 층(28)에 대해 상이한 물질을 이용할 필요가 있다. 하드 마스크(30)가 도전성이고 TJ(14) 에칭 동안에 양호한 안정성을 가지는 것이 바람직하다. TJ 스택 캡 층(28)은 도전성이면서, 산화로부터 자기 물질(16)을 보호하고, 하드 마스크(10)의 개방 및/또는 하드 마스크(30) 제거 이온 반응성 에칭(RIE)을 위해 에칭 스톱부를 제공하는 것이 바람직하다.
4개의 물질, 즉, 금속화층 레벨 간 유전체(ILD)(24/34), TJ 측벽 절연체(32), 하드 마스크 물질(30)과 캡 층(28)은 적절한 프로세스 윈도우를 달성하기 위해서 서로 선택적으로 에칭될 수 있기 때문에 서로 연관되어 있다. 따라서, 하드 마스크(30) 대 캡 층(28), 및 ILD(24/34) 대 하드 마스크(30)와 TJ 절연체(32)의 물질 선택은 여러 물질의 에칭 선택성에 의해 연관되어 있다.
MRAM 프로세싱에서, SiO2는 금속화층 ILD(24/34)로서 사용될 수 있으며, 이는 TJ 절연 물질(32)이 에칭 선택성에 있어서 SiO2 이외의 다른 물질일 수 있다는 것을 의미한다. 또한, TJ 절연 물질(32)과 TJ 하드 마스크 물질(30) 둘 다는 SiO2 RIE, 예를 들어, 금속화층(M3) 에칭에 대해 양호한 에칭 선택성을 가진 물질을 바람직하게 포함한다. 따라서, Si3N4은 TJ 절연 물질(32)로서 사용될 수 있으며, TiN 또는 TaN은 TJ 캡 층(28) 및/또는 TJ 하드 마스크(30)로서 사용될 수 있다. TJ 하드 마스크(30)는 대략 150 ㎚의 두께를 바람직하게 가지고 있다.
그러나, TiN 또는 TaN이 하드 마스크(30) 개방 RIE, 예를 들어, RIE를 이용한 하드 마스크(30)의 패터닝에 사용되면, 캡 층(28) 상에서의 하드 마스크(30) 개방 RIE를 중지시키는 것은 문제가 있다. 양호한 프로세스 범위(latitude)를 달성하기 위해서, TJ 하드 마스크(30) 개방 RIE의 정밀한 스톱부를 구비하는 것이 바람직하며, 그 이유는 TJ(14)의 바로 아래의 금속화 라인(12)으로 과다 에칭하지 않고 TJ(14) 에칭 프로세스가 얼마나 오래 수행되는지를 정밀하게 규정하는데 도움이 되 기 때문이다.
예를 들어, 10 ㎚의 TaN을 포함하는 박막의 TJ 스택 캡 층(28)은 도 3에 도시된 바와 같이, 하드 마스크(30)의 바로 아래의 TJ(14) 위에 배치된다. 이러한 응용예에서, 다음의 특성, 즉, TJ 스택(14)의 자기 물질의 산화물 보호 특성과, 하드 마스크 개방 RIE에서의 가능한 한 낮은 에칭율과, 하드 마스크(30) 제거 RIE에 노출된 후에도 가능한 한 낮은 시트 저항을 캡 층(28)이 가지는 것이 바람직하다.
전형적으로, 캡 층(28)은, 1.8 ohm ㎛의 비저항을 가지며 하드 마스크(30) 개방 RIE에 대해 빈약한 에칭 선택성을 가진 TaN를 포함하며, 이는 하드 마스크(30) 개방 RIE가 엔드포인트 검출에 기초하여 조절될 필요가 있다는 것을 의미한다.
자기 스택(14)의 기준층(20)의 시드층은, 예를 들어, Cu를 포함할 수 있는 하위 도전 라인(12)을 염소로 부식할 위험성 및 TaN를 관통할 위험성 없이 TaN에 이용가능한 에칭 스톱부는 없기 때문에, 스택(14)이 염소 플라즈마로 에칭되는 경우에 바람직하지 않은 TaN를 전형적으로 포함한다.
본 발명의 일실시예는, 향상된 에칭 프로세스 선택성을 제공하는 스택 시드층을 포함하여, 터널 접합 캡 층, 터널 접합 하드 마스크 및 다른 물질층의 복수의 물질 조합을 제공함으로써, 기술적인 장점을 달성한다. 캡 층 또는 하드 마스크 층은 WN으로 구성되어 있으며, 이는 WN이 산화 환경에서는 안정적이며, 하드 마스크 개방 RIE 프로세스에 대해 우수한 에칭 선택성을 가진다는 점에서 바람직하다.
도 4 내지 도 6은 본 발명의 일실시예에 따른 여러 제조 단계에서의 MRAM 소자(110)의 단면도를 도시한다. 도 4는 대상물(138)을 포함하는 반도체 웨이퍼를 도시한다. 대상물(138)은 예를 들어, 절연층에 의해 커버되는 실리콘 또는 다른 반도체 물질을 포함하는 반도체 기판을 포함할 수 있다. 대상물(138)은 도시되지 않은 FEOL에 형성된 다른 활성 구성 요소 또는 회로를 또한 포함할 수 있다. 대상물(138)은 예를 들어, 트랜지스터 다이오드 등의 다른 도전층 또는 다른 반도체 소자를 포함할 수 있다. 예를 들어, GaAs, InP 또는 SiC, 또는 Si/Ge와 같은 혼합 반도체가 실리콘 대신에 사용될 수 있다.
도시되지 않은 옵션의 박막 캡 층이 대상물(138) 위에 형성될 수 있다. 바람직하게, 캡 층은 제 1 도전 라인(112)에 사용되는 금속이 대상물(138)로 확산되는 것을 방지하는 박막의 보호 물질을 포함한다. 예를 들어, 구리가 제 1 도전 라인(112) 물질에 사용된다면, 구리는 캡 층이 사용되지 않는 한, 하위 및 상위 유전체로 확산하려는 경향을 가지고 있다. 구리는 쉽게 산화하기 때문에, 제 1 도전 라인(112)이 구리를 포함하고 있는 경우에, 바람직하게, 캡 층은 제 1 도전 라인(112)의 산화를 피하기 위해 산화물 이외의 물질을 포함한다. 캡 층은 예를 들어, Si3N4와 같은 질화물을 포함할 수 있다.
제 1 절연층(124)(도 4에는 볼 수 없으며, 가상으로 도시됨)은 캡 층 위에 증착된다. 제 1 절연층(124)은 레벨 간 유전체(ILD) 층, 예를 들어, 웨이퍼의 제 1 레벨 간 유전체를 바람직하게 포함한다. 제 1 절연층(124)은 이산화 실리콘(SiO2)을 바람직하게 포함할 수 있으며, 예를 들어, 낮은 유전 상수를 가진 물질과 같은 다른 유전체 물질을 대안으로 포함할 수 있다. 본 발명의 바람직한 실시예에서, 바람직하게, ILD(124)는 예를 들어, 이하에 추가로 설명되는 Dow Chemical Company의 등록 상표, SILK와 같은 유기 유전체 물질을 포함한다.
제 1 절연층(124)은, 예를 들어, 다마신 프로세스를 이용하여 제 1 도전 라인(124)을 형성하기 위해, 패터닝되고, 에칭되고, 도전 물질로 채워진다. 패턴 및 채움 프로세스는, 예를 들어 도시되어 있지 않지만 제 1 도전 라인(112)이 채워짐과 동시에 비아(via)가 채워지는 단일 다마신 또는 이중 다마신 프로세스를 포함할 수 있다. 제 1 절연층(124)은 리소그래피 패터닝 및 이온 반응성 에칭(RIE)되어, 제 1 도전 라인(112)이 형성될 수 있는 트렌치를 형성할 수 있다. 예를 들어, 트렌치는 0.2㎛의 폭과 0.4 내지 0.6㎛의 깊이를 가질 수 있다.
사용되는 도전 물질에 따라서, 도전 라인(112)은 도시되지 않은 옵션의 라이너(liner)를 포함할 수 있다. 예를 들어, 제 1 도전 라인(112)이 구리를 포함하는 경우에, 바람직하게, 트렌치 측벽과 함께 포함하는 트렌치 내의 웨이퍼 표면 위에 증착된 구리 라이너를 포함하는 라이너가 사용된다. 그 다음, 도전 물질이 웨이퍼(110) 위와 트렌치 내부에 증착된다. 제 1 도전 라인(112)은 최소 피치 라인(예를 들어, 최소 배선폭을 가짐) 또는 최대 피치 라인을 포함할 수 있다. 웨이퍼(110)는 제 1 절연층(124)의 최상부 표면 위에서의 과다한 도전 물질(112)을 제거하도록 화학-기계적으로 폴리싱(CMP)된다.
제 1 도전 라인(112)은 구리와 같은 금속을 바람직하게 포함하는 도전 물질을 포함하며, 대안으로, 예를 들어, Al, TiN, Ti, W, 이들의 조합의 다른 도전 물질, 또는 물리적 증기 증착(PVD) 또는 화학적 증기 증착(CVD)에 의해 증착되는 다른 도전 물질을 포함하는 도전 물질을 포함한다. 바람직하게, MRAM의 도전 라인(112)은 구리를 포함하며, 이는 구리의 우수한 도전율과, 구리의 향상된 도전율로 인해 소형의 도전 라인을 사용할 수 있다는 점에서 바람직하다. 구리는 에칭하기 어렵기 때문에, 다마신 프로세스는 구리를 포함하는 도전 라인(112)을 형성하는데 바람직하게 사용된다. 제 1 도전 라인(112)은 예를 들어, M1 또는 M2 금속화층의 일부일 수 있다.
옵션의 산화물층(126)이 제 1 도전 라인(112) 및 ILD(124) 위에 증착된다. 산화물층(126)은 바람직하게 SiO2을 포함하며, 대안으로, 예를 들어, 다른 산화물을 포함할 수 있다. 산화물층(126)은 전형적으로 FET형 MRAM 구조에 사용되며, 여기서, 산화물(126)이 패터닝되며, 도체가 그 내부에 형성되어, 저항성 메모리 구성 요소(114)로부터 정보를 판독하는데 사용되는 대상물(138) 내의 하위 FET에 접속된다.
시드층(136)은 산화물층(126) 위에 증착되거나 형성된다. 본 발명의 실시예에서, 시드층(136)은 대안으로, 시드층(136)이 예를 들어, TaN을 포함할 수 있지만, 바람직하게 WN을 포함한다. 스택(114)의 증착용의 시드층(136)은 WN을 포함하며, 스택(114) 에칭은, 염소계 화학물이 스택(114) 에칭에 사용되는 경우에, 시드층(136) 상에서 중지할 것이다. 시드층(136) 상에서 중지한 후에, WN은 플루오르계 화학물로 에칭될 수 있다.
다음에, 자기 스택(114)이 제 1 도전 라인(112) 및 제 1 절연층(124) 위에 형성된다. 바람직하게, 자기 스택(114)은 예를 들어, PtMn, CoFe, Ru, NiFe, Ni, Co 및/또는 이들 화학 원소의 여러 비율을 이용한 이들의 혼합물과 같은 복수의 물질층으로 구성된 제 1 자기층(120)을 포함한다.
자기 스택(114)은, 제 1 자기층(120) 위에 증착되는 예를 들어, 산화 알루미늄(Al2O3)을 포함하는 유전체층 또는 터널 장벽을 포함한다. 자기 스택(114)은 유전체층(118) 위에 증착된 제 2 자기층(116)을 더 포함하며, 제 2 자기층(116)은 제 1 자기층(120)과 유사한 물질을 이용하는 유사한 다층 구조를 포함한다.
캡 층(140)은 도 4에 도시된 바와 같이, 제 2 자기층(116) 위에 증착된다. 하드 마스크 물질(142)은 캡 층(140) 위에 배치된다. 하드 마스크 물질(142)과 캡 층(140)은 바람직하게 상이한 물질을 포함한다. 일실시예에서, 캡 층(140)은 WN을 포함하며, 하드 마스크 물질(142)은 TiN 또는 TaN을 포함한다. 다른 실시예에서, 하드 마스크 물질(142)은 WN을 포함하며, 캡 층(140)은 TiN 또는 TaN을 포함한다. 바람직하게, 예를 들어, 하드 마스크 물질(142)은 대략 200 내지 2000 Å의 도전 물질을 포함하며, 캡 층(140)은 대략 75 내지 250 Å의 물질을 포함한다.
바람직하게, 반사 방지 코팅(ARC)(144)은 하드 마스크 물질(142) 위에 증착된다. 반사 방지 코팅은 예를 들어, 에너지 흡수의 유기 폴리머 또는 카본 물질을 포함할 수 있다. 레지스트(146)은 반사 방지 코팅(144) 위에 증착된다. 레지스트(146)는 패터닝되며, 레지스트(146)의 일부는 제거되어 하드 마스크 물질(142)의 영역을 노출시킨다.
하드 마스크 물질(142)은 레지스트(146)를 마스크로서 이용하여 패터닝되며, 레지스트(146)와 반사 방지 코팅(144)의 일부와 하드 마스크(142)가 도 5에 도시된 바와 같이 제거된다. 그 다음, 도 6에 도시된 바와 같이, 하드 마스크(142)는 제 2 자기층(116)과 스택(114)의 터널 장벽(118)을 패터닝하는데 사용된다. 예를 들어, 이온 반응성 에칭(RIE) 또는 이온 밀링과 같은 에칭 프로세스는 제 2 자기층(116)과 터널 장벽(118)의 패턴을 변경하는데 사용되어, 터널 장벽(118)의 바로 아래에서 중지한다. 자기 터널 접합(MTJ)(114)은 예를 들어, 직사각형 또는 타원형이며, 대안으로 다른 형태를 포함할 수 있다.
제 1 자기층(120) 또는 기준층은 제 2 자기층(116) 및 터널 장벽(118)과는 상이한 패턴을 가지며, 따라서, 제 1 자기층(120)은 스택(114)의 제 2 자기층(116) 및 터널 장벽(118)이 패터닝되기 전에 또는 패터닝된 후에 패터닝된다.
FET형 MRAM 구조에서, 스택(114)과 도전 라인(112) 사이의 산화물층(126)이 스택(114) 에칭의 버퍼로서 작용하기 때문에, 스택(114) 에칭을 중지하는 위치가 중대한 사항은 아니다. 그러나, 교차점 구조에서는, 스택(114)과 도전 라인(112) 사이에 산화물층(126)이 존재하지 않기 때문에, 스택(114) 에칭을 중지하는 위치가 중요하다.
이러한 교차점 셀 구조에서, 제 1 도전 라인은 도 8에서는 참조 번호 336으로 도시한 시드층(136)의 바로 아래에 배치된다. 시드층(136/336)이 염소계 화학물로 에칭되거나, 스택(114/314) 에칭이 상대적으로 박막인 시드층(136/336)을 관 통하게 되면, 바람직하게 구리를 포함하는 제 1 도전 라인(112/312)은 구리의 심각한 부식 위험성을 가지고 염소에 노출될 수 있다. 따라서, 플루오르계 화학물을 시드층(136/336)에 대해 이용하고, 시드층 상의 스택(114/314) 에칭용의 에칭 스톱부로서 이용하는 것이 바람직하다.
도 6에 도시된 바와 같이, MRAM 소자(110)의 프로세싱이 계속 진행된다. 터널 접합 분리층(132)은 도시된 바와 같이, MTJ(114) 및 하드 마스크(142) 위에 증착될 수 있다. 터널 접합 분리층(132)은 Si3N4와 같은 질화물을 바람직하게 포함할 수 있으며, 대안으로, 예를 들어, 산화물을 포함할 수 있다. 터널 접합 분리층(132)은 예를 들어, CMP 프로세스를 이용하여 평탄화되며, 제 2 절연층(134)은 웨이퍼(110) 상에 증착된다. 제 3 절연층(134)은 예를 들어, SiO2와 같은 레벨 간 유전체 또는 예를 들어, SILK™와 같은 다른 낮은 유전체 물질을 포함할 수 있다.
도 6에 도시된 바와 같이, 다마신 프로세스는 제 2 절연층 내에 제 2 도전 라인(122)을 형성하는데 사용될 수 있다. 제 2 도전 라인(122)은 금속화층의 일부일 수 있으며, 예를 들어, 제 1 도전 라인(122)과는 동일한 또는 상이한 물질을 포함할 수 있다.
도 4 내지 도 6에서와 같이 동일 참조 번호가 동일 구성 요소를 지시하는 도 7은, 하드 마스크(242)(도시 생략)가 제 2 도전 라인(222)을 형성하기 전에 제거된 본 발명의 일실시예의 단면도를 도시한다. 도 8은, 산화물층(126/226)이 제 1 도전 라인(312) 위에 배치되지 않고 시드층(336)이 제 1 도전 라인(312)에 직접 접촉 하는 교차점 구조를 가진 MRAM에 구현된 본 발명의 일실시예를 도시한다.
표 1은 하드 마스크(142/242/342), TJ 절연층(132/232/332), 캡 층(140/240/340), 및 제 1 및 제 2 ILD(124/224/324)의 바람직한 물질 조합을 나타낸다. 바람직하게, 구리를 포함하는 시드층(136/236/336)은 본 발명의 일실시예에 따라서, 예를 들어, 표 1, 2, 3에 나타낸 실시예 각각과 결합되어 사용될 수 있다.
표 1에 나타낸 물질 조합의 예 1, 2, 3의 각각이 바람직하며, 각각의 예에 제공되는 특징에는 여러가지가 있다. 예 1에서, WN을 포함하는 캡 층(140/240/340)은 TiN에 대해 양호한 에칭 선택성을 제공한다는 점에서 바람직하며, 도전율은 예를 들어, WN에 대해 0.5 Ω㎛의 소망의 양이며, TaN에 대해서는 1.8 Ω㎛의 도전율이다. 예 2는 예 1에 비해 레벨 간 유전체층(124/224/324)에 대해 적은 선택성을 가진 예 1의 반대를 포함하고 있다. 예 3에서, WN을 포함하는 하드 마스크 물질은 레벨 간 유전체(124/224/324)에 대해 양호한 선택성을 가지며, SiO2는 그들과 관련된 공지의 화학-기계적 폴리싱(CMP)을 가지며, TiN을 캡 층(140/240/340)으로서 이용하면 하드 마스크 물질(142/242/342)에 대해 양호한 선택성을 제공한다. 또한, SILK™과 같은 유기 유전체 물질의 사용은 기술 분야에서는 통상적인 것이며, 따라서, 특정의 프로세스 또는 장비가 필요하지 않다.
본 발명의 일실시예에서, WN은 TJ 스택 캡 층(140/240/340)으로서 사용된다. WN은 시트 저항과 관련해서는 산화 환경(예를 들어, 공기, 산소 또는 할로겐 함유 플라즈마)에서 안정적이다. W 또는 그 합금은 염소계 플라즈마에서 거의 에칭되지 않기 때문에(반면에 TiN 또는 TaN은 염소 화학물을 이용하여 에칭됨), WN은 TaN에 비해 낮은 비저항 0.5 Ω㎛을 가지며, 하드 마스크 물질(142/242/342) 개방 RIE에 대해 양호한 에칭 선택성을 가진다. 한편, W 또는 그 합금은 그들을 패터닝하기 위해서 염소계 플라즈마에서 용이하게 에칭될 수 있다. W 합금이 플루오르계 플라즈마에서 용이하게 에칭되기 때문에, 금속화층(M3) RIE를 종료한 후에도, 하드 마스크 물질(142/242/342)의 관통의 경우에 TJ 캡 층을 파괴할 위험성 없이, 접촉 저항을 낮추기 위해서, 남은 하드 마스크 물질이 WN을 박막화하여 노출될 때, 용이하게 에칭될 수 있다.
하드 마스크 물질(142/242/342) 개방 RIE는, 예를 들어, 표 1의 예 1에서 터널 접합(TJ) 에칭을 보다 양호하게 제어하여, WN 상에서 중지될 수 있다. 오프셋 셀의 경우에, TJ 에칭은 TJ 스택내에서 중지되어, 예를 들어, 도시되지 않은 도 6에서의 자기층(120)에 접촉하는 트랜지스터 접촉 금속화 스트립을 보유하게 된다.
본 발명의 실시예에 따른 TJ 에칭 개시점의 제어를 향상하면, FET에 접촉하게 되는 자기층(120)의 남은 두께를 사양(specification) 내에서 유지할 수 있게 된다. TJ의 교차점 구조 셀 에칭 초과 시간의 경우에, 그레인(grain) 지향성 에칭으로 인해, 거친 Cu 표면을 생성할 수 있는 금속화층(112/212/312) M2 구리에 에칭하지 않도록, 에칭이 최소화될 수 있다.
WN TJ 스택 캡 층(140/240/340)을 이용하며, 특히, TJ 에칭 후에, 남은 Mx 두께가 중대한 사항인 FET 셀에 있어서는 전체 프로세스 범위를 향상할 수 있다. 이러한 실시예에서, 바람직하게, 하드 마스크 물질(142/242/342)은 예를 들어, TaN 또는 TiN와 같은 도전성 질화물을 포함한다.
예를 들어, 표 1의 예 2 및 예 3의 다른 실시예에서, WN은 TJ 하드 마스크 물질(142/242/342)로서 사용될 수 있지만, 이 경우는 TJ 스택 캡 층이 예를 들어, TaN 또는 TiN과 같은 도전성 질화물을 바람직하게 포함한다. 하드 마스크 물질(142/242/342) 개방 RIE는 WN 하드 마스크 물질(142/242/342)로 인해 플루오르계 프로세스될 수 있기 때문에, 하드 마스크 물질 개방 RIE는, TiN이 플루오르 화학물에서 보다 덜 에칭하기 때문에, TaN 또는 TiN 상에서 중지할 것이다. 이러한 조합을 이용한 시도는 다음 금속 레벨에 있어서 정상적인 SiO2 ILD 트렌치 에칭에 대한 WN의 보다 낮은 에칭 선택성을 가진다. 이를 극복하기 위해서, SiO2 보다는, SILK™ 또는 폴리벤조크사졸과 같은 유기 ILD가 ILD 물질(134/234/334)에 사용될 수 있다.
본 명세서에는, 대상물을 마련하는 단계와, 대상물 위에 제 1 레벨 간 유전체를 형성하는 단계와, 및 제 1 레벨 간 유전체 내에 복수의 제 1 도전 라인을 배치하는 단계를 포함하는 저항성 반도체 메모리 소자의 제조하는 방법이 개시되어 있다. 본 방법은 제 1 도전 라인 상에 시드층을 형성하는 단계와, 시드층 위에 제 1 자기층을 형성하는 단계와, 제 1 자기층 위에 터널 장벽층을 형성하는 단계를 포함한다. 제 2 자기층은 터널 장벽 위에 증착되며, 캡 층은 제 2 자기층 위에 증착되며, 하드 마스크 물질은 캡 층 위에 증착된다. 본 방법은 하드 마스크 위에 레지스트를 증착하는 단계와, 레지스트를 패터닝하는 단계와, 레지스트의 일부를 제거하여 하드 마스크 물질의 영역을 노출시키는 단계를 포함한다. 레지스트는 하드 마스크 물질을 패터닝하여 하드 마스크를 형성하는데 사용된다. 패터닝된 하드 마스크는 캡 층, 제 2 자기층, 및 터널 장벽 층을 패터닝하여 복수의 터널 접합을 형성하는데 사용된다. 캡 층 또는 하드 마스크 층 및/또는 시드층은 WN을 포함한다.
바람직하게, 하드 마스크(142)는, 도 6 및 도 8에 도시된 바와 같이, 완성된 MRAM 소자에 남게 되는 적절한 물질을 포함할 수 있다. 대안으로, 하드 마스크(142)는, 도 7의 다른 실시예에서 나타낸 바와 같이, MRAM 소자의 제조를 완료하기 전에, MTJ(214) 상에서 제거될 수 있다.
본 발명의 실시예의 장점은, 터널 접합 에칭 프로세스를 최적화하고 습식 에칭의 경우의 과다 에칭 또는 언더커팅(undercutting)으로 인해 발생하는 재증착 문제점을 해결하는 캡 층 상에 분명한 하드 마스크 개방 에칭 스톱부를 제공하는 것을 포함한다. 본 발명의 실시예는 FET 셀과 염소계 RIE에 있어서 특히 유용하며, 이 경우에, 금속화층 또는 습식 에칭에 대해 터널 장벽 층 상에서 중지하는 원래의 에칭 스톱부는 없다.
본 발명의 실시예는 본 명세서에 나타낸 FET형 및 교차점 MRAM 소자의 특정 실시예를 기준으로 설명되어 있지만, 본 발명의 실시예는 다른 MRAM 소자 설계 및 다른 저항성 반도체 소자의 실시예를 또한 포함한다.
본 발명이 실시예를 기준으로 설명되어 있지만, 이러한 설명은 제한적인 의미로서 간주되지 않는다. 본 발명의 다른 실시예 뿐만 아니라, 실시예의 조합에 있어서의 여러 변경은 당업자라면 본 명세서를 참조하면 자명할 것이다. 또한, 프로세스 단계의 순서는 당업자에 의해 재배열될 수 있으며, 이는 여전히 본 발명의 범위 내에 있을 것이다.
따라서, 첨부한 청구범위는 이러한 변경 또는 실시예를 포함하는 것으로 간주된다. 또한, 본 출원의 범위는 본 명세서에 기재된 프로세스, 기계, 제조, 물질의 혼합, 수단, 방법 및 단계의 특정 실시예로 제한되지 않는다. 따라서, 첨부한 청구 범위는 그들의 범위내에서 이러한 프로세스, 기계, 제조, 물질의 혼합, 수단, 방법 또는 단계를 포함하고자 한다.
Claims (30)
- 저항성 반도체 메모리 소자를 제조하는 방법에 있어서,대상물을 마련하는 단계와,상기 대상물 위에 제 1 레벨 간 유전체를 형성하는 단계와,상기 제 1 레벨 간 유전체 내에 복수의 제 1 도전 라인을 배치하는 단계와,WN 및 TaN으로 구성되는 그룹으로부터 선택되는 물질을 증착함으로써 상기 제 1 도전 라인 위에 시드층을 형성하는 단계와,상기 시드층 위에 제 1 자기층을 형성하는 단계와,상기 제 1 자기층 위에 터널 장벽 층을 형성하는 단계와,상기 터널 장벽 층 위에 제 2 자기층을 증착하는 단계와,상기 제 2 자기층 위에 캡 층을 증착하는 단계와,상기 캡 층 위에 하드 마스크 물질을 증착하는 단계와,상기 하드 마스크 물질을 패터닝하여 하드 마스크를 형성하는 단계와,상기 패터닝된 하드 마스크를 이용하여 상기 캡 층, 제 2 자기층 및 터널 장벽 층을 패터닝하여 복수의 터널 접합을 형성하는 단계와,상기 제 1 자기층을 상기 제 2 자기층의 패턴과는 상이한 패턴으로 패터닝하는 단계를 포함하는저항성 반도체 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 캡 층을 증착하는 단계는 WN을 증착하는 단계를 포함하며, 상기 하드 마스크 물질을 증착하는 단계는 도전성 질화물을 증착하는 단계를 포함하는 저항성 반도체 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 하드 마스크 물질을 증착하는 단계는 WN을 증착하는 단계를 포함하며, 상기 캡 층을 증착하는 단계는 도전성 질화물을 증착하는 단계를 포함하는 저항성 반도체 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 복수의 터널 접합 사이에 터널 접합 분리 물질을 증착하는 단계를 더 포함하는 저항성 반도체 메모리 소자의 제조 방법.
- 제 4 항에 있어서,상기 터널 접합 분리 물질을 증착하는 단계는 Si3N4 또는 SiO2를 증착하는 단계를 포함하는 저항성 반도체 메모리 소자의 제조 방법.
- 제 4 항에 있어서,상기 터널 접합 분리 물질 위에 제 2 레벨 간 유전체를 증착하는 단계를 더 포함하는 저항성 반도체 메모리 소자의 제조 방법.
- 제 6 항에 있어서,상기 제 2 레벨 간 유전체를 증착하는 단계는 SiO2 또는 유기 유전체 물질을 증착하는 단계를 포함하는 저항성 반도체 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 캡 층을 패터닝한 후에 상기 하드 마스크 물질을 제거하는 단계를 더 포함하는 저항성 반도체 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 하드 마스크 물질을 증착하는 단계는 대략 200 내지 2000 Å의 도전 물질을 증착하는 단계를 포함하며, 상기 캡 층을 증착하는 단계는 대략 75 내지 250 Å의 물질을 증착하는 단계를 포함하는 저항성 반도체 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 저항성 반도체 메모리 소자는 자기 랜덤 액세스 메모리(MRAM) 소자를 포함하는 저항성 반도체 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 도전 라인 위에 산화물을 증착하는 단계를 더 포함하며, 상기 시드층은 상기 산화물 위에 형성되며, 상기 산화물은 전계 효과 트랜지스터에 접속되는 저항성 반도체 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 하드 마스크 물질을 패터닝하여 하드 마스크를 형성하는 단계는,상기 하드 마스크 위에 레지스트를 증착하는 단계와,상기 레지스트를 패터닝하는 단계와,상기 레지스트의 일부를 제거하여 상기 하드 마스크 물질의 영역을 노출시키는 단계와,상기 레지스트를 사용하여 상기 하드 마스크 물질을 패터닝하고 하드 마스크를 형성하는 단계를 포함하는 저항성 반도체 메모리 소자의 제조 방법.
- 제 1 항의 방법에 따라서 제조되는 저항성 반도체 메모리 소자.
- 저항성 반도체 메모리 소자에 있어서,복수의 제 1 도전 라인과,상기 제 1 도전 라인의 적어도 한 부분 위에 배치되며, WN과 TaN으로 구성된 그룹으로부터 선택되는 물질로 이루어진 시드층과,제 1 패턴을 가지며 상기 시드층 위에 배치된 제 1 자기층과,상기 제 1 자기층 위에 배치된 터널 장벽층과,상기 제 1 패턴과는 상이한 제 2 패턴을 가지며 상기 터널 장벽층 위에 배치된 제 2 자기층과,상기 제 2 자기층 위에 배치된 캡 층(140)을 포함하는저항성 반도체 메모리 소자.
- 제 14 항에 있어서,상기 캡 층은 대략 75 내지 250 Å의 물질을 포함하는 저항성 반도체 메모리 소자.
- 제 14 항에 있어서,상기 캡 층 위에 배치된 하드 마스크 물질을 더 포함하되, 상기 하드 마스크 물질 또는 상기 캡 층 중 적어도 하나는 WN을 포함하는 저항성 반도체 메모리 소자.
- 제 16 항에 있어서,상기 하드 마스크 물질은 대략 200 내지 2000 Å의 물질을 포함하는 저항성 반도체 메모리 소자.
- 제 16 항에 있어서,상기 하드 마스크 물질은 WN을 포함하며, 상기 캡 층은 도전성 질화물을 포함하는 저항성 반도체 메모리 소자.
- 제 16 항에 있어서,상기 하드 마스크 물질은 도전성 질화물을 포함하며, 상기 캡 층은 WN을 포함하는 저항성 반도체 메모리 소자.
- 제 16 항에 있어서,상기 시드층은 WN을 포함하는 저항성 반도체 메모리 소자.
- 제 14 항에 있어서,상기 저항성 반도체 메모리 소자는 자기 랜덤 액세스 메모리(MRAM) 소자를 포함하며, 상기 시드층, 제 1 자기층, 터널 장벽 층, 및 제 2 자기층은 패터닝되어 자기 터널 접합(MTJ)을 형성하는 저항성 반도체 메모리 소자.
- 제 21 항에 있어서,상기 MTJ 위에 배치된 복수의 제 2 도전 라인을 더 포함하는 저항성 반도체 메모리 소자.
- 제 22 항에 있어서,상기 제 1 도전 라인 바로 아래에 배치된 대상물과,상기 대상물 위에 배치된 제 1 레벨 간 유전체―상기 제 1 레벨 간 유전체 내부에 상기 제 1 도전 라인이 형성됨―와,상기 복수의 MTJ 사이의 상기 제 1 레벨 간 유전체 위에 배치된 터널 접합 분리 물질과,상기 터널 접합 분리 물질 위에 배치된 제 2 레벨 간 유전체(134)―상기 제 2 레벨 간 유전체 내부에 상기 제 2 도전 라인이 형성됨―를 더 포함하는 저항성 반도체 메모리 소자.
- 제 23 항에 있어서,상기 터널 접합 분리 물질의 증착은 Si3N4 또는 SiO2의 증착을 포함하며, 상기 제 2 레벨 간 유전체의 증착은 SiO2 또는 유기 유전체 물질의 증착을 포함하는 저항성 반도체 메모리 소자.
- 제 14 항에 있어서,상기 캡 층은 WN을 포함하는 저항성 반도체 메모리 소자.
- 제 14 항에 있어서,상기 시드층은 WN을 포함하는 저항성 반도체 메모리 소자.
- 삭제
- 삭제
- 제 1 항에 있어서,캡 층을 증착하는 단계와 하드 마스크 물질을 증착하는 단계 중 적어도 하나는 WN을 증착하는 단계를 포함하는 저항성 반도체 메모리 소자의 제조 방법.
- 제 14 항에 있어서,상기 제 1 도전 라인 위에 배치된 산화물을 더 포함하고, 상기 시드층은 상기 산화물 위에 형성되고, 상기 산화물은 전계 효과 트랜지스터에 접속되는 저항성 반도체 메모리 소자.
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