CN116998238A - 具有不同构造的相同层次mram堆叠 - Google Patents

Abstract

提供一种半导体器件。所述半导体器件包括基底层、形成在所述基底层上的第一MRAM器件和形成在所述基底层上的第二MRAM器件。所述第一MRAM器件具有与所述第二MRAM器件不同的性能特性。

Description

具有不同构造的相同层次MRAM堆叠

技术领域

本发明涉及电气、电子和计算机领域。具体而言，本公开涉及具有不同构造的磁阻随机存取存储器(“MRAM”)器件单元。

背景技术

某些MRAM器件可以被制造为包括底部电极、MRAM堆叠和顶部电极。通常，MRAM器件可以用于各种应用中。一个示例应用是嵌入式存储器(例如，eFlash替换)。另一示例是高速缓存(例如，嵌入式动态随机存取存储器(eDRAM)或静态随机存取存储器(SRAM))。某些MRAM器件可以是28或22nm级的嵌入式MRAM(eMRAM)。可能需要在同一芯片上提供两种类型的MRAM(例如，嵌入式存储器和高速缓冲存储器)，且不同类型的MRAM的此组合可在系统性能方面提供益处。

发明内容

根据本发明的一方面，提供了一种半导体器件，包括：基底层；形成在所述基底层上的第一磁阻随机存取存储器(MRAM)器件；以及形成在所述基底层上的第二MRAM器件，其中，所述第一MRAM器件具有与所述第二MRAM器件不同的性能特性。

根据本发明的另一方面，提供了一种制造半导体器件的方法，该方法包括：形成基底层；在所述基底层上形成第一MRAM器件；以及在所述基底层上形成第二MRAM器件，其中，所述第一MRAM器件具有与所述第二MRAM器件不同的性能特性。

本公开的实施例涉及一种半导体器件。所述半导体器件包括基底层、形成在所述基底层上的第一MRAM器件和形成在所述基底层上的第二MRAM器件。所述第一MRAM器件具有与所述第二MRAM器件不同的性能特性。

本公开的某些实施例涉及一种制造半导体器件的方法。所述方法包括形成基底层，在所述基底层上形成第一MRAM器件，以及在所述基底层上形成第二MRAM器件。所述第一MRAM器件具有与所述第二MRAM器件不同的性能特性。

上述发明内容并非旨在描述本公开的每个所示实施例或每种实施方式。

附图说明

本申请中包括的附图并入说明书中并形成说明书的一部分。它们示出了本公开的实施例，并且与说明书一起解释了本公开的原理。附图仅说明某些实施例，而不限制本公开。

图1是根据实施例的在制造工艺的中间阶段的包括MRAM器件的半导体器件的截面侧视图。

图2是根据实施例的在附加制造操作之后的图1的半导体器件的截面侧视图。

图3是根据实施例的在附加制造操作之后的图2的半导体器件的截面侧视图。

图4是根据实施例的在附加制造操作之后的图3的半导体器件的截面侧视图。

图5是根据实施例的在附加制造操作之后的图4的半导体器件的截面侧视图。

图6是根据实施例的在附加制造操作之后的图5的半导体器件的截面侧视图。

图7是根据实施例的在附加制造操作之后的图6的半导体器件的截面侧视图。

图8是根据实施例的在附加制造操作之后的图7的半导体器件的截面侧视图。

图9是根据实施例的在附加制造操作之后的图8的半导体器件的截面侧视图。

图10是根据实施例的在附加制造操作之后的图9的半导体器件的截面侧视图。

图11是根据实施例的在附加制造操作之后的图10的半导体器件的截面侧视图。

图12是根据实施例的在附加制造操作之后并且包括化学气相沉积氧化物再填充层的图2的半导体器件的截面侧视图。

图13是显示根据本发明实施例的在同一层次(level)上制造多个不同类型的MRAM堆叠的方法的流程图。

应当理解，附图中的元件是为了简单和清楚而示出的。为了简单起见并且为了帮助理解所示实施例，可能没有示出在商业上可行的实施例中可能有用或必要的公知元件。

具体实施方式

本公开包含磁性隧道结(“MTJ”)堆叠的MRAM器件及制造MRAM器件的方法。具体而言，本公开描述了包括在相同层次上(例如，形成在BEOL基底层上的相同层次上)的不同类型的MRAM器件(例如，嵌入式存储器(例如，永久存储器器件)和高速缓存器)的MRAM器件。不同类型的MRAM器件中的每一个可以具有MRAM器件的部件层的不同的临界尺寸(CD)、不同的总高度、不同厚度、和/或MRAM器件层中的一个或多个的不同材料成分。

通常，存储位可以具有更大的CD(60-80nm)和高保持堆叠(高矫顽场(高Hc)、高偏置场(高Eb)，以及高切换电流(Ic))。这样的器件可以提供高保持和抗扰性(fieldimmunity)，但是可以具有慢编程(＞100ns)并且需要大量电流。而且，高速缓存位可以具有较小的CD(30-50nm)和为高速交换而优化的堆叠。Hc、Eb将低得多，但编程速度将快10-50倍。在堆叠差异方面，存储位和高速缓存位的整体堆叠结构可以非常相似，但是结构和组成细节可以完全不同(例如，隧道势垒层的厚度和自由层的组成)。

根据本发明的某些实施例，通过在同一层次上形成不同类型的MRAM器件(例如，高速缓存器和存储器)，可以降低制造成本，并且可以简化制造工艺。例如，在相关的MRAM器件形成在不同层的情况下，可以具有形成在两个不同金属层中的高速缓存位和存储位，但是然后可能需要附加的层间电介质(ILD)沉积、平坦化和蚀刻步骤(以及附加的掩模数量)。

通常，使用MRAM器件优于诸如闪存的其它非易失性存储器(NVM)技术的一个优点是需要少量的附加掩模(例如，仅3-5个)。在这点上，使所需掩模的数量加倍(即，在不同层次上形成不同的MRAM类型)将损害MRAM器件的价值主张。

在本实施例中，高速缓存型MRAM器件可以嵌入在存储区域中(或相反)，以减小互连长度并改善响应时间。在示例布局中，高速缓存阵列将由存储位包围。通常，存储位具有较大的CD，与具有相对小的CD的高速缓存位相比，其通常给出非常大的处理窗口。因此，在本实施例中，该布局可以提高高速缓存位的阵列一致性，并因此提高工艺窗口。因此，如上所述，本实施例可以实现制造工艺效率的提高(即，更少的半导体处理步骤和更少的掩模)，并且可以实现与其相关的成本节约。

本文参照相关附图描述本公开的各种实施例。在不脱离本公开的范围的情况下，可以设计出替代实施例。注意，在以下描述和附图中的元件之间阐述了各种连接和位置关系(例如，上方、下方、相邻等)。除非另外指明，这些连接和/或位置关系可以是直接的或间接的，并且本公开不旨在在这方面进行限制。因此，实体的偶联可以指直接或间接偶联，并且实体之间的位置关系可以是直接或间接位置关系。作为间接位置关系的一个例子，本说明书中提到在层“B”上形成层“A”包括这样的情况，其中一个或多个中间层(例如层“C”)在层“A”和层“B”之间，只要层“A”和层“B”的相关特性和功能基本上不被中间层改变。

以下定义和缩写用于解释权利要求和说明书。如本文所用，术语“包含”、“包括”、“具有”、“含有”或其任何其它变型旨在涵盖非排他性的包括。例如，包括一系列要素的组合物、混合物、工艺、方法、制品或装置不一定仅限于那些要素，而是可以包括未明确列出的或此类组合物、混合物、工艺、方法、制品或装置固有的其他要素。

为了下文描述的目的，术语“上”、“下”、“右”、“左”、“垂直”、“水平”、“顶部”、“底部”及其派生词应涉及所描述的结构和方法，如附图中所定向的。术语“覆盖”、“在顶部上”、“定位在……上”或“定位在……顶部”表示第一元件(例如，第一结构)存在于第二元件(例如，第二结构)上，其中，中间元件(例如，界面结构)可存在于第一元件和第二元件之间。术语“直接接触”是指第一元件(例如，第一结构)和第二元件(例如，第二结构)在两个元件的界面处没有任何中间导电、绝缘或半导体层的情况下连接。应注意，术语“对……具有选择性”，例如，“第一元件对第二元件具有选择性”意指第一元件可被蚀刻，且第二元件可充当蚀刻停止层。

为了简洁起见，在此可能详细描述或可能不详细描述与半导体器件和集成电路(IC)制造有关的常规技术。此外，本文所述的各种任务和过程步骤可并入具有本文未详细描述的额外步骤或功能性的更综合程序或过程中。特别是，半导体器件和基于半导体的IC的制造中的各种步骤是公知的，因此为了简洁起见，许多传统步骤将在此仅简要提及或将被完全省略而不提供公知的工艺细节。

通常，用于形成将被封装到IC中的微芯片的各种工艺分为四个一般类别，即，膜沉积、去除/蚀刻、半导体掺杂和图案化/光刻。

沉积是将材料生长、涂覆或以其它方式转移到晶片上的任何工艺。可用的技术包括物理气相沉积(PVD)、化学气相沉积(CVD)、电化学沉积(ECD)、分子束外延(MBE)以及最近的原子层沉积(ALD)等。另一种沉积技术是等离子体增强化学气相沉积(PECVD)，其是一种使用等离子体内的能量来在晶片表面引发反应的工艺，否则该工艺将需要与常规CVD相关联的更高温度。在PECVD沉积期间的高能离子轰击还可以改善膜的电学和机械性能。

去除/蚀刻是从晶片去除材料的任何工艺。实例包括蚀刻工艺(湿法或干法)、化学机械平坦化(CMP)等。去除工艺的一个例子是离子束蚀刻(IBE)。通常，IBE(或研磨(milling))是指干法等离子体蚀刻方法，其利用远程宽束离子/等离子体源，通过物理惰性气体和/或化学反应气体手段来去除衬底材料。与其它干法等离子体刻蚀技术类似，IBE具有诸如刻蚀速率、各向异性、选择性、均匀性、纵横比和最小化衬底损伤的优点。干法去除工艺的另一个例子是反应离子蚀刻(RIE)。通常，RIE使用化学反应等离子体去除沉积在晶片上的材料。利用RIE，等离子体在低压(真空)下通过电磁场产生。来自RIE等离子体的高能量离子攻击晶片表面并与其反应以去除材料。

半导体掺杂是通过掺杂例如晶体管源极和漏极，通常通过扩散和/或通过离子注入来改变电特性。这些掺杂工艺之后是炉退火或快速热退火(“RTA”)。退火用于激活注入的掺杂剂。导体(例如，多晶硅、铝、铜等)和绝缘体(例如，各种形式的二氧化硅、氮化硅等)的膜用于连接和隔离晶体管及其部件。半导体衬底的各个区域的选择性掺杂允许衬底的导电性随着电压的施加而改变。通过形成这些各种组件的结构，可构建数百万个晶体管并将其布线在一起以形成现代微电子装置的复杂电路。

半导体光刻是在半导体衬底上形成三维浮雕(relief)图像或图案，以便随后将图案转移到衬底上。在半导体光刻中，图案由称为光致抗蚀剂的光敏聚合物形成。为了构建构成晶体管的复杂结构和连接电路的数百万个晶体管的许多布线，重复多次光刻和蚀刻图案转移步骤。印刷在晶片上的每个图案与先前形成的图案对准，并且逐渐地建立导体、绝缘体和选择性掺杂区域以形成最终器件。

现在转到与本公开的方面更具体相关的技术的概述，嵌入式DRAM(eDRAM)是集成在专用集成电路(ASIC)或微处理器的相同管芯或多芯片模块(MCM)上的动态随机存取存储器(DRAM)。eDRAM已经在绝缘体上硅(SOI)技术中实现，SOI技术是指在半导体制造中使用分层的硅-绝缘体-硅衬底代替传统的硅衬底。eDRAM技术已经满足了不同程度的成功，并且近年来对SOI技术作为服务器存储器选择的需求已经降低。

使用磁隧道结(MTJ)的磁阻随机存取存储器(MRAM)器件是替代现有eDRAM技术的一种选择。MRAM是非易失性存储器，其是一种即使在电源循环之后也能够检索所存储的信息的计算机存储器。即使在电源循环时也能够存储信息的这种益处是加速这种存储器技术发展的驱动因素。

磁性隧道结(MTJ)器件，其是磁性随机存取存储器(MRAM)中的主要存储元件，是其中两个铁磁层由薄绝缘势垒(例如，氧化铝)分离以形成堆叠结构的磁性存储和开关器件。铁磁层之一具有固定的磁化，因此其被称为固定层或钉扎(pinned)层或参考层。然而，另一铁磁层具有可以改变的磁化，因此其被称为自由层。当将偏压施加到MTJ器件时，由铁磁层自旋极化的电子通过称为量子隧穿的过程而横越绝缘势垒以产生电流，该电流的量值取决于铁磁层的磁化定向。当自由层的磁矩平行于固定层磁矩时，MTJ器件将展现低电阻，且当自由层的磁矩定向为反平行于固定层磁矩时，MTJ器件将展现高电阻。

用于构建形成MTJ器件的不同层的堆叠的材料和几何形状是影响器件在速度(即，切换时间)和功率消耗(例如，将器件从一个状态切换到另一状态所需的电压和/或电流)方面的特性的因素。如上文简要讨论的，某些MTJ器件具有柱状结构(即，材料的堆叠)，该柱状结构具有圆柱形形状，其中电流从顶层流到底层，或者从底层流到顶层，以便切换一个铁磁层的磁化。这些类型的MTJ器件通常称为自旋转移力矩(STT)MTJ器件。与静态随机存取存储器(SRAM)器件(即，只要供应电力就将数据位保持在其存储器中的随机存取存储器)相比，某些STT MRAM器件可具有有限的切换速度和耐久性。其它类型的MTJ器件被称为自旋轨道转矩(SOT)器件。在SOT类型的器件中，堆叠的柱结构仍然是圆柱形的，但是堆叠被沉积在重金属导体的顶部。在SOT型MTJ器件中，电流在该导体中水平地流动，并且切换在界面处的铁磁层的磁化。

在STT型MRAM器件中，通常结合形成中部制程(MOL)或后段制程(BEOL)层来执行器件的制造。这可以被称为嵌入式MRAM，其中MRAM器件嵌入在这些层中，或者与这些层结合形成。一般而言，前端制程(FEOL)是指形成晶体管和其它电路元件(例如电阻器和电容器)的工艺步骤组，所述晶体管和其它电路元件稍后与中间制程(MOL)层和后端制程(BEOL)层电连接。通常，MOL是指用于创建提供晶体管之间的局部电连接(例如，栅极接触形成)的结构的晶片处理步骤的集合。MOL处理通常发生在FEOL工艺之后和BEOL工艺之前。通常，BEOL是IC制造的一部分，其中各个器件(晶体管、电容器、电阻器等)与晶片上的布线互连。

如上所述，MRAM器件可以用于各种不同的应用，例如嵌入式存储器和高速缓存器。本文描述的实施例提供了MRAM器件和制造MRAM器件的方法，其中多个不同类型/构造可以存在于芯片的相同层次上。

现在参考附图，其中相同的数字表示相同或相似的元件，首先参考图1，示出了根据实施例的描绘处于制造工艺的中间阶段的特定半导体器件100的截面图。在图1中，提供了基底层102。基底层102可以包括某些电互连、布线或其它器件。例如，基底层102可以包括前端制程(FEOL)元件(例如，晶体管、电路元件、电阻器、电容器等)或中间制程(MOL)元件(例如，晶体管之间的电连接、栅极接触形成结构等)。应当理解，基底层102可以包括任何合适数量的不同部件，并且可以包括具有不同部件的多个子层。通常，基底层102是任何合适的层，其可以用作其上可以形成嵌入式MRAM器件的起始结构。

如图1所示，MRAM柱包括底部电极106、MRAM堆叠108和顶部电极110。底部接触104形成为与基底层102接触。对于MRAM柱，底部电极106形成于底部接触104(和基底层102的部分)上。然后，如图1所示，MRAM堆叠108形成于底部电极106上。在某些实施例中，MRAM堆叠可包含参考层、隧道势垒层、磁性自由层及顶部电极，为简单及易于说明起见，其未展示于图1中。隧道势垒层可以形成在参考层上。在形成隧道势垒层之后，在隧道势垒层上形成磁性自由层。接着，在MRAM堆叠108的磁性自由层上形成上电极110。应了解，此MRAM堆叠108结构仅为一范例，且任何其它本领域技术人员所熟知的MRAM堆叠结构均可使用。还应了解，此实例MRAM堆叠结构可包含一个或一个以上额外层，包含介入层，且关于MRAM堆叠结构所描述的层中的任一者可含有多个子层。

如图1所示，图案化是在MRAM堆叠结构(即底部电极106、MRAM堆叠108与顶部电极110)上进行，以形成MRAM元件柱。本领域的普通技术人员可以理解，MRAM器件柱可以通过任何适当的构图和蚀刻技术(例如，离子束蚀刻)形成。在某些实施例中，形成电介质衬里层112以包封MRAM器件柱。电介质衬里层112可由SiN材料或任何其它合适的电介质材料构成。如图1所示，电介质衬层112覆盖底部电极106、MRAM堆叠108与顶部电极110的至少部分侧壁表面。虽然在图1中未示出，但是电介质衬里层112可以最初被形成为共形地覆盖晶片的整个表面，之后是第二层间电介质层(未示出)的一部分的可选形成，之后是通过CMP工艺去除电介质衬里层112和第二层间电介质层的上部以暴露顶部电极110的上表面。应了解，半导体器件100可不包括第二层间电介质层，或其可包括其它合适的层。电介质衬里层112的一个功能是保护MRAM堆叠108不被氧化。在形成电介质衬里层112之后，提供氧化物层114以保护和/或覆盖半导体器件100。最初，氧化物层114可提供于基底层102的整个表面上，然后，可使用切割掩模以移除氧化物层114中不与两个不同MRAM堆叠108相邻的部分。应了解，在图1所示的例子中，有两个不同的MRAM堆叠108，其相邻者为相同的第一类型。然而，应了解，对于给定的应用或装置，可有任何其它适当数目的MRAM堆叠108。在一个实施例中，两个MRAM堆叠108可相隔约200nm至约1μm。在其它实施例中，相邻的MRAM堆叠108之间的间隔约为MRAM柱的总高度的10倍。

现在参考图2，该图是根据实施例的在后续制造工艺之后的图1的半导体器件100的截面图。如图2所示，这是在制造工艺中的一点，其中，添加具有与图1所示的两个MRAM柱不同的构造的另一MRAM柱，且此额外的MRAM柱形成在与上文参考图1所述的相同的层次(即，在相同的基底层102上)。第二底部电极118形成于接触104上，第二MRAM堆叠120与第二顶部电极122共形地沉积于半导体器件100的整个表面上。因此，至少在初始阶段，形成第二MRAM柱的各层(即第二底部电极118、第二MRAM堆叠120与第二顶部电极122)形成于MRAM堆叠108的顶部。

现在参考图3，该图是根据实施例的在后续制造工艺之后的图2的半导体器件100的截面图。如图3所示，氧化物层124形成于第二顶部电极122上，且掩模126形成于氧化物层124上的位于第二MRAM柱将形成的区域。

现在参考图4，该图是根据实施例的在后续制造工艺之后的图3的半导体器件100的截面图。如图4所示，使用掩模126进行蚀刻工艺，以图案化第二MRAM柱(第二底部电极118、第二MRAM堆叠120与第二顶部电极122)。然而，在某些实施例中，如图4所示，在蚀刻操作后，由于此特定区域的堆叠高度，堆叠会有一些剩余部分(即第二底部电极118'的剩余部分、第二MRAM堆叠120'的剩余部分、以及第二顶部电极122'的剩余部分)。换言之，MRAM堆叠108的边缘附近区域具有阶梯，先前沉积层(第二底部电极118、第二MRAM堆叠120、以及第二顶部电极122)的高度例如比其它区域厚2倍或3倍。理论上，如果蚀刻材料对基底层102和底部接触104相对于第二底部电极118、第二MRAM堆叠120和第二顶部电极层122具有完美(或接近完美)的选择性，则可以消除剩余部分而不会过度蚀刻进入基底层102。

现在参考图5，该图是根据实施例的在后续制造工艺之后的图4的半导体器件100的截面图。如图5所示，第二电介质衬里层128形成于整个半导体器件100上，以覆盖第二MRAM堆叠120。该第二电介质衬里层128(或第二隔物层)可以由SiN材料构成，并且可以是与电介质衬里层112相同或不同的材料。

现在参考图6，该图是根据实施例的在后续制造工艺之后的图5的半导体器件100的截面图。如图6所示，执行蚀刻工艺以移除第二电介质衬层128的不期望部分。如图6所示，第二电介质衬层128的剩余部分存在于第二MRAM柱的侧壁上。应了解，在某些实施例中，第二电介质衬层128'的剩余部分仍可保留在第二底部电极118'、第二MRAM堆叠120'的剩余部分以及第二顶部电极122'的剩余部分的旁边。

现在参考图7，该图是根据实施例的在后续制造工艺之后的图6的半导体器件100的截面图。在制造过程的此阶段，可以看出，第一MRAM柱H1的总高度不同于第二MRAM柱H2的总高度。此外，第一MRAM柱CD1的临界尺寸(CD)(例如，柱为圆柱形的直径)不同于第二MRAM柱CD2的CD。因此，如上所述，某些MRAM器件可以具有适合于一种类型的应用(例如，存储器)的结构特性，而其它MRAM器件可以具有适合于第二种类型的应用(例如，高速缓存器)的结构特性。应了解，底部电极106的材料组成可与第二底部电极118的材料组成相同或不同，MRAM堆叠108的材料组成可与第二MRAM堆叠120的材料组成相同或不同，且顶部电极110的材料组成可与第二顶部电极122的材料组成相同或不同。还应了解，第一MRAM柱与第二MRAM柱之间的对应层(例如，底部电极106及第二底部电极118)的高度(或厚度)可不同。在更广泛的意义上，理解第一和第二MRAM器件(或柱)具有彼此不同的性能特性(即，由于上面讨论的一个或多个不同的物理或化学特性)可能就足够了。

如图7所示，氧化物层114的额外材料被添加以填充MRAM器件之间的所有空间，并且氧化物层114可以用作平坦化层。在某些示例中，氧化物层114可以经受CMP或一些其它平坦化工艺。如图7所示，在氧化物层114上形成第二掩模132。特别是，第二掩模132形成于除了剩余部分(即，第二电介质衬里层128'、第二底部电极118'的剩余部分、第二MRAM堆叠120'的剩余部分以及第二顶部电极122'的剩余部分)之外的区域，以使其可在后续的蚀刻操作中被移除。

现在参考图8，该图是根据实施例的在后续制造工艺之后的图7的半导体器件100的截面图。如图8所示，蚀刻工艺是用以移除第二电介质衬里层128'、第二底部电极118'的剩余部分、第二MRAM堆叠120'的剩余部分以及第二顶部电极122'的剩余部分。然后，去除第二掩模132。应了解，在某些实例中，由于基底层102与底部接触104(在将形成额外MRAM器件的情况下)与剩余部分之间的不完美蚀刻选择性，在这些蚀刻操作期间，基底层102中可存在一定量的凹部(即，在如图8中所示的深度D3处，且在将形成额外MRAM器件的情况下，存在用于底部接触104的深度D4)。

现在参考图9，该图是根据实施例的在后续制造工艺之后的图8的半导体器件100的截面图。如图9所示，加入额外的氧化物层114的材料以填充MRAM器件之间的所有空间，并且氧化物层114可以再次用作平坦化层。在某些示例中，氧化物层114可以经受CMP或一些其它平坦化工艺。

现在参考图10，该图是根据实施例的在后续制造工艺之后的图9的半导体器件100的截面图。如图10所示，形成金属化层134以与第一和第二MRAM器件电接触。应了解，图10中所示的金属化层134仅为一个实例，且可使用任何其它合适的构造。

现在参考图11，该图是根据实施例的在后续制造工艺之后的图10的半导体器件100的截面图。如图11所示，第三MRAM柱可以类似于上述第二MRAM柱的工艺形成。第三MRAM柱可以包括第三接触104、第三底部电极138、第三MRAM堆叠140、第三顶部电极142和第三电介质衬里层144。形成第三MRAM柱的工艺与形成第二MRAM柱的工艺相似，为求简洁，在此不再赘述。应了解，在基础层102和接触104上形成这些不同类型的MRAM柱的工艺可重复任何次数以形成特定应用所需的许多类型的MRAM柱。

现在参考图12，该图是根据实施例的在附加制造操作之后并且包括化学气相沉积氧化物再填充层的图2的半导体器件的截面侧视图。如图12所示，与图2所示的氧化物层124(即，其更多是衬里层)的保形沉积不同，这里氧化物层124是根据CVD氧化物再填充工艺、随后是CMP工艺来形成的，以平坦化表面。除了这种差异之外，其余的过程与以上关于图3-11描述的过程类似，并且为了简洁起见在此不再重复。

图13是显示根据本发明实施例的在同一层次上制造多个不同类型的MRAM堆叠的方法的流程图。如图13所示，在操作202中，进行MRAM堆叠的沉积。此操作先于图1中的第一MRAM柱的图案化，且也对应于图2中的第二底部电极118层、第二MRAM堆叠120层、以及第二顶部电极122的形成。在操作204中，进行MRAM堆叠的图案化，其对应于上述图3的工艺。在操作206中，进行蚀刻以形成MRAM柱的形成，其是对应于上述图4的工艺。在操作208中，进行MRAM柱的封装，其是对应于上述图5至图9的工艺。在操作210中，若要形成另一MRAM器件类型(例如，如图10中的第三MRAM柱，则工艺回到操作202。在操作210中，若不形成另一MRAM器件类型，则工艺继续至操作212以移除金属间隔物，然后至操作214以进行额外的下游流程，如本领域技术人员所知。

已经出于说明的目的呈现了对各种实施例的描述，并且不旨在是穷举的或限于所公开的实施例。在不背离所描述的实施例的范围的情况下，许多修改和变化对于本领域的普通技术人员将是显而易见的。选择本文所使用的术语以最好地解释实施例的原理、实际应用或对市场上存在的技术改进，或使本领域的其他普通技术人员能够理解本文所公开的实施例。

Claims (20)

1.一种半导体器件，包括：

基底层(102)；

形成在所述基底层(102)上的第一磁阻随机存取存储器(MRAM)器件；以及

形成在所述基底层(102)上的第二MRAM器件，

其中所述第一MRAM器件具有与所述第二MRAM器件不同的性能特性。

2.根据权利要求1所述的半导体器件，其中，所述第一MRAM器件是高速缓存器件，并且所述第二MRAM器件是持久性存储器器件。

3.根据权利要求1所述的半导体器件，

其中，所述第一MRAM器件包含第一底部电极(106)、第一MRAM堆叠(108)和第一顶部电极(110)，并且

其中，所述第二MRAM器件包括第二底部电极(118)、第二MRAM堆叠(120)和第二顶部电极(122)。

4.根据权利要求3所述的半导体器件，其中所述第一底部电极(106)的厚度不同于所述第二底部电极(118)的厚度。

5.根据权利要求3所述的半导体器件，其中，所述第一顶部电极(110)的厚度不同于所述第二顶部电极(122)的厚度。

6.根据权利要求1所述的半导体器件，其中，所述第一MRAM器件的临界尺寸(CD)不同于所述第二MRAM器件的CD。

7.根据权利要求1所述的半导体器件，其中，所述第一MRAM器件的总高度不同于所述第二MRAM器件的总高度。

8.根据权利要求3所述的半导体器件，其中所述第一MRAM堆叠(108)的厚度不同于所述第二MRAM堆叠(120)的厚度。

9.根据权利要求3所述的半导体器件，

其中，所述第一MRAM器件包括间隔物层，所述间隔物层形成于所述第一底部电极(106)、所述第一MRAM堆叠(108)和所述第一顶部电极(110)的侧壁上，以及

其中，所述第二MRAM器件包括第二间隔物层，所述第二间隔物层形成于所述第二底部电极(118)、所述第二MRAM堆叠(120)和所述第二顶部电极(122)的侧壁上。

10.根据权利要求1所述的半导体器件，其中，所述第一MRAM器件和所述第二MRAM器件各自包括固定磁化层、绝缘阻挡层、以及自由磁化层。

11.一种制造半导体器件的方法，所述方法包括：

形成基底层(102)；

在所述基底层上形成第一MRAM器件(102)；以及

在所述基底层(102)上形成第二MRAM器件，

其中，所述第一MRAM器件具有与所述第二MRAM器件不同的性能特性。

12.根据权利要求11所述的方法，其中，所述第一MRAM器件是高速缓存器件，并且所述第二MRAM器件是持久性存储器器件。

13.根据权利要求11所述的方法，

其中，形成所述第一MRAM器件包括形成第一底部电极(106)，在所述第一底部电极(106)上形成第一MRAM堆叠(108)，以及在所述第一MRAM堆叠(108)上形成第一顶部电极(110)，以及

其中，形成所述第二MRAM器件包括形成第二底部电极(118)，在所述第一底部电极(118)上形成第二MRAM堆叠(120)，以及在所述第二MRAM堆叠(120)上形成第二顶部电极(122)。

14.根据权利要求13所述的方法，其中，所述第一底部电极(106)的厚度不同于所述第二底部电极(118)的厚度。

15.根据权利要求13所述的方法，其中，所述第一顶部电极(110)的厚度不同于所述第二顶部电极(122)的厚度。

16.根据权利要求11所述的方法，其中，所述第一MRAM器件的临界尺寸(CD)不同于所述第二MRAM器件的CD。

17.根据权利要求11所述的方法，其中，所述第一MRAM器件的总高度不同于所述第二MRAM器件的总高度。

18.根据权利要求13所述的方法，其中所述第一MRAM堆叠(108)的厚度不同于所述第二MRAM堆叠(120)的厚度。

19.根据权利要求13所述的方法，

其中，所述第一MRAM器件包括间隔物层，所述间隔物层形成于所述第一底部电极(106)、所述第一MRAM堆叠(108)和所述第一顶部电极(110)的侧壁上，以及

其中，所述第二MRAM器件包括第二间隔物层，所述第二间隔物层形成于所述第二底部电极(118)、所述第二MRAM堆叠(120)和所述第二顶部电极(122)的侧壁上。

20.根据权利要求1所述的方法，其中，所述第一MRAM器件和所述第二MRAM器件各自包括固定磁化层、绝缘阻挡层、以及自由磁化层。