KR20030014257A - 측벽이 둘러싸는 자기정합된 무트렌치 엠램 구조 - Google Patents

측벽이 둘러싸는 자기정합된 무트렌치 엠램 구조 Download PDF

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Abstract

본 발명은 무트렌치 엠램(trenchless MRAM) 구조를 제조하는 방법과 그 결과의 MRAM 구조에 관한 것이다. 본 발명의 MRAM 구조는 기판 상에 형성된 보호 측벽(sidewall) 내에 형성된 고정(pinned) 층을 갖는다. 상기 보호 측벽은 자기정합 공정에 의해 상기 MRAM 구조의 형성을 용이하게 한다.

Description

측벽이 둘러싸는 자기정합된 무트렌치 엠램 구조{SELF-ALIGNED, TRENCHLESS MAGNETORESISTIVE RANDOM-ACCESS MEMORY(MRAM) STRUCTURE WITH SIDEWALL CONTAINMENT OF MRAM STRUCTURE}
집적회로 설계자는 이상적인 반도체 메모리, 즉 임의로 액세스할 수 있고, 신속히 라이트(write)하거나 리드(read)할 수 있고, 비휘발성이고, 무기한으로 변경 가능하고, 저 전력을 소비하는 장치를 항상 추구하여 왔다. 자기저항 랜덤 억세스 메모리(magnetoresistive random access memory: MRAM) 기술은 이러한 모든 이점을 제공하는 것으로 점차 간주되어 왔다.
자기(magnetic) 메모리 요소(element)는 비자성(non-magnetic) 층에 의해 격리된 자성층을 포함하는 구조를 갖는다. 정보는 이들 자성층의 자화 벡터(magnetization vector)의 방향인 "1" 또는 "0"으로서 리드될 수 있다. 어느 한 자성층의 자기 벡터가 자기적으로 고정(fixed or pinned)되는 한편, 나머지 다른 자성층의 자기 벡터(magnetic vector)가 고정되지 않아서 자화 방향이 고정층에관련된 "평행(parallel)" 상태와 "반평행(anti-parallel)" 상태 사이에서 자유로이 전환한다. 평행과 반평행 상태에 따라 상기 자기 메모리 요소가 메모리 회로에 의해 "1" 또는 "0" 중 하나로서 리드되는, 2개의 상이한 저항 상태를 나타낸다. 상기 MRAM이 정보를 리드와 라이트를 할 수 있도록 하여주는 것은 상기 상이한 자기 배향(orientation)에 대한 이들 저항 상태를 검출하는 것이다.
표준 MRAM 공정에서는 광학적 사진식각술의 사용에 관련된 임의의 감광도(sensitivity)가 있다. 전형적으로, 자유(free) 자성층은 앞서 적층된 구리 상호연결 배선과 상기 구리 상호연결 배선 상에 놓여진 상기 고정된 자성층으로부터 개별적으로 패터닝된다. 이러한 개별 패터닝은 맞춰찍기(registration)가 상기 고정층 상에 상기 자유층을 배치하는데 중요한 사진단계를 필요로 한다.
스핀 에칭(spin etching)은 상기 고정층을 형성하는데 전형적으로 사용된다. 스핀 에칭은 상기 고정층을 중앙 영역을 외측 영역보다 더 많이 움푹 들어가게 (dished) 또는 리세스하게(recessed) 만든다. 이러한 리세스된 형상은 전자기장이 상기 자유 자성층을 지향하게 함으로써 상기 자유층의 상태를 변화시키는데 필요한 전류를 감소시키는 것으로 여겨지기 때문에 바람직하다. 스핀 에칭은 웨이퍼의 중앙 영역과 외측 영역 사이의 편차에 관계하므로 매우 비균일하다. 덧붙여, 상기 공정에 의해 야기된 스핀의 종반부(trailing edge)에 균형이 안잡히는 문제가 있다.
상기 MRAM 구조가 더욱 정확하고 신뢰할만한 방식으로 형성되는, MRAM 구조를 제조하는 방법을 갖추는 것이 바람직할 것이다. 상기 MRAM 구조의 측벽 보호, 구리 이동(migration)의 방지 및 상기 구조의 정확한 정의는 개선되기를 원하는 모든 특징이다. 덧붙여, 상기 웨이퍼에 걸쳐 더욱 균일한 구조를 이루기 위해 스핀 에칭을 필요로 하지 않는 상기 MRAM 구조의 제조공정이 또한 편리할 것이다.
본 발명은 엠램(MRAM) 구조를 제조하는 방법에 관한 것으로, 더욱 상세하게는 절연막의 상부 및 보호 측벽(sidewall)의 내부에 형성된 고정층(pinned layer) 층을 갖는 MRAM 구조에 관한 것이다.
도 1은 본 발명에 따른 MRAM 장치의 제조 공정의 중간 단계를 나타낸 도면.
도 2는 도 1에 도시된 단계에 뒤이은, 본 발명에 따른 MRAM 장치의 제조 공정의 단계를 나타낸 도면.
도 3은 도 2에 도시된 단계에 뒤이은, 본 발명에 따른 MRAM 장치의 제조 공정의 단계를 나타낸 도면.
도 4는 도 3에 도시된 단계에 뒤이은, 본 발명에 따른 MRAM 장치의 제조 공정의 단계를 나타낸 도면.
도 5는 도 4에 도시된 단계에 뒤이은, 본 발명에 따른 MRAM 장치의 제조 공정의 단계를 나타낸 도면.
도 6은 도 5에 도시된 단계에 뒤이은, 본 발명에 따른 MRAM 장치의 제조 공정의 단계를 나타낸 도면.
도 7은 도 6에 도시된 단계에 뒤이은, 본 발명에 따른 MRAM 장치의 제조 공정의 단계를 나타낸 도면.
도 8은 기저의 하부 자성층에 관련하여 상부 자성층 섬(island) 사이의 상호 연결을 나타낸 다수의 MRAM 장치의 단면 사시도.
도 9는 메모리 회로를 가지며 본 발명에 따라 제조된 MRAM 장치를 포함하는 프로세서 기반 시스템의 예시도.
본 발명은 MRAM 구조를 제조하는 방법을 제공한다. 본 발명의 MRAM 구조는 트렌치(trench) 내에 리세스된 고정층을 갖지 않고 대신에 절연층 상에 상기 고정층을 형성한다. 상기 방법은 상기 MRAM 구조의 하부 자성층에 측벽 보호를 제공하고, 자기정합 공정에 의해 상기 MRAM 스택(stack)의 정의를 또한 허용하는 더욱 신뢰할만한 구조를 보장한다. 상기 자기정합 공정을 이용함으로써 상기 하부 자성층을 포함하는 상기 MRAM 스택의 하층부가 단일 에칭 단계에서 정의되고, 상부 자성층을 포함하는 상층부가 상기 하부 자성층 상에 상기 상부 자성층을 배치하는 또 다른 단일의 자기정합 에칭 단계에서 상기 하부 자성층 상에 정의된다.
상기 공정은 트렌치 공정 기술을 적용하지 않고 MRAM 구조의 제조를 허용한다. 상기 공정은 상기 고정층을 위한 리세스 영역의 스핀 에칭에 관련된 공정 편차는 물론 광학적 사진식각술에 관련된 감광도의 상당부분을 제거한다. 마지막으로, 상기 공정은 상기 MRAM의 전기적 특성을 개선하기 위해 상기 하부 자성층 상에 상기 상부 자성층을 배치하는데 상기 상부 자성층의 정확한 제어를 허용한다.
본 발명의 상기한 이점과 기타 이점 및 상기한 특징과 기타 특징은 첨부된 도면과 함께 제공되는 본 발명의 이하의 상세한 설명으로부터 더욱 명확히 이해될 것이다.
이하의 상세한 설명에서는 본 발명을 실시할 수 있는 다양한 구체적인 실시예들을 참조하기로 한다. 이들 실시예들은 당 분야에서 통상의 지식을 가진 자가본 발명을 실시할 수 있을 정도로 충분히 상세하게 기술되고, 본 발명의 사상과 범위를 벗어남 없이 다른 실시예들을 적용할 수 있으며 구조적 및 전기적 변경이 이루어질 수 있는 것으로 이해되어야 할 것이다.
"기판"과 "웨이퍼"는 이하의 설명에서 가변적으로 사용되고, 반도체 기반(semiconductor-based) 구조를 포함할 수 있다. 상기 구조는 실리콘, 실리콘-온-인슈레이터(silicon-on-insulator: SOI), 실리콘-온-사파이어(silicon-on-sapphire: SOS), 도핑 및 미도핑 반도체들, 기반 반도체 기초(foundation)에 의해 지지된 실리콘의 에피층 및 기타 반도체 구조를 포함하는 것으로 이해하여야 한다. 상기 반도체는 실리콘 기반(silicon-based)이어야 할 필요가 없다. 상기 반도체는 실리콘-게르마늄, 게르마늄 또는 갈륨 아세나이드일 수 있다. 이하의 설명에서 기판을 참조할 때 선행(previous) 공정 단계가 기반 반도체나 기초(foundation)의 내부 또는 상부에 영역 또는 접합을 형성하는데 사용되었을 수 있다.
"금속"은 상기 합금이 상기 금속의 물리적 및 화학적 특성을 유지하는 한, 반도체 분야에서 공지된 바와 같이 원소 금속뿐만 아니라 기타 미량 금속을 갖거나 기타 금속과의 다양한 합금 조성물의 금속을 포함하는 것을 의미한다. 상기 "금속"은 또한 상기 금속의 도전성 산화막을 포함하는 것을 의미한다.
종래의 단계의 결과를 논리적으로 필요로 하는 것을 제외하고는 아래에 기술된 방법 단계에 특정 순서가 필요하지 않다. 따라서, 아래에 기술된 단계의 상당 부분이 전형적인 순서로 실시되는 것으로 설명하는 한, 상기 순서는 변경되어질 수 있다.
본 발명은 트렌치 내에 리세스되는 고정층, 즉 하부 자성층(M1)을 필요로 하지 않는 MRAM 구조를 형성하는 방법을 제공한다. 덧붙여, 본 발명은 상기 MRAM 구조를 위한 보호 측벽을 가져온다. 이러한 보호 측벽은 M1 상호연결 배선, 즉 디지트 라인으로부터 구리 이동을 방지함으로써 향상된 신뢰성을 추가하고 또한 상기 MRAM 스택을 공정 진행 동안에 정확하게 정의되게 하여준다. 더욱이, 본 발명의 공정을 사용함으로써 상기 고정층을 위한 리세스 영역의 스핀 에칭에 관련된 공정 편차와 마찬가지로 광학적 사진식각술에 관련된 감광도의 상당부분이 제거된다. 마지막으로, 본 발명의 방법은 상기 MRAM의 전기적 특성을 개선하기 위해 상부 자성층(M2) 사이즈와 상기 하부 자성층 상의 배치를 정확히 제어한다.
동일 요소에 동일 참조 부호를 부여한 도면들을 참조하면, 도 1은 중간 단계에서 공정을 진행하는 동안 MRAM 메모리 셀의 단면을 나타낸다. 여기서, 반도체 층(8), 상기 반도체 층(8) 상의 CMOS 억세스 트랜지스터와 로직 트랜지스터를 갖는 층(10), 및 절연 물질의 층(11), 바람직하게는 TEOS 또는 CVD 질화막이 제공된다. 상기 절연층(11)은 약 5000Å의 두께를 가져야 한다. CMOS 억세스 트랜지스터(도시 안됨)는 본 발명의 공정에 의해 제조될 MRAM 장치의 기능(리드 및 라이트)을 제어하기 위해 MRAM 어레이의 주변부의 주위와 아래 영역의 반도체 층(8)의 상부와 층(10) 내에 형성될 수 있다. 로직 트랜지스터 또는 디코더 트랜지스터와 같은 기타 트랜지스터는 상기 동일 층(10)에 하지만 상기 MRAM 어레이 아래에 제조된다. 상기 MRAM 트랜지스터의 이러한 구성은 상기 웨이퍼에 유용한 공간(space)을 보존한다. 이후 언급되는 모든 MRAM 제조 단계는 상기 CMOS 트랜지스터 구조가 형성되고 평탄한 절연막(11) 표면이 상기 구조 상에 형성된 층(11) 상에 일어난다. 층(8),(10),(11)은 다음의 공정 단계를 위한 기판으로 간주될 수 있다.
산화막(12)이 상기 절연막(11) 상에 형성된다. 이는 화학 기상 증착(chemical vapor deposition: CVD)과 같은 통상적인 수단에 의해 당 분야에서 공지된 바와 같이 달성될 수 있다. 상기 산화막(12)은 다음의 공정 단계까지 제거되지 않을 영역의 에칭을 방지하기 위해 감광막 마스크(14)로 패터닝된다. 상기 보호된 산화막(12)은 제 1 제조 단계 동안에 MRAM 스택(32)을 위한 격리체(separator)로서 역할을 할 것이다.
도 2를 참조하면, 상기 산화막(12)의 부분은 하지의(underlying) 절연막(11)을 노출시키기 위해 감광막 마스크(14)를 사용하여 제거된다. 이는 상기 감광막 마스크(14)가 제거되지 않을 부분 상에 현상된 후 여러 가지 방식으로 달성될 수 있다. 스페이서 산화막 에칭 및 면(facet)에칭이 사용될 수 있고; 스페이서 에칭이 사용될 수 있고; 상기 산화된 영역을 제거하기 위해 선택적 습식 에칭이 뒤따르는, 비산화막에 산화막 이온주입의 사용도 또한 사용될 수 있다. 상기 감광막 마스크(14)는 또한 상기 산화막(12)의 잔존부 상에서 제거된다. 상기 단계는 도 2에 도시된 바와 같은 향후의 MRAM 스택(도 7 참조) 사이에 있는 기판(10)의 일부분 상에 상기 산화막(12)을 남긴다. 상기 산화막(12)의 잔존부는 상기 웨이퍼의 상부면에 굴곡을 제공하는 것을 의미한다.
도 3을 참조하면, 그 다음에 상기 MRAM 스택(32)(도 7 참조)의 하층부(38)를 형성하기 위해(도 4 참조) 일련의 층들이 상기 절연막(11)과 잔존 산화막(12) 상에적층된다. 상기 층들의 제 1 층이 절연성 질화막(16)이다. 상기 질화막(16)은 CVD, PECVD 또는 ALD에 의해 형성될 수 있고, 측벽을 형성할 수 있을 만큼 두꺼워야 하며, 200Å 보다 작은 두께가 충분하여야 한다. 산화 알루미늄, 산화 실리콘, 질화 알루미늄과 같은 다른 절연막은 막(16)의 대안이 될 수도 있다. 상기 질화막(16) 상에 탄타륨층(18)이 적층된다. 상기 탄타륨층(18)은 부착, 장벽 및 에칭 정지막이고, 약 100Å의 두께로 스퍼터 적층될 수 있다. 그런 다음, 상기 탄타륨층(18) 상에 구리층(20)이 적층된다. 상기 구리층(20)은 상호연결 배선을 형성하고 상기 MRAM 고정층(M1)(22)과 하지의 CMOS 층(10)의 관련 CMOS 회로 사이의 전류 캐리어(carrier)이고, 상기 구리층(20)이 전기도금이나 스퍼터링에 의해 형성될 수 있고, 약 2000Å의 두께를 가져야 한다. 상기 구리층(20) 상호연결은 MRAM 장치를 위한 디지트(digit) 라인 또는 비트(bit) 라인으로서 사용될 수 있다. 상기 구리층(20) 상에 탄타륨을 포함하는 또 다른 장벽층(19)이 적층된다. 상기 장벽층은 약 20~400Å의 두께를 가질 수 있다. 상기 장벽층(19)은 상기 디지트 라인의 구리와 나중에 형성된 층을 격리한다. 그 다음에, 상기 층(16),(18),(19),(20) 상에 하부 자성층 영역을 위한 시드(seed) 층(21)이 적층된다. 상기 시드층은 NiFe를 포함할 수 있고, 10~100Å의 두께를 가져야 한다. 상기 시드층(21)은 그 다음에 적층된 반강자성(anti-ferromagnetic) 층(23)의 적절한 결정 성장을 가능하게 한다. 반강자성층(23)이 상기 하부 자성층의 고정(pinning)을 가능케 하기 위해 상기 시드층 상에 형성된다. 상기 반강자성층(23)은 FeMn일 수 있고, 약 10~100Å 두께를 가져야 한다. 상기 반강자성층(23) 상에 제 1 자성층(M1)(22)이 형성된다.
상기 층(16),(18),(19),(20),(21),(23),(22)은 상기 하지의 기판(10)에 대한 최고점에서 상기 산화막(12)의 잔존 부분의 측변부 상에 적층된 질화막(16)이 상기 하지의 기판에 대한 상기 M1 층(22)의 최저부보다 더 높은 위치에 있도록 도 3에 도시된 바와 같이, 균일한 형태로 적층된다.
상기 질화막(16)은 보호적이고 둘러싸는 막이다. 상기 질화막(16)은 상기 질화막(16)이 공정의 후속 단계에서 상기 산화막의 습식 제거를 허용하는 차별적인 층을 제공하기 때문에 후속 공정 단계의 자기정합의 부분을 허용하고, 상기 질화막(16)이 후술하는 CMP 공정을 위한 정지막으로서 작용하고; 상기 질화막(16)이 상기 MRAM 구조에 가하는 측면 손상을 억제하는 장벽이고 상기 디지트 라인을 형성하는 구리층(20)으로부터 구리의 이동을 방지하는 것을 도와준다.
상기 M1 층(22)은 스퍼터링이나 진공증착 기술과 같은 편리한 방법에 의해 적층될 수 있고, 사용된 물질에 따라 10~100Å의 두께를 가져야 한다. 상기 M1 층(22)은 NiFeCo 합금 또는 유사한 화합물 또는 합금과 같은 양호한 자성 특성을 갖는 다양한 물질의 하나 이상의 층이어도 좋다. 상기 제 1 자성층(22)은 바람직하게는 NiFe이다. 상기 M1 층(22)은 상기 층의 자기 배향이 MRAM 동작 동안에 상기 M1 층(22)의 억세싱동안 고정되는 것을 의미하는, 고정된 자성층을 형성할 것이다. 상기 M1 층(22)에 단일 배향된 고정된 자계를 만드는 하지의 반강자성층(23)과 연관 때문에 상기 M1 층(22)이 고정된다(pinned).
도 4를 참조하면, 상기 적층된 층들(16),(18),(19),(20),(21),(23),(22) 및 상기 하지의 잔존 산화막(12)은 상기 잔존 산화막(12) 상의층들(16),(18),(19),(20),(21),(23),(22)의 영역과 상기 산화막(12) 자체가 제거되고 상기 하지의 절연막(11)이 노출되도록 패터닝되고 에칭된다. 이는 불산으로 에칭함으로써 이루어질 수 있다. 상기 층들(16),(18),(19),(20),(21),(23),(22)은 상기 층들이 하부 질화막(16)의 상부와, 상기 층들의 불필요한 부분의 선택적인 제거에 의해 형성된 질화물 측벽(24)의 내부에 잔존하도록 도 2에 관하여 기술된 바와 같이, 상기 산화막(12)이 먼저 제거된 절연막(11)의 상부에 잔존하여야 한다. 그 다음에 상기 층들은 상기 질화막(16)을 도 4에 도시된 바와 같은 MRAM 하층부를 위한 층들의 스택을 형성하는 정지막으로서 사용하여 화학적 기계적 연마(chemical mechanical polishing: CMP)에 의해 연마되어야 한다. 그 결과 구조는 상기 하부 질화막(16)이 상기 층(16)의 총 높이의 완전한 측벽(24)과, 도 4에 도시된 바와 같은 상기 MRAM 구조의 저층 길이의 상기 층(16)의 잔존 저층부를 형성하도록 되어야 한다. 또한, 상기 구조의 최상의 제 1 M1 층(22)은 도 4와 도 8에 도시된 바와 같이, 상기 질화물 측벽(24)의 상층부 아래에 있는 리세스 영역(26)을 포함하여야 한다. 상기 M1 층(22)의 리세스 영역(26)은 상기 층들(16),(18),(19),(20),(21),(23),(22)의 균일한 적층과 상기 CMP 공정에 의해 자연적으로 발생하고, 도 3에 관하여 상술한 바와 같이, 상기 리세스 영역(26)은 상기 질화막(16)이 상기 M1 층(22)의 상기 리세스 영역(26) 위에 있는 최대 높이로 형성되었기 때문에 가능해졌다. 상기 방법에 의해 상기 리세스 영역(26)을 형성하는 것은 종래에 사용된 바와 같은 상기 고정층에 대한 리세스의 스핀 에칭에 관련된 공정 편차를 제거하므로 더욱 균일한 구조를 가져온다. 상기 질화물 측벽(24)은장치 격리를 달성하는 등방성 에칭의 의존성 때문에 종래 기술에서 발생할 수 있었던 구조들 사이의 연결(bridging)을 방지함으로써 구조 신뢰성을 제공한다. 상기 측벽(24)은 또한 상기 구리층(20)을 봉쇄하여 구리가 상기 디지트 라인으로부터 주변 층으로 이동하는 것을 방지한다. 상기 질화물 측벽(24) 기술을 사용하는 것은 상기 측벽(24) 형성에 기여하는 초기의 산화막 패턴이 맞춰찍기(registration) 민감하지 않는 1F 사이즈로 단일의 정밀한 정합이기 때문에 MRAM 스택(32)을 정의하는 더욱 정확한 방법이다.
도 5를 참조하면, 비자성층(28)은 그 다음에 상기 층 스택과 상기 절연막(11) 상에 균일하게 적층된다. 상기 비자성층(28)은 산화 알루미늄(Al2O3) 또는 동일한 특성을 갖는 또 다른 적절한 물질이 될 수 있고, 상기 기판(10)과 층 스택 상에 알루미늄막을 적층시키고 그 다음에 RF 산소 플라즈마와 같은 산소원에 의해 상기 알루미늄막을 산화시킴으로써 형성될 수 있다. 상기 비자성층(28)은 약 5~25Å 정도 두께를 가져야 한다. 언급한 바와 같이, 상기 층은 비자성이고 MRAM 동작 동안에 상기 자성층에 대한 터널(tunnel) 산화막, 전자 공유(sharing) 또는 장벽층으로서 역할을 한다. 상기 알루미늄막 비자성층(28)은 2개 자성층의 자기 배향이 반대일 때 전자 공유 층으로서 작용하여 전자들을 끌어당기게 한다. 전자가 비자성, 비도전층(28)의 밸런스 밴드(valence band)를 거쳐 공유되어 전자 이동(migration)을 허용한다. 하지만, 상기 2개 자성층의 자기 배향이 같아서 전자들을 밀어낼 때, 상기 산화 알루미늄 층(28)이 전자 이동을 차단하는 효과적인 장벽층을 제공한다.
상기 비자성층(28) 상에 제 2 자성층(M2)(30)이 균일하게 적층된다. 상기 M2 층(30)은 상기 MRAM 장치(32)의 자유층을 형성한다. 상기 M2 층(30)은 상기 M1 층(22)과 유사한 물질, 바람직하게는 NiFe의 1 이상의 층으로 구성될 수 있고 약 10~100Å 두꺼워야 한다. 상기 M2 층(30) 상에 산화와 확산 장벽 보호를 하는 캡핑 및 장벽 층(31)이 적층된다. 상기 층(31)은 탄타륨으로 구성될 수 있고, 약 20~400Å 두꺼워야 한다.
상기 M1 층(22)(고정층)에 반대되는 바와 같이, 상기 M2 층(30)은 고정된 자화 배향을 갖지 않을 것이며 상기 배향을 자유로이 시프트(shift)할 것이어서 메모리 셀의 저장값을 경정하기 위한 요소로서 작용한다. 상기 MRAM 장치가 데이터를 2개 로직 레벨 중의 하나로서 저장하게 하는 것은 상기 M2 층(30)의 자기 배향의 시프트이다. 이는 상기 M2 층(30)의 센스 라인의 전류 흐름을 일방향 또는 그 반대 방향으로 변경시켜 그 관련 자장을 반전시킴으로써 달성된다. 상기 M2 층(30)의 반대 방향의 전류 흐름은 "0"이나 "1" 중 하나가 상이한 저항으로서 상기 센스 라인에 의해 리드되도록 상기 M2 층(22)의 고정된 자장과 상호 작용하는 반대 분극의 자장을 가져온다.
도 6을 참조하면, MRAM 스택(32)이 상기 기판 상에 패터닝된다. 이는 자기정합 공정이다. 또 다른 감광막 마스크(15)가 상기 캡핑 및 장벽 층(31)과 상기 M2 층(30)과 상기 MRAM 스택(32)의 하층부(38)의 잔존 층(16),(18),(19),(20),(21),(23),(22) 상에 형성되고 패터닝된다. 상기 감광막 마스크(15)는 상기 M1 층(22) 상에 개별적이고 격리된 M2 층(30)과 비자성층(28)(층(31)으로 캡핑된)을 정의한다.
도 7을 참조하면, 층(31)과 상기 M2 층(30) 및 상기 비자성층(28)은 그 다음에 상기 하지의 절연막(11)과 상기 MRAM 스택(32)의 하층부(38)의 부분을 노출시키기 위해 제거된다. 이는 상기 MRAM 스택(32)의 하층부(38)의 로(row) 상에 개별적인 섬(island)(34)을 남겨두기 위해 상기 하지의 물질 상의 층(31), M2 층(30) 및 산화 알루미늄 비자성층(28)을 선택적으로 에칭함으로써 달성될 수 있다. 그 다음에, 상기 감광막 마스크(15)가 제거되고 상기 MRAM 스택(34) 상의 섬(34)이 도 7에 도시된 상기 MRAM 스택(32)을 형성하기 위해 CMP에 의해 연마된다.
본 발명의 방법에 의하면, 상기 M2 층(30)은 도 6과 도 7에 관하여 기술된 마스킹과 에칭 단계에 의해 상기 M1 층(22)의 상부와 상기 M1 층(22)에 관하여 상기 M2 층(30)을 배치하는데 정확히 제어될 수 있다. 이러한 정확한 제어는 상기 MRAM 장치의 전기적 특성을 개선시킨다. 상기 자성 물질과 상기 비자성 물질 및 상기 질화막 측벽(24) 사이의 특성 차이 때문에 상기 M2 층(30)의 외측 가장자리부는 원하는 응용에 따라 다수의 레티클(reticle)을 필요로 하지 않고 상기 M1 층(22)의 외측 가장자리의 외부 또는 내부에 있도록 조정될 수 있다. 본 발명은 기 정의된 상기 M1 층(22) 상에만 상기 층(28),(30)을 남기기 위해 상기 M2 층(30)과 상기 비자성층(28)이 에칭될 때, 상기 M1 층(22)을 포함하는 기 형성된 하지의 구조와 현재 형성된 M2 층(30)을 포함하는 완성된 MRAM 스택(32)이 단일의 자기정합 단계로 정의되기 때문에 상기 M1 층(22) 상에 상기 M2 층(30)을 배치하는데 측방향 감광도를 또한 감소시킨다.
도 8을 참조하면, 상기 MRAM 스택(32)의 형성 후에 상기 MRAM 스택(32)의 상층부 상의 상기 M2 층(30)과 상기 비자성층(28)(과 상기 캡핑/장벽층(31)) 섬(34)은 도시된 바와 같이, 상기 섬(34), 상기 MRAM 스택(32)의 하층부(38)의 노출된 로(row) 및 하지의 웨이퍼 상에 절연 물질 막(40)을 적층함으로써 격리된다. 상기 유전막(40)은 TEOS 또는 CVD 질화막일 수 있다.
각 섬(34)의 상기 캡핑 및 장벽 층(31)이 상호연결 배선의 형성을 허용하기 위해 상기 유전막(40)을 관통하여 에칭함으로써 재 노출된다. 상기 섬(34)의 M2 층(30)은 상기 MRAM 스택(32)의 하지의 하층부(38)에 직교하게 형성된, 센스라인 또는 워드라인인 상부의 도전성 상호연결 배선(36)에 (층(31)을 거쳐) 연결된다. 상기 상부의 도전성 상호연결 배선(36)은 바람직하게는 구리이고 약 2000Å 두껍다. 그런 다음, 절연막(도시 안됨)이 상기 MRAM 스택(32)과 상기 상부의 도전성 상호연결 배선(36) 상에 전면 적층된다. 상기 절연막은 상기 상부의 도전성 배선(36) 상에 평탄면(편의상 도시 안됨)을 형성하기 위해 연마된다. 상기 유전막은 또한 TEOS 또는 CVD 질화막일 수 있다.
언급된 바와 같이, 상기 질화막(16), 상기 탄타륨층(18), 상기 구리층(20) 및 상기 M1 층(22)을 포함하는 각 MRAM 스택(32)의 하층부(38)는 상기 M2 층 섬(34) 아래에 인접하여 연장하여 상기 상부 도전성 상호연결 배선(36)에 직교하는 로(row) 방향의 다수의 M2 층 섬(34)을 연결한다. 동일한 상부의 도전성 상호연결 배선(36) 또는 동일한 M1 층(22) 상에 연결되지 않은 모든 M2 층 섬(34)은 전체 웨이퍼 상에 적층된 유전막(40)에 의해 서로 전기적으로 격리된다. 각 MRAM 스택(32)의 하지의 하층부(38)는 또한 상기 유전막(40)에 의해 다른 MRAM 스택(32)과 전기적으로 격리된다.
상기 MRAM 스택(32), 상기 M2 층 섬(34), 상기 MRAM 스택(32)과 상기 M2 층 섬(34)의 격리 및 상기 상부의 도전성 상호연결 배선(36)의 형성 후에 MRAM 공정이 종래에 공지된 바와 같이 계속된다.
이미 언급된 바와 같이, 상기 MRAM 장치는 제어 트랜지스터에 연결된다. 상기 제어 트랜지스터(도시 안됨)는 CMOS 층(11) 내에 제조되고 MRAM 어레이의 주변부에 배치될 수 있다. 상기 M1층(22), M2 층(30)를 위한 상기 구리 상호연결 배선(20,36), 상기 디지트 라인 및 센스 라인으로부터 콘택; 각 구리 상호연결을 위한 1개 콘택이 있을 수 있다. 각 콘택은 메모리 장치가 턴온(turn on) 또는 턴오프(turn off)시키는데 사용되는 상기 주변부의 하나 이상의 제어 트랜지스터에 연결된다. 상기 트랜지스터는 종래에 공지된 바와 같은 표준 CMOS 공정에 의해 형성될 수 있다. 웨이퍼 공간을 보존하기 위해 로직 및 디코딩을 위한 트랜지스터와 같은 동반하는 트랜지스터의 일부가 상기 MRAM 어레이 아래에 배치될 수 있다.
본 발명은 높은 수준의 수직 집적을 가진, 상술한 바와 같은 MRAM 장치를 형성하는 능력을 제공한다. 이는 복수개의 유사한 스택과 수직 방향의 콘택을 형성함으로써 달성될 수 있다. 도 1 내지 도 8에 관하여 상술한 바와 같은 상기 MRAM 스택(32) 및 연결은 수직 방향으로 여러번 반복되어서 귀중한 웨이퍼 공간을 절약할 수 있다. 이러한 추가적인 수준의 집적은 상술한 상기 MRAM 장치 상부 상호연결 배선(36) 주위와 상측에 형성된 절연막 상에 형성될 수 있다. 제 2 수준의 집적은 도 1 내지 도 8에 관하여 상술한 동일 공정에 의해 상기 절연막 상에 형성될 수 있다.
도 9는 상술한 바와 같은 MRAM 장치를 갖는 메모리가 사용될 수 있는 프로세서 시스템(예를 들면, 컴퓨터 시스템)을 나타낸다. 상기 프로세서 시스템은 중앙 처리 장치(CPU)(102), 메모리 회로(104) 및 입/출력 장치(100)를 포함한다. 상기 메모리 회로(104)는 MRAM과 혹시 본 발명에 따라 구성된 장치를 포함하는 또 다른 메모리 장치를 포함한다. 또한, 상기 CPU(102) 자체는 상기 CPU(102)와 상기 메모리 회로(104)가 본 발명의 이점을 충분히 사용하기 위해 단일 칩에 집적될 수 있는 집적된 프로세서이어도 좋다. 상기 설명된 처리 시스템 구조(architecture)는 단지 본 발명이 사용될 수 있는 많은 상이한 프로세서 시스템의 전형이다.
상기 설명 및 첨부 도면은 단지 본 발명의 특징과 이점을 달성할 수 있는 전형적인 실시예를 나타낸다. 본 발명을 본 명세서에 상세히 도시되고 기술된 실시예에 제한하려고 하지 않는다. 본 발명은 지금까지 기술되지 않은 변경, 개조, 대체, 동일한 배열을 포함하도록 변형될 수 있으나 이는 본 발명의 사상과 범위에 상응한다. 본 발명은 단지 이하의 청구범위의 범위에 의해서 제한된다.

Claims (117)

  1. 기판 상에 프리 스탠딩 절연성 측벽을 형성하여 상기 측벽에 의해 둘러싸여진 보호 영역을 정의하는 단계로서, 상기 측벽을 상기 기판의 최상층 위에 형성하는 단계;
    상기 보호 영역 내에 하부 자성층을 형성하는 단계; 및
    상기 하부 자성층의 영역 상에 상부 자성층을 형성하는 단계를 포함하는 MRAM 장치 형성 방법.
  2. 제 1 항에 있어서, 상기 프리 스탠딩 절연성 측벽이 상기 측벽 사이의 하부 절연막에 의해 상기 측벽의 길이를 따라 상호연결된 것을 특징으로 하는 MRAM 장치 형성 방법.
  3. 제 2 항에 있어서, 상기 프리 스탠딩 절연성 측벽과 상기 하부 절연막을 형성하는 단계가
    상기 기판 상에 및 상기 기판 상에 형성된 2개 이상의 이격된 희생 영역 상에 제 1 절연막을 형성하되, 상기 희생 영역이 서로 평행하고 상기 기판을 가로질러 길이방향으로 연장하며 수직의 측벽을 가지며, 상기 절연성 측벽을 상기 희생 영역의 상기 수직 측벽 상에 형성하고 상기 하부 절연막을 상기 희생 영역 사이에 형성하는 단계; 및
    2개 이상의 상기 희생 영역과, 상기 희생 영역 상에 형성된 상기 제 1 절연막의 부분을 제거하여 상기 프리 스탠딩 절연성 측벽과, 상기 프리 스탠딩 절연성 측벽 사이의 상기 하부 절연막을 남기되, 상기 프리 스탠딩 절연성 측벽과 상기 하부 절연막이 각각 상기 제 1 절연막으로 형성되는 단계를 포함하는 것을 특징으로 하는 MRAM 장치 형성 방법.
  4. 제 3 항에 있어서, 상기 하부 자성층을 형성하는 단계가
    상기 제 1 절연막의 상부와, 상기 보호 영역의 내부에 시드층을 형성하는 단계;
    상기 시드층의 상부와 상기 보호 영역의 내부에 반강자성층을 형성하는 단계; 및
    상기 반강자성층의 상부와 상기 보호 영역의 내부에 상기 하부 자성층을 형성하되, 상기 하부 자성층이 상부의 리세스 영역을 갖는 단계를 포함하는 것을 특징으로 하는 MRAM 장치 형성 방법.
  5. 제 4 항에 있어서, 상기 제 1 절연막의 상부와 상기 보호 영역의 내부에 제 1 장벽층을 형성하되, 상기 제 1 절연막이 질화물을 포함하는 단계;
    상기 장벽층의 상부와 상기 보호 영역의 내부에 도전층을 형성하는 단계;
    상기 도전층의 상부와 상기 보호 영역의 내부에 제 2 장벽층을 형성하되, 상기 시드층이 상기 제 2 장벽층의 상부에 형성되는 단계;
    상기 희생 영역과 그 위에 형성된 상기 제 1 절연막의 상기 부분을 제거함과 동시에 상기 희생 영역 상에 놓여진 상기 장벽층, 상기 도전층, 상기 시드층, 상기 반강자성층 및 상기 하부 자성층의 부분을 제거하는 단계; 및
    상기 제 1 절연막을 연마 정지층으로서 사용하여 상기 제 1 절연막, 상기 제 1 장벽층, 상기 도전층, 상기 제 2 장벽층, 상기 시드층, 상기 반강자성층 및 상기 하부 자성층을 연마하는 단계를 더 포함하는 것을 특징으로 하는 MRAM 장치 형성 방법.
  6. 제 5 항에 있어서, 상기 제 1 절연막, 상기 제 1 장벽층, 상기 도전층, 상기 제 2 장벽층, 상기 시드층, 상기 반강자성층, 상기 하부 자성층 및 상기 희생 영역의 영역을 제거하는 단계가 에칭을 포함하는 것을 특징으로 하는 MRAM 장치 형성 방법.
  7. 제 5 항에 있어서, 상기 제 1, 2 장벽층이 탄타륨을 포함하는 것을 특징으로 하는 MRAM 장치 형성 방법.
  8. 제 5 항에 있어서, 상기 도전층이 구리를 포함하는 것을 특징으로 하는 MRAM 장치 형성 방법.
  9. 제 5 항에 있어서, 상기 시드층이 NiFe을 포함하는 것을 특징으로 하는 MRAM장치 형성 방법.
  10. 제 5 항에 있어서, 상기 반강자성층이 FeMn을 포함하는 것을 특징으로 하는 MRAM 장치 형성 방법.
  11. 제 5 항에 있어서, 상기 하부 자성층이 NiFe을 포함하는 것을 특징으로 하는 MRAM 장치 형성 방법.
  12. 제 5 항에 있어서, 상기 희생 영역이 옥사이드를 포함하는 것을 특징으로 하는 MRAM 장치 형성 방법.
  13. 제 5 항에 있어서, 상기 상부 자성층을 형성하는 단계가
    상기 하부 자성층의 상부와, 상기 하부 자성층의 상기 상부 리세스 영역의 내부에 비자성 물질의 층을 형성하는 단계;
    상기 비자성 물질의 층 상에 상기 상부 자성층을 형성하는 단계;
    상기 상부 자성층 상에 제 3 장벽층을 형성하는 단계; 및
    상기 비자성 물질의 층의 일부분, 상기 상부 자성층의 일부분 및 상기 제 3 장벽층의 일부분을 제거하여 상기 하부 자성층의 상기 영역 상에 상기 비자성 물질의 섬, 상기 상부 자성층 및 상기 제 3 장벽층을 남기는 단계를 포함하는 것을 특징으로 하는 MRAM 장치 형성 방법.
  14. 제 13 항에 있어서, 상기 비자성 물질 층의 일부분, 상기 상부 자성층의 일부분 및 상기 제 3 장벽층의 일부분을 제거하는 단계가 에칭을 포함하는 것을 특징으로 하는 MRAM 장치 형성 방법.
  15. 제 13 항에 있어서, 상기 비자성 물질의 층이 산화 알루미늄을 포함하는 것을 특징으로 하는 MRAM 장치 형성 방법.
  16. 제 13 항에 있어서, 상기 상부 자성층이 NiFe을 포함하는 것을 특징으로 하는 MRAM 장치 형성 방법.
  17. 제 13 항에 있어서, 상기 제 3 장벽층이 탄타륨을 포함하는 것을 특징으로 하는 MRAM 장치 형성 방법.
  18. 제 13 항에 있어서, 상기 비자성 물질의 상기 섬, 상기 상부 자성층 및 상기 제 3 장벽층 상에 도전성 상호연결 배선을 형성하되, 상기 도전성 상호연결 배선이 상기 하부 자성층에 직교하는 단계를 더 포함하는 것을 특징으로 하는 MRAM 장치 형성 방법.
  19. 제 18 항에 있어서, 상기 도전성 상호연결 배선이 워드라인이고 상기 도전층이 비트라인인 것을 특징으로 하는 MRAM 장치 형성 방법.
  20. 제 18 항에 있어서, 상기 도전성 상호연결 라인, 상기 제 1 자성층 및 상기 기판 상에 유전막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 MRAM 장치 형성 방법.
  21. 기판 상에 프리 스탠딩 스택 구조를 형성하되, 상기 스택 구조가 질화물 측벽과, 상기 측벽을 상호연결하는 질화물 하부 층, 상기 질화물 측벽 내의 도전층 및 상기 질화물 측벽의 내부와 상기 도전층의 상부에 있는 제 1 자성층을 포함하는 단계;
    상기 스택 구조의 영역 상에 비자성층을 형성하는 단계; 및
    상기 비자성층 상에 제 2 자성층을 형성하는 단계를 포함하는 MRAM 메모리 장치 형성 방법.
  22. 제 21 항에 있어서, 상기 프리스탠딩 스택 구조를 형성하는 단계가
    상기 기판의 일부분 상에 상승된 산화막 영역을 형성하되, 상기 상승된 산화막 영역 사이의 상기 기판의 일부분이 노출되는 단계;
    상기 상승된 산화막 영역과, 상기 기판의 상기 노출된 일부분 상에 질화막을 형성하는 단계;
    상기 질화막 상에 상기 도전층을 형성하는 단계;
    상기 도전층 상에 상기 제 1 자성층을 형성하는 단계;
    상기 질화물 측벽, 상기 측벽 사이의 잔존하는 하부 질화막, 상기 잔존하는 상부 질화막 상의 잔존하는 도전층 및 상기 잔존하는 도전층 상의 잔존하는 제 1 자성층을 포함하는 상기 프리 스탠딩 스택 구조를 형성하기 위해 상기 산화막 영역 아래의 상기 기판을 노출시키도록 에칭하되, 상기 제 1 자성층이 상부 리세스 영역을 갖는 단계; 및
    상기 질화막 측벽을 정지막으로서 사용하여 상기 프리 스탠딩 스택 구조를 연마하는 단계를 포함하는 것을 특징으로 하는 MRAM 메모리 장치 형성 방법.
  23. 제 22 항에 있어서, 상기 프리 스탠딩 스택 구조를 연마하는 단계가 상기 제 1 자성층의 상기 상부 리세스 영역을 제거하지 않는 것을 특징으로 하는 MRAM 메모리 장치 형성 방법.
  24. 제 22 항에 있어서, 상기 프리 스탠딩 스택 구조를 형성하는 단계가
    상기 질화물 측벽의 내부와 상기 질화물 하부 층의 상부에 제 1 장벽층을 형성하되, 상기 도전층이 상기 제 1 장벽층 상에 형성되는 단계;
    상기 질화물 측벽의 내부와 상기 도전층의 상부에 제 2 장벽층을 형성하는 단계;
    상기 질화물 측벽의 내부와 상기 제 2 장벽층의 상부에 시드층을 형성하는 단계; 및
    상기 질화물 측벽의 내부와 상기 시드층의 상부에 반강자성층을 형성하되, 상기 제 1 자성층이 상기 반강자성층 상에 형성되는 단계를 더 포함하되,
    상기 기판을 노출시키고 상기 프리 스탠딩 스택 구조를 형성하기 위해 상기 산화막 영역, 상기 질화막, 상기 제 1, 2 장벽층, 상기 도전층, 상기 시드층, 상기 반강자성층 및 상기 제 1 자성층이 동시에 에칭되는 것을 특징으로 하는 MRAM 메모리 장치 형성 방법.
  25. 제 24 항에 있어서, 상기 질화물 측벽을 에칭 정지막으로서 사용하여 상기 스택 구조를 연마하는 단계를 더 포함하는 것을 특징으로 하는 MRAM 메모리 장치 형성 방법.
  26. 제 25 항에 있어서, 상기 비자성층과 상기 제 2 자성층을 형성하는 단계가
    상기 프리 스탠딩 스택 구조와 상기 기판의 상부에 상기 비자성층을 형성하는 단계;
    상기 비자성층 상에 상기 제 2 자성층을 형성하는 단계;
    상기 제 2 자성층과 상기 비자성층의 일부분을 상기 기판과 상기 스택 구조의 상부로부터 제거하되, 상기 제 2 자성층과 상기 비자성층이 상기 스택 구조의 상기 영역 상에 잔존하고, 상기 제 2 자성층과 상기 비자성층의 상기 제거가 상기 스택 구조 상에 상기 제 2 자성층과 상기 비자성층의 섬을 남기는 단계를 포함하는 것을 특징으로 하는 MRAM 메모리 장치 형성 방법.
  27. 제 26 항에 있어서, 상기 제 2 자성층 상에 제 3 장벽층을 형성하되, 그 일부분이 상기 제 2 자성층과 함께 동시에 제거되고, 상기 제 3 장벽층, 상기 제 2 자성층 및 상기 비자성층의 일부분을 제거하는 것이 에칭을 포함하는 단계를 더 포함하는 것을 특징으로 하는 MRAM 메모리 장치 형성 방법.
  28. 제 24 항에 있어서, 상기 제 1, 2 장벽층이 탄타륨을 포함하는 것을 특징으로 하는 MRAM 메모리 장치 형성 방법.
  29. 제 24 항에 있어서, 상기 도전층이 구리를 포함하는 것을 특징으로 하는 MRAM 메모리 장치 형성 방법.
  30. 제 24 항에 있어서, 상기 시드층이 NiFe을 포함하는 것을 특징으로 하는 MRAM 메모리 장치 형성 방법.
  31. 제 24 항에 있어서, 상기 반강자성층이 FeMn을 포함하는 것을 특징으로 하는 MRAM 메모리 장치 형성 방법.
  32. 제 24 항에 있어서, 상기 제 1 자성층이 NiFe을 포함하는 것을 특징으로 하는 MRAM 메모리 장치 형성 방법.
  33. 제 26 항에 있어서, 상기 비자성층이 산화 알루미늄을 포함하는 것을 특징으로 하는 MRAM 메모리 장치 형성 방법.
  34. 제 26 항에 있어서, 상기 제 2 자성층이 NiFe을 포함하는 것을 특징으로 하는 MRAM 메모리 장치 형성 방법.
  35. 제 27 항에 있어서, 상기 제 3 장벽층이 탄타륨을 포함하는 것을 특징으로 하는 MRAM 메모리 장치 형성 방법.
  36. 제 27 항에 있어서, 상기 제 3 장벽층 상에 도전성 상호연결 배선을 형성하되, 상기 도전성 상호연결 배선이 상기 스택 구조에 직교하는 단계를 더 포함하는 것을 특징으로 하는 MRAM 메모리 장치 형성 방법.
  37. 제 36 항에 있어서, 상기 도전성 상호연결 배선이 워드라인이고 상기 도전층이 비트라인인 것을 특징으로 하는 MRAM 메모리 장치 형성 방법.
  38. 제 36 항에 있어서,
    상기 도전성 상호연결 라인 상에 유전막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 MRAM 메모리 장치 형성 방법.
  39. 기판 상에 엠램 셀의 복수개의 층을 형성하는 단계를 포함하되, 상기 엠램 셀의 하나 이상의 상기 층을 형성하는 단계가
    기판 상에 하나 이상의 제 1 프리 스탠딩 스택 구조를 형성하되, 상기 하나 이상의 제 1 프리 스탠딩 스택 구조가 제 1 질화물 측벽, 상기 제 1 질화물 측벽을 상호연결하는 제 1 질화물 하부 층 및 상기 제 1 질화물 하부 층의 상부와 상기 질화물 측벽의 내부에 있는 하기 층을 갖되, 여기서, 하기 층이란 상기 제 1 질화물 하부 층 상의 제 1 장벽층, 상기 제 1 장벽층 상의 도전층, 상기 도전층 상의 제 2 장벽층, 상기 제 2 장벽층 상의 시드층, 상기 시드층 상의 반강자성층 및 상기 반강자성층 상의 하부 자성층을 갖는 층이며 상기 하부 자성층은 리세스 영역을 갖는 것을 특징으로 하는 단계;
    상기 하나 이상의 제 1 프리 스탠딩 스택 구조의 상기 하부 자성층의 제 1 영역의 상부와, 상기 하부 자성층의 상기 리세스 영역의 내부에 제 1 비자성층을 형성하는 단계;
    상기 제 1 비자성층 상에 제 1 상부 자성층을 형성하는 단계;
    상기 제 1 상부 자성층 상에 제 3 장벽층을 형성하는 단계; 및
    상기 제 3 장벽층 상에 제 1 도전성 상호연결 배선을 형성하되, 상기 제 1 도전성 상호연결 배선이 상기 하나 이상의 제 1 프리 스탠딩 스택 구조에 직교하는 단계를 포함하는 반도체 장치 형성 방법.
  40. 제 39 항에 있어서, 상기 하나 이상의 제 1 프리스탠딩 스택 구조를 형성하는 단계가
    상기 기판의 일부분 상에 평행의 제 1 상승된 산화막 영역을 형성하되, 상기 제 1 상승된 산화막 영역 사이의 상기 기판의 일부분이 노출되는 단계;
    상기 제 1 상승된 산화막 영역과, 상기 기판의 상기 노출된 일부분 상에 제 1 질화막을 형성하는 단계;
    상기 제 1 질화막 상에 상기 제 1 장벽층을 형성하는 단계;
    상기 제 1 장벽층 상에 상기 도전층을 형성하는 단계;
    상기 도전층 상에 상기 제 2 장벽층을 형성하는 단계;
    상기 제 2 장벽층 상에 상기 시드층을 형성하는 단계;
    상기 시드층 상에 상기 반강자성층을 형성하는 단계;
    상기 반강자성층 상에 상기 제 1 하부 자성층을 형성하는 단계;
    상기 제 1 산화막 영역 아래의 상기 기판을 노출시키고 상기 하나 이상의 프리 스탠딩 스택 구조를 형성하기 위해 에칭하는 단계; 및
    상기 제 1 하부 자성층에 상기 리세스 영역을 남기기 위해 상기 제 1 질화막 측벽을 정지막으로서 사용하여 상기 하나 이상의 프리 스탠딩 스택 구조를 연마하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 형성 방법.
  41. 제 40 항에 있어서, 상기 제 1 도전성 상호연결 배선과 상기 기판 상에 유전막을 형성하는 단계; 및
    상기 유전막 상에 엠램 셀의 하나 이상의 제 2 층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 형성 방법.
  42. 제 40 항에 있어서, 상기 제 1, 2 장벽층이 탄타륨을 포함하는 것을 특징으로 하는 반도체 장치 형성 방법.
  43. 제 40 항에 있어서, 상기 도전층이 구리를 포함하는 것을 특징으로 하는 반도체 장치 형성 방법.
  44. 제 40 항에 있어서, 상기 도전성 상호연결 배선이 구리를 포함하는 것을 특징으로 하는 반도체 장치 형성 방법.
  45. 제 40 항에 있어서, 상기 시드층이 NiFe을 포함하는 것을 특징으로 하는 반도체 장치 형성 방법.
  46. 제 40 항에 있어서, 상기 반강자성층이 FeMn을 포함하는 것을 특징으로 하는 반도체 장치 형성 방법.
  47. 제 40 항에 있어서, 상기 제 1 하부 자성층이 NiFe을 포함하는 것을 특징으로 하는 반도체 장치 형성 방법.
  48. 제 40 항에 있어서, 상기 제 1 비자성층이 산화 알루미늄을 포함하는 것을 특징으로 하는 반도체 장치 형성 방법.
  49. 제 40 항에 있어서, 상기 제 1 상부 자성층이 NiFe을 포함하는 것을 특징으로 하는 반도체 장치 형성 방법.
  50. 제 40 항에 있어서, 상기 제 1 프리 스탠딩 스택 구조에 이웃하며 평행인 하나 이상의 제 2 프리 스탠딩 스택 구조를 형성하되, 상기 제 2 프리 스탠딩 스택 구조가 상기 제 1 프리 스탠딩 스택 구조와 동일한 층을 포함하고, 상기 제 1 도전성 상호연결 배선이 상기 프리 스탠딩 스택 구조 각각의 상기 제 3 장벽층 상에 있고, 상기 제 1, 2 프리 스탠딩 스택 구조를 연결하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 형성 방법.
  51. 제 50 항에 있어서, 상기 제 1, 2 프리 스탠딩 스택 구조의 상기 제 1 도전층이 비트 라인이고 상기 제 1 도전성 상호연결 배선이 워드라인인 것을 특징으로 하는 반도체 장치 형성 방법.
  52. 제 50 항에 있어서, 상기 방법이 상기 제 1, 2 프리 스탠딩 스택 구조, 상기 도전성 상호연결 배선 및 상기 기판 상에 형성된 유전막 상에 반복되는 것을 특징으로 하는 반도체 장치 형성 방법.
  53. 기판 상에 2개 이상의 이격된 산화물 영역을 형성하되, 상기 2개 이상의 이격된 산화물 영역이 수직 측벽을 가지며 서로 평행인 단계;
    상기 2개 이상의 이격된 산화물 영역과 상기 기판 상에 질화막을 형성하되, 상기 질화막이 상기 2개 이상의 이격된 산화물 영역의 상기 수직 측벽 상에 형성되는 단계;
    상기 질화막 상에 제 1 장벽층을 형성하는 단계;
    상기 제 1 장벽층 상에 도전층을 형성하는 단계;
    상기 도전층 상에 제 2 장벽층을 형성하는 단계;
    상기 제 2 장벽층 상에 시드층을 형성하는 단계;
    상기 시드층 상에 반강자성층을 형성하는 단계;
    상기 반강자성층 상에 하부 자성층을 형성하는 단계;
    상기 2개 이상의 이격된 산화막 영역 아래의 상기 기판을 에칭에 의해 노출시킴으로써 잔존하는 상기 질화막을 포함하는 질화막 측벽을 형성하되, 상기 측벽이 부분적으로 상기 제 1 장벽, 상기 도전층, 상기 제 2 장벽층, 상기 시드층, 상기 반강자성층 및 상기 하부 자성층을 둘러싸는 단계;
    상기 하부 자성층이 그 상층부의 리세스 영역을 유지하도록 상기 질화막 측벽을 정지막으로서 사용하여 상기 하부 자성층, 상기 반강자성층, 상기 시드층, 상기 제 2 장벽층, 상기 도전층, 상기 제 1 장벽층, 및 상기 질화막을 연마하는 단계;
    상기 하부 자성층과 상기 기판 상에 비자성층을 형성하는 단계;
    상기 비자성층 상에 상부 자성층을 형성하는 단계;
    상기 상부 자성층 상에 제 3 장벽층을 형성하는 단계;
    상기 하부 자성층의 영역 상에 상기 비자성층, 상기 상부 자성층 및 상기 제 3 장벽층의 섬을 남기기 위해 상기 비자성층, 상기 상부 자성층 및 상기 제 3 장벽층을 에칭하는 단계;
    상기 제 3 장벽층을 연마하는 단계;
    상기 제 3 장벽층과 상기 기판 상에 유전막을 형성하는 단계;
    상기 유전막을 거쳐 상기 섬의 상층부를 노출시키는 단계; 및
    상기 섬 상에 도전성 상호연결 배선을 형성하되, 상기 도전성 상호연결 배선이 상기 하부 자성층에 직교하는 단계를 포함하는 MRAM 장치 형성 방법.
  54. 제 53 항에 있어서, 상기 장벽층이 탄타륨을 포함하는 것을 특징으로 하는 MRAM 장치 형성 방법.
  55. 제 53 항에 있어서, 상기 도전층이 구리를 포함하는 것을 특징으로 하는 MRAM 장치 형성 방법.
  56. 제 53 항에 있어서, 상기 시드층이 NiFe을 포함하는 것을 특징으로 하는MRAM 장치 형성 방법.
  57. 제 53 항에 있어서, 상기 반강자성층이 FeMn을 포함하는 것을 특징으로 하는 MRAM 장치 형성 방법.
  58. 제 53 항에 있어서, 상기 하부 자성층이 NiFe을 포함하는 것을 특징으로 하는 MRAM 장치 형성 방법.
  59. 제 53 항에 있어서, 상기 비자성층이 산화 알루미늄을 포함하는 것을 특징으로 하는 MRAM 장치 형성 방법.
  60. 제 53 항에 있어서, 상기 상부 자성층이 NiFe을 포함하는 것을 특징으로 하는 MRAM 장치 형성 방법.
  61. 제 53 항에 있어서, 상기 도전성 상호연결 배선이 구리를 포함하는 것을 특징으로 하는 MRAM 장치 형성 방법.
  62. 제 53 항에 있어서, 상기 도전성 상호연결 배선이 워드라인이고 상기 도전층이 비트라인인 것을 특징으로 하는 MRAM 장치 형성 방법.
  63. 제 53 항에 있어서, 상기 방법이 상기 도전성 상호연결 배선을 형성하고 상기 유전막을 연마한 후 수직방향으로 반복되는 것을 특징으로 하는 MRAM 장치 형성 방법.
  64. 기판;
    상기 기판 상에 있으며, 측벽들 상기 측벽들사이의 하층부를 포함하고, 하지의 상기 기판의 최상부 상에 있는 절연막;
    상기 절연막의 하층부 상에 그리고 상기 측벽들 사이에 있는 제 1 도전층;
    상기 도전층 상에 그리고 상기 측벽들 사이에 있는 제 1 자성층; 및
    상기 제 1 자성층의 영역 상에 있는 제 2 자성층을 포함하는 MRAM 장치.
  65. 제 64 항에 있어서, 상기 하부 절연막 상에 그리고 상기 측벽들 사이에 있되, 상부에 상기 제 1 도전층이 있는 제 1 장벽층;
    상기 제 1 도전층 상에 있는 제 2 장벽층;
    상기 제 2 장벽층 상에 있는 시드층; 및
    상기 시드층 상에 있되, 상부에 상기 제 1 자성층이 있는 반강자성층을 더 포함하는 것을 특징으로 하는 MRAM 장치.
  66. 제 65 항에 있어서, 상기 제 1 자성층이 상기 제 1 자성층의 일부분의 상부 리세스를 갖는 것을 특징으로 하는 MRAM 장치.
  67. 제 66 항에 있어서, 상기 제 1 자성층의 상기 영역 상에 있되, 상기 제 1 자성층의 상기 상부 리세스 내에 부분적으로 있으며, 상부에 상기 제 2 자성층이 있는 비자성층;
    상기 제 2 자성층 상에 있는 제 3 장벽층; 및
    상기 제 3 장벽층 상에 있으며 상기 제 1 도전층에 직교하는 제 2 도전층을 더 포함하는 것을 특징으로 하는 MRAM 장치.
  68. 제 67 항에 있어서, 상기 제 1 자성층이 고정된 자기 배향을 갖되, 상기 제 2 자성층이 자유 자기 배향을 갖는 것을 특징으로 하는 MRAM 장치.
  69. 제 67 항에 있어서, 상기 절연막이 질화물을 포함하는 것을 특징으로 하는 MRAM 장치.
  70. 제 67 항에 있어서, 상기 장벽층이 탄타륨을 포함하는 것을 특징으로 하는 MRAM 장치.
  71. 제 67 항에 있어서, 상기 제 1 도전층이 구리를 포함하는 것을 특징으로 하는 MRAM 장치.
  72. 제 67 항에 있어서, 상기 시드층이 NiFe을 포함하는 것을 특징으로 하는 MRAM 장치.
  73. 제 67 항에 있어서, 상기 반강자성층이 FeMn을 포함하는 것을 특징으로 하는 MRAM 장치.
  74. 제 67 항에 있어서, 상기 제 1 자성층이 NiFe을 포함하는 것을 특징으로 하는 MRAM 장치.
  75. 제 67 항에 있어서, 상기 비자성층이 산화 알루미늄을 포함하는 것을 특징으로 하는 MRAM 장치.
  76. 제 67 항에 있어서, 상기 상부 자성층이 NiFe을 포함하는 것을 특징으로 하는 MRAM 장치.
  77. 제 67 항에 있어서, 상기 제 2 도전층이 구리를 포함하는 것을 특징으로 하는 MRAM 장치.
  78. 제 67 항에 있어서, 상기 제 1 도전층이 비트라인이고 상기 제 2 도전층이 워드라인인 것을 특징으로 하는 MRAM 장치.
  79. 제 67 항에 있어서, 상기 제 2 도전층 상에 있는 유전막을 더 포함하는 것을 특징으로 하는 엠램 장치.
  80. 기판;
    상기 기판의 최상부 상에 있는 복수개의 평행하고 이격된 절연 구조로서, 상기 절연 구조 각각이 측벽들과 상기 측벽들 사이의 하층부를 포함하며 상기 구조들 사이와 상기 기판 상에 있는 절연 물질에 의해 격리된 절연 구조;
    상기 측벽의 내부와, 상기 절연 구조의 상기 하층부의 상부에 있는 제 1 장벽층;
    상기 제 1 장벽층의 상부와, 상기 측벽의 내부에 있는 제 1 도전층;
    상기 제 1 도전층의 상부와 상기 측벽의 내부에 있는 제 2 장벽층;
    상기 제 2 장벽층의 상부와 상기 측벽의 내부에 있는 시드층;
    상기 시드층의 상부와 상기 측벽의 내부에 있는 반강자성층;
    상기 반강자성층의 상부와 상기 측벽의 내부에 있되, 그 일부분에 상부 리세스를 갖는 제 1 자성층;
    상기 제 1 자성층 상에 있는 복수개의 섬으로서, 상기 제 1 자성층의 상부와 상기 상부 리세스 내에 있는 비자성층, 상기 비자성층 상에 있는 제 2 자성층 및 상기 제 2 자성층 상에 있는 제 3 장벽층을 포함하는 복수개의 섬; 및
    상기 복수개의 섬의 각 섬 상에 있되, 상기 제 1 자성층에 직교하는 제 2 도전층을 포함하는 메모리 장치.
  81. 제 80 항에 있어서, 상기 제 1 자성층이 고정된 자기 배향을 갖되, 상기 제 2 자성층이 자유 자기 배향을 갖는 것을 특징으로 하는 메모리 장치.
  82. 제 80 항에 있어서, 상기 측벽과 상기 복수개의 절연 구조의 상기 하층부가 질화물을 포함하는 것을 특징으로 하는 메모리 장치.
  83. 제 80 항에 있어서, 상기 장벽층이 탄타륨을 포함하는 것을 특징으로 하는 메모리 장치.
  84. 제 80 항에 있어서, 상기 도전층이 구리를 포함하는 것을 특징으로 하는 메모리 장치.
  85. 제 80 항에 있어서, 상기 시드층이 NiFe을 포함하는 것을 특징으로 하는 메모리 장치.
  86. 제 80 항에 있어서, 상기 반강자성층이 FeMn을 포함하는 것을 특징으로 하는 메모리 장치.
  87. 제 80 항에 있어서, 상기 제 1 자성층이 NiFe을 포함하는 것을 특징으로 하는 메모리 장치.
  88. 제 80 항에 있어서, 상기 반자성층이 산화 알루미늄을 포함하는 것을 특징으로 하는 메모리 장치.
  89. 제 80 항에 있어서, 상기 제 2 자성층이 NiFe을 포함하는 것을 특징으로 하는 메모리 장치.
  90. 제 80 항에 있어서, 상기 제 1 도전층이 디지트라인이고 상기 제 2 도전층이 센스라인인 것을 특징으로 하는 메모리 장치.
  91. 제 80 항에 있어서, 상기 제 2 도전층 상의 유전막을 더 포함하는 것을 특징으로 하는 메모리 장치.
  92. 1쌍의 질화물 측벽들 및 상기 측벽들 사이의 질화물 하부층으로서, 하지의 기판의 최상층 위에 있는 상기 측벽들과 상기 하부층;
    상기 질화막 하부층의 상부와 상기 질화물 측벽의 내부에 있는 제 1 장벽층;
    상기 제 1 장벽층의 상부와, 상기 질화물 측벽의 내부에 있는 제 1 도전층;
    상기 제 1 도전층의 상부와 상기 질화물 측벽의 내부에 있는 제 2 장벽층;
    상기 제 2 장벽층의 상부와 상기 질화물 측벽의 내부에 있는 시드층;
    상기 시드층의 상부와 상기 질화물 측벽의 내부에 있는 반강자성층;
    상기 반강자성층의 상부와 상기 질화물 측벽의 내부에 있되, 그 내부에 상부 리세스 영역을 갖는 제 1 자성층;
    상기 제 1 자성층의 영역의 상부와 상기 제 1 자성층의 상부 리세스 영역의 내부에 있는 비자성층;
    상기 비자성층 상에 있는 제 2 자성층;
    상기 제 2 자성층 상에 있는 제 3 장벽층; 및
    상기 제 3 장벽층 상에 있되, 상기 제 1 자성층에 직교하는 제 2 도전층을 포함하는 MRAM 장치.
  93. 제 92 항에 있어서, 상기 장벽층이 탄타륨을 포함하는 것을 특징으로 하는 MRAM 장치.
  94. 제 92 항에 있어서, 상기 도전층이 구리를 포함하는 것을 특징으로 하는 MRAM 장치.
  95. 제 92 항에 있어서, 상기 시드층이 NiFe을 포함하는 것을 특징으로 하는 MRAM 장치.
  96. 제 92 항에 있어서, 상기 반강자성층이 FeMn을 포함하는 것을 특징으로 하는 MRAM 장치.
  97. 제 92 항에 있어서, 상기 제 1 자성층이 NiFe을 포함하는 것을 특징으로 하는 MRAM 장치.
  98. 제 92 항에 있어서, 상기 비자성층이 산화 알루미늄을 포함하는 것을 특징으로 하는 MRAM 장치.
  99. 제 92 항에 있어서, 상기 제 2 자성층이 NiFe을 포함하는 것을 특징으로 하는 MRAM 장치.
  100. 제 92 항에 있어서, 상기 제 2 도전층이 센스라인이고 상기 제 1 도전층이 디지트라인인 것을 특징으로 하는 MRAM 장치.
  101. 제 92 항에 있어서, 상기 제 2 도전층 상에 있는 유전막을 더 포함하는 것을 특징으로 하는 MRAM 장치.
  102. 프로세서; 및
    상기 프로세서에 결합된 엠램 메모리 회로를 포함하되, 상기 엠램 메모리 회로가
    1쌍의 측벽들과 상기 측벽들을 상호연결하는 하층부를 갖는 절연체 구조로서, 하지의 기판과 상기 기판의 최상층부 상에 있는 절연체 구조;
    상기 하층부 상에 그리고 상기 절연체 구조의 상기 측벽의 내부에 있는 제 1 도전층;
    상기 제 1 도전층의 상부와 상기 측벽의 내부에 있는 시드층;
    상기 시드층의 상부와 상기 측벽의 내부에 있는 반강자성층;
    상기 반강자성층의 상부와 상기 측벽의 내부에 있는 제 1 자성층;
    상기 제 1 자성층의 영역의 상부에 있는 비자성층;
    상기 비자성층 상에 있는 제 2 자성층; 및
    상기 제 2 자성층 상에 있으며 상기 제 1 자성층에 직교하는 제 2 도전층을 포함하는 프로세서 시스템.
  103. 제 102 항에 있어서, 상기 하층부 상에 그리고 상기 절연체 구조의 상기 측벽의 내부에 있되, 상부에 상기 제 1 도전층이 있는 제 1 장벽층;
    상기 제 1 도전층 상에 있되, 상부에 상기 시드층이 있는 제 2 장벽층; 및
    상기 제 2 자성층 상에 있되, 상부에 상기 제 2 도전층이 있는 제 3 장벽층을 더 포함하는 것을 특징으로 하는 프로세서 시스템.
  104. 제 103 항에 있어서, 상기 제 1 자성층이 상부 리세스 영역을 포함하고 상기비자성층이 상기 제 1 자성층의 상기 상부 리세스 영역 내에 있는 것을 특징으로 하는 프로세서 시스템.
  105. 제 104 항에 있어서, 상기 측벽과 상기 절연체 구조의 상기 하층부가 질화물을 포함하는 것을 특징으로 하는 프로세서 시스템.
  106. 제 104 항에 있어서, 상기 장벽층이 탄타륨을 포함하는 것을 특징으로 하는 프로세서 시스템.
  107. 제 104 항에 있어서, 상기 도전층이 구리를 포함하는 것을 특징으로 하는 프로세서 시스템.
  108. 제 104 항에 있어서, 상기 시드층이 NiFe을 포함하는 것을 특징으로 하는 프로세서 시스템.
  109. 제 104 항에 있어서, 상기 반강자성층이 FeMn을 포함하는 것을 특징으로 하는 프로세서 시스템.
  110. 제 104 항에 있어서, 상기 제 1 자성층이 NiFe을 포함하는 것을 특징으로 하는 프로세서 시스템.
  111. 제 104 항에 있어서, 상기 비자성층이 산화 알루미늄을 포함하는 것을 특징으로 하는 프로세서 시스템.
  112. 제 104 항에 있어서, 상기 상부 자성층이 NiFe을 포함하는 것을 특징으로 하는 프로세서 시스템.
  113. 제 104 항에 있어서, 상기 제 2 도전층이 센스라인이고 상기 제 1 도전층이 디지트라인인 것을 특징으로 하는 프로세서 시스템.
  114. 제 104 항에 있어서, 상기 제 2 도전층 상에 있는 유전막을 더 포함하는 것을 특징으로 하는 프로세서 시스템.
  115. 제 104 항에 있어서, 상기 프로세서와 상기 엠램 회로가 단일 칩에 집적되는 것을 특징으로 하는 프로세서 시스템.
  116. 절연막 상에 복수개의 이격하며 길이방향으로 연장하는 희생 영역을 형성하는 단계;
    상기 절연막과 상기 희생 영역 상에 복수개의 물질 층을 형성하되, 상기 물질 층의 최하층이 상기 이격된 희생 영역 사이의 U 형상 단면 프로파일을 갖는 절연막이고, 하나 이상의 상기 물질 층이 상기 물질 층의 상기 절연막 상에 형성된 도전층이고, 하나 이상의 상기 물질 층이 상기 도전층 상에 형성된 자성 물질 층인 단계; 및
    상기 U 형상 프로파일을 갖는 상기 최하층 절연막의 일부분과, 상기 절연막의 U 형상 프로파일 내에 형성된 상기 도전층과 상기 자성 물질 층의 일부분을 포함하는 복수개의 이격된 스택 구조를 형성하기 위해 상기 희생 영역 상에 놓여지는 상기 희생 영역과 상기 물질 층을 제거하기 위해 에칭하는 단계를 포함하는 엠램 구조 형성 방법.
  117. 제 116 항에 있어서, 상기 복수개의 이격된 스택 구조와 절연막 상에 비자성층을 형성하는 단계;
    상기 비자성층 상에 제 2 자성층을 형성하는 단계;
    상기 비자성층과 상기 제 2 자성층의 일부분을 에칭에 의해 제거하여 상기 복수개의 이격된 스택 구조의 상기 자성층의 영역 상에 상기 비자성층과 상기 제 2 자성층의 섬을 남기는 단계를 더 포함하는 엠램 구조 형성 방법.
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