CN103258825B - 半导体结构及其制造方法 - Google Patents

Abstract

本发明公开了一种半导体结构及其制造方法，其结构包括一衬底、一第一叠层结构、以及一第一导电层。第一叠层结构形成于衬底上，第一叠层结构包括一导电结构和一绝缘结构，导电结构是设置邻接于绝缘结构。第一导电层形成于衬底上并围绕第一叠层结构的两侧壁和部份顶部，以暴露出第一叠层结构的一部分。

Description

半导体结构及其制造方法

技术领域

本发明是有关于一种半导体结构及其制造方法，且特别是有关于一种用于存储装置的半导体结构及其制造方法。

背景技术

近年来半导体元件的结构不断地改变，且元件的存储器储存容量也不断增加。存储装置被使用于许多产品之中，例如MP3播放器、数码相机、计算机档案等等的储存元件中。随着应用的增加，对于存储装置的需求也趋向较小的尺寸、较大的存储容量。因应这种需求，需要制造高元件密度的存储装置。

因此，设计者们无不致力于开发一种三维闪存(3D flash memory)结构，不但具有许多叠层平面而达到更高的记忆储存容量，具备良好的特性，同时降低每一比特的成本。

发明内容

本发明是有关于一种半导体结构及其制造方法，可应用于存储装置。此半导体结构应用于三维存储器阵列中，可减少因掺杂过程中的高能量对元件可能造成的损害，同时也缩减存储器阵列的整体空间与制作成本。

根据本发明的一方面，是提出一种半导体结构，至少包括一衬底、一第一叠层结构、以及一第一导电层。第一叠层结构形成于衬底上，第一叠层结构包括一导电结构和一绝缘结构，导电结构是设置邻接于绝缘结构。第一导电层形成于衬底上并围绕第一叠层结构的两侧壁和部份顶部，以暴露出第一叠层结构的一部分。

根据本发明的另一方面，是提出一种半导体结构的制造方法，至少包括：形成一第一叠层结构于一衬底上，其中包括：形成一绝缘结构于衬底上及设置一导电结构邻接于绝缘结构；形成一导电材料层于衬底上；以及刻蚀导电材料层以形成一第一导电层并暴露出第一叠层结构的一部分，其中第一导电层围绕第一叠层结构的两侧壁和部份顶部。

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下：

附图说明

图1绘示依照本发明的第一实施例的半导体结构的示意图。

图2绘示依照本发明的第二实施例的半导体结构的示意图。

图3绘示依照本发明的第三实施例的半导体结构的示意图。

图4绘示依照本发明的第四实施例的半导体结构的示意图。

图5绘示依照本发明的第五实施例的半导体结构的示意图。

图6绘示一种三维垂直与非门闪存阵列的示意图。

图7A至图7C绘示依照本发明的一实施例的一种半导体结构的制造方法示意图。

图8A至图8H绘示依照本发明的另一实施例的一种半导体结构的制造方法示意图。

【主要元件符号说明】

100、200、300、400、500：半导体结构

110：衬底

110c：间距

120、220：第一叠层结构

120a、320a：侧壁

120b、320b：部份顶部

120c、320c：部分

120c’、121a、130a、320c’、330a：上表面

121、221：导电结构

123、223：绝缘结构

125：存储材料层

130：第一导电层

131：第一主体部

133：第一覆盖部

221a：第一条状导电块

223a：第一条状绝缘块

320：第二叠层结构

321a：第二条状导电块

323a：第二条状绝缘块

330：第二导电层

331：第二主体部

333：第二覆盖部

440：导电元件

502～505、512～515：条状导电块

502B～505B、512A～515A：阶梯结构

509、519：串选择线栅极结构

525-1～525-N：字线

526、527：栅极选择线

528：源极线

630：导电材料层

640：绝缘层

640a：表面

640b：邻接面

650：阻绝层

D：高度差

ML1、ML2：串选择线

ML3：位线

WL-1～WL-N：字符结构

W1、W2、W3、W4、W5、W6、W7：宽度

具体实施方式

在此揭露内容的实施例中，是提出一种半导体结构及其制造方法。半导体结构应用于三维存储器阵列中，可减少因掺杂过程中的高能量对元件可能造成的损害，同时也缩减存储器阵列的整体空间与制作成本。然而，实施例所提出的细部结构和工艺步骤仅为举例说明之用，并非对本发明欲保护的范围做限缩。该多个步骤仅为举例说明之用，并非用以限缩本发明。具有通常知识者当可依据实际实施态样的需要对该多个步骤加以修饰或变化。

<半导体结构>

第一实施例

请参照图1。图1绘示依照本发明的第一实施例的半导体结构的示意图。半导体结构100包括衬底110、第一叠层结构120、以及第一导电层130。第一叠层结构120形成于衬底110上，第一叠层结构120包括导电结构121和绝缘结构123，导电结构121被设置邻接于绝缘结构123。第一导电层130形成于衬底110上并围绕第一叠层结构120的两侧壁120a和部份顶部120b，以暴露出第一叠层结构120的一部分120c。实施例中，导电结构121的材质包括含硅材料，例如是多晶硅，绝缘结构123的材质例如是金属氧化物。然实际应用时，导电结构121与绝缘结构123的材料亦视应用状况作适当选择，并不以前述材料为限。

第一导电层130包括第一主体部131和设置于第一主体部131上方的第一覆盖部133。第一主体部131是对应覆盖第一叠层结构120的两侧壁120a的下方，第一覆盖部133是与第一主体部131连接并对应覆盖两侧壁120a的上方与第一叠层结构120的部份顶部120b。第一覆盖部133的宽度W1是小于对应的各侧壁120a的宽度W2，以暴露出第一叠层结构120的部分120c。

如图1所示，实施例中，第一主体部131的宽度W3是实质上与各侧壁120a的宽度W2相等，第一覆盖部133的宽度W1是实质上小于第一主体部131的宽度W3。

实施例中，导电结构121例如是导电层，绝缘结构123例如是绝缘层，导电层被设置于绝缘层上。

如图1所示，第一叠层结构120更可包括存储材料层125，存储材料层125是形成于衬底110上并覆盖导电结构121和绝缘结构123的外围。实施例中，第一导电层130是覆盖存储材料层125的一部份。

实施例中，第一导电层130具有单一材料，例如是多晶硅。第一导电层130亦可具有复合材料，例如是多晶硅及钨化硅(WSi)。

第二实施例

请参照图2。图2绘示依照本发明的第二实施例的半导体结构的示意图。第二实施例中与前述第一实施例相同的元件是沿用同样的元件标号，且相同元件的相关说明请参考前述，在此不再赘述。

半导体结构200包括衬底110、第一叠层结构220、以及第一导电层130。第一叠层结构220形成于衬底110上，第一叠层结构220包括导电结构221和绝缘结构223，导电结构221被设置邻接于绝缘结构223。第一导电层130形成于衬底110上并围绕第一叠层结构220的两侧壁120a和部份顶部120b，以暴露出第一叠层结构120的一部分120c。

如图2所示，实施例中，导电结构221包括多个第一条状导电块221a，绝缘结构223包括多个第一条状绝缘块223a，多个第一条状导电块221a与多个第一条状绝缘块223a是交错叠层，且各个第一条状导电块221a是通过第一条状绝缘块223a分开。

第三实施例

请参照图3。图3绘示依照本发明的第三实施例的半导体结构的示意图。第三实施例中与前述第一实施例和第二实施例相同的元件是沿用同样的元件标号，且相同元件的相关说明请参考前述，在此不再赘述。

半导体结构300包括衬底110、第一叠层结构120、以及第一导电层130。第一叠层结构120形成于衬底110上，第一叠层结构120包括导电结构121和绝缘结构123，导电结构121被设置邻接于绝缘结构123。第一导电层130形成于衬底110上并围绕第一叠层结构120的两侧壁120a和部份顶部120b，以暴露出第一叠层结构120的一部分120c。

如图3所示，实施例中，半导体结构300更包括第二叠层结构320以及第二导电层330。第二叠层结构320形成于衬底110上并邻近第一叠层结构120设置。第二叠层结构320包括多个第二条状导电块321a与多个第二条状绝缘块323a，多个第二条状导电块321a与多个第二条状绝缘块323a是交错叠层，且各个第二条状导电块321a是通过第二条状绝缘块323a分开。第二导电层330形成于衬底110上并围绕第二叠层结构320的两侧壁320a和部份顶部320b，以暴露出第二叠层结构320的一部分320c。

第二导电层330包括第二主体部331和设置于第二主体部331上方的第二覆盖部333。第二主体部331是对应覆盖第二叠层结构320的两侧壁320a的下方，第二覆盖部333是与第二主体部331连接并对应覆盖两侧壁320a的上方与第二叠层结构320的部份顶部320b。第二覆盖部333的宽W4度是小于对应的各侧壁320a的宽度W5，以暴露出第二叠层结构320的部分320c。

如图3所示，实施例中，第二主体部331的宽度W6是实质上与各侧壁320a的宽度W5相等，第二覆盖部333的宽度W4是实质上小于第二主体部331的宽度W6。

实施例中，第二叠层结构320更可包括存储材料层125，存储材料层125是形成于衬底110上并覆盖第二条状导电块321a与第二条状绝缘块323a的外围。实施例中，第二导电层330是覆盖存储材料层125的一部份。

实施例中，第二导电层330具有单一材料，第二导电层330亦可具有复合材料。

第四实施例

请参照图4。图4绘示依照本发明的第四实施例的半导体结构的示意图。第四实施例中与前述第三实施例相同的元件是沿用同样的元件标号，且相同元件的相关说明请参考前述，在此不再赘述。

半导体结构400包括衬底110、第一叠层结构120、第一导电层130、第二叠层结构320、以及第二导电层330。

第一叠层结构120形成于衬底110上，第一叠层结构120包括导电结构121和绝缘结构123，导电结构121被设置邻接于绝缘结构123。第一导电层130形成于衬底110上并围绕第一叠层结构120的两侧壁120a和部份顶部120b，以暴露出第一叠层结构120的一部分120c。第二叠层结构320形成于衬底110上并邻近第一叠层结构120设置。第二导电层330形成于衬底110上并围绕第二叠层结构320的两侧壁320a和部份顶部320b，以暴露出第二叠层结构320的一部分320c。

如图4所示，实施例中，第一叠层结构120的导电结构121例如是导电层，第一叠层结构120的绝缘结构123例如是绝缘层，导电层被设置于绝缘层上。第二叠层结构320包括多个第二条状导电块321a与多个第二条状绝缘块323a，多个第二条状导电块321a与多个第二条状绝缘块323a是交错叠层，且各个第二条状导电块321a是通过第二条状绝缘块323a分开。

虽然第四实施例中是以包括一导电层和一绝缘层的第一叠层结构120与包括交错叠层多个条状导电块和条状绝缘块的第二叠层结构320做说明，但实际应用时，第一叠层结构120与第二叠层结构320亦分别可包括多个条状导电块与多个条状绝缘块，或者分别包括一导电层与一绝缘层。第一叠层结构120与第二叠层结构320的结构配置视应用状况作适当选择，并不以前述结构配置为限。

如图4所示，实施例中，半导体结构400更可包括导电元件440。导电元件440设置于第一叠层结构120上并与导电结构121电性连接。本实施例的半导体结构400应用时可以是一三维存储阵列的栅极选择线。

再者，第一导电层130围绕第一叠层结构120的两侧壁120a和部份顶部120b以暴露出第一叠层结构120的一部分120c，因而导电元件440与第一导电层130之间具有一距离，使得导电元件440不易与第一导电层130发生接触而产生短路。

第五实施例

请参照图5。图5绘示依照本发明的第五实施例的半导体结构的示意图。第五实施例中与前述第四实施例相同的元件是沿用同样的元件标号，且相同元件的相关说明请参考前述，在此不再赘述。

半导体结构500包括衬底110、第一叠层结构120、第一导电层130、第二叠层结构320、第二导电层330、导电元件440、以及多个字符结构WL-1～WL-N。第一叠层结构120包括导电结构121和绝缘结构123，导电结构121被设置邻接于绝缘结构123，第二叠层结构320包括交错叠层的多个第二条状导电块321a与多个第二条状绝缘块323a。导电元件440设置于第一叠层结构120上并与导电结构121电性连接。字符结构WL-1～WL-N形成于衬底110上。

各个字符结构WL-1～WL-N是具有至少一个以上类似于第二叠层结构320的叠层结构与多个条状导电块，使得第一叠层结构120的导电结构121和第二叠层结构320的第二条状导电块321a与字符结构WL-1～WL-N的条状导电块相连接，并通过相连接的第二条状导电块321a与字符结构WL-1～WL-N的条状导电块使字符结构WL-1～WL-N是并联地邻接于第一叠层结构120和第二叠层结构320设置。实施例中，半导体结构500更包括绝缘层640形成于字符结构WL-1～WL-N之间的间距110c中。字符结构WL-1～WL-N之间的间距110c中的绝缘层640是将各个字符结构WL-1～WL-N间隔开来，并且可达到保护字符结构WL-1～WL-N以及防止短路的效果。实际应用时，本实施例的半导体结构500可以是一三维垂直与非门闪存阵列(3D NAND flash memory array)的栅极选择线及源极线的组合，可以节省存储器阵列中元件占用的空间。

<半导体结构应用于存储装置>

请参照图6。图6绘示一种三维垂直与非门闪存阵列的示意图。三维垂直与非门闪存阵列600具有串选择线ML1和ML2的金属层、多个平行于串选择线ML1的条状导电块502～505和512～515、多个垂直于串选择线ML1的字线525-1～525-N、以及多个平行于条状导电块502～505和512～515的位线ML3。三维存储器阵列的存储器元件是经由多个条状导电块502～505和512～515与多个字线525-1～525-N的界面区存取。多个条状导电块502～505和512～515的叠层结构可分为奇数条群组502～505与偶数条群组512～515。奇数条群组512～515的多个条状导电块的第一端为多个阶梯结构512A～515A，通过串选择线栅极结构519、栅极选择线526、多个字线525-1～525-N、栅极选择线527而至源极线528的第二端。偶数条群组502～505的多个条状导电块的第一端为源极线528，通过栅极选择线527、多个字线525-1～525-N、栅极选择线526、串选择线栅极结构509而至多个阶梯结构502B～505B的第二端。由于栅极选择线527与源极线528之间的路径相较于字线之间路径较长，通常为了减少沿条状导电块电流路径的电阻，会施加注入(implantation)以增加栅极选择线527与源极线528之间的条状导电块的掺杂浓度，或者于栅极选择线527与源极线528之间的条状导电块上设置辅助栅极(assistant gate)。

请同时参照图4及图6，以第四实施例为例，半导体结构400是三维垂直栅极存储装置(3D vertical gate memory device)，例如包括三维垂直与非门快闪存储装置(3D NAND flash memory device)。金属硅化物层(未绘示)可形成于第一导电层130与第二导电层330上，金属硅化物例如是硅化钨。实施例中，将如图4所示的半导体结构400设置于图6中三维垂直与非门闪存阵列600的两端作为栅极选择线，第二条状导电块321a(图4)可延伸连接至存储器阵列末端的阶梯结构(图6)，导电元件440(图4)是作为存储器阵列的源极线而于末端接地。

以图6的存储器阵列600为例进一步说明，四个半导体结构400(图4)设置于存储器阵列600(图6)邻近于阶梯结构502B～505B(图6)的第一端，另四个半导体结构400(图4)设置于存储器阵列600(图6)邻近于阶梯结构512A～515A(图6)的第二端。进一步来说，实施例中，半导体结构400(图4)是取代原存储器阵列600(图6)的结构中第一端的栅极选择线527、源极线528、及串选择线栅极结构509(图6)；第一导电层130的第一主体部131的宽度W2(请参照图1)以及第二导电层330的第二主体部331的宽度W5(请参照图3)是实质上等于或大于栅极选择线527的宽度W7(图6)。如此一来，以单一半导体结构400(图4)取代栅极选择线527、源极线528、及串选择线栅极结构509(图6)，因栅极选择线527与源极线528之间的长路径而产生的沿条状导电块电流路径的电阻可减少，同时，也不会因为设置源极线528而影响存储器阵列600的字线的刻蚀工艺。并且，三维存储器阵列600(图6)具有多层结构，使得施加注入时需要提供高能量，而实施例中，不需对条状导电块施加注入以增加掺杂浓度，可减少因掺杂过程中的高能量对栅极选择线可能造成的损害，并且可以避免对多层结构进行掺杂而产生的层与层之间的不均匀性，下层的掺杂量小于上层的掺杂量。同时，原来的栅极选择线527、源极线528、及串选择线栅极结构509(图6)被一个半导体结构400(图4)取代，原来的栅极选择线527和源极线528的整体路径长度可缩短，同时也缩减存储器阵列600的整体空间与制作成本。

<半导体结构的制造方法>

以下是提出实施例的一种半导体结构的制造方法，然该多个步骤仅为举例说明之用，并非用以限缩本发明。具有通常知识者当可依据实际实施态样的需要对该多个步骤加以修饰或变化。请参照图7A至图7C及图8A至图8H。图7A至图7C绘示依照本发明的一实施例的一种半导体结构的制造方法示意图。图8A至图8H绘示依照本发明的另一实施例的一种半导体结构的制造方法示意图。

以下是说明图1的半导体结构100的制造过程。

请参照图7A，形成第一叠层结构120于衬底110上。实施例中，第一叠层结构120的制造方法例如：形成绝缘结构123于衬底110上，以及设置导电结构121邻接于绝缘结构123。另一实施例中，第一叠层结构120的制造方法更包括：形成存储材料层125于衬底110上，存储材料层125是覆盖导电结构121和绝缘结构123的外围。

请参照图7B，形成导电材料层630于衬底110上。实施例中，导电材料层630完全覆盖第一叠层结构120的两侧壁和顶部。实施例中，导电材料层630的材质包括金属，例如是多晶硅。然实际应用时，导电材料层630的材料亦视应用状况作适当选择，并不以前述材料为限。

请参照图7C，刻蚀导电材料层630以形成第一导电层130并暴露出第一叠层结构120的一部分120c。实施例中，第一叠层结构120的一部分120c包括存储材料层125的一部份。刻蚀工艺对导电材料层630(例如多晶硅)与存储材料层125(例如ONO结构)具有适当的刻蚀选择性，因此是刻蚀导电材料层630，而不会刻蚀第一叠层结构120的存储材料层125。第一导电层130围绕第一叠层结构120的两侧壁120a和部份顶部120b。至此，形成如图1所示的半导体结构100。

以下是说明图2的半导体结构200的制造过程。半导体结构200的制造过程中与前述半导体结构100的制造过程中相同的元件是沿用同样的元件标号，且相同元件及相同制造过程的相关说明请参考前述，在此不再赘述。

实施例中，形成第一叠层结构220于衬底110上。实施例中，第一叠层结构220的制造方法例如：形成多个第一条状绝缘块223a于衬底110上，以及形成多个第一条状导电块221a，第一条状导电块221a与第一条状绝缘块223a是交错叠层，且各个第一条状导电块221a是通过第一条状绝缘块223a分开。实施例中，形成第一叠层结构220于衬底110上的步骤是与前述形成第一叠层结构120于衬底110上的步骤于制造过程中的同一阶段进行。

然后，形成导电材料层630于衬底110上，导电材料层630完全覆盖第一叠层结构220的两侧壁和顶部；以及刻蚀导电材料层630以形成第一导电层130并暴露出第一叠层结构220的一部分120c。至此，形成如图2所示的半导体结构200。

以下是说明图3的半导体结构300的制造过程。

请参照图8A，形成第一叠层结构120于衬底110上，形成第二叠层结构320于衬底110上并邻近第一叠层结构120设置。实施例中，形成第一叠层结构120于衬底110上的步骤与形成第二叠层结构320于衬底110上的步骤是同时进行。实施例中，第一叠层结构120的制造方法例如：形成绝缘结构123于衬底110上，以及设置导电结构121邻接于绝缘结构123。第二叠层结构320的制造方法例如：形成多个第二条状绝缘块323a于衬底110，以及形成多个第二条状导电块321a，第二条状导电块321a与第二条状绝缘块323a是交错叠层，且各个第二条状导电块321a是通过第二条状绝缘块323a分开。

另一实施例中，第一叠层结构120与第二叠层结构320的制造方法更包括：形成存储材料层125于衬底110上，存储材料层125是覆盖导电结构121和绝缘结构123的外围以及第二条状导电块321a和第二条状绝缘块323a的外围。

请参照图8B，形成导电材料层630于衬底110上。实施例中，以导电材料层630完全覆盖第一叠层结构120的两侧壁和顶部，并且，以导电材料层630完全覆盖第二叠层结构320的两侧壁和顶部。实施例中，以导电材料层630完全覆盖第一叠层结构120的两侧壁和顶部的步骤与以导电材料层630完全覆盖第二叠层结构320的两侧壁和顶部的步骤是同时进行。

请参照图8C，刻蚀导电材料层630以形成第一导电层130并暴露出第一叠层结构120的一部分120c，以及刻蚀导电材料层630以形成第二导电层330并暴露出第二叠层结构320的一部分320c。实施例中，刻蚀导电材料层630以形成第一导电层130的步骤与刻蚀导电材料层630以形成第一导电层130的步骤是同时进行。实施例中，第一导电层130围绕第一叠层结构120的两侧壁120a和部份顶部120b。第二导电层330围绕第二叠层结构320的两侧壁320a和部份顶部320b。至此，形成如图3所示的半导体结构300。

以下是说明图4的半导体结构400的制造过程。以下是从刻蚀导电材料层630以形成第一导电层130和第二导电层330后开始说明。

请参照图8D，形成绝缘层640于第一导电层130上及第一叠层结构120暴露出的部分120c上。实施例中，更可形成绝缘层640于第二导电层330上及第二叠层结构320暴露出的部分320c上，且与形成绝缘层640于第一导电层130上及第一叠层结构120暴露出的部分120c上的步骤是同时进行。实施例中，绝缘层640的材质例如是金属氧化物。然实际应用时，绝缘层640的材料亦视应用状况作适当选择，并不以前述材料为限。

请参照图8E，刻蚀绝缘层640以暴露出第一叠层结构120的部分120c的上表面120c’。实施例中，更可刻蚀绝缘层640以暴露出第二叠层结构320的部分320c的上表面320c’，且与刻蚀绝缘层640以暴露出第一叠层结构120的部分120c的上表面120c’的步骤是同时进行。实施例中，刻蚀绝缘层640后亦暴露出第一导电层130的上表面130a与第二导电层330的上表面330a。实施例中，刻蚀后的绝缘层640具有一表面640a，表面640a与上表面120c’和上表面320c’实质上是共平面。实施例中，刻蚀工艺对绝缘层640(例如金属氧化物)与存储材料层125(例如ONO结构)具有适当的刻蚀选择性，因此是刻蚀绝缘层640，而不会刻蚀存储材料层125。并且，刻蚀工艺对绝缘层640(例如金属氧化物)与第一导电层130和第二导电层330(例如多晶硅)具有适当的刻蚀选择性，因此是刻蚀绝缘层640，而不会刻蚀第一导电层130和第二导电层330。

请参照图8F，形成阻绝层650于绝缘层640及第一叠层结构120的部分120c的上表面120c’上。实施例中，更可形成阻绝层650于第二叠层结构320的部分320c的上表面320c’上，且与形成阻绝层650于绝缘层640及第一叠层结构120的部分120c的上表面120c’上的步骤是同时进行。实施例中，阻绝层650的材质包括氮化物，例如是氮化硅。然实际应用时，阻绝层650的材料亦视应用状况作适当选择，并不以前述材料为限。

请参照图8G，刻蚀阻绝层650及存储材料层125以暴露出导电结构121的一部分的上表面121a。实施例中，第一导电层130和第二导电层330邻接第一叠层结构120的两侧壁120a和第二叠层结构320的两侧壁320a的部分与绝缘层640之间具有邻接面640b，邻接面640b与导电结构121的上表面121a之间具有高度差D。高度差D使得阻绝层650与存储材料层125会被刻蚀的部分是邻接绝缘层640，而不邻接第一导电层130和第二导电层330。并且，刻蚀工艺对阻绝层650(例如氮化硅)和存储材料层125(例如ONO结构)与绝缘层640(例如金属氧化物)具有适当的刻蚀选择性，因此是刻蚀阻绝层650和存储材料层125，而不会刻蚀绝缘层640。

请参照图8H，设置导电元件440于导电结构121的部分的上表面121a上。实施例中，由于高度差D使得刻蚀阻绝层650和存储材料层125，而不会刻蚀绝缘层640，导电元件440不会接触第一导电层130和第二导电层330，而不会发生短路现象。至此，形成如图4所示的半导体结构400。

以下是说明图5的半导体结构500的制造过程。以下是从形成第一叠层结构120与第二叠层结构320后开始说明。半导体结构500的制造过程中与前述半导体结构400的制造过程中相同的元件是沿用同样的元件标号，且相同元件及相同制造过程的相关说明请参考前述，在此不再赘述。

请参照图5，形成多个字符结构WL-1～WL-N于衬底110上。实施例中，各个字符结构WL-1～WL-N是具有至少一个以上类似于第二叠层结构320的叠层结构与多个条状导电块，形成字符结构WL-1～WL-N的叠层结构的步骤与形成第一叠层结构120与第二叠层结构320的步骤是同时进行，第二条状导电块321与字符结构WL-1～WL-N的条状导电块是相连接，使字符结构WL-1～WL-N是并联地邻接于第一叠层结构120和第二叠层结构320设置。

实施例中，形成绝缘层640于字符结构WL-1～WL-N上及字符结构WL-1～WL-N之间的间距110c中。实施例中，形成绝缘层640于字符结构WL-1～WL-N上及字符结构WL-1～WL-N之间的间距110c中的步骤，是与形成绝缘层640于第一导电层130上及第一叠层结构120暴露出的部分120c上的步骤、以及形成绝缘层640于第二导电层330上及第二叠层结构320暴露出的部分320c上的步骤同时进行。

实施例中，刻蚀绝缘层640以暴露出字符结构WL-1～WL-N的上表面，且与刻蚀绝缘层640以暴露出第一叠层结构120的部分120c的上表面120c’的步骤以及刻蚀绝缘层640以暴露出第二叠层结构320的部分320c的上表面320c’的步骤是同时进行。实施例中，部分绝缘层640未被刻蚀移除而保持于字符结构WL-1～WL-N之间的间距110c中，可达到保护字符结构WL-1～WL-N且防止短路的效果。至此，形成如图5所示的半导体结构500。

以上实施例，是以半导体结构及其制造方法作相关说明。综上所述，实施例中所提出的半导体结构的第一导电层围绕第一叠层结构的两侧壁和部份顶部以暴露出第一叠层结构的一部分，使得导电元件不易与第一导电层发生接触而产生短路。并且，实施例的半导体结构可以是一三维垂直与非门闪存阵列的栅极选择线及源极线的组合，可以节省存储器阵列中元件占用的空间。再者，实施例的半导体结构同时具备栅极选择线、源极线、及串选择线栅极结构的作用，可减少因掺杂过程中的高能量对存储器阵列中元件可能造成的损害，并且缩减存储器阵列的整体路径长度，也缩减存储器阵列的整体空间与制作成本。

综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (13)

1.一种半导体结构，包括：

一衬底；

一第一叠层结构，形成于该衬底上，其中该第一叠层结构包括一导电结构和一绝缘结构，该导电结构是设置邻接于该绝缘结构；以及

一第一导电层，形成于该衬底上并围绕该第一叠层结构的两侧壁和部份顶部，以暴露出该第一叠层结构的一部分；

其中，该第一导电层包括一第一主体部和设置于该第一主体部上方的一第一覆盖部，该第一主体部是对应覆盖该第一叠层结构的两侧壁的下方，该第一覆盖部是与该第一主体部连接并对应覆盖该两侧壁的上方与该第一叠层结构的该部份顶部，且该第一覆盖部的宽度是小于对应的各该侧壁的宽度，以暴露出该第一叠层结构的该部分；该第一主体部的宽度是与各该侧壁的宽度相等，该第一覆盖部的宽度是小于该第一主体部的宽度。

2.根据权利要求1所述的半导体结构，其中该导电结构包括多个第一条状导电块，该绝缘结构包括多个第一条状绝缘块，该多个第一条状导电块与该多个第一条状绝缘块是交错叠层，且各该多个第一条状导电块是通过该多个第一条状绝缘块分开。

3.根据权利要求1所述的半导体结构，更包括：

一第二叠层结构，形成于该衬底上并邻近该第一叠层结构设置，其中该第二叠层结构包括多个第二条状导电块与多个第二条状绝缘块，该多个第二条状导电块与该多个第二条状绝缘块是交错叠层，且各该多个第二条状导电块是通过该多个第二条状绝缘块分开；以及

一第二导电层，形成于该衬底上并围绕该第二叠层结构的两侧壁和部份顶部，以暴露出该第二叠层结构的一部分。

4.根据权利要求1所述的半导体结构，更包括：

一导电元件，设置于该第一叠层结构上并与该导电结构电性连接。

5.根据权利要求3所述的半导体结构，更包括多个字符结构，形成于该衬底上，其中各该多个字符结构包括多个条状导电块，各该多个条状导电块连接至对应的各该多个第二条状导电块，使该多个字符结构是并联地邻接该第一叠层结构和该第二叠层结构设置。

6.根据权利要求5所述的半导体结构，更包括一绝缘层形成于各该多个字符结构间的间距中，该半导体结构为一三维垂直与非门闪存阵列的栅极选择线及字线的组合。

7.根据权利要求1所述的半导体结构，其中该第一叠层结构包括一存储材料层，该存储材料层是形成于该衬底上并覆盖该导电结构和该绝缘结构的外围。

8.一种半导体结构的制造方法，包括：

形成一第一叠层结构于一衬底上，其中包括：

形成一绝缘结构于该衬底上；及

设置一导电结构邻接于该绝缘结构；

形成一导电材料层于该衬底上；

刻蚀该导电材料层以形成一第一导电层并暴露出该第一叠层结构的一部分，其中该第一导电层围绕该第一叠层结构的两侧壁和部份顶部；以及

设置一导电元件于该第一叠层结构上并与该导电结构电性连接，其中该第一叠层结构包括一存储材料层，该存储材料层是形成于该衬底上并覆盖该导电结构和该绝缘结构的外围，设置该导电元件于该第一叠层结构上的步骤包括：

形成一绝缘层于该第一导电层上及该第一叠层结构暴露出的部分上；

刻蚀该绝缘层以暴露出该第一叠层结构的该部分的上表面；

形成一阻绝层于该绝缘层及该第一叠层结构的该部分的上表面上；

刻蚀该阻绝层及该存储材料层以暴露出该导电结构的一部分的上表面；以及

设置该导电元件于该导电结构的该部分的上表面上。

9.根据权利要求8所述的半导体结构的制造方法，

其中形成该绝缘结构于该衬底上的步骤包括：形成一绝缘层于该衬底上；及

其中设置该导电结构邻接于该绝缘结构的步骤包括：形成一导电层于该绝缘层上。

10.根据权利要求8所述的半导体结构的制造方法，

其中形成该绝缘结构于该衬底上的步骤包括：形成多个第一条状绝缘块于该衬底上；及

其中设置该导电结构邻接于该绝缘结构的步骤包括：形成多个第一条状导电块，该多个第一条状导电块与该多个第一条状绝缘块是交错叠层，且各该多个第一条状导电块是通过该多个第一条状绝缘块分开。

11.根据权利要求8所述的半导体结构的制造方法，更包括：

形成一第二叠层结构于该衬底上并邻近该第一叠层结构设置，包括：

形成多个第二条状绝缘块于该衬底；及

形成多个第二条状导电块，该多个第二条状导电块与该多个第二条状绝缘块是交错叠层，且各该多个第二条状导电块是通过该多个第二条状绝缘块分开；

形成该导电材料层于该衬底上；以及

刻蚀该导电材料层以形成一第二导电层并暴露出该第二叠层结构的一部分，其中该第二导电层围绕该第二叠层结构的两侧壁和部份顶部。

12.根据权利要求11所述的半导体结构的制造方法，更包括：

形成多个字符结构于该衬底上，其中形成各该多个字符结构的步骤包括形成多个条状导电块于该衬底上，各该多个条状导电块连接至对应的各该多个第二条状导电块，使该多个字符结构是并联地邻接该第一叠层结构和该第二叠层结构设置。

13.根据权利要求8所述的半导体结构的制造方法，其中形成该第一叠层结构于该衬底上的步骤包括：

形成一存储材料层于该衬底上，该存储材料层是覆盖该导电结构和该绝缘结构的外围。