CN102881317B

CN102881317B - 三维存储器阵列

Info

Publication number: CN102881317B
Application number: CN201110204733.3A
Authority: CN
Inventors: 张文岳
Original assignee: Winbond Electronics Corp
Current assignee: Winbond Electronics Corp
Priority date: 2011-07-13
Filing date: 2011-07-13
Publication date: 2015-08-12
Anticipated expiration: 2031-07-13
Also published as: CN102881317A

Abstract

本发明公开了一种三维存储器阵列。各字元线层具有沿第一方向交替排列的多条字元线及多个间隙，间隙包括交替排列的第一群间隙与第二群间隙。第一位元线层在字元线层上且具有沿第二方向的多条位元线。第一导电柱阵列穿过字元线层并连接第一位元线层，其包括在第一群间隙中的多个第一导电柱。各第一导电柱与邻接的字元线间配置有第一存储器构件。第二位元线层在字元线层下且具有沿第二方向的多条第二位元线。第二导电柱阵列穿过字元线层并连接第二位元线层，其包括在第二群间隙中的多个第二导电柱。各第二导电柱与邻接的字元线间配置有第二存储器构件。本发明的三维存储器阵列的下层的存储器层的可靠度及效能不会下降。

Description

三维存储器阵列

技术领域

本发明是有关于一种半导体元件，且特别是有关于一种高密度的三维存储器阵列。

背景技术

电子元件的进步增加了对更大存储能力的需要。为了增加存储能力，存储器元件变得更小且更紧密。因此，高密度的三维存储器阵列已受到业界的高度关注。

图1为公知的三维交叉点(cross point)存储器阵列的立体示意图。公知的三维交叉点存储器阵列10包括多条以第一方向排列的第一电极12、多条以第二方向排列的第二电极16以及多个第一存储器构件14，其中第二方向垂直于第一方向。第二电极16配置在第一电极12上。第一存储器构件14配置于第二电极16与第一电极12的交叉点处。当工艺的特征尺寸(featuresize)为F，此三维存储器阵列的记忆胞的最小尺寸为4F²。

此三维交叉点存储器阵列10可以还包括配置在第二电极16上的多条以第一方向排列的第三电极20以及配置在第三电极与第二电极的交叉点处的第二存储器构件18。如此一来，此三维存储器阵列的记忆胞的等效(equivalent)最小尺寸为2F²。以此类推，当此三维存储器阵列具有N层堆叠的记忆胞时，记忆胞的等效最小尺寸为4F²/N。

虽然公知的三维交叉点存储器阵列可以有效减少记忆胞的最小尺寸，但仍存在以下缺点使其可行性无法提升。首先，每增加一层记忆胞的堆叠，就必须至少增加一个图案化步骤(包含沉积、光刻、蚀刻等)，工艺成本昂贵。此外，由于每一层记忆胞是在不同图案化步骤形成，因此其大小、组成无法完全相同，增加元件特性的变动。再者，下层的存储器层(如第一存储器构件14)比上层的存储器层(如第二存储器构件)受到的更多的热预算(thermalbudget)，因此下层的存储器层的可靠度及效能均会下降。

发明内容

有鉴于此，本发明的目的在于提供一种三维存储器阵列，可以解决上述问题，且具有较公知三维存储器阵列更小的记忆胞尺寸。

本发明提供一种三维存储器阵列，包括多个字元线层、第一位元线层、第一导电柱阵列、第二位元线层及第二导电柱阵列。每一个字元线层具有沿第一方向交替排列的多条字元线及多个间隙，这些间隙包括交替排列的第一群间隙与第二群间隙。第一位元线层配置在这些字元线层的上方且具有沿第二方向排列的多条位元线，第二方向与第一方向垂直。第一导电柱阵列延伸穿过这些字元线层并与第一位元线层电性连接。第一导电柱阵列包括多个第一导电柱，这些第一导电柱配置在第一群间隙中，且每一个第一导电柱与一字元线层中与该第一导电柱邻接的一字元线之间配置有一第一存储器构件。第二位元线层配置在这些字元线层的下方且具有沿第二方向排列的多条第二位元线。第二导电柱阵列延伸穿过这些字元线层并与第二位元线层电性连接。第二导电柱阵列包括多个第二导电柱，这些第二导电柱配置在第二群间隙中，且每一个第二导电柱与一字元线层中与该第二导电柱邻接的一字元线之间配置有一第二存储器构件。

在本发明的一实施例中，上述三维存储器阵列还包括多个导电插塞，每一个导电插塞配置在对应的第一导电柱与第一位元线层之间，该第一导电柱阵列通过这些导电插塞与该第一位元线层电性连接。

在本发明的一实施例中，上述每一个导电插塞是由导电层以及环绕导电层的侧壁及底部的阻障层所构成。

在本发明的一实施例中，上述第一存储器构件与第二存储器构件为单层或多层结构。

在本发明的一实施例中，上述第一存储器构件与第二存储器构件的材料相同。

在本发明的一实施例中，上述第一存储器构件与第二存储器构件的材料包括介电材料。

在本发明的一实施例中，上述介电材料包括氧化硅、氮化硅、氮氧化硅、氧化铝、氧化钛、氧化铪或其组合。

在本发明的一实施例中，上述各第一存储器构件环绕对应的第一导电柱而配置，且各第二存储器构件环绕对应的第二导电柱而配置。

在本发明的一实施例中，上述三维存储器阵列还包括绝缘层，其配置在字元线层、第一位元线层、第二位元线层、第一导电柱阵列与第二导电柱阵列之间的剩余空间中。

在本发明的一实施例中，上述三维存储器阵列的记忆胞的最小尺寸为2F2。

本发明另提供一种三维存储器阵列，包括多个字元线层、第一位元线层、第一导电柱阵列、第二位元线层及第二导电柱阵列。每一个字元线层具有沿第一方向交替排列的多条字元线及多个间隙，这些间隙包括交替排列的第一群间隙与第二群间隙。第一位元线层配置在这些字元线层的上方且具有沿第二方向排列的多条位元线，第二方向与第一方向垂直。第一导电柱阵列延伸穿过这些字元线层并与第一位元线层电性连接。第一导电柱阵列包括多个第一导电柱，这些第一导电柱配置在第一群间隙中，且每一个第一导电柱与一字元线层中与该第一导电柱邻接的一字元线之间配置有一第一存储器构件。第二位元线层配置在第一位元线层的上方且具有沿第二方向排列的多条第二位元线，其中第一位元线与第二位元线交替排列。第二导电柱阵列延伸穿过这些字元线层并与第二位元线层电性连接。第二导电柱阵列包括多个第二导电柱，这些第二导电柱配置在第二群间隙中，且每一个第二导电柱与一字元线层中与该第二导电柱邻接的一字元线之间配置有一第二存储器构件，其中第一导电柱与第二导电柱交错排列。

在本发明的一实施例中，上述第一存储器构件与第二存储器构件的材料相同或不同。

在本发明的一实施例中，上述第一存储器构件与第二存储器构件为包括第一介电层、第二介电层及位于第一介电层与第二介电层之间的导电层的三明治结构。

在本发明的一实施例中，上述第一介电层与第二介电层的材料各自包括氧化硅、氮化硅、氮氧化硅、氧化铝、氧化钛或氧化铪，且导电层的材料包括钛、镍或铜。

本发明的有益效果在于，基于上述，由于本发明的多个导电柱是在同一个图案化步骤(或至多两个图案化步骤)中完成，因此导电柱、存储器构件及对应的字元线形成的多个记忆胞具有相同的特性。下层字元线的记忆胞与上层字元线的记忆胞受到相同的热预算，因此下层的存储器层的可靠度及效能不会下降。另外，本发明的三维存储器阵列的记忆胞的最小尺寸可以降低至2F2，因此可以大幅提高存储器元件的密度。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1为公知的三维交叉点存储器阵列的立体示意图。

图2为根据本发明第一实施例所绘示的三维存储器阵列的俯视视示意图。

图2A至图2C为根据本发明第一实施例所绘示的三维存储器阵列的制造方法的俯视示意图。

图3为图2中沿I-I′线所绘示的剖面示意图。

图4为根据本发明第一实施例所绘示的三维存储器阵列的剖视示意图。

图5为根据本发明第一实施例所绘示的三维存储器阵列的立体示意图。

图6为根据本发明第二实施例所绘示的三维存储器阵列的俯视示意图。

图6A至图6D为根据本发明第二实施例所绘示的三维存储器阵列的制造方法的俯视示意图。

图7为图6中沿I-I′线所绘示的剖面示意图。

图8为根据本发明第二实施例所绘示的三维存储器阵列的立体示意图。

图9为根据本发明第三实施例所绘示的三维存储器阵列的俯视示意图。

图9A至图9C为根据本发明第三实施例所绘示的三维存储器阵列的制造方法的俯视示意图。

图10为图9中沿I-I′线所绘示的剖面示意图。

图11为图9中沿II-II′线所绘示的剖面示意图。

图12为根据本发明第三实施例所绘示的三维存储器阵列的立体示意图。

其中，附图标记说明如下：

10：公知的三维交叉点存储器阵列

12：第一电极

14：第二电极

16：第一存储器构件

18：第三电极

20：第二存储器构件

100、100a、200、300：三维存储器阵列

101、101b、101c、101d、103：绝缘层

101a：图案化蚀刻终止层的图案

102：基底

104、108：导电柱阵列

105、109：导电柱

106、110：存储器构件

106a：第一介电层

106b：导电层

106c：第二介电层

120：导电插塞

120a：导电层

120b：阻障层

122：氮化硅图案

124：氮化硅间隙壁

BL1～BL4：位元线

TBLL：顶位元线层

BBLL：底位元线层

G、G1、G2：间隙

OP、OP1、OP2：开口

T、T1、T2：沟渠

WL1～WL4：字元线

1^stWLL～4^thWLL：字元线层

具体实施方式

第一实施例

图2为根据本发明第一实施例所绘示的三维存储器阵列的俯视示意图。为清楚及方便说明起见，图2未绘示最上层的绝缘层及其下方的存储器构件。图3为图2中沿I-I′线所绘示的剖面示意图。图5为根据本发明第一实施例所绘示的三维存储器阵列的立体示意图。为清楚及方便说明起见，图5未绘示绝缘层101。

请参照图2、图3及图5，第一实施例的三维存储器阵列100包括：多个字元线层1^stWLL～4^thWLL、一位元线层BLL、一导电柱阵列104、一存储器构件106以及一绝缘层101。

字元线层1^stWLL、2^ndWLL、3^rdWLL、4^thWLL依序配置在基底102上。每一个字元线层WLL具有沿第一方向交替排列的多条字元线WL1～WL4及多个间隙G，且这些间隙G包括交替排列的第一群间隙G1与第二群间隙G2。具体言之，每一个字元线层WLL具有沿第一方向依序排列的WL1、G1、WL2、G2、WL3、G1、WL4、G2......。

位元线层BLL配置在字元线层4^thWLL的上方且具有沿第二方向排列的多条位元线BL1～BL4。第二方向与第一方向垂直。

导电柱阵列104延伸穿过字元线层1^stWLL～4^thWLL并与位元线层BLL电性连接。导电柱阵列104包括多个导电柱105，这些导电柱105配置在第一群间隙G1中，且每一个导电柱105与一字元线层WLL中与其邻接的一字元线WL之间配置有一存储器构件106。

在一实施例中，存储器构件106为单层或多层结构。存储器构件106的材料包括介电材料，例如是氧化硅、氮化硅、氮氧化硅、氧化铝、氧化钛、氧化铪或其组合。

在另一实施例中，存储器构件106为包括第一介电层106a、第二介电层106c及位于第一介电层106a与第二介电层106c之间的导电层106b的三明治结构，从而形成三维存储器阵列100a，如图4所示。第一介电层106a与第二介电层106c的材料各自包括氧化硅、氮化硅、氮氧化硅、氧化铝、氧化钛或氧化铪，且导电层106b的材料包括钛、镍、钴或铜。

绝缘层101配置在字元线层1^stWLL、2^ndWLL、3^rdWLL、4^thWLL、位元线层BLL与导电柱阵列104之间的剩余空间中。具体而言，绝缘层101包括绝缘层103、字元线材料层之间的绝缘材料层，其将会在以下制造方法中详述。

特别要注意的是，存储器构件106实质上环绕对应的导电柱105而配置，且更延伸配置在对应的导电柱105的底面以及位元线层BLL与绝缘层101的顶面之间。在第一实施例中，导电柱105、存储器构件106及对应的字元线WL形成两端点记忆胞A(two terminal memory cell)。本发明的三维存储器阵列100的记忆胞A的最小尺寸为4F²，如图2所示。

此外，在上述实施例中，是以包括四层字元线层1^stWLL～4^thWLL(每一层字元线层WLL具有四条字元线WL1～WL4)、四条位元线BL1～BL4及四个导电柱105的三维存储器阵列100为例来说明之，但不用以限制本发明。本技术领域的技术人员应了解，本发明并不对字元线层、字元线、位元线及导电柱的数目做限制。

以下，将说明第一实施例的三维存储器阵列100的制造方法。图2A至图2C为根据本发明第一实施例所绘示的三维存储器阵列的制造方法的俯视示意图。为清楚及方便说明起见，于部分附图中省略部分构件。

首先，请参照图2A(未绘示最上层的绝缘层)及图3，于基底102上依序形成交替排列的多个字元线材料层及绝缘材料层(未绘示)。然后，形成延伸穿过上述字元线材料层及绝缘材料层的沿第一方向排列的多个沟渠T(T1、T2)，以形成字元线层1^stWLL～4^thWLL。每一个字元线层WLL具有沿第一方向交替排列的多条字元线WL1～WL4及多条间隙G，且这些间隙G包括交替排列的第一群间隙G1与第二群间隙G2。具体言之，每一个字元线层WLL具有沿第一方向依序排列的WL1、G1、WL2、G2、WL3、G1、WL4......。接着，以绝缘层103填满这些间隙G(或沟渠T)。

之后，请参照图2B(未绘示最上层的绝缘层及其下方的存储器构件)及图3，于对应于第一群间隙G1的位置的绝缘层中形成多个与对应的WL连接的开口OP。继之，于基底102上形成存储器构件106，以覆盖开口OP的表面(即底面及侧壁)及最上层绝缘层的表面。然后，使用导电材料(例如钨)填满开口OP，以形成具有多个导电柱105的导电柱阵列104。

接着，请参照图2C(未绘示最上层的绝缘层及其下方的存储器构件)及图3，于基底102上形成位元线层BLL，其中位元线层BLL具有沿第二方向排列的多条位元线BL1～BL4。导电柱阵列104与位元线层BLL电性连接。

在第一实施例中，多个导电柱105是在同一个图案化步骤中完成。也就是说，导电柱105、存储器构件106及对应的字元线WL形成的多个记忆胞A是在同一个图案化步骤中完成，因此可以大幅节省工艺成本，避免公知技术中每增加一层记忆胞的堆叠，就必须增加一个图案化步骤的缺点。此外，由于本发明的三维存储器阵列100的记忆胞A是在同一个图案化步骤中完成，因此记忆胞A具有相同的功效。下层的记忆胞与上层的记忆胞受到相同的热预算，因此下层的存储器层的可靠度及效能不会下降。

第二实施例

图6为根据本发明第二实施例所绘示的三维存储器阵列的俯视示意图。为清楚及方便说明起见，图6未绘示字元线4^thWLL上的绝缘层。图7为图6中沿I-I′线所绘示的剖面示意图。图8为根据本发明第二实施例所绘示的三维存储器阵列的立体示意图。为清楚及方便说明起见，图8未绘示绝缘层101。

请参照图6、图7及图8，第二实施例的三维存储器阵列200包括：多个字元线层1^stWLL～4^thWLL、一底位元线层BBLL(bottom bit line layer)、一顶位元线层TBLL(top bit line layer)、一导电柱阵列104、一存储器构件106、一导电柱阵列108、一存储器构件110以及一绝缘层101。

字元线层1^stWLL、2^ndWLL、3^rdWLL、4^thWLL依序配置在基底102上。每一个字元线层WLL具有沿第一方向交替排列的字元线WL1～WL4及多个间隙G，且这些间隙G包括交替排列的第一群间隙G1与第二群间隙G2。具体言之，每一个字元线层WLL具有沿第一方向依序排列的WL1、G1、WL2、G2、WL3、G1、WL4、G2......。

底位元线层BBLL配置在字元线层1^stWLL的下方且具有沿第二方向排列的多条位元线BL1～BL4，其中第二方向与第一方向垂直。

顶位元线层TBLL配置在字元线层4^thWLL的上方且具有沿第二方向排列的多条第二位元线BL1～BL4。

导电柱阵列108延伸穿过字元线层1^stWLL～4^thWLL并与底位元线层BBLL电性连接。导电柱阵列108包括多个导电柱109，这些导电柱109配置在第二群间隙G2中，且每一个导电柱109与一字元线层WLL中与其邻接的一字元线WL之间配置有一存储器构件110。

导电柱阵列104延伸穿过字元线层1^stWLL～4^thWLL并与顶位元线层TBLL电性连接。导电柱阵列104包括多个导电柱105，这些导电柱105配置在第一群间隙G1中，且每一个导电柱105一字元线层WLL中与其邻接的一字元线WL之间配置有一存储器构件106。

此外，第二实施例的三维存储器阵列200还包括配置在对应的导电柱104上的导电插塞120。导电插塞120例如是由导电层120a以及环绕导电层120a的侧壁及底部的阻障层120b所构成。导电层120a的材料例如是钨，阻障层120b的材料例如是氮化钛。导电柱阵列104实质上通过导电插塞120与顶位元线层TBLL电性连接。

在一实施例中，存储器构件110与存储器构件106为单层或多层结构。存储器构件110与存储器构件106的材料包括介电材料，例如是氧化硅、氮化硅、氮氧化硅、氧化铝、氧化钛、氧化铪或其组合。

绝缘层101配置在字元线层1^stWLL～4^thWLL、底位元线层BBLL、顶位元线层TBLL、导电柱阵列108与导电柱阵列104之间的剩余空间中。具体而言，绝缘层101包括绝缘层103、图案化蚀刻终止层的图案101a、绝缘层101b、绝缘层101c及字元线材料层之间的绝缘材料层，将会在以下制造方法中详述。

特别要注意的是，存储器构件110实质上环绕对应的导电柱109而配置。类似地，存储器构件106实质上环绕对应的导电柱105而配置。在第二实施例中，导电柱109、存储器构件110及对应的字元线WL形成两端点记忆胞A′，且导电柱105、存储器构件106及对应的字元线WL形成两端点记忆胞A。

由于存储器构件110与存储器构件106可设计为具有相同的材料，且导电柱109与导电柱105可设计为具有相同的材料，因此记忆胞A与记忆胞A′可完全相同。本发明的三维存储器阵列200的记忆胞A(或A′)的最小尺寸为2F²，如图6所示。

以下，将说明第二实施例的三维存储器阵列200的制造方法。图6A至图6D为根据本发明第二实施例所绘示的三维存储器阵列的制造方法的俯视示意图。为清楚及方便说明起见，于部分附图中省略部分构件。

首先，请参照图6A及图7，于基底102上形成底位元线层BBLL，其中底位元线层BBLL具有沿第二方向排列的多条位元线BL1～BL4。

然后，请参照图6B(未绘示字元线4^thWLL上的绝缘层)及图7，形成图案化蚀刻终止层于底位元线层BBLL上，其中图案化蚀刻终止层具有沿第一方向排列的多条图案101a，以曝露出部分的底位元线层BBLL。之后，于图案化蚀刻终止层上形成绝缘层101b，且绝缘层101b填满图案化蚀刻终止层的图案101a之间的间隙。图案化蚀刻终止层的材料相对于绝缘层101b的材料具有蚀刻选择性。举例来说，图案化蚀刻终止层的材料例如是氮化硅，而绝缘层101b的材料例如是氧化硅。

继之，于绝缘层101b上依序形成交替排列的多个字元线材料层及绝缘材料层(未绘示)。然后，形成延伸穿过上述字元线材料层及绝缘材料层的沿第一方向排列的多个沟渠T(T1、T2)，以形成字元线层1^stWLL～4^thWLL。每一个字元线层WLL具有沿第一方向交替排列的多条字元线WL1～WL4及多条间隙G，且这些间隙G包括交替排列的第一群间隙G1与第二群间隙G2。具体言之，每一个字元线层WLL具有沿第一方向依序排列的WL1、G1、WL2、G2、WL3、G1、WL4、G2......。接着，以绝缘层103填满这些间隙G(或沟渠T)。

之后，请参照图6C(未绘示字元线4^thWLL上的绝缘层)及图7，于对应于第一群间隙G1的位置的绝缘层中形成多个与对应的字元线WL连接的开口OP1，且于对应于第二群间隙G2的位置的绝缘层中形成多个与对应的字元线WL连接的开口OP2。特别要注意的是，开口OP2对应于图案化蚀刻终止层的图案101a之间的间隙，而开口OP1对应于图案化蚀刻终止层的图案101a。也就是说，由于图案化蚀刻终止层的材料相对于绝缘层101b的材料具有蚀刻选择性，形成开口OP2的蚀刻工艺会停在底位元线层BBLL上，而形成开口OP1的同一蚀刻工艺会停在图案化蚀刻终止层的图案101a上，如图7所示。

继之，于基底102上形成存储器层，以覆盖开口OP1及OP2的表面(即底面及侧壁)及最上层绝缘层的表面。然后，移除位于开口OP1及OP2的底面及最上层绝缘层上的存储器层，以于开口OP1的侧壁上形成存储器构件106以及于开口OP2的侧壁上形成存储器构件110。

接着，使用导电材料(例如钨)填满开口OP1及OP2，由此形成具有多个导电柱105的导电柱阵列104以及具有多个导电柱109的导电柱阵列108。导电柱阵列108与底位元线层BBLL电性连接。

之后，请参照图6D(未绘示字元线4^thWLL上的绝缘层)及图7，于基底102上形成绝缘层101c。继之，于绝缘层101c中形成对应于导电柱105的导电插塞120。导电插塞120例如是由导电层120a以及环绕导电层120a的侧壁及底部的阻障层120b所构成。导电层120a的材料例如是钨，阻障层120b的材料例如是氮化钛。

继之，于基底102上形成顶位元线层TBLL，其中顶位元线层TBLL具有沿第二方向排列的多条位元线BL1～BL4。导电柱阵列104实质上通过导电插塞120与顶位元线层TBLL电性连接。

在第二实施例中，由于多个导电柱105及多个导电柱109是在同一个图案化步骤中完成，因此导电柱105、存储器构件106及对应的字元线WL形成的多个记忆胞A，或导电柱109、存储器构件110及对应的字元线WL形成两端点记忆胞A′具有相同的功效。下层的记忆胞与上层的记忆胞受到相同的热预算，因此下层的存储器层的可靠度及效能不会下降。

第三实施例

图9为根据本发明第三实施例所绘示的三维存储器阵列的俯视示意图。为清楚及方便说明起见，图9未绘示字元线层4^thWLL、底位元线层BBLL及顶位元线层TBLL之间的绝缘层等构件。图10为图9中沿I-I′线所绘示的剖面示意图。图11为图9中沿II-II′线所绘示的剖面示意图。图12为根据本发明第三实施例所绘示的三维存储器阵列的立体示意图。为清楚及方便说明起见，图12未绘示绝缘层101。

请参照图9、图10、图11及图12，本发明的三维存储器阵列300包括：多个字元线层1^stWLL～4^thWLL、一底位元线层BBLL、一顶位元线层TBLL、一导电柱阵列104、一存储器构件106、一导电柱阵列108、一存储器构件110以及一绝缘层101。

底位元线层BBLL配置在字元线层4^thWLL的上方且具有沿第二方向排列的多条位元线BL1～BL4，其中第二方向与第一方向垂直。

顶位元线层TBLL配置在底位元线层BBLL的上方且具有沿第二方向排列的多条第二位元线BL1～BL4。

导电柱阵列104延伸穿过字元线层1^stWLL～4^thWLL并与底位元线层BBLL电性连接。导电柱阵列104包括多个导电柱105，这些导电柱105配置在第一群间隙G1中，且每一个导电柱105与一字元线层WLL中与其邻接的一字元线WL之间配置有一存储器构件106。

导电柱阵列108延伸穿过字元线层1^stWLL～4^thWLL并与顶位元线层TBLL电性连接。导电柱阵列108包括多个导电柱109，这些导电柱109配置在第二群间隙G2中，且每一个导电柱109与一字元线层WLL中与其邻接的一字元线WL之间配置有一存储器构件110。特别要注意的是，导电柱105与导电柱109交错排列。

在一实施例中，存储器构件106与存储器构件110为单层或多层结构。存储器构件106与存储器构件110的材料包括介电材料，例如是氧化硅、氮化硅、氮氧化硅、氧化铝、氧化钛、氧化铪或其组合。

在另一实施例中，存储器构件106与存储器构件110为包括第一介电层、第二介电层及位于第一介电层与第二介电层之间的导电层的三明治结构(未绘示)。第一介电层与第二介电层的材料各自包括氧化硅、氮化硅、氮氧化硅、氧化铝、氧化钛或氧化铪，且导电层的材料包括钛、镍、钴或铜。

绝缘层101配置在字元线层1^stWLL～4^thWLL、底位元线层BBLL、顶位元线层TBLL、导电柱阵列104与导电柱阵列108之间的剩余空间中。具体而言，绝缘层101包括绝缘层103、绝缘层101d及字元线材料层之间的绝缘材料层，将会在以下制造方法中详述。

特别要注意的是，存储器构件106实质上环绕对应的导电柱105而配置。类似地，存储器构件110实质上环绕对应的导电柱109而配置。在第三实施例中，导电柱105、存储器构件106及对应的字元线WL形成两端点记忆胞A，且导电柱109、存储器构件110及对应的字元线WL形成两端点记忆胞A′。

由于存储器构件106与存储器构件110可设计为具有相同的材料，且导电柱105与导电柱109可设计为具有相同的材料，因此记忆胞A与记忆胞A′可完全相同。本发明的三维存储器阵列300的记忆胞A(或A′)的最小尺寸为2F²，如图9所示。当然，存储器构件106与存储器构件110也可设计为具有不同的材料。

以下，将说明第三实施例的三维存储器阵列300的制造方法。图9A至图9C为根据本发明第三实施例所绘示的三维存储器阵列的制造方法的俯视示意图。为清楚及方便说明起见，于部分附图中省略部分构件。

首先，请参照图9A(未绘示最上层的绝缘层)及图10，于基底102上依序形成交替排列的多个字元线材料层及绝缘材料层(未绘示)。然后，形成延伸穿过上述字元线材料层及绝缘材料层的沿第一方向排列的多个沟渠T(T1、T2)，以形成字元线层1^stWLL～4^thWLL。每一个字元线层WLL具有沿第一方向交替排列的多条字元线WL1～WL4及多条间隙G，且这些间隙G包括交替排列的第一群间隙G1与第二群间隙G2。具体言之，每一个字元线层WLL具有沿第一方向依序排列的WL1、G1、WL2、G2、WL3、G1、WL4......。接着，以绝缘层103填满这些间隙G(或沟渠T)。

之后，请参照图9B(未绘示最上层的绝缘层及其下方的存储器构件)及图10，于对应于第一群间隙G1的位置的绝缘层中形成多个与对应的WL连接的开口OP1。继之，于基底102上形成存储器构件106，以覆盖开口OP1的表面(即底面及侧壁)及最上层绝缘层的表面。然后，使用导电材料(例如钨)填满开口OP1，以形成具有多个第一导电柱105的第一导电柱阵列104。

接着，请参照图9C(未绘示字元线层4^thWLL、底位元线层BBLL及顶位元线层TBLL之间的绝缘层等构件)及图10，于基底102上形成底位元线层BBLL，其中底位元线层BBLL具有沿第二方向排列的多条位元线BL1～BL4。导电柱阵列104与底位元线层BBLL电性连接。

在一实施例中，形成底位元线层BBLL的方法包括于于基底102上依序形成底位元线材料层(未绘示)及氮化硅图案122，然后，以氮化硅图案122为蚀刻掩模对底位元线材料层进行图案化。因此，所形成的底位元线层BBLL的位元线BL1～BL4的上方配置有氮化硅图案122。接着，于底位元线层BBLL的位元线BL1～BL4的侧壁上形成氮化硅间隙壁124。此时，具体而言，底位元线层BBLL的位元线BL1～BL4中每一条的顶面及侧壁上均被氮化硅层所保护，如图11的另一个II-II′剖面所示。

之后，于基底102上形成绝缘层101d(例如氧化硅层)，以覆盖底位元线层BBLL。

继之，请参照图9C及图10，于对应于第二群间隙G2的位置的绝缘层中形成多个与对应的WL连接的开口OP2。由于底位元线层BBLL的位元线BL1～BL4中每一条的顶面及侧壁上均被氮化硅层所保护，且氮化硅层相对于氧化硅层具有蚀刻选择性，因此形成开口OP2的蚀刻工艺并不会破坏底位元线层BBLL的位元线BL1～BL4，而导致顶位元线与底位元线互相导通。特别要注意的是，开口OP1与开口OP2交错排列。

继之，于基底102上形成存储器构件110，以覆盖开口OP2的表面(即底面及侧壁)及绝缘层101d的表面。然后，使用导电材料(例如钨)填满开口OP2，以形成具有多个导电柱109的导电柱阵列108。

接着，继续参照图9C及图10，于基底102上形成顶位元线层TBLL，其中顶位元线层TBLL具有沿第二方向排列的多条位元线BL1～BL4。导电柱阵列108与顶位元线层TBLL电性连接。

在第三实施例中，多个导电柱105是在同一个图案化步骤中完成，而多个导电柱109是在另一个图案化步骤中完成。也就是说，导电柱105、存储器构件106及对应的字元线WL形成的多个记忆胞A可具有相同的功效。类似地，导电柱109、存储器构件110及对应的字元线WL形成两端点记忆胞A′可具有相同的功效。

综上所述，由于本发明的多个导电柱是在同一个图案化步骤(或至多两个图案化步骤)中完成，因此导电柱、存储器构件及对应的字元线形成的多个记忆胞具有相同的功效。下层的记忆胞与上层的记忆胞受到相同的热预算，因此下层的存储器层的可靠度及效能不会下降。另外，本发明的三维存储器阵列的记忆胞的最小尺寸可以降低至2F²，因此可以大幅提高存储器元件的密度。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域的技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求所界定者为准。

Claims

1.一种三维存储器阵列，包括：

多个字元线层，每一个字元线层具有沿一第一方向交替排列的多条字元线及多个间隙，所述多个间隙包括交替排列的一第一群间隙与一第二群间隙；

一第一位元线层，配置在所述多个字元线层的上方且具有沿一第二方向排列的多条第一位元线，该第二方向与该第一方向垂直；

一第一导电柱阵列，延伸穿过所述多个字元线层并与该第一位元线层电性连接，该第一导电柱阵列包括多个第一导电柱，所述多个第一导电柱配置在该第一群间隙中，且每一个第一导电柱与一字元线层中与该第一导电柱邻接的一字元线之间配置有一第一存储器构件；

一第二位元线层，配置在所述多个字元线层的下方且具有沿该第二方向排列的多条第二位元线；以及

一第二导电柱阵列，延伸穿过所述多个字元线层并与该第二位元线层电性连接，该第二导电柱阵列包括多个第二导电柱，所述多个第二导电柱配置在该第二群间隙中，且每一个第二导电柱与一字元线层中与该第二导电柱邻接的一字元线之间配置有一第二存储器构件，

所述三维存储器阵列还包括多个导电插塞，每一个导电插塞配置在对应的该第一导电柱与该第一位元线层之间，该第一导电柱阵列通过所述多个导电插塞与该第一位元线层电性连接。

2.如权利要求1所述的三维存储器阵列，其特征在于，每一个导电插塞是由一导电层以及环绕该导电层的侧壁及底部的一阻障层所构成。

3.如权利要求1所述的三维存储器阵列，其特征在于，该第一存储器构件与该第二存储器构件为单层或多层结构。

4.如权利要求1所述的三维存储器阵列，其特征在于，该第一存储器构件与该第二存储器构件的材料相同。

5.如权利要求1所述的三维存储器阵列，其特征在于，该第一存储器构件与该第二存储器构件的材料包括一介电材料。

6.如权利要求5所述的三维存储器阵列，其特征在于，该介电材料包括氧化硅、氮化硅、氮氧化硅、氧化铝、氧化钛、氧化铪或其组合。

7.如权利要求1所述的三维存储器阵列，其特征在于，各该第一存储器构件环绕对应的该第一导电柱而配置，且各该第二存储器构件环绕对应的该第二导电柱而配置。

8.如权利要求1所述的三维存储器阵列，其特征在于，该三维存储器阵列还包括一绝缘层，配置在所述多个字元线层、该第一位元线层、该第二位元线层、该第一导电柱阵列与该第二导电柱阵列之间的剩余空间中。

9.如权利要求1所述的三维存储器阵列，其特征在于，该三维存储器阵列的记忆胞的最小尺寸为2F²。

10.一种三维存储器阵列，包括：

一第一导电柱阵列，延伸穿过所述多个字元线层并与该第一位元线层电性连接，该第一导电柱阵列包括多个第一导电柱，所述多个第一导电柱配置在该第一群间隙中，且每一个第一导电柱与一字元线层中与该第一导电柱邻接的一字元线之间配置有一第一存储器构件，该第一存储器构件覆盖该第一导电柱的底面；

一第二位元线层，配置在该第一位元线层的上方且具有沿该第二方向排列的多条第二位元线，其中所述多条第一位元线与所述多条第二位元线交替排列；以及

一第二导电柱阵列，延伸穿过所述多个字元线层并与该第二位元线层电性连接，该第二导电柱阵列包括多个第二导电柱，所述多个第二导电柱配置在该第二群间隙中，且每一个第二导电柱与一字元线层中与该第二导电柱邻接的一字元线之间配置有一第二存储器构件，该第二存储器构件覆盖该第二导电柱的底面，其中所述多个第一导电柱与所述多个第二导电柱交错排列。

11.如权利要求10所述的三维存储器阵列，其特征在于，该第一存储器构件与该二存储器构件为单层或多层结构。

12.如权利要求10所述的三维存储器阵列，其特征在于，该第一存储器构件与该第二存储器构件的材料相同或不同。

13.如权利要求10所述的三维存储器阵列，其特征在于，该第一存储器构件与该第二存储器构件的材料包括一介电材料。

14.如权利要求13所述的三维存储器阵列，其特征在于，该介电材料包括氧化硅、氮化硅、氮氧化硅、氧化铝、氧化钛、氧化铪或其组合。

15.如权利要求10所述的三维存储器阵列，其特征在于，该第一存储器构件与该二存储器构件为包括一第一介电层、一第二介电层及位于该第一介电层与该第二介电层之间的一导电层的三明治结构。

16.如权利要求15所述的三维存储器阵列，其特征在于，该第一介电层与该第二介电层的材料各自包括氧化硅、氮化硅、氮氧化硅、氧化铝、氧化钛或氧化铪，且该导电层的材料包括钛、镍、钴或铜。

17.如权利要求10所述的三维存储器阵列，其特征在于，各该第一存储器构件环绕对应的该第一导电柱而配置，且各该第二存储器构件环绕对应的该第二导电柱而配置。

18.如权利要求10所述的三维存储器阵列，其特征在于，该三维存储器阵列还包括一绝缘层，配置在所述多个字元线层、该第一位元线层、该第二位元线层、该第一导电柱阵列与该第二导电柱阵列之间的剩余空间中。

19.如权利要求10所述的三维存储器阵列，其特征在于，该三维存储器阵列的记忆胞的最小尺寸为2F²。