TWI426590B - 三維記憶體陣列 - Google Patents

Description

三維記憶體陣列

本發明是有關於一種半導體元件，且特別是有關於一種高密度的三維記憶體陣列。

電子元件的進步增加了對更大儲存能力的需要。為了增加儲存能力，記憶體元件變得更小且更緊密。因此，高密度的三維記憶體陣列已受到業界的高度關注。

圖1繪示習知之三維交叉點(cross point)記憶體陣列的立體示意圖。習知之三維交叉點記憶體陣列10包括多數條以第一方向排列的第一電極12、多數條以第二方向排列的第二電極16以及多數個第一記憶體構件14，其中第二方向垂直於第一方向。第二電極16配置在第一電極12上。第一記憶體構件14配置於第二電極16與第一電極12的交叉點處。當製程的特徵尺寸(feature size)為F，此三維記憶體陣列之記憶胞的最小尺寸為4F² 。

此三維交叉點記憶體陣列10可以更包括配置在第二電極16上之多數條以第一方向排列的第三電極20以及配置在第三電極與第二電極之交叉點處的第二記憶體構件18。如此一來，此三維記憶體陣列之記憶胞的等效(equivalent)最小尺寸為2F² 。以此類推，當此三維記憶體陣列具有N層堆疊之記憶胞時，記憶胞的等效最小尺寸為4F² /N。

雖然習知之三維交叉點記憶體陣列可以有效減少記憶胞的最小尺寸，但仍存在以下缺點使其可行性無法提升。首先，每增加一層記憶胞的堆疊，就必須至少增加一個圖案化步驟(包含沉積、微影、蝕刻等)，製程成本昂貴。此外，由於每一層記憶胞是在不同圖案化步驟形成，因此其大小、組成無法完全相同，增加元件特性的變動。再者，下層的記憶體層(如第一記憶體構件14)比上層的記憶體層(如第二記憶體構件)受到的更多的熱預算(thermal budget)，因此下層的記憶體層之可靠度及效能均會下降。

有鑑於此，本發明提供一種三維記憶體陣列，可以解決上述問題，且具有較習知三維記憶體陣列更小的記憶胞尺寸。

本發明提供一種三維記憶體陣列，包括多數個字元線層、第一位元線層、第一導電柱陣列、第二位元線層及第二導電柱陣列。每一個字元線層具有沿第一方向交替排列的多數條字元線及多數個間隙，這些間隙包括交替排列的第一群間隙與第二群間隙。第一位元線層配置在這些字元線層的上方且具有沿第二方向排列的多數條位元線，第二方向與第一方向垂直。第一導電柱陣列延伸穿過這些字元線層並與第一位元線層電性連接。第一導電柱陣列包括多數個第一導電柱，這些第一導電柱配置在第一群間隙中，且每一個第一導電柱與一字元線層中與其鄰接的一字元線之間配置有一第一記憶體構件。第二位元線層配置在這些字元線層的下方且具有沿第二方向排列的多數條第二位元線。第二導電柱陣列延伸穿過這些字元線層並與第二位元線層電性連接。第二導電柱陣列包括多數個第二導電柱，這些第二導電柱配置在第二群間隙中，且每一個第二導電柱與一字元線層中與其鄰接的一字元線之間配置有一第二記憶體構件。

在本發明之一實施例中，上述三維記憶體陣列更包括多個導電插塞，每一個導電插塞配置在對應的第一導電柱與第一位元線層之間，該第一導電柱陣列透過這些導電插塞與該第一位元線層電性連接。

在本發明之一實施例中，上述每一個導電插塞是由導電層以及環繞導電層之側壁及底部的阻障層所構成。

在本發明之一實施例中，上述第一記憶體構件與二記憶體構件為單層或多層結構。

在本發明之一實施例中，上述第一記憶體構件與第二記憶體構件的材料相同。

在本發明之一實施例中，上述第一記憶體構件與二記憶體構件的材料包括介電材料。

在本發明之一實施例中，上述介電材料包括氧化矽、氮化矽、氮氧化矽、氧化鋁、氧化鈦、氧化鉿或其組合。

在本發明之一實施例中，上述各第一記憶體構件環繞對應的第一導電柱而配置，且各第二記憶體構件環繞對應的第二導電柱而配置。

在本發明之一實施例中，上述三維記憶體陣列更包括絕緣層，其配置在字元線層、第一位元線層、第二位元線層、第一導電柱陣列與第二導電柱陣列之間的剩餘空間中。

在本發明之一實施例中，上述三維記憶體陣列之記憶胞的最小尺寸為2F² 。

本發明另提供一種三維記憶體陣列，包括多數個字元線層、第一位元線層、第一導電柱陣列、第二位元線層及第二導電柱陣列。每一個字元線層具有沿第一方向交替排列的多數條字元線及多數個間隙，這些間隙包括交替排列的第一群間隙與第二群間隙。第一位元線層配置在這些字元線層的上方且具有沿第二方向排列的多數條位元線，第二方向與第一方向垂直。第一導電柱陣列延伸穿過這些字元線層並與第一位元線層電性連接。第一導電柱陣列包括多數個第一導電柱，這些第一導電柱配置在第一群間隙中，且每一個第一導電柱與一字元線層中與其鄰接的一字元線之間配置有一第一記憶體構件。第二位元線層配置在第一位元線層的上方且具有沿第二方向排列的多數條第二位元線，其中第一位元線與第二位元線交替排列。第二導電柱陣列延伸穿過這些字元線層並與第二位元線層電性連接。第二導電柱陣列包括多數個第二導電柱，這些第二導電柱配置在第二群間隙中，且每一個第二導電柱與一字元線層中與其鄰接的一字元線之間配置有一第二記憶體構件，其中第一導電柱與第二導電柱交錯排列。

在本發明之一實施例中，上述第一記憶體構件與二記憶體構件為單層或多層結構。

在本發明之一實施例中，上述第一記憶體構件與第二記憶體構件的材料相同或不同。

在本發明之一實施例中，上述第一記憶體構件與二記憶體構件的材料包括介電材料。

在本發明之一實施例中，上述介電材料包括氧化矽、氮化矽、氮氧化矽、氧化鋁、氧化鈦、氧化鉿或其組合。

在本發明之一實施例中，上述第一記憶體構件與二記憶體構件為包括第一介電層、第二介電層及位於第一介電層與第二介電層之間的導電層的三明治結構。

在本發明之一實施例中，上述第一介電層與第二介電層的材料各自包括氧化矽、氮化矽、氮氧化矽、氧化鋁、氧化鈦或氧化鉿，且導電層的材料包括鈦、鎳或銅。

在本發明之一實施例中，上述各第一記憶體構件環繞對應的第一導電柱而配置，且各第二記憶體構件環繞對應的第二導電柱而配置。

在本發明之一實施例中，上述三維記憶體陣列更包括絕緣層，其配置在字元線層、第一位元線層、第二位元線層、第一導電柱陣列與第二導電柱陣列之間的剩餘空間中。

在本發明之一實施例中，上述三維記憶體陣列之記憶胞的最小尺寸為2F² 。

基於上述，由於本發明之多數個導電柱是在同一個圖案化步驟(或至多兩個圖案化步驟)中完成，因此導電柱、記憶體構件及對應的字元線形成的多個記憶胞具有相同的特性。下層字元線的記憶胞與上層字元線的記憶胞受到相同的熱預算，因此下層的記憶體層之可靠度及效能不會下降。另外，本發明之之三維記憶體陣列之記憶胞的最小尺寸可以降低至2F² ，因此可以大幅提高記憶體元件的密度。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

第一實施例

圖2為根據本發明第一實施例所繪示之三維記憶體陣列的上視示意圖。為清楚及方便說明起見，圖2未繪示最上層之絕緣層及其下方的記憶體構件。圖3為圖2中沿I-I'線所繪示的剖面示意圖。圖5為根據本發明第一實施例所繪示之三維記憶體陣列的立體示意圖。為清楚及方便說明起見，圖5未繪示絕緣層101。

請參照圖2、圖3及圖5，第一實施例之三維記憶體陣列100包括：多數個字元線層1^st WLL~4^th WLL、一位元線層BLL、一導電柱陣列104、一記憶體構件106以及一絕緣層101。

字元線層1^st WLL、2^nd WLL、3^rd WLL、4^th WLL依序配置在基底102上。每一個字元線層WLL具有沿第一方向交替排列的多數條字元線WL1～WL4及多數個間隙G，且這些間隙G包括交替排列的第一群間隙G1與第二群間隙G2。具體言之，每一個字元線層WLL具有沿第一方向依序排列的WL1、G1、WL2、G2、WL3、G1、WL4、G2......。

位元線層BLL配置在字元線層4^th WLL的上方且具有沿第二方向排列的多數條位元線BL1～BL4。第二方向與第一方向垂直。

導電柱陣列104延伸穿過字元線層1^st WLL~4^th WLL並與位元線層BLL電性連接。導電柱陣列104包括多數個導電柱105，這些導電柱105配置在第一群間隙G1中，且每一個導電柱105與一字元線層WLL中與其鄰接的一字元線WL之間配置有一記憶體構件106。

在一實施例中，記憶體構件106為單層或多層結構。記憶體構件106的材料包括介電材料，例如是氧化矽、氮化矽、氮氧化矽、氧化鋁、氧化鈦、氧化鉿或其組合。

在另一實施例中，記憶體構件106為包括第一介電層106a、第二介電層106c及位於第一介電層106a與第二介電層106c之間的導電層106b的三明治結構，從而形成三維記憶體陣列100a，如圖4所示。第一介電層106a與第二介電層106c的材料各自包括氧化矽、氮化矽、氮氧化矽、氧化鋁、氧化鈦或氧化鉿，且導電層106b的材料包括鈦、鎳、鈷或銅。

絕緣層101配置在字元線層1^st WLL、2^nd WLL、3^rd WLL、4^th WLL、位元線層BLL與導電柱陣列104之間的剩餘空間中。具體而言，絕緣層101包括絕緣層103、字元線材料層之間的絕緣材料層，其將會在以下製造方法中詳述。

特別要注意的是，記憶體構件106實質上環繞對應的導電柱105而配置，且更延伸配置在對應之導電柱105的底面以及位元線層BLL與絕緣層101的頂面之間。在第一實施例中，導電柱105、記憶體構件106及對應的字元線WL形成兩端點記憶胞A(two terminal memory cell)。本發明之三維記憶體陣列100之記憶胞A的最小尺寸為4F² ，如圖2所示。

此外，在上述實施例中，是以包括四層字元線層1^st WLL~4^th WLL(每一層字元線層WLL具有四條字元線WL1～WL4)、四條位元線BL1～BL4及四個導電柱105之三維記憶體陣列100為例來說明之，但不用以限制本發明。本領域具有通常知識者應了解，本發明並不對字元線層、字元線、位元線及導電柱的數目做限制。

以下，將說明第一實施例之三維記憶體陣列100的製造方法。圖2A至圖2C為根據本發明第一實施例所繪示之三維記憶體陣列之製造方法的上視示意圖。為清楚及方便說明起見，於部份圖式中省略部分構件。

首先，請參照圖2A(未繪示最上層之絕緣層)及圖3，於基底102上依序形成交替排列的多數個字元線材料層及絕緣材料層(未繪示)。然後，形成延伸穿過上述字元線材料層及絕緣材料層之沿第一方向排列的多數個溝渠T(T1、T2)，以形成字元線層1^st WLL~4^th WLL。每一個字元線層WLL具有沿第一方向交替排列的多數條字元線WL1～WL4及多數條間隙G，且這些間隙G包括交替排列的第一群間隙G1與第二群間隙G2。具體言之，每一個字元線層WLL具有沿第一方向依序排列的WL1、G1、WL2、G2、WL3、G1、WL4......。接著，以絕緣層103填滿這些間隙G(或溝渠T)。

之後，請參照圖2B(未繪示最上層之絕緣層及其下方的記憶體構件)及圖3，於對應於第一群間隙G1之位置的絕緣層中形成多數個與對應的WL連接的開口OP。繼之，於基底102上形成記憶體構件106，以覆蓋開口OP的表面(即底面及側壁)及最上層絕緣層的表面。然後，使用導電材料(例如鎢)填滿開口OP，以形成具有多數個導電柱105的導電柱陣列104。

接著，請參照圖2C(未繪示最上層之絕緣層及其下方的記憶體構件)及圖3，於基底102上形成位元線層BLL，其中位元線層BLL具有沿第二方向排列的多數條位元線BL1～BL4。導電柱陣列104與位元線層BLL電性連接。

在第一實施例中，多數個導電柱105是在同一個圖案化步驟中完成。也就是說，導電柱105、記憶體構件106及對應的字元線WL形成的多個記憶胞A是在同一個圖案化步驟中完成，因此可以大幅節省製程成本，避免習知技術中每增加一層記憶胞的堆疊，就必須增加一個圖案化步驟的缺點。此外，由於本發明之三維記憶體陣列100之記憶胞A是在同一個圖案化步驟中完成，因此記憶胞A具有相同的功效。下層的記憶胞與上層的記憶胞受到相同的熱預算，因此下層的記憶體層之可靠度及效能不會下降。

第二實施例

圖6為根據本發明第二實施例所繪示之三維記憶體陣列的上視示意圖。為清楚及方便說明起見，圖6未繪示字元線4^th WLL上之絕緣層。圖7為圖6中沿I-I'線所繪示的剖面示意圖。圖8為根據本發明第二實施例所繪示之三維記憶體陣列的立體示意圖。為清楚及方便說明起見，圖8未繪示絕緣層101。

請參照圖6、圖7及圖8，第二實施例之三維記憶體陣列200包括：多數個字元線層1^st WLL~4^th WLL、一底位元線層BBLL(bottom bit line layer)、一頂位元線層TBLL(top bit line layer)、一導電柱陣列104、一記憶體構件106、一導電柱陣列108、一記憶體構件110以及一絕緣層101。

字元線層1^st WLL、2^nd WLL、3^rd WLL、4^th WLL依序配置在基底102上。每一個字元線層WLL具有沿第一方向交替排列的字元線WL1～WL4及多數個間隙G，且這些間隙G包括交替排列的第一群間隙G1與第二群間隙G2。具體言之，每一個字元線層WLL具有沿第一方向依序排列的WL1、G1、WL2、G2、WL3、G1、WL4、G2......。

底位元線層BBLL配置在字元線層1^st WLL的下方且具有沿第二方向排列的多數條位元線BL1～BL4，其中第二方向與第一方向垂直。

頂位元線層TBLL配置在字元線層4^th WLL的上方且具有沿第二方向排列的多數條第二位元線BL1～BL4。

導電柱陣列108延伸穿過字元線層1^st WLL~4^th WLL並與底位元線層BBLL電性連接。導電柱陣列108包括多數個導電柱109，這些導電柱109配置在第二群間隙G2中，且每一個導電柱109與一字元線層WLL中與其鄰接的一字元線WL之間配置有一記憶體構件110。

導電柱陣列104延伸穿過字元線層1^st WLL~4^th WLL並與頂位元線層TBLL電性連接。導電柱陣列104包括多數個導電柱105，這些導電柱105配置在第一群間隙G1中，且每一個導電柱105一字元線層WLL中與其鄰接的一字元線WL之間配置有一記憶體構件106。

此外，第二實施例之三維記憶體陣列200更包括配置在對應的導電柱104上的導電插塞120。導電插塞120例如是由導電層120a以及環繞導電層120a之側壁及底部的阻障層120b所構成。導電層120a的材料例如是鎢，阻障層120b的材料例如是氮化鈦。導電柱陣列104實質上透過導電插塞120與頂位元線層TBLL電性連接。

在一實施例中，記憶體構件110與記憶體構件106為單層或多層結構。記憶體構件110與記憶體構件106的材料包括介電材料，例如是氧化矽、氮化矽、氮氧化矽、氧化鋁、氧化鈦、氧化鉿或其組合。

絕緣層101配置在字元線層1^st WLL~4^th WLL、底位元線層BBLL、頂位元線層TBLL、導電柱陣列108與導電柱陣列104之間的剩餘空間中。具體而言，絕緣層101包括絕緣層103、圖案化蝕刻終止層之圖案101a、絕緣層101b、絕緣層101c及字元線材料層之間的絕緣材料層，將會在以下製造方法中詳述。

特別要注意的是，記憶體構件110實質上環繞對應的導電柱109而配置。類似地，記憶體構件106實質上環繞對應的導電柱105而配置。在第二實施例中，導電柱109、記憶體構件110及對應的字元線WL形成兩端點記憶胞A'，且導電柱105、記憶體構件106及對應的字元線WL形成兩端點記憶胞A。

由於記憶體構件110與記憶體構件106可設計為具有相同的材料，且導電柱109與導電柱105可設計為具有相同的材料，因此記憶胞A與記憶胞A'可完全相同。本發明之三維記憶體陣列200之記憶胞A(或A')的最小尺寸為2F² ，如圖6所示。

以下，將說明第二實施例之三維記憶體陣列200的製造方法。圖6A至圖6D為根據本發明第二實施例所繪示之三維記憶體陣列之製造方法的上視示意圖。為清楚及方便說明起見，於部份圖式中省略部分構件。

首先，請參照圖6A及圖7，於基底102上形成底位元線層BBLL，其中底位元線層BBLL具有沿第二方向排列的多數條位元線BL1～BL4。

然後，請參照圖6B(未繪示字元線4^th WLL上之絕緣層)及圖7，形成圖案化蝕刻終止層於底位元線層BBLL上，其中圖案化蝕刻終止層具有沿第一方向排列的多數條圖案101a，以曝露出部分之底位元線層BBLL。之後，於圖案化蝕刻終止層上形成絕緣層101b，且絕緣層101b填滿圖案化蝕刻終止層之圖案101a之間的間隙。圖案化蝕刻終止層的材料相對於絕緣層101b的材料具有蝕刻選擇性。舉例來說，圖案化蝕刻終止層的材料例如是氮化矽，而絕緣層101b的材料例如是氧化矽。

繼之，於絕緣層101b上依序形成交替排列的多數個字元線材料層及絕緣材料層(未繪示)。然後，形成延伸穿過上述字元線材料層及絕緣材料層之沿第一方向排列的多數個溝渠T(T1、T2)，以形成字元線層1^st WLL~4^th WLL。每一個字元線層WLL具有沿第一方向交替排列的多數條字元線WL1～WL4及多數條間隙G，且這些間隙G包括交替排列的第一群間隙G1與第二群間隙G2。具體言之，每一個字元線層WLL具有沿第一方向依序排列的WL1、G1、WL2、G2、WL3、G1、WL4、G2......。接著，以絕緣層103填滿這些間隙G(或溝渠T)。

之後，請參照圖6C(未繪示字元線4^th WLL上之絕緣層)及圖7，於對應於第一群間隙G1之位置的絕緣層中形成多數個與對應的WL連接的開口OP1，且於對應於第二群間隙G2之位置的絕緣層中形成多數個與對應的WL連接的開口OP2。特別要注意的是，開口OP2對應於圖案化蝕刻終止層之圖案101a之間的間隙，而開口OP1對應於圖案化蝕刻終止層之圖案101a。也就是說，由於圖案化蝕刻終止層的材料相對於絕緣層101b的材料具有蝕刻選擇性，形成開口OP2之蝕刻製程會停在底位元線層BBLL上，而形成開口OP1之同一蝕刻製程會停在圖案化蝕刻終止層之圖案101a上，如圖7所示。

繼之，於基底102上形成記憶體層，以覆蓋開口OP1及OP2的表面(即底面及側壁)及最上層絕緣層的表面。然後，移除位於開口OP1及OP2之底面及最上層絕緣層上的記憶體層，以於開口OP1的側壁上形成記憶體構件106以及於開口OP2的側壁上形成記憶體構件110。

接著，使用導電材料(例如鎢)填滿開口OP1及OP2，由此形成具有多數個導電柱105的導電柱陣列104以及具有多數個導電柱109的導電柱陣列108。導電柱陣列108與底位元線層BBLL電性連接。

之後，請參照圖6D(未繪示字元線4^th WLL上之絕緣層)及圖7，於基底102上形成絕緣層101c。繼之，於絕緣層101c中形成對應於導電柱105的導電插塞120。導電插塞120例如是由導電層120a以及環繞導電層120a之側壁及底部的阻障層120b所構成。導電層120a的材料例如是鎢，阻障層120b的材料例如是氮化鈦。

繼之，於基底102上形成頂位元線層TBLL，其中頂位元線層TBLL具有沿第二方向排列的多數條位元線BL1～BL4。導電柱陣列104實質上透過導電插塞120與頂位元線層TBLL電性連接。

在第二實施例中，由於多個導電柱105及多個導電柱109是在同一個圖案化步驟中完成，因此導電柱105、記憶體構件106及對應的字元線WL形成的多個記憶胞A，或導電柱109、記憶體構件110及對應的字元線WL形成兩端點記憶胞A'具有相同的功效。下層的記憶胞與上層的記憶胞受到相同的熱預算，因此下層的記憶體層之可靠度及效能不會下降。

第三實施例

圖9為根據本發明第三實施例所繪示之三維記憶體陣列的上視示意圖。為清楚及方便說明起見，圖9未繪示字元線層4^th WLL、底位元線層BBLL及頂位元線層TBLL之間的絕緣層等構件。圖10為圖9中沿I-I'線所繪示的剖面示意圖。圖11為圖9中沿II-II'線所繪示的剖面示意圖。圖12為根據本發明第三實施例所繪示之三維記憶體陣列的立體示意圖。為清楚及方便說明起見，圖12未繪示絕緣層101。

請參照圖9、圖10、圖11及圖12，本發明之三維記憶體陣列300包括：多數個字元線層1^st WLL~4^th WLL、一底位元線層BBLL、一頂位元線層TBLL、一導電柱陣列104、一記憶體構件106、一導電柱陣列108、一記憶體構件110以及一絕緣層101。

字元線層1^st WLL、2^nd WLL、3^rd WLL、4^th WLL依序配置在基底102上。每一個字元線層WLL具有沿第一方向交替排列的字元線WL1～WL4及多數個間隙G，且這些間隙G包括交替排列的第一群間隙G1與第二群間隙G2。具體言之，每一個字元線層WLL具有沿第一方向依序排列的WL1、G1、WL2、G2、WL3、G1、WL4、G2......。

底位元線層BBLL配置在字元線層4^th WLL的上方且具有沿第二方向排列的多數條位元線BL1～BL4，其中第二方向與第一方向垂直。

頂位元線層TBLL配置在底位元線層BBLL的上方且具有沿第二方向排列的多數條第二位元線BL1～BL4。

導電柱陣列104延伸穿過字元線層1^st WLL~4^th WLL並與底位元線層BBLL電性連接。導電柱陣列104包括多數個導電柱105，這些導電柱105配置在第一群間隙G1中，且每一個導電柱105與一字元線層WLL中與其鄰接的一字元線WL之間配置有一記憶體構件106。

導電柱陣列108延伸穿過字元線層1^st WLL~4^th WLL並與頂位元線層TBLL電性連接。導電柱陣列108包括多數個導電柱109，這些導電柱109配置在第二群間隙G2中，且每一個導電柱109與一字元線層WLL中與其鄰接的一字元線WL之間配置有一記憶體構件110。特別要注意的是，導電柱105與導電柱109交錯排列。

在一實施例中，記憶體構件106與記憶體構件110為單層或多層結構。記憶體構件106與記憶體構件110的材料包括介電材料，例如是氧化矽、氮化矽、氮氧化矽、氧化鋁、氧化鈦、氧化鉿或其組合。

在另一實施例中，記憶體構件106與記憶體構件110為包括第一介電層、第二介電層及位於第一介電層與第二介電層之間的導電層的三明治結構(未繪示)。第一介電層與第二介電層的材料各自包括氧化矽、氮化矽、氮氧化矽、氧化鋁、氧化鈦或氧化鉿，且導電層的材料包括鈦、鎳、鈷或銅。

絕緣層101配置在字元線層1^st WLL~4^th WLL、底位元線層BBLL、頂位元線層TBLL、導電柱陣列104與導電柱陣列108之間的剩餘空間中。具體而言，絕緣層101包括絕緣層103、絕緣層101d及字元線材料層之間的絕緣材料層，將會在以下製造方法中詳述。

特別要注意的是，記憶體構件106實質上環繞對應的導電柱105而配置。類似地，記憶體構件110實質上環繞對應的導電柱109而配置。在第三實施例中，導電柱105、記憶體構件106及對應的字元線WL形成兩端點記憶胞A，且導電柱109、記憶體構件110及對應的字元線WL形成兩端點記憶胞A'。

由於記憶體構件106與記憶體構件110可設計為具有相同的材料，且導電柱105與導電柱109可設計為具有相同的材料，因此記憶胞A與記憶胞A'可完全相同。本發明之三維記憶體陣列300之記憶胞A(或A')的最小尺寸為2F² ，如圖9所示。當然，記憶體構件106與記憶體構件110也可設計為具有不同的材料。

以下，將說明第三實施例之三維記憶體陣列300的製造方法。圖9A至圖9C為根據本發明第三實施例所繪示之三維記憶體陣列之製造方法的上視示意圖。為清楚及方便說明起見，於部份圖式中省略部分構件。

首先，請參照圖9A(未繪示最上層之絕緣層)及圖10，於基底102上依序形成交替排列的多數個字元線材料層及絕緣材料層(未繪示)。然後，形成延伸穿過上述字元線材料層及絕緣材料層之沿第一方向排列的多數個溝渠T(T1、T2)，以形成字元線層1^st WLL~4^th WLL。每一個字元線層WLL具有沿第一方向交替排列的多數條字元線WL1～WL4及多數條間隙G，且這些間隙G包括交替排列的第一群間隙G1與第二群間隙G2。具體言之，每一個字元線層WLL具有沿第一方向依序排列的WL1、G1、WL2、G2、WL3、G1、WL4......。接著，以絕緣層103填滿這些間隙G(或溝渠T)。

之後，請參照圖9B(未繪示最上層之絕緣層及其下方的記憶體構件)及圖10，於對應於第一群間隙G1之位置的絕緣層中形成多數個與對應的WL連接的開口OP1。繼之，於基底102上形成記憶體構件106，以覆蓋開口OP1的表面(即底面及側壁)及最上層絕緣層的表面。然後，使用導電材料(例如鎢)填滿開口OP1，以形成具有多數個第一導電柱105的第一導電柱陣列104。

接著，請參照圖9C(未繪示字元線層4^th WLL、底位元線層BBLL及頂位元線層TBLL之間的絕緣層等構件)及圖10，於基底102上形成底位元線層BBLL，其中底位元線層BBLL具有沿第二方向排列的多數條位元線BL1～BL4。導電柱陣列104與底位元線層BBLL電性連接。

在一實施例中，形成底位元線層BBLL的方法包括於於基底102上依序形成底位元線材料層(未繪示)及氮化矽圖案122，然後，以氮化矽圖案122為蝕刻罩幕對底位元線材料層進行圖案化。因此，所形成之底位元線層BBLL之位元線BL1～BL4的上方配置有氮化矽圖案122。接著，於底位元線層BBLL之位元線BL1～BL4的側壁上形成氮化矽間隙壁124。此時，具體而言，底位元線層BBLL之位元線BL1～BL4中每一條的頂面及側壁上均被氮化矽層所保護，如圖11之另一個II-II'剖面所示。

之後，於基底102上形成絕緣層101d(例如氧化矽層)，以覆蓋底位元線層BBLL。

繼之，請參照圖9C及圖10，於對應於第二群間隙G2之位置的絕緣層中形成多數個與對應的WL連接的開口OP2。由於底位元線層BBLL之位元線BL1～BL4中每一條的頂面及側壁上均被氮化矽層所保護，且氮化矽層相對於氧化矽層具有蝕刻選擇性，因此形成開口OP2的蝕刻製程並不會破壞底位元線層BBLL之位元線BL1～BL4，而導致頂位元線與底位元線互相導通。特別要注意的是，開口OP1與開口OP2交錯排列。

繼之，於基底102上形成記憶體構件110，以覆蓋開口OP2的表面(即底面及側壁)及絕緣層101d的表面。然後，使用導電材料(例如鎢)填滿開口OP2，以形成具有多數個導電柱109的導電柱陣列108。

接著，繼續參照圖9C及圖10，於基底102上形成頂位元線層TBLL，其中頂位元線層TBLL具有沿第二方向排列的多數條位元線BL1～BL4。導電柱陣列108與頂位元線層TBLL電性連接。

在第三實施例中，多個導電柱105是在同一個圖案化步驟中完成，而多個導電柱109是在另一個圖案化步驟中完成。也就是說，導電柱105、記憶體構件106及對應的字元線WL形成的多個記憶胞A可具有相同的功效。類似地，導電柱109、記憶體構件110及對應的字元線WL形成兩端點記憶胞A'可具有相同的功效。

綜上所述，由於本發明之多數個導電柱是在同一個圖案化步驟(或至多兩個圖案化步驟)中完成，因此導電柱、記憶體構件及對應的字元線形成的多個記憶胞具有相同的功效。下層的記憶胞與上層的記憶胞受到相同的熱預算，因此下層的記憶體層之可靠度及效能不會下降。另外，本發明之之三維記憶體陣列之記憶胞的最小尺寸可以降低至2F² ，因此可以大幅提高記憶體元件的密度。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10．．．習知之三維交叉點記憶體陣列

12．．．第一電極

14．．．第二電極

16．．．第一記憶體構件

18．．．第三電極

20．．．第二記憶體構件

100、100a、200、300．．．三維記憶體陣列

101、101b、101c、101d、103．．．絕緣層

101a．．．圖案化蝕刻終止層之圖案

102．．．基底

104、108．．．導電柱陣列

105、109．．．導電柱

106、110．．．記憶體構件

106a．．．第一介電層

106b．．．導電層

106c．．．第二介電層

120．．．導電插塞

120a．．．導電層

120b．．．阻障層

122．．．氮化矽圖案

124．．．氮化矽間隙壁

BL1~BL4．．．位元線

TBLL．．．頂位元線層

BBLL．．．底位元線層

G、G1、G2．．．間隙

OP、OP1、OP2．．．開口

T、T1、T2．．．溝渠

WL1~WL4．．．字元線

1^st WLL~4^th WLL．．．字元線層

圖1繪示習知之三維交叉點記憶體陣列的立體示意圖。

圖2為根據本發明第一實施例所繪示之三維記憶體陣列的上視示意圖。

圖2A至圖2C為根據本發明第一實施例所繪示之三維記憶體陣列之製造方法的上視示意圖。

圖3為圖2中沿I-I'線所繪示的剖面示意圖。

圖4為根據本發明第一實施例所繪示之三維記憶體陣列的剖視示意圖。

圖5為根據本發明第一實施例所繪示之三維記憶體陣列的立體示意圖。

圖6為根據本發明第二實施例所繪示之三維記憶體陣列的上視示意圖。

圖6A至圖6D為根據本發明第二實施例所繪示之三維記憶體陣列之製造方法的上視示意圖。

圖7為圖6中沿I-I'線所繪示的剖面示意圖。

圖8為根據本發明第二實施例所繪示之三維記憶體陣列的立體示意圖。

圖9為根據本發明第三實施例所繪示之三維記憶體陣列的上視示意圖。

圖9A至圖9C為根據本發明第三實施例所繪示之三維記憶體陣列之製造方法的上視示意圖。

圖10為圖9中沿I-I'線所繪示的剖面示意圖。

圖11為圖9中沿II-II'線所繪示的剖面示意圖。

圖12為根據本發明第三實施例所繪示之三維記憶體陣列的立體示意圖。

200．．．三維記憶體陣列

103．．．絕緣層

108．．．導電柱陣列

109．．．導電柱

110．．．記憶體構件

120．．．導電插塞

120a．．．導電層

120b．．．阻障層

BL1~BL4．．．位元線

TBLL．．．頂位元線層

G、G1、G2．．．間隙

OP2．．．開口

WL1~WL4．．．字元線

Claims (20)

1. 一種三維記憶體陣列，包括：多數個字元線層，每一個字元線層具有沿一第一方向交替排列的多數條字元線及多數個間隙，該些間隙包括交替排列的一第一群間隙與一第二群間隙；一第一位元線層，配置在該些字元線層的上方且具有沿一第二方向排列的多數條位元線，該第二方向與該第一方向垂直；一第一導電柱陣列，延伸穿過該些字元線層並與該第一位元線層電性連接，該第一導電柱陣列包括多數個第一導電柱，該些第一導電柱配置在該第一群間隙中，且每一個第一導電柱與一字元線層中與其鄰接的一字元線之間配置有一第一記憶體構件；一第二位元線層，配置在該些字元線層的下方且具有沿該第二方向排列的多數條第二位元線；以及一第二導電柱陣列，延伸穿過該些字元線層並與該第二位元線層電性連接，該第二導電柱陣列包括多數個第二導電柱，該些第二導電柱配置在該第二群間隙中，且每一個第二導電柱與一字元線層中與其鄰接的一字元線之間配置有一第二記憶體構件。
2. 如申請專利範圍第1項所述之三維記憶體陣列，更包括多個導電插塞，每一個導電插塞配置在對應的該第一導電柱與該第一位元線層之間，該第一導電柱陣列透過該些導電插塞與該第一位元線層電性連接。
3. 如申請專利範圍第2項所述之三維記憶體陣列，其中每一個導電插塞是由一導電層以及環繞該導電層之側壁及底部的一阻障層所構成。
4. 如申請專利範圍第1項所述之三維記憶體陣列，其中該第一記憶體構件與該二記憶體構件為單層或多層結構。
5. 如申請專利範圍第1項所述之三維記憶體陣列，其中該第一記憶體構件與該第二記憶體構件的材料相同。
6. 如申請專利範圍第1項所述之三維記憶體陣列，其中該第一記憶體構件與該二記憶體構件的材料包括一介電材料。
7. 如申請專利範圍第6項所述之三維記憶體陣列，其中該介電材料包括氧化矽、氮化矽、氮氧化矽、氧化鋁、氧化鈦、氧化鉿或其組合。
8. 如申請專利範圍第1項所述之三維記憶體陣列，其中各該第一記憶體構件環繞對應的該第一導電柱而配置，且各該第二記憶體構件環繞對應的該第二導電柱而配置。
9. 如申請專利範圍第1項所述之三維記憶體陣列，更包括一絕緣層，配置在該些字元線層、該第一位元線層、該第二位元線層、該第一導電柱陣列與該第二導電柱陣列之間的剩餘空間中。
10. 如申請專利範圍第1項所述之三維記憶體陣列，其中該三維記憶體陣列之記憶胞的最小尺寸為2F² 。
11. 一種三維記憶體陣列，包括：多數個字元線層，每一個字元線層具有沿一第一方向交替排列的多數條字元線及多數個間隙，該些間隙包括交替排列的一第一群間隙與一第二群間隙；一第一位元線層，配置在該些字元線層的上方且具有沿一第二方向排列的多數條位元線，該第二方向與該第一方向垂直；一第一導電柱陣列，延伸穿過該些字元線層並與該第一位元線層電性連接，該第一導電柱陣列包括多數個第一導電柱，該些第一導電柱配置在該第一群間隙中，且每一個第一導電柱與一字元線層中與其鄰接的一字元線之間配置有一第一記憶體構件；一第二位元線層，配置在該第一位元線層的上方且具有沿該第二方向排列的多數條第二位元線，其中該些第一位元線與該些第二位元線交替排列；以及一第二導電柱陣列，延伸穿過該些字元線層並與該第二位元線層電性連接，該第二導電柱陣列包括多數個第二導電柱，該些第二導電柱配置在該第二群間隙中，且每一個第二導電柱與一字元線層中與其鄰接的一字元線之間配置有一第二記憶體構件，其中該些第一導電柱與該些第二導電柱交錯排列。
12. 如申請專利範圍第11項所述之三維記憶體陣列，其中該第一記憶體構件與該二記憶體構件為單層或多層結構。
13. 如申請專利範圍第11項所述之三維記憶體陣列，其中該第一記憶體構件與該第二記憶體構件的材料相同或不同。
14. 如申請專利範圍第11項所述之三維記憶體陣列，其中該第一記憶體構件與該二記憶體構件的材料包括一介電材料。
15. 如申請專利範圍第14項所述之三維記憶體陣列，其中該介電材料包括氧化矽、氮化矽、氮氧化矽、氧化鋁、氧化鈦、氧化鉿或其組合。
16. 如申請專利範圍第11項所述之三維記憶體陣列，其中該第一記憶體構件與該二記憶體構件為包括一第一介電層、一第二介電層及位於該第一介電層與該第二介電層之間的一導電層的三明治結構。
17. 如申請專利範圍第16項所述之三維記憶體陣列，其中該第一介電層與該第二介電層的材料各自包括氧化矽、氮化矽、氮氧化矽、氧化鋁、氧化鈦或氧化鉿，且該導電層的材料包括鈦、鎳、鈷或銅。
18. 如申請專利範圍第11項所述之三維記憶體陣列，其中各該第一記憶體構件環繞對應的該第一導電柱而配置，且各該第二記憶體構件環繞對應的該第二導電柱而配置。
19. 如申請專利範圍第11項所述之三維記憶體陣列，更包括一絕緣層，配置在該些字元線層、該第一位元線層、該第二位元線層、該第一導電柱陣列與該第二導電柱陣列之間的剩餘空間中。
20. 如申請專利範圍第11項所述之三維記憶體陣列，其中該三維記憶體陣列之記憶胞的最小尺寸為2F² 。