JP2013065707A - 不揮発性記憶装置およびその製造方法 - Google Patents

Abstract

【課題】上下２層のメモリセル構成部材を一括して加工してメモリセルを形成する際に、引き出し部でのパターンの撚れを抑制する不揮発性記憶装置を提供する。
【解決手段】実施形態によれば、メモリセル部１００は、ワード線ＷＬとビット線ＢＬの交差位置に、ワード線ＷＬとビット線ＢＬに挟持されるようにメモリセルＭＣが配置されるメモリ層とを有する。コンタクト部１１０は、メモリセル部１００のワード線ＷＬとビット線ＢＬの延在方向に配置される。また、ワード線引き出し部１２０Ｗは、メモリセル部１００とワード線コンタクトＷＣとをワード線ＷＬによって接続し、ビット線引き出し部１２０Ｂは、メモリセル部１００とビット線コンタクトＢＣとをビット線ＢＬによって接続する。ワード線およびビット線引き出し部１２０Ｗ，１２０Ｂを構成するワード線ＷＬとビット線ＢＬの直下のメモリ層に対応する層にダミーパターンＤＰを備える。
【選択図】図１

Description

本発明の実施形態は、不揮発性記憶装置およびその製造方法に関する。

近年、不揮発性記憶装置として、電気的に書換え可能な抵抗変化素子の抵抗値情報、たとえば高抵抗状態と低抵抗状態と、を不揮発に記憶するＲｅＲＡＭ（Resistive Random Access Memory）が注目されている。このようなＲｅＲＡＭとして、たとえば、記憶素子としての抵抗変化素子と、ダイオードなどの整流素子とが直列に接続された抵抗変化型メモリセルが、第１の方向に並行して延在する複数のワード線と、第１の方向に垂直な第２の方向に並行して延在する複数のビット線との交差部に、アレイ状に配列したメモリセルアレイが、複数積層されるとともに、積層方向に隣接するメモリセルアレイ間で、ワード線またはビット線を共有する構造のものが知られている。

このような不揮発性記憶装置は、以下のようにして製造される。層間絶縁膜上に、ワード線となる第１の配線材料層と、抵抗変化素子となる抵抗変化層および整流素子となるダイオード層を含む第１のメモリ層と、を積層する。ついで、リソグラフィ技術および反応性イオンエッチング技術（Reactive Ion Etching；以下、ＲＩＥ法という）によって第１の配線材料層と第１のメモリ層とを第１の方向に延在するラインアンドスペース状のパターンにエッチングし、パターン間に層間絶縁膜を埋め込む。これによって、第１の配線材料層はワード線となる。その後、層間絶縁膜上に、ビット線となる第２の配線材料層と、抵抗変化層およびダイオード層を含む第２のメモリ層と、を積層し、リソグラフィ技術およびＲＩＥ法によって、第２のメモリ層、第２の配線材料層、第１のメモリ層および層間絶縁膜を第２の方向に延在するラインアンドスペース状のパターンにエッチングし、パターン間に層間絶縁膜を埋め込む。これによって、第２の配線材料層はビット線となり、ワード線とビット線のクロスポイントに柱状構造のメモリセルがマトリックス状に配置された１層目のメモリセルアレイが形成される。その後、同様の処理を繰り返し、複数層のメモリセルアレイが形成される。

ワード線とビット線とが交差するメモリセル部では、ワード線またはビット線となる配線材料層の下層部にはメモリセルを構成するメモリセル構成部材が存在するが、メモリセル部とコンタクト部とを接続するワード線のみまたはビット線のみとなる引き出し部では、配線材料層の下層部にはメモリセル構成部材は存在せず、通常ＳｉＯ₂からなる層間絶縁膜が存在している。

従来では、上記の２層分のメモリセル構成部材を一括して加工する際に、メモリセル部では、隣接するメモリセル間でのショートを抑制するために、層間絶縁膜を十分に落とし込むようにしている。その結果、引き出し部では、下層の層間絶縁膜が掘り込まれ過ぎてしまうために、アスペクト比が大きくなり、配線材料層などのメモリセル構成部材と層間絶縁膜との間の応力差が強調されてしまい、パターンが撚れてしまうという問題点があった。

特開２０１１−６６３３７号公報

本発明の一つの実施形態は、上下２層のメモリセル構成部材を一括して加工してメモリセルを形成する際に、メモリセル部での隣接するメモリセル間のショートを抑制しながら、引き出し部でのパターンの撚れを抑制することができる不揮発性記憶装置とその製造方法を提供することを目的とする。

本発明の一つの実施形態によれば、不揮発性記憶装置は、メモリセル部と、第１のコンタクト部と、第２のコンタクト部と、第１の引き出し部と、第２の引き出し部と、を備える。前記メモリセル部は、第１の方向に延在する第１の配線と、前記第１の配線と交差する第２の方向に延在する第２の配線と、前記第１および第２の配線の交差位置に、前記第１および第２の配線に挟持されるように不揮発性メモリセルが配置されるメモリ層とを有し、前記メモリ層が、高さ方向に隣接する前記メモリ層と前記第１または前記第２の配線を共有して複数積層される。前記第１のコンタクト部は、前記メモリセル部の前記第１の配線の延在方向に配置され、前記第２のコンタクト部は、前記メモリセル部の前記第２の配線の延在方向に配置される。また、前記第１の引き出し部は、前記メモリセル部と前記第１のコンタクト部とを前記第１の配線によって接続し、前記第２の引き出し部は、前記メモリセル部と前記第２のコンタクト部とを前記第２の配線によって接続する。そして、前記第１および第２の引き出し部を構成する前記第１および第２の配線の直下の前記メモリ層に対応する層に、ダミーパターンを備える。

図１は、実施形態による不揮発性記憶装置としての抵抗変化型メモリの構成を示す概念図である。 図２は、実施形態による抵抗変化型メモリの構造を模式的に示す図である。 図３−１は、実施形態による不揮発性記憶装置の製造方法の手順の一例を示す図である（その１）。 図３−２は、実施形態による不揮発性記憶装置の製造方法の手順の一例を示す図である（その２）。 図３−３は、実施形態による不揮発性記憶装置の製造方法の手順の一例を示す図である（その３）。 図３−４は、実施形態による不揮発性記憶装置の製造方法の手順の一例を示す図である（その４）。 図３−５は、実施形態による不揮発性記憶装置の製造方法の手順の一例を示す図である（その５）。 図３−６は、実施形態による不揮発性記憶装置の製造方法の手順の一例を示す図である（その６）。 図３−７は、実施形態による不揮発性記憶装置の製造方法の手順の一例を示す図である（その７）。 図３−８は、実施形態による不揮発性記憶装置の製造方法の手順の一例を示す図である（その８）。 図３−９は、実施形態による不揮発性記憶装置の製造方法の手順の一例を示す図である（その９）。 図３−１０は、実施形態による不揮発性記憶装置の製造方法の手順の一例を示す図である（その１０）。 図３−１１は、実施形態による不揮発性記憶装置の製造方法の手順の一例を示す図である（その１１）。 図３−１２は、実施形態による不揮発性記憶装置の製造方法の手順の一例を示す図である（その１２）。 図３−１３は、実施形態による不揮発性記憶装置の製造方法の手順の一例を示す図である（その１３）。

以下に添付図面を参照して、実施形態にかかる不揮発性記憶装置およびその製造方法を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。また、以下の実施形態で用いられる不揮発性記憶装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる場合がある。さらに、不揮発性記憶装置として抵抗変化型メモリを例に挙げて説明する。

図１は、実施形態による不揮発性記憶装置としての抵抗変化型メモリの構成を示す概念図であり、図２は、実施形態による抵抗変化型メモリの構造を模式的に示す図であり、（ａ）はメモリセルアレイの構成を示す斜視図であり、（ｂ）は抵抗変化型メモリセルの構造の一例を示す断面図である。なお、図１では、Ａ−Ａ線の右側の領域は、ワード線ＷＬ（ＷＬ１〜ＷＬ３）の延在方向（Ｘ方向）に平行な方向の断面を示し、Ａ−Ａ線の左側の領域は、ビット線ＢＬ（ＢＬ１，ＢＬ２）の延在方向（Ｙ方向）に平行な方向の断面を示している。

不揮発性記憶装置は、図示しない周辺回路が形成された図示しない基板上に、図１に示されるように、不揮発性メモリセルとしての抵抗変化型メモリセル（以下、単にメモリセルともいう）ＭＣが配置されるメモリセル部（メモリセル形成領域）１００と、周辺回路に接続されるコンタクト部１１０と、メモリセル部１００とコンタクト部１１０とを接続する引き出し部（引き出し領域）１２０Ｗ，１２０Ｂと、を有する。

メモリセル部１００は、図２（ａ）に示されるように、Ｘ方向に延在する複数のワード線ＷＬと、ワード線ＷＬとは異なる高さでＸ方向に垂直なＹ方向に延在する複数のビット線ＢＬとが、互いに交差して配設され、これらの各交差位置にメモリセルＭＣが配置されたメモリセルアレイ１０１を有する。また、メモリセル部１００は、Ｚ方向（高さ方向）に複数のメモリセルアレイ１０１が積層されており、Ｚ方向に隣接するメモリセルＭＣ間で、ビット線ＢＬまたはワード線ＷＬが共有される構造となっている。

抵抗変化型メモリセルＭＣは、抵抗変化層と整流層とが直列に接続された構造を有する。図１と図２（ｂ）に示される例では、下層配線ＬＷ（ワード線ＷＬまたはビット線ＢＬ）上に、整流層Ｄと、抵抗変化層ＶＲと、キャップ膜Ｃと、が順に積層された構造を有する。そして、キャップ膜Ｃ上に下層配線ＬＷとは直交する方向に延在する上層配線ＵＷ（ビット線ＢＬまたはワード線ＷＬ）が配置される。

整流層Ｄは、ショットキーダイオードやＰＮ接合ダイオード、ＰＩＮダイオードなどの整流作用を有する材料からなる。たとえば、ここでは整流層Ｄは、ビット線ＢＬからワード線ＷＬに向かう方向の電流を流すように設定されるものとする。

抵抗変化層ＶＲは、電圧値と印加時間の制御により、高抵抗状態と低抵抗状態とを切り換えることができる金属酸化物やカーボン膜などからなる抵抗変化素子、カルコゲナイド化合物の結晶／アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ素子などによって構成される。抵抗変化素子として、たとえばＳｉ，Ｔｉ，Ｔａ，Ｎｂ，Ｈｆ，Ｚｒ，Ｗ，Ａｌ，Ｎｉ，Ｃｏ，Ｍｎ，Ｆｅ，Ｃｕ，Ｍｏなどの元素を少なくとも１種以上含む金属酸化膜などを例示することができる。また抵抗変化層ＶＲの上下には、ＴｉＮ，ＴａＮ，ＷＮなどのバリアメタル膜を設けてもよい。

キャップ膜Ｃは、メモリセルＭＣと上層配線ＵＷのワード線ＷＬまたはビット線ＢＬとを接続するために、プロセス上ストッパ膜として導入される導電性材料からなる膜である。ここでは、キャップ膜Ｃとして、Ｗ膜を用いるものとする。

コンタクト部１１０は、メモリセル部１００の周囲に配置され、メモリセルアレイ１０１の周囲に形成された層間絶縁膜ＩＮを貫通するようにコンタクトプラグが設けられている。コンタクト部１１０の各コンタクトプラグの下端は、メモリセルＭＣを制御する周辺回路を構成する素子と接続される。

コンタクト部１１０は、ワード線ＷＬと接続されるワード線コンタクトＷＣと、ビット線ＢＬと接続されるビット線コンタクトＢＣと、を有する。ワード線コンタクトＷＣは、ワード線ＷＬの延在方向に配置され、ビット線コンタクトＢＣは、ビット線ＢＬの延在方向に配置される。ワード線コンタクトＷＣは、１層おきのワード線ＷＬで共有され、その結果、ワード線ＷＬの延在方向に平行な断面で切断したコンタクト部１１０の領域においては、２本のワード線コンタクトＷＣ１，ＷＣ２があればよい。また、ビット線コンタクトＢＣは、ビット線ＢＬごとに設けられる。この例では、２本のビット線コンタクトＢＣ１，ＢＣ２が設けられる場合が示されている。

引き出し部１２０Ｗ，１２０Ｂは、メモリセル部１００のメモリセルＭＣに接続されるワード線ＷＬとビット線ＢＬをそれぞれワード線コンタクトＷＣとビット線コンタクトＢＣまで引き回す配線形成領域である。そして、ワード線ＷＬはワード線引き出し部１２０Ｗを介してワード線コンタクトＷＣに接続され、ビット線ＢＬはビット線引き出し部１２０Ｂを介してビット線コンタクトＢＣに接続される。

この実施形態では、引き出し部１２０Ｗ，１２０Ｂの配線（ワード線ＷＬまたはビット線ＢＬ）の直下のメモリ層に対応する層には、層間絶縁膜ＩＮとは異なる材質のダミーパターンＤＰを有する。ダミーパターンＤＰとして、途中までメモリセルＭＣと同じ積層構造を有するパターンを用いることができる。この場合には、ダミーパターンＤＰが実際のメモリセルＭＣとして機能しないように、メモリセルＭＣの構成部材は、その上部から所定の量だけ除去されており、除去された部分に層間絶縁膜ＩＮを配置している。

このように引き出し部１２０Ｗ，１２０Ｂの配線の下部にダミーパターンＤＰを配置することで、メモリセルＭＣを形成する際のエッチング時にダミーパターンＤＰがストッパとして機能して、引き出し部１２０Ｗ，１２０Ｂでのエッチング時の掘り込み量が減り、引き出し部１２０Ｗ，１２０Ｂでの配線パターンの倒壊を防ぐことができる。

つぎに、このような不揮発性記憶装置の製造方法について説明する。図３−１〜図３−１３は、実施形態による不揮発性記憶装置の製造方法の手順の一例を示す図であり、（ａ）はメモリセル部（メモリセル形成領域）の斜視図であり、（ｂ）はワード線引き出し部（ワード線引き出し領域）のＸ方向に垂直な断面図であり、（ｃ）はワード線引き出し部（ワード線引き出し領域）のＹ方向に垂直な断面図であり、（ｄ）はビット線引き出し部（ビット線引き出し領域）のＸ方向に垂直な断面図であり、（ｅ）はビット線引き出し部（ビット線引き出し領域）のＹ方向に垂直な断面図である。

まず、図示しない半導体基板上に、メモリセルＭＣのワード線ＷＬとビット線ＢＬに接続されるセル制御用トランジスタなどの素子と、素子に接続される配線層とを含む図示しない周辺回路を形成し、周辺回路上に層間絶縁膜ＩＮ０を形成する。ついで、図３−１に示されるように、層間絶縁膜ＩＮ０上の全面に１層目のメモリセルアレイを構成するメモリセル構成部材を形成する。すなわち、電極層ＥＬ１、整流層Ｄ１、抵抗変化層ＶＲ１およびキャップ膜Ｃ１を順に積層する。なお、電極層ＥＬ１およびキャップ膜Ｃ１として、たとえばＷを用いることができ、抵抗変化層ＶＲとして、たとえばＮｉＯを用いることができ、整流層Ｄ１として、たとえばＰ型ポリシリコン、Ｉ型ポリシリコンおよびＮ型ポリシリコンが積層されたＰＩＮ構造のポリシリコン膜を用いることができる。また、以下のメモリセルアレイの形成においても同様である。

ついで、ＴＥＯＳ（Tetraethoxysilane）やＳｉＮなどからなるハードマスク層ＨＭ１をキャップ膜Ｃ１上に形成する。このハードマスク層ＨＭ１は、先に形成した電極層ＥＬ１からキャップ膜Ｃ１までの層をＲＩＥ法などのドライエッチング法でエッチングすることができる厚さに設定される。さらに、ハードマスク層ＨＭ１上にレジストＲＳ１を塗布し、リソグラフィ技術によって、メモリセル部１００とワード線引き出し部１２０Ｗで、Ｘ方向に延在したラインアンドスペース状のパターン形状にパターニングする。また、ビット線引き出し部１２０Ｂでは、電極層ＥＬ１からキャップ膜Ｃ１までの積層膜が残るように、レジストＲＳ１がパターニングされる。

その後、レジストＲＳ１をマスクとして、ＲＩＥ法などの異方性エッチングによって、ハードマスク層ＨＭ１を加工し、パターンをハードマスク層ＨＭ１に転写する。さらに、レジストＲＳ１を酸素放電によって除去した後、図３−２に示されるように、ハードマスク層ＨＭ１をマスクとして用いて、ＲＩＥ法などの異方性エッチングによって、電極層ＥＬ１の底部がＹ方向に隣接する電極層ＥＬ１と切断されるまでエッチングする。これによって、電極層ＥＬ１はワード線ＷＬ１となり、整流層Ｄ１、抵抗変化層ＶＲ１およびキャップ膜Ｃ１は、ワード線ＷＬ１と同じＸ方向に延在したパターンとして形成される。なお、ビット線引き出し部１２０Ｂには、電極層ＥＬ１からキャップ膜Ｃ１までの積層膜が残ったままの状態のダミーパターンＤＰが形成される。

ついで、ハードマスク層ＨＭ１を除去した後、図３−３に示されるように、基板上の全面にレジストＲＳ２を塗布し、メモリセル部１００にレジストＲＳ２が残るようにパターニングを行う。つまり、ここでは、レジストＲＳ２はメモリセル部１００を覆うように形成され、メモリセル部１００の周辺のワード線引き出し部１２０Ｗとビット線引き出し部１２０ＢにはレジストＲＳ２が形成されない。

その後、図３−４に示されるように、レジストＲＳ２をマスクとしてドライエッチングやウエットエッチングによって、ダミーパターンＤＰの上部を所定量だけ除去する。この除去量は、上層に形成される配線（この場合にはビット線ＢＬ）にダミーパターンＤＰが電気的に接続されない量とされる。ここでは、キャップ膜Ｃ１を除去する例を示している。これによって、ワード線引き出し部１２０Ｗとビット線引き出し部１２０Ｂのパターンは、他の領域（メモリセル部１００）の上面に比して、キャップ膜Ｃ１の厚さだけ後退したものとなる。なお、この例では、キャップ膜Ｃ１が除去されるようにエッチングしているが、整流層Ｄ１、抵抗変化層ＶＲ１およびキャップ膜Ｃ１からなる積層膜のどの部分でエッチングを止めるようにしてもよい。

レジストＲＳ２を除去した後、図３−５に示されるように、エッチングした領域にＴＥＯＳ膜などの層間絶縁膜ＩＮ１を埋め込み、ＣＭＰ法によってメモリセル部１００のキャップ膜Ｃ１をストッパとして、キャップ膜Ｃ１よりも上に形成されている層間絶縁膜ＩＮ１を除去しつつ上面を平坦化する。

その後、図３−６に示されるように、２層目のメモリセルアレイを構成するメモリセル構成部材を形成する。すなわち、電極層ＥＬ２、整流層Ｄ２、抵抗変化層ＶＲ２、およびキャップ膜Ｃ２を順に積層する。なお、ここでは、整流層Ｄ２のＰ型ポリシリコン層、Ｉ型ポリシリコン層およびＮ型ポリシリコン層の積層順序が１層目の整流層Ｄ１とは逆になるように整流層Ｄ２が形成される。これは、ビット線ＢＬからワード線ＷＬに向かって電流を流すようにするためである。

また、キャップ膜Ｃ２から１層目のメモリセルアレイの整流層Ｄ１までをエッチングによって除去することができる厚さのハードマスク層ＨＭ２をキャップ膜Ｃ２上に形成する。その後、ハードマスク層ＨＭ２上にレジストＲＳ３を塗布し、リソグラフィ技術によって、下層のラインアンドスペース状のパターンを面内方向に９０度回転させたパターン、すなわちＹ方向に延在するラインアンドスペース状のパターンをメモリセル部１００とビット線引き出し部１２０Ｂに形成する。また、ワード線引き出し部１２０Ｗでは、電極層ＥＬ２からキャップ膜Ｃ２までの積層膜が残るように、レジストＲＳ３がパターニングされる。

ついで、図３−７に示されるように、レジストＲＳ３をマスクとして、ＲＩＥ法などの異方性エッチングによって、ハードマスク層ＨＭ２を加工し、パターンをハードマスク層ＨＭ２に転写する。さらに、レジストＲＳ３を酸素放電によって除去した後、ハードマスク層ＨＭ２をマスクとして、ＲＩＥ法などの異方性エッチングによって、メモリセル部１００の形成領域で、キャップ膜Ｃ２から整流層Ｄ１までを、整流層Ｄ１の底部がＸ方向に隣接するメモリセルＭＣの整流層Ｄ１と分離されるまでエッチングする。このとき、まず層間絶縁膜（酸化膜）ＩＮ１に対して選択比がある条件（層間絶縁膜ＩＮ１よりもメモリセル構成部材の方がエッチングされ易い条件）でメモリセル構成部材をエッチングし、ついで、メモリセル構成部材と層間絶縁膜ＩＮ１との選択比がほとんどない条件（層間絶縁膜ＩＮ１とメモリセル構成部材のエッチングレートが略同じ条件）で層間絶縁膜ＩＮ１をエッチングする。

これによって、メモリセル部１００では、２層目の電極層ＥＬ２はビット線ＢＬ１となり、ワード線ＷＬ１とビット線ＢＬ１の各交差位置に、ワード線ＷＬ１の幅とビット線ＢＬ１の幅とで規定されたキャップ膜Ｃ１と抵抗変化層ＶＲ１と整流層Ｄ１の積層膜からなるメモリセルＭＣが配置された１層目のメモリセルアレイが形成される。また、２層目の抵抗変化層ＶＲ２、整流層Ｄ２およびキャップ膜Ｃ２は、ビット線ＢＬ１（２層目の電極層ＥＬ２）と同じＹ方向に延在したパターンとして形成される。層間絶縁膜ＩＮ１のエッチングでは、メモリセル部１００において隣接するメモリセルＭＣ間でメモリセル構成部材の残り（残渣）がなくなるように十分にエッチングされる。

また、ビット線引き出し部１２０Ｂでは、ダミーパターンＤＰ上に層間絶縁膜ＩＮ１と、２層目のメモリセル構成部材が積層されているので、最初の条件でのメモリセル構成部材のエッチングの際には、層間絶縁膜ＩＮ１がストッパとして機能するため、層間絶縁膜ＩＮ１よりも下のダミーパターンＤＰまでエッチングされない。そして、つぎの条件での層間絶縁膜ＩＮ１のエッチング時に、層間絶縁膜ＩＮ１がエッチングされる。このときメモリセル構成部材と層間絶縁膜ＩＮ１との選択比がほとんどない条件でのエッチングなので、ダミーパターンＤＰの上部は、多少エッチングされるが、ダミーパターンＤＰの上部でエッチングが止まる。これによって、２層目のキャップ膜Ｃ２からダミーパターンＤＰの上部までしかエッチングされないので、ビット線引き出し部１２０Ｂでの掘り込み量が、整流層Ｄ１に対応する深さまで掘り込む従来の技術よりも抑えられる。その結果、層間絶縁膜ＩＮ１とビット線ＢＬ１を構成する材料との間の応力差が抑制され、ビット線引き出し部１２０Ｂのパターンの変形や倒壊を抑制することができる。なお、ワード線引き出し部１２０Ｗには、電極層ＥＬ２からキャップ膜Ｃ２までの積層膜が残ったままの状態のダミーパターンＤＰが形成される。

ついで、ハードマスク層ＨＭ２を除去した後、図３−８に示されるように、基板上の全面にレジストＲＳ４を塗布し、ダミーパターンＤＰの形成領域以外にレジストＲＳ４が残るようにパターニングを行う。つまり、ここでは、ワード線引き出し部１２０Ｗを除くメモリセル部１００とビット線引き出し部１２０Ｂを覆うようにレジストＲＳ４が形成される。ただし、引き出し部１２０Ｗ，１２０Ｂのさらに上層にダミーパターンを形成しつつメモリセルアレイを多層化する場合は、図３−３に示されるレジストＲＳ２と同様、引き出し部１２０Ｗ，１２０ＢにはレジストＲＳ４は形成されずメモリセル部１００を覆うように、レジストＲＳ４を形成しておく。

その後、図３−９に示されるように、レジストＲＳ４をマスクとしてドライエッチングやウエットエッチングによって、ダミーパターンＤＰの上部を所定量だけ除去する。この除去量は、上層に形成される配線（この場合にはワード線ＷＬ）にダミーパターンＤＰが電気的に接続されない量とされる。ここでは、キャップ膜Ｃ２を除去する例を示しているが、キャップ膜Ｃ１の場合と同様に、整流層Ｄ２、抵抗変化層ＶＲ２およびキャップ膜Ｃ２からなる積層膜のどの部分でエッチングを止めるようにしてもよい。

レジストＲＳ４を除去した後、図３−１０に示されるように、エッチングした領域にＴＥＯＳ膜などの層間絶縁膜ＩＮ２を埋め込み、ＣＭＰ法によってメモリセル部１００のキャップ膜Ｃ２をストッパとして、キャップ膜Ｃ２よりも上に形成されている層間絶縁膜ＩＮ２を除去しつつ上面を平坦化する。

この後、図３−６〜図３−１０に示される処理をメモリセルアレイが所望の数積層されるまで繰り返し行う。ただし、電極層に形成するラインアンドスペース状のパターンの延在方向がＸ方向、Ｙ方向、Ｘ方向、・・・、と交互になるようにする。

ついで、図３−１１に示されるように、最上層の配線となる電極層ＥＬ３を形成する。ここでは、図３−１０に引き続いてキャップ膜Ｃ２とコンタクトするように電極層ＥＬ３を形成している。また、電極層ＥＬ３から２層目の整流層Ｄ２までをエッチングすることができる厚さのハードマスク層ＨＭ３を電極層ＥＬ３上に形成する。その後、ハードマスク層ＨＭ３上にレジストＲＳ５を塗布し、リソグラフィ技術によって、直下のラインアンドスペース状のパターンを面内方向に９０度回転させたパターン、すなわちＸ方向に延在するラインアンドスペース状のパターンをメモリセル部１００とワード線引き出し部１２０Ｗに形成する。なお、ビット線引き出し部１２０Ｂには、ハードマスク層ＨＭ３と電極層ＥＬ３が残らないように、レジストＲＳ５は形成されない。

その後、レジストＲＳ５をマスクとして、ＲＩＥ法などの異方性エッチングによって、ハードマスク層ＨＭ３を加工し、パターンをハードマスク層ＨＭ３に転写する。さらに、レジストＲＳ５を酸素放電によって除去した後、図３−１２に示されるように、ハードマスク層ＨＭ３をマスクとして、ＲＩＥ法などの異方性エッチングによって、メモリセル部１００で、電極層ＥＬ３から整流層Ｄ２までを、整流層Ｄ２の底部がＹ方向に隣接するメモリセルＭＣの整流層Ｄ２と分離されるまでエッチングする。このとき、まず層間絶縁膜ＩＮ２（酸化膜）に対して選択比がある条件でメモリセル構成部材をエッチングし、ついで、メモリセル構成部材と層間絶縁膜ＩＮ２との選択比がほとんどない条件で層間絶縁膜ＩＮ２をエッチングする。

これによって、メモリセル部１００では、３層目の電極層ＥＬ３はワード線ＷＬ２となり、ビット線ＢＬ１とワード線ＷＬ２の各交差位置に、ビット線ＢＬ１の幅とワード線ＷＬ２の幅とで規定されたキャップ膜Ｃ２と整流層Ｄ２と抵抗変化層ＶＲ２の積層膜からなるメモリセルＭＣが配置された２層目のメモリセルアレイが形成される。また、層間絶縁膜ＩＮ２のエッチングでは、メモリセル部１００において、隣接するメモリセルＭＣ間でメモリセル構成部材の残り（残渣）がなくなるように十分にエッチングされる。

また、ワード線引き出し部１２０Ｗでは、ダミーパターンＤＰ上に層間絶縁膜ＩＮ２と、３層目の電極層ＥＬ３が積層されているので、最初の条件でのメモリセル構成部材のエッチングの際には、層間絶縁膜ＩＮ２がストッパとして機能するため、層間絶縁膜ＩＮ２よりも下のダミーパターンＤＰまでエッチングされない。そして、つぎの条件での層間絶縁膜ＩＮ２のエッチング時に、層間絶縁膜ＩＮ２がエッチングされる。このときメモリセル構成部材と層間絶縁膜ＩＮ２との選択比がほとんどない条件でのエッチングなので、ダミーパターンＤＰの上部は、多少エッチングされるが、ダミーパターンＤＰの上部でエッチングが止まる。一方、ビット線引き出し部１２０Ｂは、電極層ＥＬ３から整流層Ｄ２までの積層膜が除去された状態となる。

そして、ハードマスク層ＨＭ３を除去した後、図３−１３に示されるように、エッチングした領域にＴＥＯＳ膜などの層間絶縁膜ＩＮ３を埋め込み、ＣＭＰ法によってワード線ＷＬ２をストッパとして、ワード線ＷＬ２よりも上に形成されている層間絶縁膜ＩＮ３を除去するとともに上面を平坦化する。以上によって、不揮発性記憶装置が製造される。

なお図３−１〜図３−１３においては、引き出し部１２０Ｗ，１２０Ｂの略全域に残すようにしたメモリセル構成部材をダミーパターンＤＰとして用いる場合を示したが、引き出し部１２０Ｗ，１２０Ｂにおいてもメモリセル部１００のようにメモリセル構成部材をラインアンドスペース状にパターニングし、パターン間に層間絶縁膜が埋め込まれたものをダミーパターンＤＰとして用いるようにしてもよい。

以上説明したように、本実施形態では、メモリセル部１００とコンタクト部１１０とを結ぶ引き出し部１２０Ｗ，１２０Ｂにおいて、配線（ワード線ＷＬまたはビット線ＢＬ）の直下のメモリ層に対応する層に、ダミーパターンＤＰを配置した。これによって、ラインアンドスペース状のパターンを交互に９０°回転させて配線のクロスポイント部にメモリセルＭＣを形成する際に、メモリセル部１００では隣接するメモリセルＭＣ間にメモリセル構成部材が残らないような十分な掘り込み量を確保しながら、引き出し部１２０Ｗ，１２０Ｂでは、ダミーパターンＤＰでの掘り込み量を抑えることができる。その結果、引き出し部１２０Ｗ，１２０Ｂでは、メモリセル部１００のように過剰に掘り込まれないので、加工されたラインアンドスペース状のパターンでのメモリセル構成部材と層間絶縁膜との間で生じる応力の発生が抑制され、パターンの倒壊を抑制することができるという効果を有する。

また、ダミーパターンＤＰとして、メモリセルＭＣと同様の積層構造を有するパターンを用い、ダミーパターンＤＰの上部を、その上部に配置される配線（ワード線ＷＬまたはビット線ＢＬ）と電気的に絶縁するように除去したので、ダミーパターンＤＰが実際のメモリセルＭＣとして動作することがない。さらに、ダミーパターンＤＰとして、メモリセルＭＣとは別の材料を用意することがないので、ダミーパターンＤＰの形成によって不揮発性記憶装置の製造工程が、ダミーパターンＤＰを用いない場合に比して極端に増加することがない。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１００…メモリセル部、１０１…メモリセルアレイ、１１０…コンタクト部、１２０Ｂ…ビット線引き出し部、１２０Ｗ…ワード線引き出し部、ＢＣ，ＢＣ１，ＢＣ２…ビット線コンタクト、ＢＬ，ＢＬ１…ビット線、Ｃ，Ｃ１，Ｃ２…キャップ膜、Ｄ，Ｄ１，Ｄ２…整流層、ＤＰ…ダミーパターン、ＥＬ１，ＥＬ２，ＥＬ３…電極層、ＨＭ１，ＨＭ２，ＨＭ３…ハードマスク層、ＩＮ，ＩＮ０，ＩＮ１，ＩＮ２，ＩＮ３…層間絶縁膜、ＬＷ…下層配線、ＭＣ…抵抗変化型メモリセル（メモリセル）、ＲＳ１，ＲＳ２，ＲＳ３，ＲＳ４，ＲＳ５…レジスト、ＵＷ…上層配線、ＶＲ，ＶＲ１，ＶＲ２…抵抗変化層、ＷＣ，ＷＣ１，ＷＣ２…ワード線コンタクト、ＷＬ，ＷＬ１，ＷＬ２…ワード線。

Claims (5)

1. 第１の方向に延在する第１の配線、前記第１の配線と交差する第２の方向に延在する第２の配線、および前記第１と第２の配線の交差位置に、前記第１と第２の配線に挟持されるように不揮発性メモリセルが配置されるメモリ層を有し、前記メモリ層が高さ方向に隣接する前記メモリ層と前記第１または前記第２の配線を共有して複数積層されるメモリセル部と、
   前記メモリセル部の前記第１の配線の延在方向に配置される第１のコンタクト部と、
   前記メモリセル部の前記第２の配線の延在方向に配置される第２のコンタクト部と、
   前記メモリセル部と前記第１のコンタクト部とを前記第１の配線によって接続する第１の引き出し部と、
   前記メモリセル部と前記第２のコンタクト部とを前記第２の配線によって接続する第２の引き出し部と、
   を備え、
   前記第１および第２の引き出し部を構成する前記第１および第２の配線の直下の前記メモリ層に対応する層に、ダミーパターンを備えることを特徴とする不揮発性記憶装置。
2. 前記ダミーパターンは、前記メモリ層と同じ構成部材で構成され、
   前記ダミーパターンの上部は、前記メモリ層に比して上部が後退されていることを特徴とする請求項１に記載の不揮発性記憶装置。
3. 第１の方向に延在する複数の第１の配線、および前記第１の方向に交差する第２の方向に延在する複数の第２の配線の交差位置に、前記第１および第２の配線の間に挟持されるように配置される不揮発性メモリセルが高さ方向に複数積層されてなる不揮発性記憶装置の製造方法において、
   基板上に、前記第１の配線となる第１電極層と、不揮発性メモリセルを構成する第１メモリ層構成層と、を積層する第１積層工程と、
   メモリセル形成領域と前記メモリセル形成領域から前記第１の方向に延在した第１配線引き出し領域では、前記第１の方向に延在するラインアンドスペース状に、前記第１メモリ層構成層と前記第１電極層とをパターニングし、前記メモリセル形成領域から前記第２の方向に延在した第２配線引き出し領域では、前記第１メモリ層構成層と前記第１電極層とを残すようにパターニングするパターニング工程と、
   前記メモリセル形成領域を覆うように第１マスク層を形成し、前記第２配線引き出し領域に残された前記第１メモリ層構成層をその上面から所定量後退させる第１メモリ層構成層除去工程と、
   前記第１メモリ層構成層除去工程の後、前記メモリセル形成領域でラインアンドスペース状にパターニングされた構造物間に埋め込まれるように、前記メモリセル形成領域、前記第１配線引き出し領域、および前記第２配線引き出し領域に第１層間絶縁膜を形成する第１層間絶縁膜形成工程と、
   前記構造物および前記第１層間絶縁膜上に、前記第２の配線となる第２電極層と、不揮発性メモリセルを構成する第２メモリ層構成層と、を積層する第２積層工程と、
   前記メモリセル形成領域と前記第２配線引き出し領域では、前記第２の方向に延在するラインアンドスペース状のパターンを有し、前記第１配線引き出し領域では、前記第１配線引き出し領域上を覆う所定のパターンを有する第２マスク層を、前記第２メモリ層構成層上に形成する第２マスク層形成工程と、
   前記第２マスク層をマスクとして、前記メモリセル形成領域では、前記第２メモリ層構成層と前記第２電極層と前記第１メモリ層構成層と前記第１層間絶縁膜とをエッチングして前記第２の方向に延在するラインアンドスペース状にパターニングし、前記第２配線引き出し領域では、前記第２メモリ層構成層と前記第２電極層と前記第１層間絶縁膜とをエッチングして前記第２の方向に延在するラインアンドスペース状にパターニングする第１エッチング工程と、
   を含むことを特徴とする不揮発性記憶装置の製造方法。
4. 前記第１エッチング工程の後に、前記メモリセル形成領域を覆うように第３マスク層を形成し、前記第１エッチング工程の際に前記第１配線引き出し領域で前記所定のパターンにパターニングされて残された前記第２メモリ層構成層をその上面から所定量後退させる第２メモリ層構成層除去工程と、
   前記メモリセル形成領域でラインアンドスペース状にパターニングされた構造物間に埋め込まれるように、前記メモリセル形成領域、前記第１配線引き出し領域、および前記第２配線引き出し領域に第２層間絶縁膜を形成する第２層間絶縁膜形成工程と、
   前記構造物および前記第２層間絶縁膜上に、前記第１の配線となる第３電極層と不揮発性メモリセルを構成する第３メモリ層構成層とを積層する第３積層工程と、
   メモリセル形成領域と前記第１配線引き出し領域で、前記第１の方向に延在するラインアンドスペース状のパターンを有する第４マスク層を、前記第３メモリ層構成層上に形成する第４マスク層形成工程と、
   前記第４マスク層をマスクとして、前記メモリセル形成領域では、前記第３メモリ層構成層と前記第３電極層と前記第２メモリ層構成層と前記第２層間絶縁膜とをエッチングして前記第１の方向に延在するラインアンドスペース状にパターニングし、前記第１配線引き出し領域では、前記第３メモリ層構成層と前記第３電極層と前記第２層間絶縁膜とをエッチングして前記第１の方向に延在するラインアンドスペース状にパターニングする第２エッチング工程と、
   をさらに含むことを特徴とする請求項３に記載の不揮発性記憶装置の製造方法。
5. 前記エッチング工程では、前記層間絶縁膜に比して前記メモリ層構成層の方がエッチングされ易い条件で、前記メモリ層構成層をエッチングした後、前記層間絶縁膜と前記メモリ層構成層とが略同じエッチングレートとなる条件で前記層間絶縁膜をエッチングすることを特徴とする請求項３または４に記載の不揮発性記憶装置の製造方法。
   

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